JP2019148855A - センサ付き表示装置 - Google Patents

Abstract

【課題】検出電極に接続されるセンサ配線を目立ちにくくしたセンサ付き表示装置を提供する。【解決手段】センサ付き表示装置は、第１基板上に、複数の検出電極と、複数のセンサ配線と、複数の画素と、複数の走査線と、複数の信号線と、を備える。複数の検出電極は、第１方向及び第２方向にマトリクス状に配列されている。１つの検出電極には、複数のセンサ配線が接続される。画素は、複数の副画素を含む。複数の走査線は、スイッチング素子を走査し、第１方向に延在する。複数の信号線は、スイッチング素子に接続され、第２方向に延在する。１つのセンサ配線は、１つの信号線に重畳している。センサ配線は、一部に検出電極と接続する接続部を有している。接続部を含む第１画素と、接続部を含まない第２画素とが、第１方向に交互に配置され、第１画素と、第２画素とが第２方向に交互に配置されている。【選択図】図４

Description

本発明は、センサ付き表示装置に関する。

特許文献１には、静電容量型センサ付き表示装置が記載されている。この静電容量型センサは、複数の検出電極と、複数のセンサ配線とを有する。複数のセンサ配線は、複数の検出電極に一対一で接続され、金属で形成される。

特開２０１５−１４３９３３号公報

検出電極に供給する駆動信号の波形劣化を抑制するには、検出電極に複数のセンサ配線を電気的に接続させて、配線抵抗を低減したい要望がある。しかしながら、検出電極に接続されるセンサ配線は、表示領域に配置される。このため、検出電極に接続されるセンサ配線が多くなると、センサ配線が視認される可能性がある。

本発明は、検出電極に接続されるセンサ配線を目立ちにくくしたセンサ付き表示装置を提供することを目的とする。

一態様のセンサ付き表示装置は、第１基板と、前記第１基板の上方に、第１方向及び前記第１方向に交差する第２方向にマトリクス状に配列された複数の検出電極と、１つの前記検出電極に接続される複数のセンサ配線と、複数の副画素を含み、前記第１方向及び前記第２方向にマトリクス状に配列された複数の画素と、前記副画素のスイッチング素子を走査し、前記第１方向に延在する複数の走査線と、前記副画素の前記スイッチング素子に接続され、前記第２方向に延在する複数の信号線と、を含み、１つの前記センサ配線は、１つの前記信号線に重畳し、前記センサ配線は、一部に前記検出電極と接続する接続部を有し、前記接続部を含む第１画素と、前記接続部を含まない第２画素とが、前記第１方向に交互に配置され、前記第１画素と、前記第２画素とが前記第２方向に交互に配置されている。

図１は、実施形態１の表示装置を示す分解斜視図である。 図２は、アレイ基板を模式的に示す平面図である。 図３は、実施形態１に係る表示領域の画素配列を表す回路図である。 図４は、画素の模式的な平面図において、検出電極を説明する平面図である。 図５は、画素の模式的な平面図において、画素電極を説明する平面図である。 図６は、スイッチング素子を説明するための平面図である。 図７は、図６のＶＩＩ−ＶＩＩ’断面を説明する部分断面図である。 図８は、図４のＶＩＩＩ−ＶＩＩＩ’断面を説明する部分断面図である。 図９は、センサ配線の拡幅部を説明するための説明図である。 図１０は、図９のＸ−Ｘ’断面を説明する部分断面図である。 図１１は、図９のＸＩ−ＸＩ’断面を説明する部分断面図である。 図１２は、図９のＸＩＩ−ＸＩＩ’断面を説明する部分断面図である。 図１３は、センサ配線の拡幅部を説明するための説明図である。 図１４は、センサ配線と検出電極との接続位置を説明するための説明図である。 図１５は、実施形態１の表示装置の動作例を示すタイミング波形図である。 図１６は、実施形態２のスイッチング素子を説明するための平面図である。 図１７は、実施形態２の副画素を説明するための模式的な説明図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本開示が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、本開示の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本開示の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。また、本開示と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

（実施形態１）
図１は、実施形態１の表示装置を示す分解斜視図である。図１に示すように、センサ付き表示装置ＰＮＬは、アレイ基板ＳＵＢ１と、対向基板ＳＵＢ２とを備えている。図１に示すように、センサ付き表示装置ＰＮＬにおいて、表示領域ＤＡの外側に周辺領域ＢＥが設けられている。表示領域ＤＡは、四角形状に形成されているが、表示領域ＤＡの外形の形状は限定されない。例えば、表示領域ＤＡには、切り欠きがあってもよく、あるいは表示領域ＤＡが他の多角形状に形成されてもよいし、表示領域ＤＡが円形状あるいは楕円形状などの他の形状に形成されてもよい。

本実施形態において、第１方向Ｘは、表示領域ＤＡの短辺に沿った方向である。第２方向Ｙは、第１方向Ｘと交差（又は直交）する方向である。これに限定されず、第２方向Ｙは第１方向Ｘに対して９０°以外の角度で交差していてもよい。第１方向Ｘと第２方向Ｙとで規定される平面は、アレイ基板ＳＵＢ１の面と平行となる。また、第１方向Ｘ及び第２方向Ｙに直交する第３方向Ｚは、アレイ基板ＳＵＢ１の厚み方向である。

表示領域ＤＡは、画像を表示させるための領域であり、複数の画素Ｐｉｘと重なる領域である。周辺領域ＢＥは、アレイ基板ＳＵＢ１の外周よりも内側で、かつ、表示領域ＤＡよりも外側の領域を示す。なお、周辺領域ＢＥは表示領域ＤＡを囲う枠状であってもよく、その場合、周辺領域ＢＥは額縁領域とも言える。

画像を表示する表示領域ＤＡは、静電容量を検出する検出装置に含まれるセンサ領域を含む。図１に示すように、検出電極ＣＥは、表示領域ＤＡにおいて、第１方向Ｘ及び第２方向Ｙに行列状に複数配列される。それぞれの検出電極ＣＥは、平面視で矩形状、又は正方形状で模式的に示すが、検出電極ＣＥの詳細な形状は、後述する。検出電極ＣＥは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成されている。

図１に示すように、アレイ基板ＳＵＢ１の一方の面側の周辺領域ＢＥには、外縁配線ＣＥ−Ｇと、集積回路ＣＰと、が設けられている。例えば、外縁配線ＣＥ−Ｇは、表示領域ＤＡの長辺と短辺とに沿って連続して設けられており、表示領域ＤＡを囲んでいる。

センサ付き表示装置ＰＮＬは、表示領域ＤＡにセンサ領域が一体化された表示装置である。具体的には、センサ付き表示装置ＰＮＬにおいて、表示領域ＤＡの部材の一部が、センサ領域の検出電極ＣＥとなっている。

図２は、アレイ基板を模式的に示す平面図である。図２に示すように、検出電極ＣＥは、スリットＳＰＢにより、第１方向Ｘ及び第２方向Ｙに行列状に分けられている。周辺領域ＢＥの短辺側には、接続回路ＭＰと集積回路ＣＰとが設けられている。また、周辺領域ＢＥの短辺側には、不図示のフレキシブル基板が接続される。なお、接続回路ＭＰと集積回路ＣＰとの配置は、これに限定されず、例えばモジュール外部の制御基板やフレキシブル基板上に備えられていてもよい。

検出電極ＣＥは、センサ配線ＴＬ及び接続回路ＭＰを介して、集積回路ＣＰと電気的に接続される。複数のセンサ配線ＴＬはそれぞれ、表示領域ＤＡに配置された、複数の検出電極ＣＥのそれぞれに電気的に接続され、周辺領域ＢＥまで引き出されている。複数のセンサ配線ＴＬのそれぞれは第２方向Ｙに沿って延在し、複数のセンサ配線ＴＬは第１方向Ｘに亘って並んで配置されている。例えば、集積回路ＣＰに内蔵された駆動回路は、周辺領域ＢＥに配置された接続回路ＭＰと、センサ配線ＴＬとを介して、複数の検出電極ＣＥにそれぞれ接続される。

コンタクトホールＴＨには、検出電極ＣＥと、検出電極ＣＥと重畳するセンサ配線ＴＬとが電気的に接続する接続部ＣＴ（図１０から図１２参照）がある。１つのセンサ配線ＴＬは、図２において模式的に１つの検出電極ＣＥと接続される。後述するように、実際には、センサ配線ＴＬが複数の配線を束ねて、表示領域ＤＡ内に引き回されている。

センサ付き表示装置ＰＮＬは、さらに接続回路ＭＰを備える。接続回路ＭＰは、検出電極ＣＥと集積回路ＣＰとの間に設けられる。接続回路ＭＰは、集積回路ＣＰから供給される制御信号Ｖｓｃ１（図１５参照）に基づいて、検出駆動の対象となる検出電極ＣＥと集積回路ＣＰとの接続と遮断とを切り換える回路である。接続回路ＭＰは、アナログフロントエンドを有している。

図３は、実施形態１に係る表示領域の画素配列を表す回路図である。以下、複数の走査線Ｇ１、Ｇ２、Ｇ３を総称して、ＧＬとすることがある。複数の信号線Ｓ１、Ｓ２、Ｓ３を総称して、信号線ＳＬとすることがある。アレイ基板ＳＵＢ１には、図３に示す各副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３のスイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３、信号線ＳＬ、走査線ＧＬ等が形成されている。信号線Ｓ１、Ｓ２、Ｓ３は、各画素電極ＰＥ１、ＰＥ２、ＰＥ３（図４参照）に画素信号Ｖｐｉｘ（図１５参照）を供給するための配線である。走査線Ｇ１、Ｇ２、Ｇ３は、各スイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３を駆動するゲート信号を供給するための配線である。

図１に示す表示領域ＤＡの画素Ｐｉｘには、図３に示すように、マトリクス状に配列された複数の副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３が含まれる。以下、複数の副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３を総称して、副画素ＳＰｉｘとすることがある。副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３は、それぞれスイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３及び液晶層ＬＣの容量を備えている。スイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３は、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＴＦＴで構成されている。後述する画素電極ＰＥ１、ＰＥ２、ＰＥ３と検出電極ＣＥとの間に第６絶縁膜１６（図８参照）が設けられ、これらによって図３に示す保持容量Ｃｓが形成される。

図３に示すカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に着色された色領域が周期的に配列されている。上述した図３に示す各副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３に、Ｒ、Ｇ、Ｂの３色の色領域が１組として対応付けられる。そして、３色の色領域に対応する副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３を１組として画素Ｐｉｘが構成される。なお、カラーフィルタは、４色以上の色領域を含んでいてもよい。

図４は、画素の模式的な平面図において、検出電極を説明する平面図である。図５は、画素の模式的な平面図において、画素電極を説明する平面図である。図６は、スイッチング素子を説明するための平面図である。図７は、図６のＶＩＩ−ＶＩＩ’断面を説明する部分断面図である。図８は、図４のＶＩＩＩ−ＶＩＩＩ’断面を説明する部分断面図である。図９は、センサ配線の拡幅部を説明するための説明図である。図１０は、図９のＸ−Ｘ’断面を説明する部分断面図である。図１１は、図９のＸＩ−ＸＩ’断面を説明する部分断面図である。図１２は、図９のＸＩＩ−ＸＩＩ’断面を説明する部分断面図である。図１３は、センサ配線の拡幅部を説明するための説明図である。図１４は、センサ配線と検出電極との接続位置を説明するための説明図である。以下、図１から図１４を用いて、実施形態１の具体的な表示装置について説明する。

図８に示すように、第１絶縁基板１０の上方には、複数の信号線Ｓ１、Ｓ２、Ｓ３、複数の画素電極ＰＥ１、ＰＥ２、ＰＥ３、複数の検出電極ＣＥ、複数のセンサ配線ＴＬ１、ＴＬ２、ＴＬ３が形成されている。以下、複数のセンサ配線ＴＬ１、ＴＬ２、ＴＬ３を総称して、センサ配線ＴＬとすることがある。図４に示すように、走査線Ｇ１からＧ３は、第１方向Ｘに沿ってそれぞれ延出し、第２方向Ｙに等ピッチで並んでいる。走査線Ｇ１からＧ３も、図８に現れていないが、第１絶縁基板１０の上方に形成されている。

図４及び図５において、第２方向Ｙに対して反時計回りに鋭角に交差する方向を方向Ｄ１と定義し、第２方向Ｙに対して時計回りに鋭角に交差する方向を方向Ｄ２と定義する。なお、第２方向Ｙと方向Ｄ１とのなす角度θ１は、第２方向Ｙと方向Ｄ２とのなす角度θ２とほぼ同一である。信号線Ｓ１からＳ３は、概ね第２方向Ｙに沿ってそれぞれ延出し、第１方向Ｘに等ピッチで並んでいる。図示した例では、信号線Ｓ１からＳ３は、走査線Ｇ１と走査線Ｇ２との間においては方向Ｄ１に延出し、走査線Ｇ２と走査線Ｇ３との間においては方向Ｄ２に延出している。これらの走査線Ｇ１からＧ３と、信号線Ｓ１からＳ３とは、Ｘ−Ｙ平面の平面視において、互いに交差している。

図６に示すように、スイッチング素子ＴｒＤ１は、走査線Ｇ２と信号線Ｓ１との交差部付近に位置し、走査線Ｇ２及び信号線Ｓ１と電気的に接続されている。スイッチング素子ＴｒＤ２は、走査線Ｇ２と信号線Ｓ２との交差部付近に位置し、走査線Ｇ２及び信号線Ｓ２と電気的に接続されている。スイッチング素子ＴｒＤ３は、走査線Ｇ２と信号線Ｓ３との交差部付近に位置し、走査線Ｇ２及び信号線Ｓ３と電気的に接続されている。

図５に示すように、複数の画素電極ＰＥ１、ＰＥ２、ＰＥ３は、第１方向Ｘに間隔をおいて並んでいる。画素電極ＰＥ１は、２つの信号線の間に位置している。画素電極ＰＥ１は、コンタクト部ＰＡ１、電極部ＰＢ１、及び、連結部ＰＣ１を有している。コンタクト部ＰＡ１は、スイッチング素子ＴｒＤ１（図６参照）と電気的に接続される。電極部ＰＢ１は、コンタクト部ＰＡ１から、走査線Ｇ２に対して他方の側である走査線Ｇ１に近接する側に延出している。電極部ＰＢ１は、帯状電極、線状電極、櫛歯電極などと称される場合もある。図５において、１つの画素電極ＰＥ１は、２本の電極部ＰＢ１を有している。２本の電極部ＰＢ１は、コンタクト部ＰＡ１に接続される。これらの電極部ＰＢ１は、第１方向Ｘに間隔をおいて並んでいる。連結部ＰＣ１は、２本の電極部ＰＢ１の端部に繋がっている。これにより、一方の電極部ＰＢ１の一部分で断線が発生したとしても、連結部ＰＣ１を介して他方の電極部ＰＢ１から一方の電極部ＰＢ１に画素電位を供給することが可能となる。

なお、画素電極ＰＥ１の形状は、図５の例に限らず、例えば、連結部ＰＣ１を省略してもよいし、電極部ＰＢ１の本数が２本でなく、例えば３本や４本でもよい。

画素電極ＰＥ２も、画素電極ＰＥ１と略同一の形状に形成されている。画素電極ＰＥ２は、２つの信号線の間に位置している。画素電極ＰＥ２は、コンタクト部ＰＡ２、電極部ＰＢ２、及び、連結部ＰＣ２を有している。コンタクト部ＰＡ２は、スイッチング素子ＴｒＤ２（図６参照）と電気的に接続される。電極部ＰＢ２は、コンタクト部ＰＡ２から走査線Ｇ１に向かって延出している。

画素電極ＰＥ３も、画素電極ＰＥ１と略同一の形状に形成されている。画素電極ＰＥ３は、２つの信号線の間に位置している。画素電極ＰＥ３は、コンタクト部ＰＡ３、電極部ＰＢ３、及び、連結部ＰＣ３を有している。コンタクト部ＰＡ３は、スイッチング素子ＴｒＤ３（図６参照）と電気的に接続される。電極部ＰＢ３は、コンタクト部ＰＡ３から走査線Ｇ１に向かって延出している。

電極部ＰＢ１、ＰＢ２、ＰＢ３は、いずれも同一方向に延出しており、方向Ｄ１と平行な方向に延出している。電極部ＰＢ１、ＰＢ２、ＰＢ３は、いずれも各コンタクト部から走査線Ｇ１に向かって延出している。なお、走査線Ｇ２とＧ３との間にある画素電極も画素電極ＰＥ１から画素電極ＰＥ３と同様の構成となるが、電極部の延出が方向Ｄ２に沿っている。

図４に示すように、検出電極ＣＥは、主検出電極ＣＥＰと、副検出電極ＣＥＡ、副検出電極ＣＥＢを有している。主検出電極ＣＥＰは、アレイ基板ＳＵＢ１の表示領域ＤＡ（図１参照）の略全域に亘って形成されている。つまり、副画素は、画素電極ＰＥ１、ＰＥ２、ＰＥ３を有し、画素電極ＰＥ１、ＰＥ２、ＰＥ３と重畳する領域に、主検出電極ＣＥＰ（検出電極ＣＥ）が設けられている。Ｘ−Ｙ平面の平面視において、主検出電極ＣＥＰは、画素電極ＰＥ１、ＰＥ２、ＰＥ３、信号線Ｓ１、Ｓ２、Ｓ３、及びセンサ配線ＴＬ１、ＴＬ２と重畳するとともに、走査線Ｇ１、Ｇ２、Ｇ３と重畳していない。

図４に示すように、副検出電極ＣＥＡは、第２方向Ｙに延在し、第２方向Ｙに隣り合う主検出電極ＣＥＰを電気的に接続している。Ｘ−Ｙ平面の平面視において、副検出電極ＣＥＡは、走査線Ｇ１、Ｇ２、Ｇ３、信号線Ｓ２及びセンサ配線ＴＬ２と重畳するとともに、画素電極ＰＥ１、ＰＥ２、ＰＥ３、信号線Ｓ１、Ｓ３及びセンサ配線ＴＬ１、ＴＬ３と重畳していない。第２方向Ｙに隣り合う主検出電極ＣＥＰの間に、副検出電極ＣＥＡがないと、スリットＳＰＢができる。

図４に示すように、副検出電極ＣＥＢは、第１方向Ｘに延在し、第１方向Ｘに隣り合う主検出電極ＣＥＰを電気的に接続している。図４に示すように、第１方向Ｘに隣り合う主検出電極ＣＥＰの間に、副検出電極ＣＥＢがないと、スリットＳＰＢができる。Ｘ−Ｙ平面の平面視において、副検出電極ＣＥＢは、信号線Ｓ３及びセンサ配線ＴＬ３、拡幅部ＴＣＥ３と重畳するとともに、画素電極ＰＥ１、ＰＥ２、ＰＥ３、走査線Ｇ１、Ｇ２、Ｇ３、信号線Ｓ１、Ｓ２及びセンサ配線ＴＬ１、ＴＬ２と重畳していない。副検出電極ＣＥＢは、拡幅部ＴＣＥ３と重畳するとともに、スリットＳＰＡを形成し、第１方向Ｘに隣り合う検出電極ＣＥの間にあるスリットＳＰＢとの視認性の差を小さくすることができる。

以上説明したように、検出電極ＣＥは、主検出電極ＣＥＰと、副検出電極ＣＥＡ、ＣＥＢとを有する。主検出電極ＣＥは、島状である。第１方向Ｘ又は第２方向Ｙに隣り合う主検出電極ＣＥは、副検出電極ＣＥＡ又はＣＥＢで電気的に接続される。その結果、検出電極ＣＥは、任意の大きさの面積を有することができる。

複数のセンサ配線ＴＬ１、ＴＬ２、ＴＬ３は、Ｘ−Ｙ平面の平面視において、それぞれ信号線Ｓ１、Ｓ２、Ｓ３と重畳し、これらの信号線と平行に延出している。

図８において、アレイ基板ＳＵＢ１は、ガラス基板や樹脂基板などの透光性を有する第１絶縁基板１０を基体としている。アレイ基板ＳＵＢ１は、第１絶縁基板１０の対向基板ＳＵＢ２と対向する側に、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、第６絶縁膜１６、信号線Ｓ１からＳ３、画素電極ＰＥ１からＰＥ３、検出電極ＣＥ、第１配向膜ＡＬ１などを備えている。以下の説明において、アレイ基板ＳＵＢ１から対向基板ＳＵＢ２に向かう方向を上方、あるいは、単に上と称する。

第１絶縁膜１１は、第１絶縁基板１０の上に位置している。第２絶縁膜１２は、第１絶縁膜１１の上に位置している。第３絶縁膜１３は、第２絶縁膜１２の上に位置している。信号線Ｓ１からＳ３は、第３絶縁膜１３の上に位置している。第４絶縁膜１４は、第３絶縁膜１３の上に位置し、信号線Ｓ１からＳ４を覆っている。

センサ配線ＴＬ１、ＴＬ２、ＴＬ３は、第４絶縁膜１４の上に位置している。センサ配線ＴＬ１、ＴＬ２、ＴＬ３は、Ａｌ、Ｍｏ、Ｗのいずれか１つを含む検出電極ＣＥよりも低抵抗な金属材料で形成されている。また、センサ配線ＴＬ１、ＴＬ２、ＴＬ３は、第４絶縁膜１４を介して信号線Ｓ１、Ｓ２、Ｓ３と対向している。つまり、センサ配線ＴＬ１、ＴＬ２、ＴＬ３は、信号線Ｓ１、Ｓ２、Ｓ３の上に重畳している。センサ配線ＴＬ１、ＴＬ２、ＴＬ３は、第５絶縁膜１５によって覆われている。第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、及び、第６絶縁膜１６は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。第４絶縁膜１４及び第５絶縁膜１５は、透光性を有する樹脂材料によって形成され、無機系材料によって形成された他の絶縁膜と比べて厚い膜厚を有している。ただし、第５絶縁膜１５については無機系材料によって形成されたものであってもよい。

検出電極ＣＥは、第５絶縁膜１５の上に位置している。また、図８において、検出電極ＣＥは、第５絶縁膜１５を介してセンサ配線ＴＬ１、ＴＬ２と対向している。図８において、検出電極ＣＥのスリットＳＰＡは、センサ配線ＴＬ３の直上に位置している。検出電極ＣＥは、第６絶縁膜１６によって覆われている。第６絶縁膜１６は、例えば、シリコン酸化物やシリコン窒化物などの透光性を有する無機系材料によって形成されている。

画素電極ＰＥ１からＰＥ３は、第６絶縁膜１６の上に位置し、第６絶縁膜１６を介して検出電極ＣＥと対向している。画素電極ＰＥ１からＰＥ３、及び、検出電極ＣＥは、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などの透光性を有する導電材料によって形成されている。画素電極ＰＥ１からＰＥ３は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１は、第６絶縁膜１６も覆っている。

対向基板ＳＵＢ２は、ガラス基板や樹脂基板などの透光性を有する第２絶縁基板２０を基体としている。対向基板ＳＵＢ２は、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に、遮光層ＢＭ、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢ、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。

図８に示すように、遮光層ＢＭは、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に位置している。そして、図５に示すように、遮光層ＢＭは、画素電極ＰＥ１からＰＥ３とそれぞれ対向する開口部ＡＰを規定している。遮光層ＢＭは、黒色の樹脂材料や、遮光性の金属材料によって形成されている。

カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢのそれぞれは、第２絶縁基板２０のアレイ基板ＳＵＢ１と対向する側に位置し、それぞれの端部が遮光層ＢＭに重なっている。カラーフィルタＣＦＲは、画素電極ＰＥ１と対向している。カラーフィルタＣＦＧは、画素電極ＰＥ２と対向している。カラーフィルタＣＦＢは、画素電極ＰＥ３と対向している。一例では、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、それぞれ青色、赤色、緑色に着色された樹脂材料によって形成されている。

オーバーコート層ＯＣは、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢを覆っている。オーバーコート層ＯＣは、透光性を有する樹脂材料によって形成されている。第２配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、例えば、水平配向性を示す材料によって形成されている。

以上説明したように、対向基板ＳＵＢ２は、遮光層ＢＭ、カラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢなどを備えている。遮光層ＢＭは、図４に示した走査線Ｇ１、Ｇ２、Ｇ３、信号線Ｓ１、Ｓ２、Ｓ３、コンタクト部ＰＡ１、ＰＡ２、ＰＡ３、スイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３などの配線部と対向する領域に配置されている。

図８において、対向基板ＳＵＢ２は、３色のカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢを備えていたが、青色、赤色、及び、緑色とは異なる他の色、例えば白色、透明、イエロー、マゼンタ、シアンなどのカラーフィルタを含む４色以上のカラーフィルタを備えていてもよい。また、これらのカラーフィルタカラーフィルタＣＦＲ、ＣＦＧ、ＣＦＢは、アレイ基板ＳＵＢ１に備えられていてもよい。

上述したアレイ基板ＳＵＢ１及び対向基板ＳＵＢ２は、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。液晶層ＬＣは、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に封入されている。液晶層ＬＣは、誘電率異方性が負のネガ型液晶材料、あるいは、誘電率異方性が正のポジ型液晶材料によって構成されている。

アレイ基板ＳＵＢ１がバックライトユニットＩＬと対向し、対向基板ＳＵＢ２が表示面側に位置する。バックライトユニットＩＬとしては、種々の形態のものが適用可能であるが、その詳細な構造については説明を省略する。

第１偏光板ＰＬ１を含む第１光学素子ＯＤ１は、第１絶縁基板１０の外面、あるいは、バックライトユニットＩＬと対向する面に配置される。第２偏光板ＰＬ２を含む第２光学素子ＯＤ２は、第２絶縁基板２０の外面、あるいは、観察位置側の面に配置される。第１偏光板ＰＬ１の第１偏光軸及び第２偏光板ＰＬ２の第２偏光軸は、例えばＸ−Ｙ平面においてクロスニコルの位置関係にある。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、位相差板などの他の光学機能素子を含んでいてもよい。

例えば、液晶層ＬＣがネガ型液晶材料である場合であって、液晶層ＬＣに電圧が印加されていない状態では、液晶分子ＬＭは、Ｘ−Ｙ平面内において、その長軸が第１方向Ｘに沿う方向に初期配向している。一方、液晶層ＬＣに電圧が印加された状態、つまり、画素電極ＰＥ１からＰＥ３と検出電極ＣＥとの間に電界が形成されたオン時において、液晶分子ＬＭは、電界の影響を受けてその配向状態が変化する。オン時において、入射した直線偏光は、その偏光状態が液晶層ＬＣを通過する際に液晶分子ＬＭの配向状態に応じて変化する。

次に、図６に示したスイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３の構造についてより詳細に説明する。なお、以下に説明するスイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３は、トップゲート型であるが、ボトムゲート型であってもよい。図６では、スイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３の説明に必要な主要部のみを図示し、検出電極ＣＥ、画素電極ＰＥ１からＰＥ３、センサ配線ＴＬ１からＴＬ３などの図示を省略している。

スイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３は、第１方向Ｘに並んでいる。スイッチング素子ＴｒＤ１は、遮光体ＳＬ１、半導体層ＳＣ１、及び、中継電極ＲＥ１を備えている。スイッチング素子ＴｒＤ２は、遮光体ＳＬ２、半導体層ＳＣ２、及び、中継電極ＲＥ２を備えている。スイッチング素子ＴｒＤ３は、遮光体ＳＬ３、半導体層ＳＣ３、及び、中継電極ＲＥ３を備えている。半導体層ＳＣ１からＳ３は、いずれも略Ｕ字状に形成され、走査線Ｇ２と２か所で交差している。

スイッチング素子ＴｒＤ１において、半導体層ＳＣ１は、端部Ｅ１１及び端部Ｅ１２を有する。端部Ｅ１１は、コンタクトホールＣＨ１１を介して信号線Ｓ１と電気的に接続されている。端部Ｅ１２は、コンタクトホールＣＨ１２を介して中継電極ＲＥ１と電気的に接続されている。中継電極ＲＥ１は、隣の画素の信号線及び信号線Ｓ１の間に位置している。また、中継電極ＲＥ１及び端部Ｅ１１及びＥ１２は、いずれも走査線Ｇ２に対して走査線Ｇ１側に位置している。

走査線Ｇ２において、半導体層ＳＣ１と交差する２つの部分は、それぞれゲート電極ＷＧ１１及びＷＧ１２となる。遮光体ＳＬ１は、半導体層ＳＣ１のうち、Ｘ−Ｙ平面の平面視においてゲート電極ＷＧ１２と交差する部分の直下に位置している。

スイッチング素子ＴｒＤ２において、半導体層ＳＣ２は、端部Ｅ２１及び端部Ｅ２２を有する。端部Ｅ２１は、コンタクトホールＣＨ２１を介して信号線Ｓ２と電気的に接続されている。端部Ｅ２２は、コンタクトホールＣＨ２２を介して中継電極ＲＥ２と電気的に接続されている。中継電極ＲＥ２は、信号線Ｓ１及びＳ２の間に位置している。また、中継電極ＲＥ２及び端部Ｅ２１及びＥ２２は、いずれも走査線Ｇ２に対して走査線Ｇ１側に位置している。

走査線Ｇ２において、半導体層ＳＣ２と交差する２つの部分は、それぞれゲート電極ＷＧ２１及びＷＧ２２となる。遮光体ＳＬ２は、半導体層ＳＣ２のうち、Ｘ−Ｙ平面の平面視においてゲート電極ＷＧ２２と交差する部分の直下に位置している。

スイッチング素子ＴｒＤ３において、半導体層ＳＣ３は、端部Ｅ３１及び端部Ｅ３２を有する。端部Ｅ３１は、コンタクトホールＣＨ３１を介して信号線Ｓ３と電気的に接続されている。端部Ｅ３２は、コンタクトホールＣＨ３２を介して中継電極ＲＥ３と電気的に接続されている。中継電極ＲＥ３は、信号線Ｓ２及びＳ３の間に位置している。また、中継電極ＲＥ３及び端部Ｅ３１及びＥ３２は、いずれも走査線Ｇ２に対して走査線Ｇ１側に位置している。

走査線Ｇ２において、半導体層ＳＣ３と交差する２つの部分は、それぞれゲート電極ＷＧ３１及びＷＧ３２となる。遮光体ＳＬ３は、半導体層ＳＣ３のうち、Ｘ−Ｙ平面の平面視においてゲート電極ＷＧ３２と交差する部分の直下に位置している。

図７に示すように、画素電極ＰＥ１のコンタクト部ＰＡ１は、中継電極ＲＥ１と対向し、コンタクトホールＣＨ１２を介して中継電極ＲＥ１と電気的に接続されている。画素電極ＰＥ２のコンタクト部ＰＡ２は、中継電極ＲＥ２と対向し、コンタクトホールＣＨ２２を介して中継電極ＲＥ２と電気的に接続されている。画素電極ＰＥ３のコンタクト部ＰＡ３は、中継電極ＲＥ３と対向し、コンタクトホールＣＨ３２を介して中継電極ＲＥ３と電気的に接続されている。なお、図７において、図８に示す配向膜ＡＬ１より下の構成かつ第２絶縁膜１２より上の構成のみが示されている。

コンタクト部ＰＡ１、ＰＡ２、ＰＡ３は、中継電極ＲＥ１、ＲＥ２、ＲＥ３との間に、それぞれ導電層ＣＥＥを介して電気的に接続されている。複数の導電層ＣＥＥは、コンタクトホールＣＨ１２、ＣＨ２２、ＣＨ３２の外側で、それぞれ第５絶縁膜１５、第６絶縁膜１６で絶縁されている。複数の導電層ＣＥＥは、検出電極ＣＥと同時に形成され、検出電極ＣＥと同じ材料で形成されている。

中継電極ＲＥ１、ＲＥ２、ＲＥ３は、センサ配線ＴＬ１、ＴＬ２、ＴＬ３と同時に形成され、センサ配線ＴＬ１、ＴＬ２、ＴＬ３と同じ材料で形成されている。中継電極ＲＥ１、ＲＥ２、ＲＥ３は、ドレイン電極ＤＥ１２、ＤＥ２２、ＤＥ３２の上に電気的に接続されている。ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３は、図６に示すスイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３の端部Ｅ１２、Ｅ２２、Ｅ３２に接続される。ドレイン電極ＤＥ１、ＤＥ２、ＤＥ３は、信号線Ｓ１、Ｓ２、Ｓ３と同時に形成され、信号線Ｓ１、Ｓ２、Ｓ３と同じ材料で形成される。

遮光体ＳＬ１、ＳＬ２、ＳＬ３（図６参照）は、図７及び図８において図示されない位置にあるが、図８に示す第１絶縁基板１０と第１絶縁膜１１との間に位置している。半導体層ＳＣ１、ＳＣ２、ＳＣ３は、図１０から図１２に示すように、第１絶縁膜１１と第２絶縁膜１２との間に位置している。半導体層ＳＣ１、ＳＣ２、ＳＣ３は、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや、酸化物半導体などによって形成されていてもよい。

図７に示すように、中継電極ＲＥ１からＲＥ３は、第１方向Ｘに沿った同一直線上に位置している。図７に示す断面において、副検出電極ＣＥＡと、センサ配線ＴＬ２とを接続しようとすると、第１方向Ｘにおいて、コンタクトホールＣＨ１２と、コンタクトホールＣＨ２２との間にもう一つコンタクトホールが必要となってしまう。仮に、第１方向Ｘにおいて、コンタクトホールＣＨ１２と、コンタクトホールＣＨ２２との間にもう一つコンタクトホールを形成すると、第５絶縁膜１５の厚みを維持するために、コンタクトホールＣＨ１２と、コンタクトホールＣＨ２２との間を大きくする必要がある。その結果、副画素ＳＰｉｘの第１方向Ｘの幅が大きくなる。このため、実施形態１において、検出電極ＣＥとセンサ配線ＴＬ１、ＴＬ２、ＴＬ３のいずれかとの電気的な接続は、コンタクトホールＣＨ１２、ＣＨ２２、ＣＨ３２と一直線上に並ばない位置に配置される。

図４に示すように、検出電極ＣＥとセンサ配線ＴＬ１、ＴＬ２、ＴＬ３とは、センサ配線ＴＬ１、ＴＬ２、ＴＬ３の一部である拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３のいずれかで電気的に接続される。図４及び図６を参照すると、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３は、コンタクトホールＣＨ１２、ＣＨ２２、ＣＨ３２と一直線上に並ばない位置に配置される。これにより、図７に示す断面においては、副検出電極ＣＥＡとセンサ配線ＴＬ２とが第５絶縁膜１５で絶縁されている。つまり、第２方向Ｙに隣り合う主検出電極ＣＥＰを接続する副検出電極ＣＥＡは、センサ配線ＴＬ２に重畳する位置に配置されている。このため、第５絶縁膜１５の厚みを維持でき、副画素ＳＰｉｘの第１方向Ｘの幅を小さくできる。その結果、実施形態１のセンサ付き表示装置ＰＮＬは、高精細化される。

図８に示すように、第１方向Ｘにおいて、センサ配線ＴＬ１、ＴＬ２、ＴＬ３の本線ＭＬ（図４参照）の幅は、遮光層ＢＭの幅以下である。これにより、センサ配線ＴＬ１、ＴＬ２、ＴＬ３の本線ＭＬは、視認されにくくなる。

図５に示すように、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３は、第１方向Ｘにおいて、センサ配線ＴＬ１、ＴＬ２、ＴＬ３の本線ＭＬの幅よりも大きな幅を有している。図５において、遮光層ＢＭは、第１方向Ｘに延在する複数の第１部分ＢＭ１と、第２方向Ｙに延在する複数の第２部分ＢＭ２とを備える。遮光層ＢＭは、副画素Ｓｐｉｘの開口部ＡＰをＸ−Ｙ平面の平面視で囲む。これにより、Ｘ−Ｙ平面の平面視において、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３の少なくとも一部は、第２部分ＢＭ２に重なり、他の部分が第２部分ＢＭ２からはみ出る。つまり、図５に示すように、第１方向Ｘにおいて、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３の幅は、遮光層ＢＭの第２部分ＢＭ２の幅よりも大きい。

そこで、実施形態１のセンサ付き表示装置ＰＮＬでは、図９又は図１３に示すように、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３があることで、接続部ＣＴ（図１０から図１２参照）がある画素Ｐｉｘ（第１画素）がある。これに対して、実施形態１のセンサ付き表示装置ＰＮＬでは、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がないことで、接続部ＣＴがない画素Ｐｉｘ（第２画素）がある。そして、接続部ＣＴ（図１０から図１２参照）がある画素Ｐｉｘ（第１画素）と接続部ＣＴがない画素Ｐｉｘ（第２画素）とが第１方向Ｘに交互に配置されている。また、接続部ＣＴがある画素Ｐｉｘと、接続部ＣＴがない画素Ｐｉｘとが第２方向Ｙに交互に配置されている。このように、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がない非接続領域ＰＴＮが、画素Ｐｉｘ単位で１つおきにあるので、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３の影響による遮光量が低減される。

図９に示すように、第１パターンＣＢ１において、第１接続領域ＰＴ１、第２接続領域ＰＴ２、第３接続領域ＰＴ３、非接続領域ＰＴＮが、６行６列の画素Ｐｉｘに配置されている。第１接続領域ＰＴ１、第２接続領域ＰＴ２及び第３接続領域ＰＴ３において、画素Ｐｉｘには、各副画素ＳＰｉｘに、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３いずれかがある。第１接続領域ＰＴ１において、拡幅部ＴＣＥ１がコンタクトホールＴＨで検出電極ＣＥと電気的に接続される。これにより、図１０に示すように、拡幅部ＴＣＥ１が接続部ＣＴとして、検出電極ＣＥと接続される。第１接続領域ＰＴ１において、拡幅部ＴＣＥ２、ＴＣＥ３が検出電極ＣＥと非接続になる。第２接続領域ＰＴ２において、拡幅部ＴＣＥ２がコンタクトホールＴＨで検出電極ＣＥと電気的に接続される。これにより、図１１に示すように、拡幅部ＴＣＥ２が接続部ＣＴとして、検出電極ＣＥと接続される。第２接続領域ＰＴ２において、拡幅部ＴＣＥ１、ＴＣＥ３が検出電極ＣＥと非接続になる。第３接続領域ＰＴ３において、拡幅部ＴＣＥ３がコンタクトホールＴＨで検出電極ＣＥと電気的に接続される。これにより、図１２に示すように、拡幅部ＴＣＥ３が接続部ＣＴとして、検出電極ＣＥと接続される。第３接続領域ＰＴ３において、拡幅部ＴＣＥ１、ＴＣＥ２が検出電極ＣＥと非接続になる。

図９に示すように、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）は、副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３を含む。同様に、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がない画素Ｐｉｘ（第２画素）も、副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３を含む。拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）は、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がない画素Ｐｉｘ（第２画素）を挟んで、第２方向Ｙに３つ並ぶ。この３つの拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）のうち、いずれか１つの画素Ｐｉｘは、第１接続領域ＰＴ１において、副画素ＳＰｉｘ１の拡幅部ＴＣＥ１と検出電極ＣＥとがコンタクトホールＴＨで接続される。同様に、３つの拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）のうち、いずれか１つの画素Ｐｉｘは、第２接続領域ＰＴ２において、副画素ＳＰｉｘ２の拡幅部ＴＣＥ２と検出電極ＣＥとがコンタクトホールＴＨで接続される。これにより、図１１に示すように、拡幅部ＴＣＥ２が接続部ＣＴとして、検出電極ＣＥと接続される。さらに、３つの拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）のうち、いずれか１つの画素Ｐｉｘは、副画素ＳＰｉｘ３の拡幅部ＴＣＥ３と検出電極ＣＥとがコンタクトホールＴＨで接続される。

拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）は、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がない画素Ｐｉｘ（第２画素）を挟んで、第１方向Ｘに３つ並ぶ。この３つの拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）のうち、いずれか１つの画素Ｐｉｘは、第１接続領域ＰＴ１において、副画素ＳＰｉｘ１の拡幅部ＴＣＥ１と検出電極ＣＥとがコンタクトホールＴＨで接続される。同様に、３つの拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）のうち、いずれか１つの画素Ｐｉｘは、第２接続領域ＰＴ２において、副画素ＳＰｉｘ２の拡幅部ＴＣＥ２と検出電極ＣＥとがコンタクトホールＴＨで接続される。さらに、３つの拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）のうち、いずれか１つの画素Ｐｉｘは、副画素ＳＰｉｘ３の拡幅部ＴＣＥ３と検出電極ＣＥとがコンタクトホールＴＨで接続される。

これにより、コンタクトホールＴＨの位置は、均等に分散される。その結果、コンタクトホールＴＨの影響による配向膜ＡＬ１の歪みが目立ちにくくなる。その結果、表示品位が劣化しにくい。

第１接続領域ＰＴ１、第２接続領域ＰＴ２、第３接続領域ＰＴ３のそれぞれにおいて、副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３には、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある。このため、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥは、副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３のそれぞれに影響を与えるので、遮光のばらつきが少ない。

図１０に示すように、コンタクトホールＴＨにおいて、拡幅部ＴＣＥ１と検出電極ＣＥとが電気的に接続される。接続部ＣＴは、拡幅部ＴＣＥ１と検出電極ＣＥとが直接接している。なお、接続部ＣＴにおいて、拡幅部ＴＣＥ１及び検出電極ＣＥの間に他の導電層が介在していてもよい。拡幅部ＴＣＥ２と検出電極ＣＥとは、図９におけるＸ−Ｘ’断面では、電気的に接続されていない。拡幅部ＴＣＥ３と検出電極ＣＥとは、図９におけるＸ−Ｘ’断面では、電気的に接続されていない。

図１１に示すように、コンタクトホールＴＨにおいて、拡幅部ＴＣＥ２と検出電極ＣＥとが電気的に接続される。接続部ＣＴは、拡幅部ＴＣＥ２と検出電極ＣＥとが直接接している。なお、接続部ＣＴにおいて、拡幅部ＴＣＥ２及び検出電極ＣＥの間に他の導電層が介在していてもよい。拡幅部ＴＣＥ１と検出電極ＣＥとは、図９におけるＸＩ−ＸＩ’断面では、電気的に接続されていない。拡幅部ＴＣＥ３と検出電極ＣＥとは、図９におけるＸＩ−ＸＩ’断面では、電気的に接続されていない。

図１２に示すように、コンタクトホールＴＨにおいて、拡幅部ＴＣＥ３と検出電極ＣＥとが電気的に接続される。接続部ＣＴは、拡幅部ＴＣＥ３と検出電極ＣＥとが直接接している。なお、接続部ＣＴにおいて、拡幅部ＴＣＥ３及び検出電極ＣＥの間に他の導電層が介在していてもよい。拡幅部ＴＣＥ１と検出電極ＣＥとは、図９におけるＸＩＩ−ＸＩＩ’断面では、電気的に接続されていない。拡幅部ＴＣＥ２と検出電極ＣＥとは、図９におけるＸＩＩ−ＸＩＩ’断面では、電気的に接続されていない。

図９に示すように、第１接続領域ＰＴ１、第２接続領域ＰＴ２、第３接続領域ＰＴ３のそれぞれにおいて、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３のうち１つが検出電極ＣＥと接続され、２つが検出電極ＣＥと接続されていない。第１パターンＣＢ１において、６行６列の画素Ｐｉｘ内の第１方向Ｘでは、第１接続領域ＰＴ１、第２接続領域ＰＴ２、第３接続領域ＰＴ３がそれぞれ１つ配置される。６行６列の画素Ｐｉｘ内の第２方向Ｙでは、第１接続領域ＰＴ１、第２接続領域ＰＴ２、第３接続領域ＰＴ３がそれぞれ１つ配置される。

図１３に示すように、第２パターンＣＢ２において、第２接続領域ＰＴ２、非接続領域ＰＴＮが、６行６列の画素Ｐｉｘに配置されている。第２接続領域ＰＴ２において、拡幅部ＴＣＥ２がコンタクトホールＴＨで検出電極ＣＥと電気的に接続される。

図９に示す第１パターンＣＢ１と、図１３に示す第２パターンＣＢ２とは、６行６列の画素Ｐｉｘにおける拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３のそれぞれの数が同じである。これにより、図９に示す第１パターンＣＢ１と、図１３に示す第２パターンＣＢ２とは、区別がつきにくくなる。

そこで、実施形態１のセンサ付き表示装置ＰＮＬは、図９に示す第１パターンＣＢ１と、図１３に示す第２パターンＣＢ２とを混在させる。図１４の検出電極ＣＥは、図２に示す検出電極ＣＥを概念的に説明するために、第２方向Ｙの１列４行を代表して図１４に図示し、図１４を用いて４つの検出電極ＣＥ１、ＣＥ２、ＣＥ３、ＣＥ４について説明する。実際には、以下に説明する技術思想を適用して、図２に示すように、検出電極ＣＥがマトリクス状に配列される。なお、図１４において、センサ配線ＴＬ１、ＴＬ２、ＴＬ３は、第２方向Ｙに沿って直線状であるが、上述したように、方向Ｄ１及び方向Ｄ２に沿って、ジグザグに配線されている。

第２方向Ｙにおいて、検出電極ＣＥ１、ＣＥ２、ＣＥ３、ＣＥ４の順に、接続回路ＭＰから遠くなるように並べられている。検出電極ＣＥ１において、第１パターンＣＢ１が４列２行で配列されている。センサ配線ＴＬ１、ＴＬ２、ＴＬ３は、コンタクトホールＴＨにおいて、検出電極ＣＥ１と電気的に接続されている。左側から１列目の第１パターンＣＢ１において、接続回路ＭＰに接続されるセンサ配線ＴＬ１、ＴＬ３と、検出電極ＣＥ１と、がコンタクトホールＴＨで電気的に接続されている。左側から２列目から４列目の第１パターンＣＢ１において、センサ配線ＴＬ１、ＴＬ３は、検出電極ＣＥ１と検出電極ＣＥ２との間のスリットＳＰ１で電気的に分断されている。

検出電極ＣＥ２において、左側から１列２行の第２パターンＣＢ２が配列され、左側から２列目から３列２行の第１パターンＣＢ１が配列されている。センサ配線ＴＬ１、ＴＬ２、ＴＬ３は、コンタクトホールＴＨにおいて、検出電極ＣＥ２と電気的に接続されている。左側から２列目の第１パターンＣＢ１において、接続回路ＭＰに接続されるセンサ配線ＴＬ１、ＴＬ３と、検出電極ＣＥ２と、がコンタクトホールＴＨで電気的に接続されている。センサ配線ＴＬ２は、検出電極ＣＥ２と検出電極ＣＥ３との間のスリットＳＰ２で電気的に分断されている。左側から３列目、４列目の第１パターンＣＢ１において、センサ配線ＴＬ１、ＴＬ３は、検出電極ＣＥ２と検出電極ＣＥ３との間のスリットＳＰ２で電気的に分断されている。

検出電極ＣＥ３において、左側から２列２行の第２パターンＣＢ２が配列され、左側から３列目から２列２行の第１パターンＣＢ１が配列されている。センサ配線ＴＬ１、ＴＬ２、ＴＬ３は、コンタクトホールＴＨにおいて、検出電極ＣＥ３と電気的に接続されている。左側から３列目の第１パターンＣＢ１において、接続回路ＭＰに接続されるセンサ配線ＴＬ１、ＴＬ３と、検出電極ＣＥ３と、がコンタクトホールＴＨで電気的に接続されている。センサ配線ＴＬ２は、検出電極ＣＥ３と検出電極ＣＥ４との間のスリットＳＰ３で電気的に分断されている。左側から４列目の第１パターンＣＢ１において、センサ配線ＴＬ１、ＴＬ３は、検出電極ＣＥ３と検出電極ＣＥ４との間のスリットＳＰ３で電気的に分断されている。

検出電極ＣＥ４において、左側から３列２行の第２パターンＣＢ２が配列され、左側から４列目から１列２行の第１パターンＣＢ１が配列されている。センサ配線ＴＬ１、ＴＬ２、ＴＬ３は、コンタクトホールＴＨにおいて、検出電極ＣＥ４と電気的に接続されている。左側から４列目の第１パターンＣＢ１において、接続回路ＭＰに接続されるセンサ配線ＴＬ１、ＴＬ３と、検出電極ＣＥ４と、がコンタクトホールＴＨで電気的に接続されている。センサ配線ＴＬ２は、接続回路ＭＰからの供給配線がなく、接続回路ＭＰからの配線と電気的に分断されている。

左から第１列目の第２パターンＣＢ２において、接続回路ＭＰに接続されるセンサ配線ＴＬ１、ＴＬ３は、検出電極ＣＥ４、ＣＥ３及びＣＥ２と重なるが、検出電極ＣＥ４、ＣＥ３及びＣＥ２とは電気的に接続されない。左から第１列目の第２パターンＣＢ２において、接続回路ＭＰに接続されるセンサ配線ＴＬ１、ＴＬ３は、スリットＳＰ３、ＳＰ２、ＳＰ１を跨いで配置される。

左から第２列目の第２パターンＣＢ２において、接続回路ＭＰに接続されるセンサ配線ＴＬ１、ＴＬ３は、検出電極ＣＥ４及びＣＥ３と重なるが、検出電極ＣＥ４及びＣＥ３とは電気的に接続されない。左から第２列目の第２パターンＣＢ２において、接続回路ＭＰに接続されるセンサ配線ＴＬ１、ＴＬ３は、スリットＳＰ３、ＳＰ２を跨いで配置される。

左から第３列目の第２パターンＣＢ２において、接続回路ＭＰに接続されるセンサ配線ＴＬ１、ＴＬ３は、検出電極ＣＥ４と重なるが、検出電極ＣＥ４とは電気的に接続されない。左から第３列目の第２パターンＣＢ２において、接続回路ＭＰに接続されるセンサ配線ＴＬ１、ＴＬ３は、スリットＳＰ３を跨いで配置される。

以上説明したように、センサ配線ＴＬ２は、隣り合う検出電極の間のスリットＳＰ１、ＳＰ２、ＳＰ３のいずれかで電気的に分断されている。この構造により、検出電極ＣＥと、センサ配線ＴＬ２との寄生容量が小さくなり、静電量の検出精度が向上する。

図１３に示すように、第２パターンＣＢ２において、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）は、副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３を含む。同様に、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がない画素Ｐｉｘ（第２画素）も、副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３を含む。拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）は、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がない画素Ｐｉｘ（第２画素）を挟んで、第２方向Ｙに３つ並ぶ。この３つの拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３がある画素Ｐｉｘ（第１画素）は、副画素ＳＰｉｘ２の拡幅部ＴＣＥ２と検出電極ＣＥとがコンタクトホールＴＨで接続される。

第２パターンＣＢ２において、接続部ＣＴがある画素Ｐｉｘ（第１画素）は、接続部ＣＴがない画素Ｐｉｘ（第２画素）を挟んで、第１方向Ｘに３つ並ぶ。接続部ＣＴがある画素Ｐｉｘ（第１画素）において、副画素ＳＰｉｘ２の拡幅部ＴＣＥ２が接続部ＣＴとして検出電極ＣＥと接続される（図１１参照）。

これにより、副画素ＳＰｉｘ１に拡幅部ＴＣＥ１を有するセンサ配線ＴＬ１は、例えば、複数の検出電極ＣＥ４、ＣＥ３、ＣＥ２を跨いで延在することができる。同様に、副画素ＳＰｉｘ３に拡幅部ＴＣＥ３を有するセンサ配線ＴＬ３は、例えば、複数の検出電極ＣＥ４、ＣＥ３、ＣＥ２を跨いで延在することができる。センサ配線ＴＬ２は、スリットＳＰ１、ＳＰ２、ＳＰ３のいずれかで電気的に分断されている。この構造により、検出電極ＣＥと、センサ配線ＴＬ２との寄生容量が小さくなり、静電量の検出精度が向上する。

隣り合う検出電極ＣＥ１、ＣＥ２を比較して、コンタクトホールＴＨの接続数は、画素Ｐｉｘの６行６列の単位面積当たりで同じである。隣り合う検出電極ＣＥ２、ＣＥ３を比較して、コンタクトホールＴＨの接続数は、画素Ｐｉｘの６行６列の単位面積当たりで同じである。隣り合う検出電極ＣＥ３、ＣＥ４を比較して、コンタクトホールＴＨの接続数は、画素Ｐｉｘの６行６列の単位面積当たりで同じである。その結果、コンタクトホールＴＨが目立たなくなる。これにより、センサ付き表示装置ＰＮＬは、表示品位を向上できる。

図１５は、実施形態１の表示装置の動作例を示すタイミング波形図である。図１５に示す動作例はあくまで一例であり、適宜変更してもよい。

図１５に示すように、表示期間Ｐｄと検出期間Ｐｔとが時分割で交互に実行される。１検出面のタッチ検出を１つの検出期間Ｐｔで実行してもよく、複数の検出期間Ｐｔに分けて実行してもよい。また、表示期間Ｐｄで１フレーム分の画像の表示を行ってもよく、１フレーム分の画像の表示期間中に、複数の表示期間Ｐｄと検出期間Ｐｔとが交互に配置されていてもよい。

ソースドライバは、各走査線Ｇ１、Ｇ２、Ｇ３に対応する副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３に、信号線Ｓ１、Ｓ２、Ｓ３を介して画素信号Ｖｐｉｘを供給する。そして、これらの副画素ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３では、供給される画素信号Ｖｐｉｘに応じて１水平ラインずつ表示が行われるようになっている。図１５に示すように、表示期間Ｐｄにおいて、検出電極ＣＥ１、ＣＥ２、ＣＥ３、ＣＥ４には、表示用の駆動信号Ｖｃｏｍが供給される。また、接続回路ＭＰにおいて、表示用の駆動信号Ｖｃｏｍが検出電極ＣＥ（図２参照）の全てに供給される。これにより、検出電極ＣＥは、共通電位を与える共通電極となる。

図１５に示すように、検出期間Ｐｔにおいて、不図示の制御線ＳＳＥの制御信号Ｖｓｃ１に応じて集積回路ＣＰ及び接続回路ＭＰが動作し、検出用の駆動信号Ｖｓｅｌｆが検出電極ＣＥに供給される。検出期間Ｐｔにおいて、図１に示す外縁配線ＤＥ−Ｇには、検出用の駆動信号Ｖｓｅｌｆと同じ波形で、かつ駆動信号Ｖｓｅｌｆと同期したガード信号Ｖｇｄが供給されてもよい。又は、検出期間Ｐｔにおいて、外縁配線ＤＥ−Ｇは、電気的にどことも接続されていない状態（ハイインピーダンス）に設定されてもよい。

検出電極ＣＥの容量変化に応じた検出信号Ｖｄｅｔが、接続回路ＭＰのアナログフロントエンドを介して集積回路ＣＰの検出回路に供給される。これにより、センサ付き表示装置ＰＮＬは、複数の検出電極ＣＥ毎に接触状態あるいは近接状態の被検出体を検出することができる。具体的な検出方法については、特許文献１に記載されているので、特許文献１の記載を本実施形態に含め、記載を省略する。

以上説明したように、センサ付き表示装置ＰＮＬは、第１絶縁基板１０上に、複数の検出電極ＣＥと、複数のセンサ配線ＴＬと、複数の画素Ｐｉｘと、複数の走査線ＧＬと、複数の信号線ＳＬと、を備える。複数の検出電極ＣＥは、第１方向Ｘ及び第１方向Ｘに交差する第２方向Ｙにマトリクス状に配列されている。１つの検出電極ＣＥには、複数のセンサ配線ＴＬが接続される。画素Ｐｉｘは、複数の副画素ＳＰｉｘ１、副画素ＳＰｉｘ２、副画素ＳＰｉｘ３を含む。複数の走査線ＧＬは、スイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３を走査し、第１方向Ｘに延在する。複数の信号線ＳＬは、スイッチング素子ＴｒＤ１、ＴｒＤ２、ＴｒＤ３に接続され、第２方向Ｙに延在する。第３方向Ｚにおいて、１つのセンサ配線ＴＬは、１つの信号線ＳＬの上方に配置され重畳している。これによれば、センサ配線ＴＬは、信号線ＳＬと重畳する遮光層ＢＭとも重なり、目立ちにくくなる。

また、１つの検出電極ＣＥに複数のセンサ配線ＴＬを電気的に接続させて、配線抵抗を低減できるので、検出電極ＣＥに供給する駆動信号の波形劣化を抑制することができる。その結果、センサ付き表示装置ＰＮＬは、静電量の検出精度が向上する。

センサ配線ＴＬは、信号線ＳＬと重畳するので、信号線ＳＬよりも第１方向Ｘの幅が大きい。これにより、成膜時のアライメントがしやすく、センサ配線ＴＬの抵抗も低減される。センサ配線ＴＬの本線ＭＬは、第１方向Ｘの幅が重畳する遮光層ＢＭの幅以下であることが望ましい。これにより、センサ配線ＴＬが視認されにくくなる。

センサ配線ＴＬは、一部に本線よりも第１方向Ｘの幅が大きい拡幅部ＴＣＥ１からＴＣＥ３のいずれかを有する。拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３の幅を十分大きくとったことで、第５絶縁膜１５の厚みを大きくしても、コンタクトホールＴＨを設けて拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３のいずれか１つと検出電極ＣＥとの接触面積を確保できる。このように、第５絶縁膜１５には、コンタクトホールＴＨがあり、コンタクトホールＴＨには、検出電極ＣＥ及び拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３のいずれかが接続される接続部ＣＴがある。その結果、センサ配線ＴＬ１、ＴＬ２、ＴＬ３と、検出電極ＣＥとの第３方向Ｚの距離を確保し、検出電極ＣＥを通過するセンサ配線ＴＬ１、ＴＬ２、ＴＬ３との寄生容量を低減できる。また、拡幅部ＴＣＥ１の幅を十分大きくとったことで、薄く成膜しにくい樹脂材料で、第５絶縁膜１５を成膜することができる。

検出電極ＣＥは、第３方向Ｚにおいて、第５絶縁膜１５を介してセンサ配線ＴＬよりも上方に配置される。第５絶縁膜１５には、検出電極ＣＥと拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３のいずれか１つとを接続するコンタクトホールＴＨがある。拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３が、信号線ＳＬの上方に配置され重畳しているので、コンタクトホールＴＨの影響による配向膜ＡＬ１の歪みが画素電極ＰＥ１、ＰＥ２、ＰＥ３に影響しにくくなる。その結果、表示品位が劣化しにくい。

図１４に示すようにコンタクトホールＴＨは、例えば、１つの検出電極ＣＥ１と１つのセンサ配線ＴＬ１との間に複数設けられている。これにより、接続抵抗が低減し、検出電極ＣＥに供給する駆動信号の波形劣化を抑制することができる。その結果、センサ付き表示装置ＰＮＬは、静電量の検出精度が向上する。

図５に示すように、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３は、隣り合う２つの走査線Ｇ１、Ｇ２の間に配置されている。また、Ｘ−Ｙ平面の平面視において、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３は、第１部分ＢＭ１に重ならない。これにより、図５に示す画素電極ＰＥ１、ＰＥ２、ＰＥ３の各コンタクト部ＰＡ１、ＰＡ２、ＰＡ３と位置を異ならせることができる。その結果、図１４に示すようにコンタクトホールＴＨの形成精度が高くなり、検出電極ＣＥと、センサ配線ＴＬとの電気的な接続の信頼性が高くなる。

図１０から図１２に示すように、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３は、図６に示すコンタクトホールＣＨ１１、ＣＨ２１、ＣＨ３１のいずれかの上方にあり、重畳している。これにより、コンタクトホールＣＨ１１、ＣＨ２１、ＣＨ３１が配向膜ＡＬ１に与える影響を、拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３が緩和することができる。

（実施形態２）
図１６は、実施形態２のスイッチング素子を説明するための平面図である。図１７は、実施形態２の副画素を説明するための模式的な説明図である。なお、実施形態１で説明した構成要素については、同じ符号を付して、説明を省略する。実施形態２において、副画素ＳＰｉｘ１３の構成が実施形態１とは異なる。

実施形態２のスイッチング素子ＴｒＤ３において、半導体層ＳＣ３は、端部Ｅ３１及び端部Ｅ３２を有する。端部Ｅ３１は、コンタクトホールＣＨ３１を介して信号線Ｓ３と電気的に接続されている。端部Ｅ３２は、コンタクトホールＣＨ３２を介して中継電極ＲＥ３と電気的に接続されている。中継電極ＲＥ３は、信号線Ｓ２及びＳ３の間に位置している。また、中継電極ＲＥ３、及び、端部Ｅ３１及びＥ３２は、いずれも走査線Ｇ２に対して走査線Ｇ３側に位置している。

走査線Ｇ２において、半導体層ＳＣ３と交差する２つの部分は、それぞれゲート電極ＷＧ３１及びＷＧ３２として機能する。遮光体ＳＬ３は、半導体層ＳＣ３のうち、ゲート電極ＷＧ３２と交差する部分の直下に位置している。中継電極ＲＥ３は、中継電極ＲＥ１及びＲＥ２が並ぶ位置から、走査線Ｇ２を挟んで反対側にずれている。なお、中継電極ＲＥ１からＲＥ３は、それぞれの一部が走査線Ｇ２と重なっているが、それぞれの全体が走査線Ｇ２と重なる位置から離れていてもよい。

コンタクトホールＣＨ１２及びＣＨ２２は、第１方向Ｘに沿った同一直線上に並んでいる。これに対して、コンタクトホールＣＨ１２及びＣＨ２２に対して、コンタクトホールＣＨ３２は、第１方向Ｘと交差する斜め方向に並んでいる。つまり、コンタクトホールＣＨ３２は、コンタクトホールＣＨ１２及びＣＨ２２が並ぶ同一直線上からずれた位置に設けられている。ここで、上述した拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３は、図１６に示すコンタクトホールＣＨ１１、ＣＨ２１、ＣＨ３１のいずれかの上方にあり、重畳している。その結果、図１４に示すようにコンタクトホールＴＨの形成精度が高くなり、検出電極ＣＥと、センサ配線ＴＬとの電気的な接続の信頼性が高くなる。

図１７に示すように、副画素ＳＰｉｘ１は、第１列に第２方向Ｙに沿って配列される。副画素ＳＰｉｘ２は、第１列の次列である第２列に第２方向Ｙに沿って配列される。副画素ＳＰｉｘ３と、副画素ＳＰｉｘ１３とは、第２列の次列である第３列に、第２方向Ｙに交互に配列されている。第１列、第２列、第３列は、第１方向Ｘに周期的に配列される。副画素ＳＰｉｘ１には、赤色（Ｒ）のカラーフィルタが配置されている。副画素ＳＰｉｘ２には、緑色（Ｇ）のカラーフィルタが配置されている。副画素ＳＰｉｘ３には、白又は透明（Ｗ）のカラーフィルタが配置されている。副画素ＳＰｉｘ１３には、青色（Ｂ）のカラーフィルタが配置されている。

副画素ＳＰｉｘ１３が輝度を向上させる分、バックライトユニットＩＬの電流値を下げ、消費電力を低減することができる。また、視感度の低い、青色（Ｂ）の面積が確保される。

以上、好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。

例えば、以上説明した拡幅部ＴＣＥ１、ＴＣＥ２、ＴＣＥ３は、中継電極、接続部、幅広部、拡張部、拡幅部及び台座部のいずれかとしてもよく、若しくは単に、センサ配線ＴＬの第１部分等と表現してもよい。接続部ＣＴも、コンタクト部と表現してもよい。

第１方向Ｘと第２方向Ｙとで規定される平面は、アレイ基板ＳＵＢ１の面と平行としたが、アレイ基板ＳＵＢ１の面が湾曲していてもよい。この場合、センサ付き表示装置ＰＮＬが最大面積でみる方向からみて、所定の方向が第１方向となり、その第１方向と交差する方向が第２方向となる。センサ付き表示装置ＰＮＬが最大面積でみる方向は、第１方向及び第２方向に直交する第３方向が規定されればよい。

１０ 第１絶縁基板
１５ 第５絶縁膜
１６ 第６絶縁膜
２０ 第２絶縁基板
ＡＬ１ 第１配向膜
ＡＬ２ 第２配向膜
ＢＥ 周辺領域
ＢＭ 遮光層
ＣＢ１ 第１パターン
ＣＢ２ 第２パターン
ＣＥ−Ｇ 外縁配線
ＣＥ、ＣＥ１、ＣＥ２、ＣＥ３、ＣＥ４ 検出電極
ＣＥＡ、ＣＥＢ 副検出電極
ＣＥＰ 主検出電極
ＤＡ 表示領域
Ｇ１、Ｇ２、Ｇ３、ＧＬ 走査線
Ｐｄ 表示期間
ＰＥ１、ＰＥ２、ＰＥ３ 画素電極
Ｐｉｘ 画素
ＰＮＬ 表示装置
Ｐｔ 検出期間
ＰＴ１ 第１接続領域
ＰＴ２ 第２接続領域
ＰＴ３ 第３接続領域
ＰＴＮ 非接続領域
ＲＥ１、ＲＥ２、ＲＥ３ 中継電極
Ｓ１、Ｓ２、Ｓ３、ＳＬ 信号線
ＳＰｉｘ、ＳＰｉｘ１、ＳＰｉｘ２、ＳＰｉｘ３、ＳＰｉｘ１３ 副画素
ＳＵＢ１ アレイ基板
ＳＵＢ２ 対向基板
ＴＣＥ１、ＴＣＥ２、ＴＣＥ３ 拡幅部
ＴＨ コンタクトホール
ＴＬ、ＴＬ１、ＴＬ２、ＴＬ３ センサ配線
ＴｒＤ１、ＴｒＤ２、ＴｒＤ３ スイッチング素子

Claims (15)

1. 第１基板と、
   前記第１基板の上方に、第１方向及び前記第１方向に交差する第２方向にマトリクス状に配列された複数の検出電極と、
   １つの前記検出電極に接続される複数のセンサ配線と、
   複数の副画素を含み、前記第１方向及び前記第２方向にマトリクス状に配列された複数の画素と、
   前記副画素のスイッチング素子を走査し、前記第１方向に延在する複数の走査線と、
   前記副画素の前記スイッチング素子に接続され、前記第２方向に延在する複数の信号線と、
   を含み、
   １つの前記センサ配線は、１つの前記信号線に重畳し、
   前記センサ配線は、一部に前記検出電極と接続する接続部を有し、
   前記接続部を含む第１画素と、前記接続部を含まない第２画素とが、前記第１方向に交互に配置され、
   前記第１画素と、前記第２画素とが前記第２方向に交互に配置されている、
   センサ付き表示装置。
2. 前記センサ配線は、一部に本線よりも前記第１方向の幅が大きい拡幅部を有する、請求項１に記載のセンサ付き表示装置。
3. 前記検出電極は、前記第１方向及び前記第２方向に直交する第３方向において、絶縁膜を介して前記センサ配線よりも上方に配置され、
   前記絶縁膜には、第１コンタクトホールがあり、前記第１コンタクトホールには、前記検出電極と前記拡幅部とが接続される前記接続部がある、請求項２に記載のセンサ付き表示装置。
4. 前記第１コンタクトホールは、１つの前記検出電極と１つの前記センサ配線との間に複数設けられている、請求項３に記載のセンサ付き表示装置。
5. 前記拡幅部は、前記第２方向において、隣り合う２つの前記走査線の間に配置されている、請求項２から請求項４のいずれか１項に記載のセンサ付き表示装置。
6. 前記第１画素において、各前記副画素には、前記拡幅部を含む請求項２から請求項５のいずれか１項に記載のセンサ付き表示装置。
7. １つの前記第１画素において、複数の前記拡幅部のうち１つの前記拡幅部が前記接続部として前記検出電極と接続され、他の前記拡幅部と前記検出電極とが非接続とされている、請求項６に記載のセンサ付き表示装置。
8. 隣り合う前記検出電極を比較して、前記拡幅部と前記検出電極との接続数は、単位面積当たりで同じである、請求項７に記載のセンサ付き表示装置。
9. 前記第１画素は、第１副画素、第２副画素、第３副画素を有し、
   前記第２画素を挟んで、前記第１方向又は前記第２方向に並ぶ３つの前記第１画素は、
   前記第１副画素に前記接続部がある前記第１画素と、
   前記第２副画素に前記接続部がある前記第１画素と、
   前記第３副画素に前記接続部がある前記第１画素と、
   を含む請求項８に記載のセンサ付き表示装置。
10. 前記第２副画素に前記拡幅部を有する前記センサ配線は、複数の前記検出電極の間で分断されている、請求項９に記載のセンサ付き表示装置。
11. 前記第１副画素に前記拡幅部を有する前記センサ配線は、複数の前記検出電極を跨いで延在し、
    前記第２副画素に前記拡幅部を有する前記センサ配線は、複数の前記検出電極の間で分断され、
    前記第３副画素に前記拡幅部を有する前記センサ配線は、複数の前記検出電極を跨いで延在する、請求項１０に記載のセンサ付き表示装置。
12. 前記副画素は、画素電極を有し、前記画素電極と前記スイッチング素子とを接続する中継電極と、前記中継電極と前記画素電極とを接続するための第２コンタクトホールとを有し、前記第１コンタクトホールと前記第２コンタクトホールとは、一直線上に並ばない、請求項３又は４に記載のセンサ付き表示装置。
13. １つの前記画素が含む複数の前記副画素の前記第２コンタクトホールのうち、２つの前記第２コンタクトホールが並ぶ直線上とは、ずれた位置に他の前記副画素の前記第２コンタクトホールがある、請求項１２に記載のセンサ付き表示装置。
14. 前記センサ付き表示装置はさらに、前記第１基板に対向する第２基板と、前記第１基板と前記第２基板の間の液晶層と、を備え、
    前記第２基板は、前記第１方向に延在する複数の第１部分と、前記第２方向に延在する複数の第２部分とを備え、前記副画素の開口部を囲む遮光層を含み、
    前記拡幅部は、前記遮光層の前記第１部分に重ならない、請求項５に記載のセンサ付き表示装置。
15. 前記拡幅部の少なくとも一部は前記第２部分に重なり、
    前記拡幅部の前記第１方向の幅は、前記第２部分の前記第１方向の幅よりも大きい、請求項１４に記載のセンサ付き表示装置。

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