KR20150018231A - 박막 트랜지스터 어레이 기판 및 액정 표시 장치의 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판 및 액정 표시 장치의 제조 방법 Download PDF

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KR20150018231A
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Abstract

박막 트랜지스터 어레이 기판 및 액정 표시 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 제1 기판 상에 복수의 게이트 라인 및 복수의 데이터 라인을 형성하는 단계, 복수의 게이트 라인 및 복수의 데이터 라인 상에 유기막을 형성하는 단계, 유기막 상에 제1 전극을 형성하는 단계, 제1 전극 상에 패시베이션 막을 형성하는 단계, 패시베이션 막 상에 제2 전극을 형성하는 단계, 제2 전극 상에 제2 전극을 덮는 제1 커버층을 형성하는 단계, 제1 커버층 상에 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 식각 마스크로 하여 제1 커버층에 복수의 제1 절개 패턴, 제2 전극에 복수의 제2 절개 패턴을 형성하는 단계, 및 제1 커버층을 식각 마스크로하여 패시베이션 막 상에 제3 절개 패턴을 형성하는 단계를 포함한다.

Description

박막 트랜지스터 어레이 기판 및 액정 표시 장치의 제조 방법{METHOD FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY SUBSTRATE AND LIQUID CRYSTAL DISPLAY}
박막 트랜지스터 어레이 기판 및 액정 표시 장치의 제조 방법에 대한 것으로, 보다 상세하게는 절연 기판 상에 제1 전극과 제2 전극이 배치되는 박막 트랜지스터 어레이 기판 및 액정 표시 장치의 제조 방법을 제공하는 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치는 박형화가 용이한 장점을 지니고 있지만, 전면 시인성에 비해 측면 시인성이 떨어지는 단점이 있어 이를 극복하기 위한 다양한 방식의 액정 배열 및 구동 방법이 개발되고 있다. 이러한 광시야각을 구현하기 위한 방법으로서, 화소 전극 및 공통 전극을 하나의 기판에 형성하는 액정 표시 장치가 주목받고 있다.
이러한 형태의 액정 표시 장치의 경우, 화소 전극과 공통 전극의 두 개의 전기장 생성 전극 중 적어도 하나는 복수의 절개부를 가지고, 복수의 절개부에 의해 정의되는 복수의 가지 전극을 가지게 된다.
이처럼, 하나의 박막 트랜지스터 어레이 기판 위에 두 개의 전기장 생성 전극을 형성하는 경우, 각 전기장 생성 전극을 형성하기 위하여, 서로 다른 광 마스크가 필요하고, 이에 따라 제조 비용이 증가하게 된다.
또한, 일정한 크기의 전압이 인가되는 공통 전극이 서로 연결되어 있는 경우, 공통 전극에 인가되는 신호가 지연될 수 있다.
본 발명이 해결하고자 하는 과제는 하나의 박막 트랜지스터 어레이 기판 위에 두 개의 전기장 생성 전극을 형성하면서도, 제조 비용 증가를 방지할 수 있는 박막 트랜지스터 어레이 기판의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 전극 하부에 배치되는 패시베이션 막이 과식각되어 전극 일부가 패시베이션 막 외측으로 돌출되는 문제를 방지할 수 있는 박막 트랜지스터 어레이 기판의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 과제는 하나의 박막 트랜지스터 어레이 기판 위에 두 개의 전기장 생성 전극을 형성하면서도, 제조 비용 증가를 방지할 수 있는 액정 표시 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 전극 하부에 배치되는 패시베이션 막이 과식각되어 전극 일부가 패시베이션 막 외측으로 돌출되는 문제를 방지할 수 있는 액정 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 제1 기판 상에 복수의 게이트 라인 및 복수의 데이터 라인을 형성하는 단계, 복수의 게이트 라인 및 복수의 데이터 라인 상에 유기막을 형성하는 단계, 유기막 상에 제1 전극을 형성하는 단계, 제1 전극 상에 패시베이션 막을 형성하는 단계, 패시베이션 막 상에 제2 전극을 형성하는 단계, 제2 전극 상에 제2 전극을 덮는 제1 커버층을 형성하는 단계, 제1 커버층 상에 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 식각 마스크로 하여 제1 커버층에 복수의 제1 절개 패턴, 제2 전극에 복수의 제2 절개 패턴을 형성하는 단계, 및 제1 커버층을 식각 마스크로하여 패시베이션 막 상에 제3 절개 패턴을 형성하는 단계를 포함한다.
상기 과제를 해결하기 위한 본 발명의 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법은 제1 기판 상에 복수의 게이트 라인 및 복수의 데이터 라인을 형성하는 단계, 복수의 게이트 라인 및 복수의 데이터 라인 상에 유기막을 형성하는 단계, 유기막 상에 유기막을 적어도 부분적으로 덮는 제1 전극을 형성하는 단계, 제1 전극 상에 패시베이션 막을 형성하는 단계, 패시베이션 막 상에 제2 전극을 형성하는 단계, 제2 전극 상에 제2 전극을 덮는 제1 커버층을 형성하는 단계, 제1 커버층 상에 감광막 패턴을 형성하는 단계, 감광막 패턴을 식각 마스크로 제1 커버층 및 제2 전극을 식각하여, 제1 커버층에 제1 절개 패턴, 제2 전극에 제2 절개 패턴을 형성하는 단계, 감광막 패턴을 제거하는 단계, 제1 커버층을 제거하는 단계 및 제2 기판을 제1 기판과 대향되도록 배치하는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 하나의 박막 트랜지스터 어레이 기판 위에 두 개의 전기장 생성 전극을 형성하면서도, 제조 비용 증가를 방지할 수 있다.
또한, 전극 하부에 배치되는 패시베이션 막이 과식각되어 전극 일부가 패시베이션 막 외측으로 돌출되는 문제를 방지할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명하기 위한 박막 트렌지스터 어레이 기판의 부분 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라서 절단한 단면도이다.
도 3 내지 도 17은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명하기 위한 단면도이다.
도 18은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판 제조 방법을 설명하기 위한 예시적인 박막 트랜지스터 어레이 기판의 부분 평면도이다.
도 19는 도 18의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 20 내지 도 26은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판 제조 방법을 설명하기 위한 단면도이다.넵
도 27은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.
도 1 은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명하기 위한 박막 트렌지스터 어레이 기판의 부분 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라서 절단한 단면도이다.
도 3 내지 도 16은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 설명하기 위한 단면도이다.
도 1 내지 도 16을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 제1 기판(10) 상에 복수의 게이트 라인(200) 및 복수의 데이터 라인(300)을 형성하는 단계, 복수의 게이트 라인(200) 및 복수의 데이터 라인(300) 상에 유기막(60)을 형성하는 단계, 유기막(60) 상에 제1 전극(70)을 형성하는 단계, 제1 전극(70) 상에 패시베이션 막(90)을 형성하는 단계, 패시베이션 막(90) 상에 제2 전극(100)을 형성하는 단계, 제2 전극(100) 상에 제2 전극(100)을 덮는 제1 커버층(110)을 형성하는 단계, 제1 커버층(110) 상에 감광막 패턴(82)을 형성하는 단계, 제1 감광막 패턴을 식각 마스크로 하여 제1 커버층(110)에 복수의 제1 절개 패턴(111), 제2 전극(100)에 복수의 제2 절개 패턴(101)을 형성하는 단계, 및 제1 커버층(110)을 식각 마스크로하여 패시베이션 막(90) 상에 제3 절개 패턴(91)을 형성하는 단계를 포함한다.
먼저, 제1 기판(10) 상에 복수의 게이트 라인(200) 및 복수의 데이터 라인(300)을 형성하는 단계가 진행된다. 제1 기판(10) 상에 복수의 게이트 라인(200) 및 복수의 데이터 라인(300)을 형성하는 단계를 설명하기 위해 도 1 및 도 2가 참조된다.
제1 기판(10)은 절연 기판으로서 유리 또는 플라스틱 등으로 형성될 수 있다. 제1 기판(10) 상에는 게이트 라인(200)이 형성될 수 있다.
게이트 라인(200)은 게이트 전극(201) 및 다른 층 또는 외부 구동 회로와의 전기적 접속을 위한 게이트 패드(210)부를 포함할 수 있다. 게이트 라인(200)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함하여 형성될 수 있으나, 게이트 라인(200)의 재질이 이에 제한되는 것은 아니며, 전도성을 갖는 물질로서 투명 또는 반투명한 물질은 게이트 라인(200)을 형성하는데 사용될 수 있다.
게이트 라인(200)은 단일막 구조를 가질 수 있지만, 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다중막 구조를 가질 수도 있다.
게이트 라인(200) 상에는 게이트 절연막(20)이 형성될 수 있다. 게이트 절연막(20)은 질화규소(SiNx) 또는 산화규소(SiOx)를 포함할 수 있으나, 게이트 절연막(20)의 재질이 이제 제한되는 것은 아니다. 게이트 절연막(20)은 단일막 구조일 수 있으나, 이에 제한되는 것은 아니며 물리적 성질이 다른 적어도 두 개의 절연층을 포함하는 다층막 구조를 가질 수도 있다.
게이트 절연막(20) 상에는 반도체층(30)이 형성될 수 있다. 반도체층(30)은 비정질 규소 또는 다결정 규소를 포함할 수 있다. 본 명세서에 '반도체층(30)'이라고 지칭되는 것은 산화물 반도체를 포함하는 것으로 이해될 수 있으나, 이에 제한되는 것은 아니다.
반도체층(30) 상에는 저항성 접촉 부재(40)가 형성될 수 있다. 저항성 접촉 부재(40)는 인(Phosporus)을 포함하는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질이나 실리사이드(silicide)로 만들어질 수 있다.
저항성 접촉 부재(40)는 쌍을 이루어 반도체층(30) 상에 배치될 수 있다. 반도체층(30)이 산화물 반도체를 포함하는 예시적인 실시예에서 저항성 접촉 부재(40)는 생략될 수 있으나, 이에 제한되는 것은 아니다.
반도체층(30) 및 게이트 절연막(20) 상에는 소스 전극(301), 드레인 전극(302) 및 데이터 라인(300)을 포함하는 데이터 배선이 형성될 수 있다. 데이터 라인(300)은 다른 층 또는 외부 구동 회로와의 접속을 위한 데이터 패드(310)부를 포함할 수 있다. 데이터 라인(300)은 데이터 신호를 전달하며, 게이트 라인(200)과 교차하도록 배치될 수 있다. 즉, 예시적인 실시예에서 게이트 라인(200)은 가로 방향으로 연장되고, 데이터 라인(300)은 이와 교차하도록 세로 방향으로 연장될 수 있으나, 이에 제한되는 것은 아니다.
도 1에서는 데이터 라인(300) 및 게이트 라인(200)이 일직선 형상인 경우를 예시하였으나, 예시적인 실시예에서 데이터 라인(300) 및 게이트 라인(200)은 절곡부를 포함할 수도 있다. 다만, 이는 당업자에게 자명한 것으로 본 발명의 범위가 모호해지는 것을 막기 위해 이에 대한 자세한 설명은 생략하기로 한다.
소스 전극(301)은 데이터 라인(300)의 일부로서 데이터 라인(300)과 동일선 상에 배치될 수 있다. 드레인 전극(302)은 소스 전극(301)과 나란하게 뻗도록 형성될 수 있으며, 이 경우, 드레인 전극(302)은 데이터 라인(300)의 일부와 나란할 수 있다.
게이트 전극(201), 소스 전극(301) 및 드레인 전극(302)은 반도체층(30)과 함께 하나의 박막 트랜지스터(Thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(301)과 드레인 전극(302) 사이의 반도체층(30)에서 형성될 수 있다.
데이터 라인(300)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속 또는 이들의 합금으로 형성될 수 있으며, 예시적으로, 내화성 금속막과 저저항 도전막을 포함하는 다중막 구조를 가질수도 있다. 다중막 구조는 예컨대, 크롬 또는 몰리브덴 하부막과 알루미늄 상부막 또는 몰리브덴 하부막과 알루미늄 중간막과 몰리브덴 상부막의 삼중막일 수 있다. 다만, 데이터 라인(300)의 재질은 이에 제한되지 않으며, 전도성을 갖는 물질로서 투명 또는 반투명한 물질은 데이터 라인(300)을 형성하는데 사용될 수 있다.
데이터 라인(300), 게이트 절연막(20) 및 반도체층(30)의 노출된 부분 상에는 보호막(50)이 배치될 수 있다 보호막(50)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다.
이어서, 복수의 게이트 라인(200) 및 복수의 데이터 라인(300) 상에 유기막(60)을 형성하는 단계가 진행될 수 있다. 복수의 게이트 라인(200) 및 복수의 데이터 라인(300) 상에 유기막(60)을 형성하는 단계를 설명하기 위해 도 3이 참조된다.
보호막(50) 상에는 유기막(60)이 배치될 수 있다. 유기막(60)의 두께는 보호막(50)에 비해 상대적으로 두꺼울 수 있으며, 예시적인 실시예에서 유기막(60)은 평탄화막일 수 있다. 즉, 유기막(60)의 표면은 평탄할 수 있다.
유기막(60)은 복수의 화소가 위치하는 표시 영역에 배치되고, 게이트 패드(210)부나 데이터 패드(310)부 등이 형성되어 있는 주변 영역에는 위치하지 않을 수 있으나, 이에 제한되는 것은 아니다. 또한, 주변 영역에서의 유기막(60)의 두께는 표시 영역에서의 유기막(60)의 두께와 상이할 수 있으나, 유기막(60)의 두께가 이에 제한되는 것은 아니다. 또한, 예시적인 실시예에서 유기막(60)은 생략될 수도 있다.
이어서, 유기막(60) 상에 제1 전극(70)을 형성하는 단계가 진행될 수 있다. 제1 전극(70)을 형성하는 단계를 설명하기 위해 도 4 내지 도 8이 참조될 수 있다.
유기막(60) 상에 제1 전극(70)을 형성하는 단계는 드레인 전극(302)을 노출시키는 단계, 유기막(60) 및 노출된 드레인 전극(302) 상에 제1 전극(70)을 형성하는 단계, 제1 전극(70) 상에 제1 감광막 패턴(81)을 형성하는 단계, 제1 감광막 패턴(81)을 식각 마스크로 하여 제1 전극(70) 중 일부를 식각하는 단계를 포함할 수 있다.
도 4를 참조하면, 유기막(60)에 드레인 전극(302)을 노출시키는 제1 콘택홀(61)이 형성될 수 있다. 제1 콘택홀(61)은 유기막(60)과 보호막(50)을 관통하며, 드레인 전극(302)을 적어도 부분적으로 노출할 수 있다.
도 5를 참조하면, 유기막(60) 및 노출된 드레인 전극(302) 상에 제1 전극(70)을 형성할 수 있다. 예시적인 실시예에서 제1 전극(70)은 화소 전극일 수 있으나, 이에 제한되는 것은 아니다. 제1 전극(70)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO) 또는 IZO(Indium Zinc Oxide) 등으로 이루어질 수 있으나, 제1 전극(70)의 재질이 이에 제한되지는 않는다.
제1 전극(70)이 제1 콘택홀(61)을 통해 드레인 전극(302)과 접촉하면, 제1 전극(70)과 드레인 전극(302)이 전기적으로 연결될 수 있으며, 제1 전극(70)은 드레인 전극(302)으로부터 전압을 인가 받을 수 있다.
이 단계에서 제1 전극(70)은 제1 기판(10)의 전면을 덮는 전면 전극일 수 있으나, 이에 제한되는 것은 아니며, 제1 기판(10) 상의 일부에 또는 제1 기판(10) 상에 부분적으로 형성될 수도 있다.
도 6을 참조하면, 제1 전극(70) 상에는 제1 감광막 패턴(81)이 배치될 수 있다. 제1 감광막 패턴(81)은 제1 전극(70)을 부분적으로 덮을 수 있다.
도 7을 참조하면, 제1 감광막 패턴(81)을 식각 마스크로 하여, 제1 전극(70)이 부분적으로 식각될 수 있다. 더욱 구체적으로는 제1 감광막 패턴(81)을 식각 마스크로, 유기막(60)을 식각 정지막으로 하여 제1 전극(70)이 부분적으로 식각될 수 있다.
제1 전극(70)이 부분적으로 식각되면, 제1 전극(70)에는 제1 전극(70) 상에 배치된 제1 감광막 패턴(81)의 형상에 대응하는 패턴이 형성될 수 있다. 예시적인 실시예에서 제1 전극(70)은 복수개의 슬릿을 갖는 형상으로 패터닝될 수 있으나, 제1 전극(70)의 형상이 이에 제한되는 것은 아니다.
도 8을 참조하면, 제1 전극(70)을 패터닝 한 후 제1 감광막 패턴(81)을 제거할 수 있다. 제1 감광막 패턴(81)을 제거하면, 유기막(60) 상에는 패터닝된 제1 전극(70)만이 배치될 수 있다.
도 4 내지 도 8은 감광막 패턴을 이용하여 유기막(60) 상에 제1 전극(70)을 배치하는 것을 예시하고 있지만, 이는 예시적인 것으로 본 발명의 범위가 유기막(60) 상에 제1 전극(70)을 형성하는 방법에 의해 제한되지 않음은 물론이다.
이어서, 제1 전극(70) 상에 패시베이션 막(90)을 형성하는 단계가 진행된다. 제1 전극(70) 상에 패시베이션 막(90)을 형성하는 단계를 설명하기 위해 도 9가 참조된다. 제1 전극(70) 상에는 패시베이션 막(90)이 형성될 수 있다. 패시베이션 막(90)은 무기 절연 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 패시베이션 막(90)은 제1 전극(70)을 덮으며, 제1 전극(70)과 컨포멀(conformal)하도록 형성될 수 있다.
이어서, 패시베이션 막(90) 상에 제2 전극(100)을 형성하는 단계가 진행된다. 패시베이션 막(90) 상에 제2 전극(100)을 형성하는 단계를 설명하기 위해 도 10이 참조된다.
패시베이션 막(90) 상에는 제2 전극(100)이 형성될 수 있다. 예시적인 실시예에서 제2 전극(100)은 공통 전극일 수 있다. 제2 전극(100)은 인듐 틴 옥사이드(Indium Tin Oxide, ITO) 또는 IZO(Indium Zinc Oxide) 등으로 이루어질 수 있으나, 제2 전극(100)의 재질이 이에 제한되지는 않는다.
이 단계에서 제2 전극(100)은 패시베이션 막(90)을 완전하게 덮는 전면 전극일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제2 전극(100) 상에 제2 전극(100)을 덮는 제1 커버층(110)을 형성하는 단계가 진행된다. 제2 전극(100) 상에 제2 전극(100)을 덮는 제1 커버층(110)을 형성하는 단계를 설명하기 위해 도 11이 참조된다. 제2 전극(100) 상에는 제2 전극(100)을 덮는 제1 커버층(110)을 형성할 수 있다. 제1 커버층(110)은 금속 재질로 형성될 수 있다. 제1 커버층(110)은 예컨대, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti)으로 이루어진 군에서 선택된 어느 하나 이상의 물질을 포함하여 형성될 수 있으나 제1 커버층(110)의 재질이 이에 제한되는 것은 아니다. 예시적인 실시예에서 제1 커버층(110)은 제2 전극(100)을 완전하게 덮을 수 있으나, 이에 제한되는 것은 아니며, 제2 전극(100)을 부분적으로 덮을 수도 있다.
이어서, 제1 커버층(110) 상에 제2 감광막 패턴(82)을 형성하는 단계가 진행된다. 제1 커버층(110) 상에 제2 감광막 패턴(82)을 형성하는 단계를 설명하기 위해 도 12가 참조된다.
제1 커버층(110) 상에는 제2 감광막 패턴(82)이 형성될 수 있다. 광마스크를 이용하고, 감광막 층을 노광 및 현상하여 감광막 패턴을 형성하는 방법은 당업자에게 자명할 수 있으며, 본 발명이 모호해지는 것을 막기 위해 이에 대한 구체적인 설명은 생략하기로 한다.
제2 감광막 패턴(82)은 복수개 형성될 수 있으며, 일정 간격 이격될 수 있다. 각 감광막 패턴(82)의 폭은 동일하거나 서로 상이할 수 있으며, 폭이 동일한 감광막 패턴과 폭이 상이한 감광막 패턴이 혼재하여 배치될 수도 있다.
이어서, 제2 감광막 패턴을 식각 마스크로 하여, 제1 커버층(110) 및 제2 전극(100)을 식각하는 단계가 진행된다. 제2 감광막 패턴을 식각 마스크로 하여 제1 커버층(110) 및 제2 전극(100)을 식각하는 단계를 설명하기 위해 도 13이 참조된다. 도 13을 참조하면, 제2 감광막 패턴(82)을 식각 마스크로 하여, 제1 커버층(110) 및 제2 전극(100)이 적어도 부분적으로 식각될 수 있다. 더욱 구체적으로는 제2 감광막 패턴(82)을 식각 마스크로, 패시베이션 막(90)을 식각 정지막으로 하여 제1 커버층(110) 및 제2 전극(100)이 적어도 부분적으로 식각될 수 있다. 예시적인 실시예에서 제1 커버층(110) 및 제2 전극(100)의 식각은 습식 식각 방식에 의할 수 있다. 또한, 예시적인 실시예에서 제1 커버층(110) 및 제2 전극(100)은 일괄 식각될 수 있다. 즉, 제1 커버층(110) 및 제2 전극(100)을 식각하기 위해 인산, 질산, 초산으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 식각액을 사용할 수 있는데, 제1 커버층(110) 및 제2 전극(100)을 형성하는 재질에 따라, 제1 커버층(110) 및 제2 전극(100)이 동일한 식각액에 의해 일괄 식각될 수 있다. 예컨대, 제1 커버층(110)이 알루미늄 계열 재질로 이루어지고, 제2 전극(100)이 ITO로 이루어진 경우, 통상의 Mo/Al/Mo 식각액을 사용하여, 제1 커버층(110) 및 제2 전극(100)을 일괄 식각할 수 있다. 다만, 이는 예시적인 것으로 제1 커버층(110) 및 제2 전극(100)의 재질 및 식각액의 종류가 이에 제한되는 것은 아니다. 또한, 제1 커버층(110) 및 제2 전극(100)이 일괄 식각되는 것을 예시하였으나, 이에 제한되지 않으며, 제1 커버층(110) 및 제2 전극(100)이 따로 따로 식각될 수도 있다.
제1 커버층(110) 및 제2 전극(100)이 부분적으로 식각되면, 제2 전극(100) 및 제1 커버층(110)에는 제1 커버층(110) 상에 배치된 제2 감광막 패턴(82)의 형상에 대응하는 패턴이 형성될 수 있다. 즉, 제2 전극(100) 및 제1 커버층(110)에는 복수개의 절개부가 형성될 수 있다. 설명의 편의상 제1 커버층(110)에 형성되는 절개 패턴을 제1 절개 패턴(111), 제2 전극(100)에 형성되는 절개 패턴을 제2 절개 패턴(101)으로 지칭하기로 한다. 제1 절개 패턴(111)과 제2 절개 패턴(101)은 적어도 부분적으로 중첩될 수 있다.
이어서, 제1 커버층(110)을 식각 마스크로 패시베이션 막(90)을 식각하여, 패시베이션 막(90)에 제3 절개 패턴을 형성하는 단계가 진행된다. 제1 커버층(110)을 식각 마스크로 패시베이션 막(90)을 식각하여, 패시베이션 막(90)에 제3 절개 패턴을 형성하는 단계를 설명하기 위해 도 14가 참조된다. 도 14를 참조하면, 제1 커버층(110)을 식각 마스크로 하여, 패시베이션 막(90)이 적어도 부분적으로 식각될 수 있다. 더욱 구체적으로는 제1 커버층(110)을 식각 마스크로, 유기막(60) 및 제1 전극(70)을 식각 정지막으로 하여 패시베이션 막(90)이 적어도 부분적으로 식각될 수 있다. 다만, 이 경우, 제1 커버층(110) 상에는 여전히 제2 감광막 패턴(82)이 배치되어 있을 수도 있다. 제2 감광막 패턴은 제1 커버층(110)을 식각 마스크로 하여 패시베이션 막(90)을 식각하는 단계 이전 또는 제1 커버층(110)을 식각 마스크로 하여 패시베이션 막(90)을 식각하는 단계 이후에 제거될 수 있다. 이에 대한 자세한 설명은 후술하기로 한다. 예시적인 실시예에서 패시베이션 막(90)의 식각은 건식 식각 방식에 의할 수 있으나, 이에 제한되는 것은 아니다. 또한, 식각 가스로서 플루오르(F)계 식각 가스가 사용될 수 있으나, 식각 가스의 종류는 이에 제한되지 않는다.
패시베이션 막(90)이 부분적으로 식각되면, 패시베이션 막(90)에는 제1 커버층(110)의 제1 절개 패턴(111)의 형상에 대응되는 패턴이 형성될 수 있다. 죽, 패시베이션 막(90) 상에는 복수개의 절개부가 형성될 수 있다. 설명의 편의상 패시베이션 막(90) 상에 형성되는 절개 패턴을 제3 절개 패턴(91)으로 지칭하기로 한다. 제3 절개 패턴(91)은 제1 절개 패턴(111) 또는 제2 절개 패턴(101)과 적어도 부분적으로 중첩될 수 있다.
제1 커버층(110)을 식각 마스크로 하여 패시베이션 막(90)의 식각 공정을 진행할 경우, 제1 커버층(110) 없이 제2 감광막 패턴만으로 패시베이션 막(90)을 식각하는데 비해 상대적으로 식각 선택비가 개선될 수 있다. 즉, 제1 커버층(110) 없이 제2 감광막 패턴을 식각 마스크로 하여 식각 공정을 진행하는 경우, 제2 전극(100) 하부의 패시베이션 막(90)이 과식각되어 제2 전극(100)의 일부가 패시베이션 막(90) 외측으로 돌출되는 문제가 발생할 수 있고, 이는 추후 제2 전극(100) 상에 배향막을 형성함에 있어, 커버리지(coverage)에 지장을 주는 요인으로 작용할 수 있다. 이에 비해, 제2 전극(100) 상에 배치된 제1 커버층(110)을 식각 마스크로 하여 패시베이션 막(90)을 식각하는 경우, 상술한 바와 같이 식각 선택비가 개선되며, 물리적으로 이방성 식각에 유리한 조건이 형성될 수 있다. 즉, 패시베이션 막(90)이 과식각되어 제2 전극(100)의 일부가 패시베이션 막(90) 외측으로 돌출되는 문제를 방지할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 제1 커버층(110)을 식각 마스크로 하여 패시베이션 막(90)을 식각하는 단계 이후에 제1 커버층(110) 상에 배치된 제2 감광막 패턴(82)을 제거하는 단계를 더 포함할 수 있다. 제1 커버층(110) 상에 배치된 제2 감광막 패턴(82)을 제거하는 단계를 설명하기 위해 도 15가 참조될 수 있다. 제1 커버층(110) 상에 제2 감광막 패턴(82)이 제거되면, 유기막(60) 상에 제1 전극(70)이 배치되고, 제1 전극(70) 상에는 제1 전극(70)을 부분적으로 노출시키는 제3 절개 패턴(91)을 갖는 패시베이션 막(90)이 배치되고, 패시베이션 막(90) 상에는 제3 절개 패턴(91)과 적어도 부분적으로 중첩되는 제2 절개 패턴(101)을 갖는 제2 전극(100)이 배치되며, 제2 전극(100) 상에는 제2 절개 패턴(101)과 적어도 부분적으로 중첩되는 제1 절개 패턴(111)을 갖는 제1 커버층(110)이 배치될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 패시베이션 막(90) 상에 제3 절개 패턴(91)을 형성하는 단계 이후에 제1 커버층(110)을 제거하는 단계를 더 포함할 수 있다. 제1 커버층(110)을 제거하는 단계에 대해 설명하기 위해 도 16 내지 도 17이 참조된다.
제1 커버층(110)을 제거하는 단계는 제1 기판(10)을 어닐링하여, 제2 전극(100)을 결정화하는 단계 및 제1 커버층(110)을 식각하는 단계를 포함할 수 있다.
구체적으로 제1 기판(10)을 어닐링할 수 있다. 어닐링을 통해 제2 전극(100)을 이루는 인듐 틴 옥사이드 또는 인듐 징크 옥사이드는 결정화될 수 있다. 예시적인 실시예에서 어닐링은 220℃이상의 온도 조건 하에서 수행될 수 있으나, 어닐링 온도 조건이 이에 제한되는 것은 아니다.
이어서, 제1 커버층(110)을 식각하는 단계가 진행될 수 있다. 제2 전극(100)이 결정화되면, 제2 전극(100)의 식각 특성이 변할 수 있다. 즉, 앞서 제2 감광막 패턴을 식각 마스크로 하여, 제1 커버층(110) 및 제2 전극(100)을 식각하는 단계에서는 제1 커버층(110) 및 제2 전극(100)이 동일한 식각액에 의해 식각될 수 있었으나, 제2 전극(100)이 결정화되면, 제2 전극(100)의 식각 특성이 달라지고, 따라서, 특정한 식각액을 사용하여 식각 시 제2 전극(100)은 유지되고, 제1 커버층(110)만이 식각될 수 있다. 즉, 제2 전극(100) 상에 배치되는 제1 커버층(110)이 제거될 수 있다.
도 16 내지 도 17은 제1 커버층(110)이 식각에 의해 제거되는 것을 예시하나, 이는 예시적인 것으로 본 발명의 범위가 제1 커버층(110)을 제거하는 구체적인 방법에 의해 제한되지 않는다. 즉, 제1 커버층(110)을 제거하는 데 있어서, 여러 종류의 물리 화학적 방법이 적용될 수 있음은 물론이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법은 제1 전극(70)이 형성되어 있는 표시 영역의 주변에 위치하는 비 표시 영역상에 공통 전극 패드부를 설치하는 단계를 더 포함할 수 있다. 제1 전극이 형성되어 있는 표시 영역의 주변에 위치하는 비 표시 영역상에 공통 전극 패드부를 설치하는 단계를 설명하기 위해 도 19 내지 도 27이 참조될 수 있다.
도 18은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판 제조 방법을 설명하기 위한 예시적인 박막 트랜지스터 어레이 기판의 부분 평면도이다.
도 19는 도 18의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 20 내지 도 26은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판 제조 방법을 설명하기 위한 단면도이다.
도 18 내지 도 26을 참조하면, 제1 전극(71)이 형성되어 있는 표시 영역의 주변에 위치하는 비 표시 영역상에 공통 전극 패드부(250)를 형성하는 단계는 적어도 하나 이상의 버퍼층 및 버퍼층 상에 배치되는 전극층(102)을 포함하는 기판을 준비하는 단계, 전극층(102) 상에 제2 커버층(112)을 형성하는 단계, 제2 커버층(112) 상에 제2 커버층(112)을 적어도 부분적으로 덮는 감광막 패턴을 형성하는 단계, 감광막 패턴을 식각 마스크로 제2 커버층(112) 및 전극층(102)을 식각하는 단계, 제2 커버층(112)을 식각 마스크로 상기 적어도 하나의 버퍼층 중 최상부의 버퍼층을 식각하는 단계, 감광막 패턴(83)을 제거하는 단계 및 제2 커버층(112)을 제거하는 단계를 포함한다.
예시적인 박막 트랜지스터 어레이 기판은 복수의 화소가 형성되어 있는 표시 영역(DA)과 표시 영역(DA)의 주변에 위치하는 비 표시 영역(NDA)을 포함할 수 있다. 비 표시 영역(NDA)에는 데이터 패드(도시하지 않음), 게이트 패드(도시하지 않음) 및 공통 전극 패드부(250) 등의 패드들과 각 전극에 구동 전압을 인가하는 구동부(도시하지 않음) 및 각 전극과 연결되는 연결 배선(도시하지 않음) 등이 형성될 수 있다.
이 중, 공통 전극 패드부(250)는 제2 전극(100)과 전기적으로 연결되며, 제2 전극(100)의 일단으로부터 연장되어 형성될 수 있다. 공통 전극 패드부(250)는 제2 전극(100)에 공통 전압을 인가하는 공통 전압 인가부(도시하지 않음)와 접속될 수 있다. 이하에서는 비 표시 영역(NDA)상에 공통 전극 패드부(250)를 형성하는 단계를 구체적으로 설명하기로 한다.
공통 전극 패드부(250)를 형성하기 위해 먼저, 제1 기판 상에 적어도 하나 이상의 버퍼층 및 버퍼층을 덮는 전극층을 배치하는 단계가 진행된다. 도 19 내지 도 26은 제1 기판(10) 상에 3 개의 버퍼층(21, 51, 91)이 형성된 것을 예시한다.
먼저, 제1 기판(10) 상에 제1 버퍼층(21)이 형성될 수 있다. 제1 버퍼층(21)은 표시 영역(DA)의 게이트 절연막(20)과 실질적으로 동일한 재질로 형성될 수 있다. 예시적으로, 제1 버퍼층(21)은 표시 영역(DA)에 게이트 절연막(20)을 형성하는 과정에서 게이트 절연막(20)과 동시에 형성될 수 있으나 이에 제한되는 것은 아니다.
제1 버퍼층(21) 상에는 제2 버퍼층(51)이 배치될 수 있다. 제2 버퍼층(51)은 표시 영역(DA)의 보호막(50)과 실질적으로 동일한 재질로 형성될 수 있다. 예시적으로 제2 버퍼층(51)은 표시 영역(DA)에 보호막(50)을 형성하는 과정에서 보호막(50)과 동시에 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 버퍼층(51) 상에는 제3 버퍼층(91)이 배치될 수 있다. 제3 버퍼층(91)은 표시 영역(DA)의 패시베이션 막(90)과 실질적으로 동일한 재질로 형성될 수 있다. 예시적으로 제3 버퍼층(91)은 표시 영역(DA)에 패시베이션 막(90)을 형성하는 과정에서 패시베이션 막(90)과 동시에 형성될 수 있으나, 이에 제한되는 것은 아니다.
제 3 버퍼층(91) 상에는 전극층(102)이 형성될 수 있다. 전극층(102)은 제2 전극(100)과 실질적으로 동일한 재질로 형성될 수 있다. 예시적으로 전극층(102)은 표시 영역(DA)에 제2 전극(100)을 형성하는 과정에서 제2 전극(100)과 동시에 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 20은 기판 상에 3 개의 버퍼층(21, 51, 91)이 형성되는 것을 예시하고 있지만, 본 발명의 범위는 이에 제한되지 않는다. 즉, 3 개의 버퍼층(21, 51, 91) 중 적어도 일부의 버퍼층이 생략될 수 있으며, 각 버퍼층과 버퍼층 사이에 중간층이 개재될 수도 있다.
이어서, 전극층(102) 상에 제2 커버층(112)이 형성되는 단계가 진행된다. 전극층(102) 상에 제2 커버층(112)이 형성되는 단계를 설명하기 위해 도 20이 참조된다. 제2 커버층(112)은 전극층(102)을 완전히 덮도록 형성될 수 있으나, 이에 제한되는 것은 아니다. 비표시 영역(NDA)에서의 제2 커버층(112)은 표시 영역(DA)의 제1 커버층(110)과 실질적으로 동일할 수 있으며, 예시적으로, 표시 영역(DA)에 제1 커버층(110)을 형성하는 과정에서 제1 커버층(110)이 비 표시 영역(NDA)까지 연장되도록 형성할 수 있다. 즉, 설명의 편의를 위해 제1 커버층(110), 제2 커버층(112)로 지칭하나, 제1 커버층과 제2 커버층은 실질적으로 동일한 것으로 양자가 일체로 형성될 수 있다. 즉, 표시 영역(DA)에서 제1 커버층(110)을 형성함과 동시에 비 표시 영역(NDA)에서 제2 커버층(112)을 형성할 수 있다.
이어서, 제2 커버층(112) 상에 제3 감광막 패턴(83)을 형성하는 단계가 진행된다. 제2 커버층(112) 상에 제3 감광막 패턴(83)을 형성하는 단계를 설명하기 위해 도 21이 참조된다. 제3 감광막 패턴(82)은 제2 커버층(112) 상에 형성되며, 제2 커버층(112)의 적어도 일부를 덮을 수 있다.
이어서, 제3 감광막 패턴(83)을 식각 마스크로 제2 커버층(112)과 전극층(102)을 식각하는 단계가 진행된다. 제3 감광막 패턴(83)을 식각 마스크로 제2 커버층(112)과 전극층(102)을 식각하는 단계를 설명하기 위해 도 22가 참조된다. 제3 감광막 패턴(83)을 식각 마스크로 하여 제2 커버층(112) 및 전극층(102)이 적어도 부분적으로 식각될 수 있다. 더욱 구체적으로는 제3 감광막 패턴(83)을 식각 마스크로, 제3 버퍼층(91)을 식각 정지막으로 하여 제2 커버층(112) 및 전극층(102)이 식각될 수 있다. 예시적인 실시예에서 제2 커버층(112) 및 전극층(102)의 식각은 습식 식각 방식에 의할 수 있다. 또한, 예시적인 실시예에서 제2 커버층(112) 및 전극층(102)은 일괄 식각될 수 있다. 즉, 제2 커버층(112) 및 전극층(102)을 식각하기 위해 인산, 질산, 초산으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 식각액을 사용할 수 있는데, 제2 커버층(112) 및 전극층(102)을 형성하는 재질에 따라, 제2 커버층(112) 및 전극층(102)이 동일한 식각액에 의해 일괄 식각될 수 있다. 예컨대, 제2 커버층(112)이 알루미늄 계열 재질로 이루어지고, 전극층(102)이 ITO로 이루어진 경우, 통상의 Mo/Al/Mo 식각액을 사용하여, 제2 커버층(112) 및 전극층(102)을 일괄 식각할 수 있다. 다만, 이는 예시적인 것으로 제2 커버층(112) 및 전극층(102)의 재질 및 식각액의 종류가 이에 제한되는 것은 아니다. 또한, 제2 커버층(112) 및 전극층(102)이 일괄 식각되는 것을 예시하였으나, 이에 제한되지 않으며, 제2 커버층(112) 및 전극층(102)이 따로 따로 식각될 수도 있다.
이어서, 제2 커버층(112)을 식각 마스크로 하여 전극층(102) 하부에 배치되는 버퍼층을 식각하는 단계가 진행된다. 제2 커버층(112)을 식각 마스크로 하여 최상부에 배치되는 버퍼층을 식각하는 단계를 설명하기 위해 도 23이 참조된다. 도 23을 참조하면, 제2 커버층(112)을 식각 마스크로 하여, 제3 버퍼층(91)이 적어도 부분적으로 식각될 수 있다.
다만, 이 경우, 제2 커버층(112) 상에는 여전히 제3 감광막 패턴(83)이 배치되어 있을 수 있다. 제3 감광막 패턴(83)은 제2 커버층(112)을 식각 마스크로 하여 제3 버퍼층(91)을 식각하는 단계 이전 또는 제2 커버층(112)을 식각 마스크로 하여 제3 버퍼층(91)을 식각하는 단계 이후에 제거될 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
예시적인 실시예에서 제3 버퍼층(91)의 식각은 건식 식각 방식에 의할 수 있으나, 이에 제한되는 것은 아니다. 또한, 식각 가스로서 플루오르(F)계 식각 가스가 사용될 수 있으나, 식각 가스의 종류는 이에 제한되지 않는다.
이어서, 제3 감광막 패턴(83)을 제거하는 단계가 진행된다. 제3 감광막 패턴(83)을 제거하는 단계를 설명하기 위해 도 24가 참조된다. 도 24를 참조하면, 제2 커버층(112) 상에 제3 감광막 패턴(83)이 제거되면, 제2 커버층(112)이 노출될 수 있다. 설명의 편의를 위해 제3 감광막 패턴(83)의 제거는 제2 커버층(112)을 식각마스크로 하여 제3 버퍼층(91)을 식각하는 단계 이후에 진행되는 것으로 예시하였지만, 제3 감광막 패턴(83)을 제거하는 단계의 순서가 이에 제한되는 것은 아니다. 즉, 제3 감광막 패턴(83)을 제거하는 단계는 제2 커버층(112)을 식각마스크로 하여 제3 버퍼층(91)을 식각하는 단계 이전에 진행될 수도 있다.
이어서, 제2 커버층(112)을 제거하는 단계가 진행될 수 있다. 제2 커버층(112)을 제거하는 단계를 설명하기 위해 도 25 내지 도 26이 참조된다.
제2 커버층(112)을 제거하는 단계는 제1 기판(10)을 어닐링하여, 전극층(102)을 결정화하는 단계 및 제2 커버층(112)을 식각하는 단계를 포함할 수 있다.
구체적으로 제1 기판(10)을 어닐링할 수 있다. 어닐링을 통해 전극층(102)을 이루는 인듐 틴 옥사이드 또는 인듐 징크 옥사이드는 결정화될 수 있다. 예시적인 실시예에서 어닐링은 220℃이상의 온도 조건 하에서 수행될 수 있으나, 어닐링 온도 조건이 이에 제한되는 것은 아니다.
이어서, 제2 커버층(112)을 식각하는 단계가 진행될 수 있다. 전극층(102)이 결정화되면, 전극층(102)의 식각 특성이 변할 수 있다. 즉, 앞서 제3 감광막 패턴(83)을 식각 마스크로 하여, 제2 커버층(112) 및 전극층(102)을 식각하는 단계에서는 제2 커버층(112) 및 전극층(102)이 동일한 식각액에 의해 식각될 수 있었으나, 전극층(102)이 결정화되면, 전극층(102)의 식각 특성이 달라지고, 따라서, 식각 시 전극층(102)은 유지되고, 제2 커버층(112)만이 식각될 수 있다. 전극층(102) 상에 배치되는 제2 커버층(112)이 제거될 수 있다.
도 25 및 도 26은 제2 커버층(112)이 식각에 의해 제거되는 것을 예시하나, 이는 예시적인 것으로 본 발명의 범위가 제2 커버층(112)을 제거하는 구체적인 방법에 의해 제한되지 않는다. 즉, 제2 커버층(112)을 제거하는 데 있어서, 여러 종류의 물리 화학적 방법이 적용될 수 있음은 물론이다.
제2 커버층(112)이 제거되면, 전극층(102)이 노출되며, 이에 의해 공통 전극 패드부(250)가 완성될 수 있다.
이하, 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법에 대해 설명하기로 한다.
도 27은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 27을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법은 제1 기판(10) 상에 복수의 게이트 라인(200) 및 복수의 데이터 라인(300)을 형성하는 단계, 복수의 게이트 라인(200) 및 복수의 데이터 라인(300) 상에 유기막(60)을 형성하는 단계, 유기막(60) 상에 유기막(60)을 적어도 부분적으로 덮는 제1 전극(70)을 형성하는 단계, 제1 전극(70) 상에 패시베이션 막(90)을 형성하는 단계, 패시베이션 막(90) 상에 제2 전극(100)을 형성하는 단계, 제2 전극(100) 상에 제2 전극(100)을 덮는 커버층(110)을 형성하는 단계, 커버층(110) 상에 감광막 패턴을 형성하는 단계, 감광막 패턴을 식각 마스크로 커버층(110) 및 제2 전극(100)을 식각하여, 커버층에 제1 절개 패턴(111), 제2 전극(100)에 제2 절개 패턴(101)을 형성하는 단계, 감광막 패턴을 제거하는 단계, 커버층(110)을 제거하는 단계 및 제2 기판(400)을 제1 기판(10)과 대향되도록 배치하는 단계를 포함한다.
일 실시예에 따른 액정 표시 장치의 제조 방법은 제1 기판 상에 복수의 게이트 라인(200) 및 복수의 데이터 라인(300)을 형성하는 단계, 복수의 게이트 라인(200) 및 복수의 데이터(300) 라인 상에 유기막(60)을 형성하는 단계, 유기막(60) 상에 유기막(60)을 적어도 부분적으로 덮는 제1 전극(70)을 형성하는 단계, 제1 전극(70) 상에 패시베이션 막(90)을 형성하는 단계, 패시베이션 막(90) 상에 제2 전극(100)을 형성하는 단계, 제2 전극(100) 상에 제2 전극(100)을 덮는 커버층(110)을 형성하는 단계, 커버층(110) 상에 감광막 패턴을 형성하는 단계, 감광막 패턴을 식각 마스크로 커버층(110) 및 제2 전극(100)을 식각하여, 커버층 (110)에 제1 절개 패턴(111), 제2 전극(100)에 제2 절개 패턴(101)을 형성하는 단계, 감광막 패턴을 제거하는 단계, 커버층(110)을 제거하는 단계는 앞서 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법에서 설명한 것과 실질적으로 동일하므로 이에 대한 자세한 설명은 생략하기로 한다.
또한, 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법은 제1 전극(70)이 형성되어 있는 표시 영역(DA)의 주변에 위치하는 비 표시 영역(NDA)상에 공통 전극 패드부를 설치하는 단계를 더 포함할 수 있다. 비 표시 영역(NDA) 상에 공통 전극 패드부를 설치하는 단계는 앞서 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판에서 설명한 것과 실질적으로 동일하므로 이에 대한 자세한 설명은 생략하기로 한다.
제1 기판(10) 상에는 제1 기판(10)과 대향되도록 제2 기판(400)이 배치될 수 있다. 제2 기판(400)은 절연 기판으로서, 투명한 유리 또는 플라스틱으로 형성될 수 있다. 제2 기판(400) 상에는 차광 부재(401)가 형성될 수 있다. 차광 부재(401)는 블랙 매트릭스(Black matrix)라고도 하며, 표시 장치에서 빛샘을 막아주는 역할을 할 수 있다.
또한, 제2 기판(400) 상에는 복수의 색필터(402)가 형성될 수 있다. 색필터(402) 및 차광부재(401) 상에는 오버코트(overcoat) 막(403)이 형성될 수 있다. 오버코트 막(403)은 유기 절연 물질을 포함할 수 있으며, 색필터(402)가 노출되는 것을 방지하고 평탄면을 제공하는 역할을 할 수 있다. 다만, 몇몇 실시예에서 오버 코트막(403)은 생략될 수도 있다. 도면에 도시하지는 않았지만, 덮개막 상에는 배향막이 배치될 수 있다.
제1 기판(10)과 제2 기판(400) 사이에는 액정층(도시하지 않음)이 개재될 수 있다. 액정층은 양의 유전율 이방성을 가지는 네마틱(nematic) 액정 물질을 포함할 수 있다. 액정층의 액정 분자는 그 장축 방향이 제1 기판(10) 및 제2 기판(400)에 평행하게 배열될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 제1 기판
20: 게이트 절연막
201: 게이트 전극
30: 반도체층
301: 소스 전극
302: 드레인 전극
60: 유기막
70: 제1 전극
90: 패시베이션 막
100: 제2 전극
110: 커버층

Claims (20)

  1. 제1 기판 상에 복수의 게이트 라인 및 복수의 데이터 라인을 형성하는 단계;
    상기 복수의 게이트 라인 및 상기 복수의 데이터 라인 상에 유기막을 형성하는 단계;
    상기 유기막 상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 패시베이션 막을 형성하는 단계;
    상기 패시베이션 막 상에 제2 전극을 형성하는 단계;
    상기 제2 전극 상에 상기 제2 전극을 덮는 제1 커버층을 형성하는 단계;
    상기 제1 커버층 상에 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 식각 마스크로 하여 상기 제1 커버층에 복수의 제1 절개 패턴, 상기 제2 전극에 복수의 제2 절개 패턴을 형성하는 단계; 및
    상기 제1 커버층을 식각 마스크로하여 상기 패시베이션 막 상에 제3 절개 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 감광막 패턴을 식각 마스크로 하여 상기 제1 커버층에 상기 복수의 제1 절개 패턴, 상기 제2 전극에 상기 복수의 제2 절개 패턴을 형성하는 단계 이후에 상기 제1 감광막 패턴을 제거하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 커버층을 식각 마스크로하여 상기 패시베이션 막 상에 상기 제3 절개 패턴을 형성하는 단계 이후에 상기 제1 감광막 패턴을 제거하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 커버층을 제거하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  5. 제4 항에 있어서,
    상기 제1 커버층을 제거하는 단계는 상기 제1 기판을 어닐링하여 상기 제2 전극을 결정화하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 커버층은 금속 재질로 이루어지는 박막 트랜지스터 어레이 기판의 제조 방법.
  7. 제6 항에 있어서,
    상기 제1 커버층은 알루미늄 또는 알루미늄 합금을 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 전극이 형성되어 있는 표시 영역의 주변에 위치하는 비 표시 영역 상에 공통 전극 패드부를 설치하는 단계를 더 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 전극이 형성되어 있는 표시 영역의 주변에 위치하는 비 표시 영역 상에 공통 전극 패드부를 설치하는 단계는
    상기 제1 기판 상에 적어도 하나 이상의 버퍼층 및 상기 버퍼층을 덮는 전극층을 배치하는 단계;
    상기 전극층 상에 제2 커버층을 형성하는 단계;
    상기 제2 커버층 상에 상기 제2 커버층을 적어도 부분적으로 덮는 제2 감광막 패턴을 형성하는 단계;
    상기 제2 감광막 패턴을 식각 마스크로 하여 제2 커버층 및 전극층을 식각하는 단계;
    상기 제2 커버층을 식각 마스크로 하여 상기 적어도 하나의 버퍼층 중 최상부에 배치되는 버퍼층을 식각하는 단계;
    상기 제2 감광막 패턴을 제거하는 단계; 및
    상기 제2 커버층을 제거하는 단계를 포함하는
    박막 트랜지스터 어레이 기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 제2 전극을 형성하는 단계와 상기 전극층을 형성하는 단계는 동시에 진행되고, 상기 제2 전극을 덮는 제1 커버층을 형성하는 단계와 상기 전극층을 덮는 제2 전극을 형성하는 단계는 동시에 진행되는 박막 트랜지스터 어레이 기판의 제조 방법.
  11. 제9 항에 있어서,
    상기 제2 커버층을 제거하는 단계는 상기 제1 기판을 어닐링하여 상기 전극층을 결정화하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
  12. 제1 기판 상에 복수의 게이트 라인 및 복수의 데이터 라인을 형성하는 단계;
    상기 복수의 게이트 라인 및 상기 복수의 데이터 라인 상에 유기막을 형성하는 단계;
    상기 유기막상에 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 패시베이션 막을 형성하는 단계;
    상기 패시베이션 막 상에 상기 제2 전극을 형성하는 단계;
    상기 제2 전극 상에 상기 제2 전극을 덮는 제1 커버층을 형성하는 단계;
    상기 제1 커버층 상에 제1 감광막 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 식각 마스크로 상기 제1 커버층 및 상기 제2 전극을 식각하여, 상기 제1 커버층에 제1 절개 패턴, 상기 제2 전극에 제2 절개 패턴을 형성하는 단계;
    상기 제1 감광막 패턴을 제거하는 단계;
    상기 제1 커버층을 제거하는 단계; 및
    제2 기판을 제1 기판과 대향되도록 배치하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 제1 전극이 형성되어 있는 표시 영역의 주변에 위치하는 비 표시 영역 상에 공통 전극 패드부를 설치하는 단계를 더 포함하는 액정 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 전극이 형성되어 있는 표시 영역의 주변에 위치하는 비 표시 영역 상에 공통 전극 패드부를 설치하는 단계는
    상기 제1 기판 상에 적어도 하나 이상의 버퍼층 및 상기 버퍼층을 덮는 전극층을 배치하는 단계;
    상기 전극층 상에 제2 커버층을 형성하는 단계;
    상기 제2 커버층 상에 상기 제2 커버층을 적어도 부분적으로 덮는 제2 감광막 패턴을 형성하는 단계;
    상기 제2 감광막 패턴을 식각 마스크로 하여 제2 커버층 및 전극층을 식각하는 단계;
    상기 제2 커버층을 식각 마스크로 하여 상기 적어도 하나의 버퍼층 중 최상부에 배치되는 버퍼층을 식각하는 단계;
    상기 제2 감광막 패턴을 제거하는 단계; 및
    상기 제2 커버층을 제거하는 단계를 포함하는
    액정 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제2 전극을 형성하는 단계와 상기 전극층을 형성하는 단계는 동시에 진행되고, 상기 제2 전극을 덮는 제1 커버층을 형성하는 단계와 상기 전극층을 덮는 제2 전극을 형성하는 단계는 동시에 진행되는 액정 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 기판을 어닐링 하여 상기 제2 전극 및 상기 전극층을 결정화하는 단계를 더 포함하는 액정 표시 장치의 제조 방법.
  17. 제14 항에 있어서,
    상기 제1 커버층 및 상기 제2 커버층은 금속 재질로 이루어진 액정 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 커버층 및 제2 커버층은 알루미늄 또는 알루미늄 합금을 포함하는 액정 표시 장치의 제조 방법.
  19. 제12 항에 있어서,
    상기 제2 기판은 상기 제2 기판 상에 배치되는 차광 부재 및 색필터를 포함하는 액정 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 차광부재 및 상기 차광부재를 덮는 오버 코트막을 더 포함하는 액정 표시 장치의 제조 방법.
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Publication number Priority date Publication date Assignee Title
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KR20070080476A (ko) 2006-02-07 2007-08-10 삼성전자주식회사 3 마스크 공정에 의한 액정표시장치의 제조방법
JP2009036947A (ja) 2007-08-01 2009-02-19 Seiko Epson Corp 液晶装置の製造方法、および液晶装置
KR20100070087A (ko) * 2008-12-17 2010-06-25 삼성전자주식회사 포토레지스트 박리제 조성물 및 박막 트랜지스터 어레이 기판의 제조 방법
KR20100077229A (ko) * 2008-12-29 2010-07-08 삼성전자주식회사 포토레지스트 조성물 및 이를 이용한 표시 기판의 제조 방법
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