KR101875224B1 - 액정표시장치의 제조방법 - Google Patents

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Abstract

전극부의 상부 영역의 액정들을 구동시켜 투과효율을 향상시켜 투과율을 개선할 수 있는 액정표시장치의 제조방법이 제공된다. 액정표시장치의 제조방법은 절연 기판 상에 게이트 전극과 제1 공통 전극을 형성하는 단계, 상기 기판 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 액티브층과 소스 전극 및 드레인 전극을 형성하는 단계, 상기 기판 전면에 상기 제1 공통 전극과 상기 드레인 전극의 일부분을 노출시키는 콘택홀을 포함하는 보호막을 형성하는 단계, 상기 보호막 상에 제1 도전 물질과 금속 물질을 순차적으로 형성하는 단계, 상기 금속 물질 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 사용하여 상기 금속 물질을 패터닝하는 단계, 상기 포토레지스트 패턴에 리플로우(reflow) 공정을 실시하여 상기 포토레지스트 패턴이 상기 패터닝 된 금속 물질을 덮도록 하는 단계, 상기 제1 도전 물질을 패터닝 하여 화소 전극을 형성하는 단계, 상기 기판 전면에 제2 도전 물질을 형성하는 단계, 상기 포토레지스트 패턴과 상기 포토레지스트 패턴 위에 증착된 상기 제2 도전 물질을 제거하는 단계 및 상기 패터닝 된 금속 물질을 제거하여 상기 화소 전극과 상기 화소 전극 사이에 제2 공통 전극을 형성하는 단계를 포함한다.

Description

액정표시장치의 제조방법{Method for manufacturing of liquid crystal display device}
본 발명은 액정표시장치의 제조방법에 관한 것으로, 보다 상세하게는 전극부의 상부 영역의 액정들을 구동시켜 투과효율을 향상시켜 투과율을 개선할 수 있는 액정표시장치의 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD : liquid crystal display), 플라즈마표시장치(PDP : plasma display panel), 유기발광소자 (OLED : organic light emitting diode)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.
이들 평판표시장치 중에서, 액정표시장치는 소형화, 경량화, 박형화, 저전력 구동의 장점을 가지고 있어 현재 널리 사용되고 있다.
일반적으로 액정표시장치(Liquid Crystal Display; LCD)는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다.
이러한 액정표시장치는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
이하, 도 1 및 도 2를 참조하여 일반적인 액정표시장치의 구조에 대해서 상세히 설명한다.
도 1은 종래 어레이 기판을 나타내는 평면도이고, 도 2는 도 1의 I'-I" 선을 따라 자른 단면도이다.
도 1에 도시된 바와 같이, 어레이 기판(10)은 종횡으로 배열되어 복수 개의 화소 영역을 정의하는 복수 개의 게이트 라인(12)과 데이터 라인(16), 게이트 라인(12)과 데이터 라인(16)의 교차영역에 형성된 스위칭 소자인 박막 트랜지스터(TFT) 및 화소 영역 위에 형성된 화소 전극(18a, 18b)으로 이루어진다.
또한, 어레이 기판(10) 상에는 게이트 전극(12a)이 형성되어 있으며, 게이트 전극(12a) 위에는 게이트 절연막(미도시)이 형성되어 있다. 게이트 절연막 위에는 액티브층(14)이 형성되어 있으며, 액티브층(14) 위에는 소스 및 드레인 전극(16a, 16b)이 형성되어 있다. 소스 및 드레인 전극(16a, 16b) 위에는 보호막(17)이 형성되어 있고, 보호막(17)에는 드레인 전극(16b)의 일정 부분을 노출시키는 콘택홀이 형성되어 있다. 보호막(17) 위에는 콘택홀에 의해 드레인 전극(16b)과 전기적으로 연결되는 화소 전극(18a, 18b)이 형성되어 있다. 여기서, 공통 전극(19a, 19b)은 화소 전극(18a, 18b)과 교대로 형성되어 있다.
도면에 도시되지 않았으나, 어레이 기판(10)과 대향 배치되는 컬러필터 기판(50)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터로 구성된 컬러필터(미도시)와 서브-컬러필터 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(미도시), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(미도시)으로 이루어져 있다.
도 2에 도시된 바와 같이, 공통 전극(19a)과 화소 전극(18a) 사이, 그리고 화소 전극(18a)과 공통 전극(19a) 사이의 비 전극부 영역(b, d)에서는 액정들이 구동되어 투과효율이 높은 반면, 전극부(a, c)의 상부 영역에서는 액정들이 구동되지 않아 투과효율이 발생하지 않게 되어 액정표시장치의 전체 투과율이 저하된다.
또한, 액정표시장치의 전체 투과율을 높이기 위해 화소 전극 사이의 거리를 증가시키는 경우, 액정을 구동시키기 위한 구동 전압이 증가하게 되며, 이에 따라 고전압을 사용하는 데이터 구동 칩을 필요로 하게 된다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 전극부의 상부 영역의 액정들을 구동시켜 투과효율을 향상시켜 투과율을 개선할 수 있는 액정표시장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적들을 달성하기 위하여, 본 발명의 일 실시예에 따른 액정표시장치의 제조방법은, 절연 기판 상에 게이트 전극과 제1 공통 전극을 형성하는 단계, 상기 기판 전면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 액티브층과 소스 전극 및 드레인 전극을 형성하는 단계, 상기 기판 전면에 상기 제1 공통 전극과 상기 드레인 전극의 일부분을 노출시키는 콘택홀을 포함하는 보호막을 형성하는 단계, 상기 보호막 상에 제1 도전 물질과 금속 물질을 순차적으로 형성하는 단계, 상기 금속 물질 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 사용하여 상기 금속 물질을 패터닝하는 단계, 상기 포토레지스트 패턴에 리플로우(reflow) 공정을 실시하여 상기 포토레지스트 패턴이 상기 패터닝 된 금속 물질을 덮도록 하는 단계, 상기 제1 도전 물질을 패터닝 하여 화소 전극을 형성하는 단계, 상기 기판 전면에 제2 도전 물질을 형성하는 단계, 상기 포토레지스트 패턴과 상기 포토레지스트 패턴 위에 증착된 상기 제2 도전 물질을 제거하는 단계 및 상기 패터닝 된 금속 물질을 제거하여 상기 화소 전극과 상기 화소 전극 사이에 제2 공통 전극을 형성하는 단계를 포함한다.
상기 화소 전극의 폭과 상기 제2 공통 전극의 폭은 동일하게 설정된다.
상기 화소 전극과 상기 제2 공통 전극 사이의 간격과, 상기 제2 공통 전극과 상기 화소 전극 사이의 간격은 동일하게 설정된다.
상기 화소 전극의 표면은 엠보싱 형태로 형성된다.
상기 엠보싱의 크기는 50nm 미만으로 형성된다.
상기 엠보싱의 깊이는 상기 화소 전극의 두께의 1/2를 넘지 않는 범위 내에서 형성된다.
상기 화소 전극은 이중 테이퍼 형태로 형성된다.
상기 제2 공통 전극은 테이퍼 형태로 형성된다.
상기 제2 공통 전극의 테이퍼는 15° 이하의 각도를 갖도록 형성된다.
상기 화소 전극과 상기 제2 공통 전극은 동일한 물질로 형성된다.
상기 패터닝 된 금속 물질의 폭은 상기 패터닝 된 화소 전극의 폭보다 넓게 형성된다.
상기 제1 도전 물질을 형성한 후, 상기 제1 도전 물질에 플라즈마 처리하는 단계를 포함한다.
상기 플라즈마 처리는 수소 플라즈마 처리이다.
상기 게이트 절연막 상에 액티브층과 소스 전극 및 드레인 전극을 형성하는 단계는 하나의 마스크를 사용하여 상기 액티브층과 상기 소스 전극 및 상기 드레인 전극을 형성한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치의 제조방법은 전극부의 상부 영역의 액정들을 구동시켜 투과효율을 향상시켜 투과율을 개선할 수 있는 효과를 제공한다.
도 1은 종래 어레이 기판을 나타내는 평면도.
도 2는 도 1의 I'-I" 선을 따라 자른 단면도.
도 3은 본 발명의 일 실시예에 따른 어레이 기판을 나타내는 평면도.
도 4는 도 3의 박막트랜지스터를 나타내는 단면도.
도 5는 도 3의 II'-II" 선을 따라 자른 단면도.
도 6은 본 발명의 일 실시예에 따른 화소 전극과 공통 전극을 형성한 상태를 나타내는 평면도.
도 7은 본 발명의 일 실시예에 따른 화소 전극을 형성한 상태를 나타내는 사시도.
도 8은 본 발명의 일 실시예에 따른 화소 전극과 공통 전극을 형성한 상태를 나타내는 측면도.
도 9는 본 발명의 일 실시예에 따른 투과율을 나타내는 도면.
도 10a 내지 도 10j는 본 발명의 일 실시예에 따른 어레이 기판의 제조방법을 순차적으로 나타내는 공정별 단면도.
이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치의 제조방법의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 어레이 기판을 나타내는 평면도이고, 도 4는 도 3의 박막트랜지스터를 나타내는 단면도이고, 도 5는 도 3의 II'-II" 선을 따라 자른 단면도이고, 도 6은 본 발명의 일 실시예에 따른 화소 전극과 공통 전극을 형성한 상태를 나타내는 평면도이고, 도 7은 본 발명의 일 실시예에 따른 화소 전극을 형성한 상태를 나타내는 사시도이고, 도 8은 본 발명의 일 실시예에 따른 화소 전극과 공통 전극을 형성한 상태를 나타내는 측면도이고, 도 9는 본 발명의 일 실시예에 따른 투과율을 나타내는 도면이다.
도 3 내지 도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 어레이 기판(110) 위에 게이트 전극(112a)이 형성되어 있고, 게이트 전극(112a) 위에는 게이트 절연막(113)이 형성되어 있다. 이때, 게이트 전극(112a) 형성시 게이트 라인(112)과 공통 전극 라인(119) 및 공통 전극(미도시)이 함께 형성된다.
여기서, 게이트 전극(112a) 및 게이트 라인(112)과 공통 전극 라인(119) 및 공통 전극은 예를 들면, 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어질 수 있다.
또한, 게이트 전극(112a) 및 게이트 라인(112)과 공통 전극 라인(119) 및 공통 전극은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 이 중 하나의 도전막은 게이트 전극(112a) 및 게이트 라인(112)과 공통 전극 라인(119) 및 공통 전극의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(또는 그 합금), 은(또는 그 합금), 구리(또는 그 합금) 등으로 이루어질 수 있다. 다른 도전막은 ITO(indium tin oxide), IZO(indium zinc oxide) 등과 접촉 특성이 우수한 물질, 예를 들면 몰리브덴, 크롬, 티타늄, 탄탈륨 또는 이들의 합금 등으로 이루어질 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며, 게이트 전극(112a) 및 게이트 라인(112)과 공통 전극 라인(119) 및 공통 전극은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다. 또한 이중막 구조로 제한되지 않으며, 삼중막 이상의 다층 구조를 가질 수 있다.
게이트 절연막(113)은 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막 또는 하프늄(hafnium;Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막으로 이루어질 수 있다. 이때, 예를 들어 게이트 절연막(113)으로 실리콘산화막을 적용하는 경우에는 300 ~ 1000Å의 두께로 형성할 수 있으며, 그 식각에는 건식식각을 이용할 수 있다.
또한, 게이트 절연막(113)은 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD)으로 형성할 수 있다.
게이트 절연막(113) 위에는 액티브층(114)이 형성되어 있고, 액티브층(114) 위에는 소스 전극(116a) 및 드레인 전극(116b)이 형성되어 있다. 여기서, 소스 전극(116a) 및 드레인 전극(116b) 형성시 데이터 라인(116)도 함께 형성된다. 이때, 액티브층(114)은 수소화 비정질 규소 또는 다결정 규소 등의 반도체로 이루어질 수 있으며, 이러한 액티브층(114)은 다양한 형상을 가질 수 있는데, 예를 들어 본 실시예에서와 같이 게이트 전극(112a) 상에 섬형으로 형성될 수 있으며, 또한 데이터 라인(116) 아래에 위치하여 게이트 전극(112a) 상부까지 연장된 선형으로 형성될 수 있다.
소스 전극(116a) 및 드레인 전극(116b)과 데이터 라인(116)은 예를 들면, 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 등으로 이루어질 수 있다. 이러한 소스 전극(116a) 및 드레인 전극(116b)과 데이터 라인(116)은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 이중막 또는 삼중막의 구조를 가질 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며, 소스 전극(116a) 및 드레인 전극(116b)과 데이터 라인(116)은 다양한 여러 가지 금속과 도전체로 이루어진 다중막 구조일 수 있다.
여기서, 도면에 도시되지 않았으나, 액티브층(114)과 소스 전극(116a) 및 드레인 전극(116b) 사이에 오믹 콘택층이 형성될 수 있으며, 이러한 오믹 콘택층은 액티브층(114)과 소스 전극(116a) 및 드레인 전극(116b) 사이의 접촉 저항을 낮추어 주는 역할을 한다.
소스 전극(116a) 및 드레인 전극(116b) 위에는 보호막(117)이 형성되어 있으며, 보호막(117)에는 드레인 전극(116b)의 일정 부분을 노출시키는 콘택홀(117a)이 형성되어 있다. 보호막(117) 상에는 노출된 드레인 전극(116b)과 전기적으로 연결되는 화소 전극 라인(118)과 화소 전극(118a)이 형성되어 있다.
여기서, 화소 전극(118a)은 화소 전극 라인(118)으로부터 연장되어 소정 각도를 갖는 슬릿(slit) 형태로 형성되어 있다. 이때, 화소 전극 라인(118)과 화소 전극(118a)은 ITO와 같은 도전성 산화막으로 이루어질 수 있다.
도 5 및 도 6에서와 같이, 화소 전극(118a) 사이에는 제2 공통 전극(126a)이 형성되어 있으며, 이때에 제2 공통 전극(126a)은 화소 전극(118a)과 동일한 물질로 형성될 수 있으며, 공통 전극 라인(119)으로부터 연장되어 소정 각도를 갖는 슬릿 형태로 형성되어 있다.
여기서, 화소 전극(118a)의 폭(w1)과 제2 공통 전극(126a)의 폭(w2)은 동일하게 설정될 수 있으며, 예를 들면, 각각 2㎛로 설정될 수 있다. 또한, 화소 전극(118a)과 제2 공통 전극(126a) 사이의 간격(d1)과 제2 공통 전극(126a)과 화소 전극(118a) 사이의 간격(d2)는 동일하게 설정될 수 있으며, 예를 들면, 각각 2㎛로 설정될 수 있다.
도 7 및 도 8에 도시된 바와 같이, 화소 전극(118a)의 표면은 엠보싱(embossing) 형태로 형성될 수 있다. 여기서, 엠보싱의 크기(size)는 예를 들면, 50nm 미만으로 형성될 수 있고, 엠보싱의 깊이(depth)는 예를 들면, 250Å 이하로 형성될 수 있으며, 화소 전극(118a)의 두께의 1/2를 넘지 않는 범위 내에서 형성될 수 있다. 또한, 화소 전극(118a)은 이중 테이퍼(taper) 형태로 형성될 수 있으며, 화소 전극(118a)의 끝단과 이중 테이퍼의 끝단(t) 사이의 간격은 예를 들면, 0.5nm 미만일 수 있다.
이때, 제2 공통 전극(126a)은 셀프 얼라인(self-align)) 증착에 따라 완만한 경사를 갖는 테이퍼 형태로 형성될 수 있고, 예를 들면, 15° 이하의 각도를 갖도록 형성될 수 있다.
도 9에 도시된 바와 같이, 본 발명의 일 실시예에서는 화소 전극(118a)과 화소 전극(118a) 사이에 제2 공통 전극(126a)을 형성하여 원래 구동되지 않던 액정들을 구동시킴으로써 액정표시장치의 단위면적당 투과효율이 향상됨을 알 수 있다. 예를 들어, 단위면적당 효율을 100으로 가정한 경우, 본 발명의 일 실시예에서는 단위면적당 효율이 80.3으로 측정되었다. 이에 따라 액정표시장치의 전체 투과율을 개선할 수 있다.
그리고, 본 발명의 일 실시예에서는 화소 전극(118a)과 화소 전극(118a) 사이에 제2 공통 전극(126a)을 형성함으로써 액정표시장치의 전체 투과율을 높이기 위해 화소 전극 사이의 거리를 증가시키지 않아도 되고, 이에 따라 액정을 구동시키기 위한 고전압이 필요하지 않게 된다. 따라서, 고전압을 사용하는 데이터 구동 칩을 필요로 하지 않게 되는 장점이 있다.
이하, 도 10a 내지 도 10j를 참조하여 본 발명의 일 실시예에 따른 어레이 기판의 제조방법을 설명하기로 한다.
도 10a 내지 도 10j는 본 발명의 일 실시예에 따른 어레이 기판의 제조방법을 순차적으로 나타내는 공정별 단면도이다.
도 10a에 도시된 바와 같이, 어레이 기판(110)은 패드 영역(a)과 박막트랜지스터 형성 영역(b)을 포함하며, 기판(110) 위에 제1 금속 물질을 증착한다. 이때, 제1 금속 물질은 예를 들면, 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 중에서 선택되는 어느 하나로 이루어질 수 있다.
또한, 제1 금속 물질은 물리적 성질이 다른 두 개의 이중막 또는 삼중막 이상의 다층 구조를 포함하는 다중막 구조로 이루어질 수 있다. 여기서, 이중막 구조로 형성되는 경우, 이 중 하나의 막은 낮은 비저항의 금속, 예를 들면, 알루미늄(또는 그 합금), 은(또는 그 합금), 구리(또는 그 합금) 등으로 이루어질 수 있다. 이때, 다른 막은 ITO(indium tin oxide), IZO(indium zinc oxide) 등과 접촉 특성이 우수한 물질, 예를 들면 몰리브덴, 크롬, 티타늄, 탄탈륨 또는 이들의 합금 등으로 이루어질 수 있다.
그 다음, 포토리소그래피공정(제1 마스크 공정)을 통해 제1 금속 물질을 선택적으로 패터닝하여 게이트 전극(112a)과 제1 공통 전극(112b) 및 패드 영역(a)의 게이트 패드(112c)를 형성한다.
이어서, 게이트 전극(112a)과 제1 공통 전극(112b)와 패드 영역(a)의 게이트 패드(112c)를 포함한 기판(110) 전면에 게이트 절연막(113)을 형성한다. 이때, 게이트 절연막(113)은 실리콘질화막(SiNx), 실리콘산화막(SiO2)과 같은 무기절연막 또는 하프늄(hafnium;Hf) 옥사이드, 알루미늄 옥사이드와 같은 고유전성 산화막 중에서 선택되는 어느 하나로 이루어질 수 있다.
도 10b에 도시된 바와 같이, 게이트 절연막(113) 위에 액티브층 물질과 제2 금속 물질을 차례로 증착한 후, 포토리소그래피공정(제2 마스크 공정)을 통해 제2 금속 물질과 액티브층 물질을 선택적으로 패터닝하여 액티브층(114)과 소스 전극(116a) 및 드레인 전극(116b)을 형성한다.
이때, 액티브층(114)은 수소화 비정질 규소 또는 다결정 규소 등의 반도체로 이루어질 수 있으며, 소스 전극(116a) 및 드레인 전극(116b)은 예를 들면, 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 중에서 선택되는 어느 하나로 이루어질 수 있다. 또한, 소스 전극(116a) 및 드레인 전극(116b)은 물리적 성질이 다른 두 개의 이중막 또는 삼중막의 구조를 가질 수 있다.
도 10c에 도시된 바와 같이, 소스 전극(116a) 및 드레인 전극(116b)을 포함한 기판(110) 전면에 보호막(117)을 형성한 다음, 포토리소그래피공정(제3 마스크 공정)을 통해 보호막(117)을 선택적으로 패터닝하여 드레인 전극(116b)과 제1 공통 전극(112b)와 패드 영역(a)의 게이트 패드(112c)의 일정 부분을 노출시키는 콘택홀(117a)을 형성한다.
도 10d에 도시된 바와 같이, 보호막(117) 상에 투명한 제1 도전 물질(118)을 증착한 다음, 투명한 제1 도전 물질(118) 표면에 플라즈마 처리(120)를 한다. 이때, 플라즈마 처리는 예를 들면, 수소 플라즈마 처리일 수 있다.
도 10e에 도시된 바와 같이, 투명한 제1 도전 물질(118) 위에 제3 금속 물질(122)을 증착한다. 이때, 제3 금속 물질(122)은 알루미늄(Al), 구리(Cu), 은(Ag), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금 중에서 선택되는 어느 하나일 수 있다.
도 10f에 도시된 바와 같이, 제3 금속 물질(122) 위에 포토레지스트 패턴(124)을 형성한다.
도 10g에 도시된 바와 같이, 포토리소그래피공정(제4 마스크 공정)을 통해 제3 금속 물질(122)을 선택적으로 패터닝한 다음, 포토레지스트 패턴(124)에 리플로우(reflow) 공정을 진행한다. 그러면, 도시된 바와 같이, 리플로우 공정에 의해 포토레지스트 패턴(124)이 아래로 흘러내려 패터닝 된 제3 금속 물질(122a)을 덮게 된다.
도 10h에 도시된 바와 같이, 기판(110) 전면에 습식 식각을 진행하여 패터닝 된 제3 금속 물질(122a)의 하부에 위치하는 투명한 제1 도전 물질(118)을 패터닝 하여 화소 전극(118a)을 형성한다. 여기서, 습식 식각시 패터닝 된 제3 금속 물질(122a)의 양측으로부터 내측으로 소정 폭, 예를 들면, 2㎛씩 식각이 진행됨으로써 화소 전극(118a)의 폭은 패터닝 된 제3 금속 물질(122a)의 폭보다 작게 형성된다.
도 10i에 도시된 바와 같이, 기판(110) 전면에 상온에서 투명한 제2 도전 물질을 증착한다. 즉, 화소 전극(118a)과 화소 전극(118a) 사이에 투명한 제2 도전 물질(126)을 증착한다.
도 10j에 도시된 바와 같이, 투명한 제2 도전 물질(126)에 리프트 오프(lift-off) 공정을 진행하여 포토레지스트 패턴(124)과 포토레지스트 패턴(124) 위에 증착된 제2 도전 물질(126)을 제거한다.
그 다음, 패터닝 된 제3 금속 물질(122a)을 식각하여 제거함으로써 화소 전극(118a)과 화소 전극(118a) 사이에 제2 공통 전극(126a)을 형성하여 본 발명의 일 실시예에 따른 어레이 기판을 제조한다.
본 발명의 일 실시예에서는 화소 전극(118a)에 데이터 전압이 인가되고, 제2 공통 전극(126a)에 공통 전압이 인가되는 경우에 대해 설명하였으나, 화소 전극(118a)에 공통 전압이 인가되고, 제2 공통 전극(126a)에 데이터 전압이 인가될 수 도 있다.
한편, 도면에 도시되지 않았으나, 어레이 기판(110)과 대향 배치되는 컬러필터 기판(미도시)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터로 구성된 컬러필터(미도시)와 서브-컬러필터 사이를 구분하고 액정층을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(미도시), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(미도시)으로 이루어져 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
110: 절연 기판 112: 게이트 라인
112a: 게이트 전극 112b: 제1 공통 전극
112c: 게이트 패드 113: 게이트 절연막
114: 액티브층 116a: 소스 전극
116b: 드레인 전극 117: 보호막
117a: 콘택홀 118: 제1 도전 물질
120: 플라즈마 처리 122: 제3 금속 물질
124: 포토레지스트 패턴 126: 제2 도전 물질
126a: 제2 공통 전극

Claims (14)

  1. 절연 기판 상에 게이트 전극과 제1 공통 전극을 형성하는 단계;
    상기 기판 전면에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 액티브층과 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 기판 전면에 상기 제1 공통 전극과 상기 드레인 전극의 일부분을 노출시키는 콘택홀을 포함하는 보호막을 형성하는 단계;
    상기 보호막 상에 제1 도전 물질과 금속 물질을 순차적으로 형성하는 단계;
    상기 금속 물질 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 사용하여 상기 금속 물질을 패터닝하는 단계;
    상기 포토레지스트 패턴에 리플로우(reflow) 공정을 실시하여 상기 포토레지스트 패턴이 상기 패터닝 된 금속 물질을 덮도록 하는 단계;
    상기 제1 도전 물질을 패터닝 하여 상기 패터닝 된 금속 물질의 폭보다 작은 폭을 갖는 화소 전극들을 형성하는 단계;
    상기 기판 전면에 제2 도전 물질을 증착하는 단계;
    리프트-오프(lift-off) 공정에 따라 상기 포토레지스트 패턴과 상기 포토레지스트 패턴 위에 증착된 제2 도전 물질을 제거하여 상기 화소 전극들 사이에 제2 공통 전극을 형성하는 단계; 및
    상기 패터닝 된 금속 물질을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  2. 제1항에 있어서,
    상기 화소 전극의 폭과 상기 제2 공통 전극의 폭은 동일하게 설정되는 것을 특징으로 하는 액정표시장치의 제조방법.
  3. 제1항에 있어서,
    상기 화소 전극과 상기 제2 공통 전극 사이의 간격과, 상기 제2 공통 전극과 상기 화소 전극 사이의 간격은 동일하게 설정되는 것을 특징으로 하는 액정표시장치의 제조방법.
  4. 제1항에 있어서,
    상기 화소 전극의 표면은 엠보싱 형태로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  5. 제4항에 있어서,
    상기 엠보싱의 크기는 50nm 미만으로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  6. 제4항에 있어서,
    상기 엠보싱의 깊이는 상기 화소 전극의 두께의 1/2를 넘지 않는 범위 내에서 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  7. 제1항에 있어서,
    상기 화소 전극은 이중 테이퍼 형태로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  8. 제7항에 있어서,
    상기 제2 공통 전극은 테이퍼 형태로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  9. 제8항에 있어서,
    상기 제2 공통 전극의 테이퍼는 15° 이하의 각도를 갖도록 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  10. 제1항에 있어서,
    상기 화소 전극과 상기 제2 공통 전극은 동일한 물질로 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  11. 삭제
  12. 제1항에 있어서,
    상기 제1 도전 물질을 형성한 후, 상기 제1 도전 물질에 플라즈마 처리하는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 제12항에 있어서,
    상기 플라즈마 처리는 수소 플라즈마 처리인 것을 특징으로 하는 액정표시장치의 제조방법.
  14. 제1항에 있어서,
    상기 게이트 절연막 상에 액티브층과 소스 전극 및 드레인 전극을 형성하는 단계는 하나의 마스크를 사용하여 상기 액티브층과 상기 소스 전극 및 상기 드레인 전극을 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
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