KR20110060567A - 표시 장치, 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치, 박막 트랜지스터 기판 및 이의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 기판의 화소 영역 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 상기 게이트 전극과 오버랩되도록 반도체층을 형성하는 단계와, 상기 반도체층과 오버랩되도록 소스 전극과 드레인 전극을 형성하여 채널부를 형성하는 단계와, 상기 소스, 드레인 전극 위에 데이터 절연막을 형성하며, 데이터 절연막에 형성된 컨택홀의 일부가 채널부에 중첩하여 형성되도록 데이터 절연막을 패터닝하는 단계를 포함한다.
콘택홀, 컬러 필터, 잉크젯

Description

표시 장치, 박막 트랜지스터 기판 및 이의 제조 방법{Display devise, thin film transistor substrate and method of fabricating the same}
본 발명은 표시 장치, 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 개구율 및 신뢰성이 향상된 표시 장치, 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display : LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display : FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치를 구성하는 두 장의 기판 중 박막 트랜지스터 기판에는 다수개의 박막 트랜지스터와 화소 전극이 구비되어 있다. 최근에는 액정 표시 장치의 평탄화 특성, 광학 특성 및 얼라인 문제를 개선할 수 있도록 컬러 필터가 박막 트랜지스터 기판 상에 형성되는 COA(Color On Array) 구조가 연구되고 있다. 특히, COA 구조의 박막 트랜지스터 기판의 신뢰성을 향상시키기 위하여, 박막 트랜지스터 기판의 평탄화 특성을 개선하려는 연구가 진행되고 있다. 평탄화 특성을 개선하기 위해 평탄화막의 두께를 증가시키는 시도가 있다.
그러나, 평탄화막의 두께를 증가시키는 경우, 콘택홀의 폭도 증가하게 되고, 드레인 전극과 콘택홀 간의 오버레이 미스(overlay miss)를 방지하기 위하여 드레인 전극의 넓이도 증가하게 되었다.
이에, 드레인 전극과 게이트 전극 사이의 기생 캐패시터의 용량이 증가하게 되었고, 개구율은 저하되는 결과를 초래하게 되어, 화상 품질이 저하되었다. 또한, 콘택홀 주위에서 빛샘 현상이 발생하였다.
본 발명이 해결하고자 하는 기술적 과제는 드레인 전극과 게이트 전극 사이의 기생 캐패시터의 용량의 증가를 억제하고, 개구율이 향상된 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 드레인 전극과 게이트 전극 사이의 기생 캐패시터의 용량의 증가를 억제하고, 개구율이 향상된 박막 트랜지스터 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 드레인 전극과 게이트 전극 사이의 기생 캐패시터의 용량의 증가를 억제하고, 개구율이 향상된 표시 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 기판의 화소 영역 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 상기 게이트 전극과 오버랩되도록 반도체층을 형성하는 단계와, 상기 반도체층과 오버랩되도록 소스 전극과 드레인 전극을 형성하여 채널부를 형성하는 단계와, 상기 소스, 드레인 전극 위에 데이터 절연막을 형성하며, 데이터 절연막에 형성된 컨택홀의 일부가 채널부에 중첩하여 형성되도록 데이터 절연막을 패터닝하는 단계를 포함한다.
상기 해결하고자 하는 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 기판의 화소 영역 상에 형성된 게이트 전극과, 상기 게이트 전극 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 상기 게이트 전극과 오버랩되도록 형성된 반도체층과, 상기 반도체층과 오버랩되도록 형성된 소스 전극과 드레인 전극과 상기 소스, 드레인 전극 위에 형성된 데이터 절연막을 포함하며, 데이터 절연막에 형성된 컨택홀의 일부가 채널부에 중첩하여 형성된다.
상기 해결하고자 하는 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 절연 기판과, 상기 절연 기판 상에 형성되며 게이트선 및 게이트 전극을 포함하는 게이트 배선, 반도체 패턴, 데이터선, 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함하는 데이터 배선, 상기 데이터 배선 상 에 유기 물질로 형성된 보호막과, 상기 보호막에 형성된 콘택홀을 포함하되 상기 콘택홀은 상기 소스 전극과 가까운 쪽의 드레인 전극의 측면을 노출시킨다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 " 위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서는 설명의 편의상 화소 전극이 패터닝되지 않은 구조의 박막 트랜지스터 기판, 및 서브 화소 전극으로 분할되지 않은 화소 전극을 가지는 박막 트랜지스터 기판을 예로 들어 설명한다. 그러나, 본 발명의 기술적 사상이 적용될 수 있는 박막 트랜지스터 기판은 이에 한정되지 않고, 하나의 화소 영역에 수 개의 도메인 분할 수단을 가지는 PVA(Patterned Vertical Alignment) 구조 또는 미세 전극으로 패터닝된 화소 전극을 포함하는 박막 트랜지스터 기판 등에도 적용될 수 있다.
이하, 도 1 내지 도 2b를 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 2a는 도 1의 I-I′선을 따라 자른 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 도 2b는 도 1의 ‘A’부분을 확대한 것이다.
박막 트랜지스터 기판은 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리 등의 유리 또는 플라스틱 등으로 이루어진 절연 기판(10) 상에 형성된 박막 트랜지스터 등 다양한 소자들을 포함한다.
절연 기판(10) 상에는 게이트 신호를 전달하는 게이트 배선(22, 24)이 형성되어 있다. 게이트 배선(22, 24)은 일 방향, 예를 들어 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)으로부터 분지되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(24)을 포함한다. 본 실시예는 하나의 단위 화소 영역 당 하나의 게이트선(22)이 형성된 경우를 예로 들어 설명하였으나, 하나의 단위 화소 영역에는 2개의 게이트선(22)이 배치되어 서로 다른 서브 화소에 게이트 신호를 인가할 수도 있다. 이 경우 게이트 전극(24)도 화소 양측의 데이터선(56)에 인접하도록 각 화소 영역당 2개씩 형성될 수 있다.
본 실시예에서 화소 영역은 게이트선(22)과 데이터선(56)이 교차하여 형성된 폐 영역(closed)을 의미할 수 있다.
그리고 절연 기판(10) 위에는 공통 전압(common voltage)을 전달하는 스토리지선(미도시)이 형성되어 있다. 스토리지선은 게이트선(22)과 실질적으로 평행하게 가로 방향으로 형성될 수 있다.
게이트 배선(22, 24) 및 스토리지선은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다. 또한, 게이트 배선(22, 24) 및 스토리지선은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 24) 및 스토리지선의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 산화 아연(ZnO), ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24) 및 스토리지선은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10), 게이트 배선(22, 24) 및 스토리지선 상에는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 상에는 수소화 비정질 실리콘(hydrogenated amorphous silicon) 또는 다결정 실리콘 등으로 이루어진 반도체층 (44)이 형성되어 있다. 반 도체층(44)은 섬모양, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 섬모양으로 형성될 수 있다. 반도체층(42)은 게이트 전극(24)과 오버랩되도록 형성된다.
반도체층(44)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 따위의 물질로 만들어진 저항성 접촉층(ohmic contact layer)(44, 45)이 형성될 수 있다. 저항성 접촉층은 쌍(pair)을 이루어 반도체층(44) 상에 위치한다.
저항성 접촉층(44, 45) 및 게이트 절연막(30) 상에는 데이터 배선(52, 54, 56)이 형성될 수 있다.
데이터 배선(52, 54, 56)은 데이터선(data line)(56)과, 데이터선(56)으로부터 분지된 소스 전극(source electrode)(52)과 이와 소정간격 이격되어 대향하고, 섬 형상인 드레인 전극(drain electrode)(54)을 포함한다.
데이터선(56)은 주로 세로 방향으로 뻗어 게이트선(22) 및 스토리지선과 교차하며 데이터 전압(data voltage)을 전달한다. 게이트선(22) 및 데이터선(56)은 서로 교차하여 화소 영역을 정의한다.
데이터선(56)에는 드레인 전극(54)을 향하여 분지된 소스 전극(52)이 형성되어 있다. 그리고, 데이터선(56)의 끝에는 다른 층 또는 외부로부터 데이터 신호를 인가 받아 각각 데이터선(56)에 전달하는 데이터선 끝단(미도시)이 형성될 수 있다.
데이터 배선(52, 54, 56)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
소스 전극(52)은 반도체층(42)과 적어도 일부분이 오버랩되고, 드레인 전극(54)은 소스 전극(52)과 대향하며 반도체층(42)과 적어도 일부분이 중첩된다.
도 2b를 참조하면, 반도체층(42) 중에서, 소스 전극(52) 및 드레인 전극(54) 사이와 중첩되는 영역을 채널부(CH_1)로 정의한다. 체널부(CH_1)는 예를 들어, 게이트 전극(24)에 턴온 전압이 인가되고, 소스 전극(52)에 데이터 전압이 인가되는 경우, 소스 전극(52)과 드레인 전극(54) 사이에 전하가 이동할 수 있는 채널을 형성함으로써, 소스 전극(52)에서 드레인 전극(54)으로 전류가 흐를 수 있도록 한다.
한편, 제1 실시예에 따른 드레인 전극(54)의 폭(W1) 또는 지름(R1)은 6㎛이하로 형성될 수 있다. 드레인 전극(54)의 폭이 6㎛를 초과할 경우, 개구율이 감소될 수 있다, 이에 의해, 기준치의 휘도를 확보하기 위하여 백라이트 어셈블리(미도시)의 광원(미도시)에서 발산되는 빛의 세기를 증가시키는 것이 필요하디. 이는 액정 표시 장치의 소비전력을 전체적으로 증가시킬 수 있는 요인이 될 수 있다. 따라서, 드레인 전극(54)의 폭(R1) 또는 지름(R1)을 6㎛이하로 형성함으로써, 액정 표시 장치의 소비전력이 전체적으로 증가되는 것을 방지할 수 있다.
여기서, 앞서 언급한 저항성 접촉(44, 45)층은 그 하부의 반도체층(42)과, 그 상부의 소스 전극(52) 및 드레인 전극(54) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
반도체층(42) 상의 소스 전극(52)과 드레인 전극(54) 사이의 영역에는 보호층(61)이 형성되어 있다. 보호층(61)은 예를 들어 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 이루어진 무기물로 이루어질 수 있다. 보호층(61)은 노출된 반도체층(42) 부분을 보호하는 역할을 한다.
한편, 보호층(61)은 소스 전극(52)과 드레인 전극(54)의 상면을 덮지 않도록 형성되어 있다. 이에 의해, 후술할 데이터 절연막(80)에 콘택홀(84)을 형성할 경우, 드레인 전극(54)을 노출시키기 위하여 보호층(61)을 식각할 필요가 없다.
게이트선(22) 및 데이터선(56)이 서로 교차하여 정의된 화소 영역 상에는 각각 적색(R), 녹색(G), 청색(B)의 컬러 필터(70)가 형성되어 있다.
컬러 필터(70)는 특정한 파장대의 빛만을 통과시키는 역할을 한다. 각 컬러 필터(70)는 스트라이프(stripe), 모자이크(mosaic) 및 델타(delta) 형상으로 배치될 수 있다.
컬러 필터(70)는 감광성 유기 물질, 예를 들어 포토 레지스트로 이루어질 수 있다. 이들 컬러 필터(70)는 서로 동일한 두께로 형성되거나, 일정한 단차를 가지고 형성될 수 있다. 컬러 필터(70) 각각은 적색 파장의 광을 통과시키는 적색 컬러 유기 물질, 청색 파장의 광을 통과시키는 청색 컬러 유기 물질, 녹색 파장의 광을 통과시키는 녹색 컬러 유기 물질로 이루어질 수 있다.
소스 전극(52), 드레인 전극(54), 보호층(61) 및 컬러 필터(70) 상에는 데이 터 절연막(80)이 형성되어 있다. 데이터 절연막(80)은 평탄화 특성이 우수한 유기계 포토레지스트 물질로 형성될 수 있다. 또는 데이터 절연막(80)은 질화 실리콘(SiNx)로 형성될 수 있다. 한편, 보호층(61)과 데이터 절연막(80)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 보호층(61)이 산화 실리콘(SiOx)로 형성될 때, 데이터 절연막(80)은 유기계 물질 또는 질화 실리콘(SiNx)로 형성될 수 있다. 데이터 절연막(80)은 컬러 필터(70)를 충분히 덮을 수 있도록, 대략 3㎛ 정도의 두께로 형성된다. 데이터 절연막(80)이 컬러 필터(70)를 충분히 덮음으로써 우수한 평탄 특성을 가질 수 있다.
데이터 절연막(80)에는 콘택홀(84)이 형성되어 있다. 콘택홀(84)을 통해 후술할 화소 전극(90)과 드레인 전극(54)이 전기적으로 접촉된다. 이에 의해, 데이터선(56)을 통해 데이터 신호가 화소 전극(90)에 인가될 수 있다. 이때, 콘택홀(84)의 일부는 채널부(CH_1)와 중첩하여 위치할 수 있다.
한편, 데이터 절연막(80)의 두께가 증가될수록, 콘택홀의 폭도 이에 상응하여 증가된다. 이에 의해, 드레인 전극과 콘택홀 간의 오버레이 미스(overlay miss)가 발생될 수 있다. 오버레이 미스에 의해, 화소 전극과 반도체층 또는 게이트 전극이 접촉되는 내부 단락이 발생될 수 있다. 이를 방지하기 위하여, 콘택홀의 폭이 증가되는 것에 상응하여, 드레인 전극의 넓이를 증가시킨다. 드레인 전극의 넓이를 증가시키면, 드레인 전극과 게이트 전극 사이의 기생 캐패시터(Cgd) 값이 증가하게 되어, 킥백(kickback) 전압이 증가될 수 있다. 또한, 드레인 전극의 넓이가 커지게 됨으로써, 개구율이 저하될 수 있다. 이에 의해, 표시장치의 화상 품질이 저하될 수 있다.
본 발명에 따를 경우, 반도체층(42) 상의 소스 전극(52)과 드레인 전극(54) 사이의 영역에 보호층(61)이 형성되어 있다. 이에 의해, 콘택홀(84)과 드레인 전극(54) 간의 오버레이 미스(overlay miss)가 발생되더라도, 보호층(61)이 화소 전극(90)과 반도체층(42) 또는 게이트 전극(24)이 접촉되는 내부 단락을 방지한다. 따라서, 본 발명에 의할 경우, 데이터 절연막(80)의 두께가 증가되어 콘택홀(84)의 폭이 증가되더라도, 드레인 전극(54)의 넓이를 증가시킬 필요가 없어, 드레인 전극과 게이트 전극 사이의 기생 캐패시터(Cgd) 값이 증가하지 않는다. 이에 따라, 킥백(kickback) 전압의 증가를 방지할 수 있고, 개구율의 저하도 방지할 수 있다.
데이터 절연막(80) 상에는 화소 전극(90)이 형성되어 있다. 화소 전극(90)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다. 화소 전극(90)은 콘택홀(84)을 통해 드레인 전극(54)과 전기적으로 접촉된다. 이때, 화소 전극(90)은 드레인 전극(90)과 보호층(61) 상에 걸쳐서 위치할 수 있다. 즉, 화소 전극(90)과 반도체층(42) 사이에 보호층(81)이 개재된다. 이에 의해, 콘택홀(84)과 드레인 전극(54) 사이에 오버레이 미스가 발생되더라도, 보호층(61)에 의해 상술한 내부 단락 문제는 발생하지 않는다.
이후, 박막 트랜지스터 기판 상에 컬럼 스페이서(미도시)를 형성할 수 있다. 컬럼 스페이서는 상부 기판과 박막 트랜지스터 기판의 셀 갭(cell gap)을 유지하는 역할을 한다.
이하, 도1 내지 도 11을 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다. 도 3 내지 도 11은 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 단면도이다. 설명의 편의상, 이하의 실시예들에서는 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.
먼저, 도 1 및 도 3을 참조하면, 절연 기판(10) 상에 게이트 배선(22, 24) 및 스토리지선(미도시)을 형성한다.
게이트 배선(22, 24) 및 스토리지선(미도시)을 형성하기 위해 예를 들어 스퍼터링(sputtering) 방법을 이용할 수 있다. 게이트 배선(22, 24) 및 스토리지선(27)을 패터닝할 때 습식 식각 또는 건식 식각을 이용할 수 있다. 습식 식각의 경우, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 또한 건식 식각의 경우, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다.
이어서, 도 4를 참조하면, 절연 기판(10), 게이트 배선(22, 24) 및 스토리지선(27) 상에 게이트 절연막(30)을 형성한다. 게이트 절연막(30)은 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD), 반응성 스퍼터링(reactive sputtering) 등을 이용하여 형성할 수 있다.
이어서, 도 5 및 6을 참조하면, 게이트 절연막(30) 상에 수소화 비정질 실리 콘층(40), n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘층(41), 및 데이터 배선용 도전 물질을 적층한 도전층(50)을 순차적으로 형성한다. 이때, 수소화 비정질 실리콘층(40), n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘층(41)은 플라즈마 화학 기상 증착법(PECVD)이나 화학 기상 증착법(CVD)를 이용하여 형성될 수 있다. 도전층(50)은 스퍼터링(sputtering) 방법을 이용하여 형성될 수 있다.
이후, 도전층(50) 상에 포토레지스트(미도시)를 도포하고, 현상하여 수소화 비정질 실리콘층(40), n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘층(41), 도전층(50)을 패터닝하기 위한 포토레지스트 패턴(미도시)을 형성한다.
이후, 포토레지스트 패턴을 마스크로 하여, 수소화 비정질 실리콘층(40), n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘층(41), 도전층(50)을 식각하여, 각각, 반도체층(42), 저항성 접촉층 패턴(43), 도전층 패턴(51)을 형성한다.
이후, 저항성 접촉층 패턴(43), 도전층 패턴(51)을 식각하기 위하여, 도전층 패턴(51) 상에 포토레지스트 패턴(102, 103)을 형성한다. 102는 도전층 패턴(51) 중 소스 전극(52)을 형성하기 위한 포토레지스트 패턴(102)이고, 103은 드레인 전극(54)을 형성하기 위한 포토레지스트 패턴(103)이다. 포토레지스트 패턴(102, 103)은 후술하는 컬러 필터(70) 형성시 잉크젯법의 격벽으로 이용되기에 충분한 높이로 형성된다. 또한, 포토레지스트 패턴은(102, 103)은 후술할 리프트 오프(lift off) 공정에서 박리가 잘 되도록, 역 테이퍼 형상으로 형성될 수 있다.
이어서, 도 7을 참조하면, 포토레지스트 패턴(102, 103)을 식각 마스크로하 여, 도전층 패턴(51)을 패터닝하여 소스 전극(52) 및 드레인 전극(54)을 형성한다. 여기서, 드레인 전극의 폭(도 2a의 ‘W1’ 참조) 또는 지름(도 2b의 ‘R1’ 참조)은 6㎛이하로 형성될 수 있다.
이때, 저항성 접촉층 패턴(43)도 동시에 패터닝하여, 소스 전극(52)의 하부와 중첩되는 저항성 접촉층(44)과, 드레인 전극(54)의 하부와 중첩되는 저항성 접촉층(45)이 형성된다. 한편, 반도체층(42) 상에 소스 전극(52)과 드레인 전극(54)이 형성됨으로써, 소스 전극(52)와 드레인 전극(54) 사이의 영역과 중첩되는 반도체층(42)의 일부 영역에 채널부(CH_1)가 형성된다. 이어서, 도 8을 참조하면, 도 7의 결과물 상에 플라즈마 화학 기상 증착법(PECVD)이나 화학 기상 증착법(CVD)를 이용하여 절연 물질을 적층하여 보호층(61, 63)을 형성한다. 이때, 절연 물질로는 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx)이 사용될 수 있다.
소스 전극(52) 및 드레인 전극(54) 상에 형성된 포토레지스트 패턴(102, 203)에 의해, 절연 물질은 포토레지스트 패턴(102, 103)의 상면, 반도체층(42) 상의 소스 전극(52) 및 드레인 전극(54) 사이의 영역 및 이외의 영역에 적층된다. 이때, 포토레지스트 패턴(102, 103)에 의해, 절연 물질은 소스 전극(52) 및 드레인 전극(54)의 상면에는 직접적으로 적층되지 않고, 포토레지스트 패턴의 상면에 적층된 절연 물질층(62)으로 존재한다. 즉, 보호층(61, 63)이 소스 전극(52) 및 드레인 전극(54)의 상면을 직접 덮지 않도록 형성된다.
한편, 포토레지스트 패턴(102, 103)이 역 테이퍼로 형성될 경우, 절연 물질이 포토레지스트 패턴의 측부에 적층되지 않아, 포토레지스트 패턴의 박리가 용이 해질 수 있다.
이어서, 도 9를 참조하면, 예를 들어, 잉크젯 프린트 장치(미도시)를 이용하여 도 8의 결과물 상에 컬러 유기 물질을 분사한다. 여기서, 포토레지스트 패턴(102, 103)이 잉크젯법의 격벽으로 이용되며, 컬러 유기 물질은 포토레지스트 패턴(102, 103)으로 둘러싸인 화소 영역에 분사되어 충진된다. 다만, 화상 표시 영역과 무관한 소스 전극(52) 및 드레인 전극(54) 사이에는 컬러 유기 물질의 분사가 불필요하다.
상기한 잉크젯 프린트 장치를 이용한 컬러 필터(70)의 형성 방법을 더욱 구체적으로 설명하면, 잉크젯 프린트 장치를 화소 영역 상에서 일정 방향으로 이동하면서 포토레지스트 패턴(102, 103)으로 둘러싸인 화소 영역에 적색 컬러 유기 물질을 분사하여 충진하되, 이동 방향으로 세개의 화소 영역당 하나의 화소 영역에 분사되도록 조절한다. 이어서, 나머지의 화소 영역에 녹색 및 청색의 컬러 유기 물질을 동일한 방법으로 분사한다. 만약, 잉크젯 프린트 장치가 세개의 컬러 유기 물질을 모두 분사할 수 있는 경우에는 교대로 분사하면서 화소 영역 상을 이동할 수 있음은 물론이다.
분사된 컬러 유기 물질은 액상의 물질이지만, 점성을 갖는데다가 포토레지스트 패턴(102, 103)에 의해 둘러싸여 있기 때문에, 화소 영역 내에 안정적으로 잔류할 수 있다. 여기서, 데이터 배선(52, 54, 56) 및 저항성 접촉층(44, 45)의 형성을 위해 형성하였던 포토레지스트 패턴(102, 103)이 잉크젯법의 격벽으로 이용될 수 있기 때문에, 추가적인 격벽 형성 공정이 생략될 수 있다. 따라서, 제조 공정의 단 순화가 이루어짐을 용이하게 이해할 수 있을 것이다.
포토레지스트 패턴(102, 103) 사이에 충진되어 있는 액상의 컬러 유기 물질을 건조 및 경화시킨다. 건조 및 경화의 방법으로는 열처리 또는 자외선 조사 등이 예시될 수 있다. 상기 건조 및 경화의 결과 화소 영역에 적색, 녹색 또는 청색 컬러 필터(70)가 형성된다.
이어서, 도 10을 참조하면, 소스 전극(52) 및 드레인 전극(54) 상에 형성되어 있던, 포토레지스트 패턴(102, 103)을 제거한다. 이때, 포토레지스트 패턴(102, 103)의 상면에 있는 절연 물질층(62)이 리프트 오프(lift off)되어 제거된다. 이에 의해, 보호층(61,63)이 소스 전극(52) 및 드레인 전극(54)의 상면을 덮지 않게 되어, 소스 전극(52) 및 드레인 전극(54)의 상면이 노출된다. 즉, 제1 보호층(61, 63)이 소스 전극(52) 및 드레인 전극(54)의 상면에서 패터닝된 것과 동일한 효과가 생긴다. 따라서, 소스 전극(52) 및 드레인 전극(54)의 상면을 노출시키기 위한 별도의 포토레지스트 공정이 필요 없게 되어, 제조 공정의 단순화가 이루어질 수 있다.
이어서, 도 11을 참조하면, 소스 전극(52), 드레인 전극(54), 컬러 필터(70) 및 보호층(61) 상에 데이터 절연막(80)을 형성한다, 이때, 데이터 절연막(80)이 우수한 평탄화 특성을 가질 수 있도록, 데이터 절연막(80)은 유기계 물질로 형성될 수 있다. 또는 데이터 절연막(80)은 질화 실리콘(SiNx)로 형성될 수 있다. 이후, 데이터 절연막(80)에 콘택홀(84)을 형성하여 드레인 전극(54)의 적어도 일부가 노출 되도록 한다. 이때, 콘택홀(84)과 드레인 전극(54)의 오버레이 미스(overlay miss)가 발생하여 보호층(61)의 일부가 노출될 수도 있다. 즉, 콘택홀(84)의 일부는 채널부(CH_1)와 중첩되어 형성될 수 있다.
본 발명에 따를 경우, 오버레이 미스(overlay miss)가 발생하더라도, 오버레이 미스(overlay miss)에 의한 제반 문제점이 발생하지 않는다는 것은 상술하였다.
다시 도 2를 참조하면, 데이터 절연막 상에 ITO나 IZO 등과 같은 투명 도전 물질을 스퍼터링(sputtering) 방법에 의해 적층하고 패터닝하여 콘택홀(84)을 통해 드레인 전극(54)과 전기적으로 접촉되는 화소 전극(90)을 형성한다.
도 12는 제1 실시예에 따른 박막 트랜지스터 기판과 이에 대향하는 상판과의 관계를 예시적으로 도시한 단면도이다. 도12를 참조하면, 상판에는 베이스 기판(200), 블랙 매트릭스(210), 오버코트층(220), 공통 전극(230)을 포함한다.
블랙 매트릭스(210) 예를 들어, 크롬(Cr), 크롬 산화물 등의 금속(금속 산화물), 또는 유기 블랙 레지스트 등으로 형성될 수 있다. 한편, 블랙 매트릭스(210) 박막 트랜지스터 기판에 형성된 박막 트랜지스터와 중첩되도록 형성될 수 있다. 이에 의해, 빛샘을 방지하여 화상 품질을 개선할 수 있다. 한편, 본 발명에 따를 경우, 콘택홀(84)을 상판의 블랙 매트릭스와 중첩되는 영역에 형성함으로써, 개구율을 증가시킬 수 있어, 화상 품질이 향상될 수 있다.
이하, 도 13 내지 도 14b를 참조하여, 본 발명의 제1 실시예의 변형예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 13은 본 발명의 제1 실시예의 변 형예에 따른 박막 트랜지스터 기판의 평면도이다. 도 14a는 도 13의 II-II′선을 따라 자른 본 발명의 제1 실시예의 변형예에 따른 박막 트랜지스터 기판의 단면도이다. 도 14b는 도 13의 ‘B’부분을 확대한 것이다. 설명의 편의상, 이하의 변형예에서는 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.
도 13을 참조하면, 본 발명의 제1 실시예의 변형예의 소스 전극(55)은 드레인 전극을 둘러싸도록 형성된다. 이에 의해, 본 발명의 제1 실시예의 변형예에 따른 박막 트랜지스터의 채널폭은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 채널폭 보다 커지게 되어, 박막 트랜지스터의 동작 성능이 향상된다.
한편, 본 발명의 제2 실시예의 변형예에 따른 박막 트랜지스터 기판의 제조 방법은 소스 전극(55)이 드레인 전극(54)을 둘러싸도록 형성된다는 것을 제외하고, 제2 실시예와 실질적으로 동일한 방법으로 형성되므로, 반복되는 설명은 생략하기로 한다.
도 15 내지 도 16b를 참조하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 15는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 평면도이다. 도 16a는 도 15의 III-III′선을 따라 자른 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 도 16b는 도 15의 ‘C’부분을 확대한 것이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다. 제3 실시예에 의한 박막 트랜지스터 기판은 다음의 사항을 제외하 고, 제1 실시예의 박막 트랜지스터 기판과 동일하다.
제3 실시예에 의한 박막 트랜지스터 기판은 보호층(65)이 소스 전극(52) 및 드레인 전극(54)을 덮는다. 한편, 보호층(65)과 데이터 절연막(80)에 콘택홀(84)이 형성된다. 이때, 콘택홀(84)은 채널부(CH_3)와 중첩되도록 형성된다. 이에 의해, 반도체층(42) 상의 채널부(CH_3)가 노출된다. 이에 의해, 화소 전극(90)의 일부가 반토체층(42) 상에 연장되어 형성될 수 있다.
도 15 내지 도 18을 참조하여, 본 발명의 제4 실시예에 의한 박막 트랜지스터 기판의 제조 방법에 대하여 설명한다. 도 17 및 도 18은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다. 설명의 편의상, 상기 제1 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다. 제4 실시예에 의한 박막 트랜지스터 기판의 제조 방법은 다음의 사항을 제외하고, 제2 실시예의 박막 트랜지스터 기판의 제조 방법과 동일하다.
도 17을 참조하면, 소스 전극(52) 및 드레인 전극(54)을 형성한 기판 상에, 플라즈마 화학 기상 증착법(PECVD)이나 화학 기상 증착법(CVD)를 이용하여 절연 물질을 적층하여 보호막(60)을 형성한다. 이때, 절연 물질로는 산화 실리콘(SiO2) 또는 질화 실리콘(SiNx)이 사용될 수 있다.
계속해서, 도 17의 결과물 상에 데이터 절연막(80)을 형성한다. 데이터 절연막(80)을 형성한 후, 데이터 절연막(80)과 보호막(60)을 패터닝하여 콘택홀(84)을 형성한다. 이때, 콘택홀(84)의 일부는 반도체층(42)의 채널부(CH_3)와 중첩되도록 형성될 수 있다. 제2 실시예와 달리, 제3 실시예에서는 보호막(60)을 패터닝하여 보호막(60)에 콘택홀(84)의 일부가 형성된다. 이에 의해, 반도체층(42) 상의 보호막(60)이 패터닝됨으로써, 반도체층(42)의 일부가 노출되고, 콘택홀(84)이 형성된 보호막(60)을 보호층(65)이라 한다.
한편, 콘택홀(84)이 형성될 때, 반도체층(42) 상의 보호막(60)이 식각되므로, 반도체층(42)이 식각되지 않도록 반도체층(42)과 보호막(60)의 식각 선택비를 달리하여 콘택홀(84)을 형성할 수 있다. 또한, 데이터 절연막(80)이 식각될 때에도, 반도체층(42)이 식각되지 않도록 반도체층(42)과 데이터 절연막(80)의 식각 선택비를 달리하여 콘택홀(84)을 형성할 수 있다.
도 19는 제3 실시예에 따른 박막 트랜지스터 기판과 이에 대향하는 상판과의 관계를 예시적으로 도시한 단면도이다. 제3 실시예에 의한 박막 트랜지스터 기판이 적용된 것을 제외하고 도 12에서 설명한 사항과 실질적으로 동일하므로, 반복되는 설명은 생략하기로 한다.
다음으로, 도 20 내지 도 21b를 참조하여, 본 발명의 제3 실시예의 변형예에 따른 박막 트랜지스터 기판에 대하여 설명한다. 도 20은 본 발명의 제3 실시예의 변형예에 따른 박막 트랜지스터 기판의 평면도이다. 도 21a는 도 13의 IV-IV′선을 따라 자른 본 발명의 제3 실시예의 변형예에 따른 박막 트랜지스터 기판의 단면도이다. 도 21b는 도 20의 ‘D’부분을 확대한 것이다. 설명의 편의상, 이하의 변형예에서는 상기 제3 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하거나 간략화한다.
도 20을 참조하면, 본 발명의 제3 실시예의 변형예의 소스 전극(55)은 드레인 전극을 둘러싸도록 형성된다. 이에 의해, 본 발명의 제3 실시예의 변형예에 따른 박막 트랜지스터의 채널폭은 본 발명의 제3 실시예에 따른 박막 트랜지스터의 채널폭 보다 커지게 되어, 박막 트랜지스터의 동작 성능이 향상된다.
한편, 본 발명의 제3 실시예의 변형예에 따른 박막 트랜지스터 기판의 제조 방법은 소스 전극(55)이 드레인 전극(54)을 둘러싸도록 형성된다는 것을 제외하고, 제4 실시예와 실질적으로 동일한 방법으로 형성되므로, 반복되는 설명은 생략하기로 한다.
다음으로, 도 22 내지 도 25b를 참조하여 본 발명의 제5 실시예에 의한 표시 장치를 설명한다. 도 22는 제3 실시예에 의한 레이아웃도이고, 도 23은 도 22의 V-V’선을 따라 절단한 표시 장치의 단면도이고, 도 24은 도 22의 VI-VI’선을 따라 절단한 표시 장치의 단면도이고, 도 25a 및 도 25b는 도 15의 E부분을 확대한 것이다.
도 22 내지 도 24을 참조하면, 본 발명의 제5 실시예에 따른 표시 장치(1)는 제1 표시 기판(100), 제2 표시 기판(200), 액정층(300) 및 착색 컬럼 스페이서(501)을 포함한다.
제1 표시 기판(100)은 절연 기판(10), 게이트 배선(22, 24), 게이트 절연막(30), 반도체 패턴(42), 오믹 콘택 패턴(46, 47) 및 데이터 배선(56, 57, 59), 보호막(70), 콘택홀(77) 및 화소 전극(82) 등을 포함한다.
절연 기판(10)은 내열성 및 투광성을 가진 물질, 예를 들어 투명 유리 또는 플라스틱으로 이루어질 수 있다.
절연 기판(10) 위에는 제1 방향, 예를 들어 가로 방향으로 배열된 게이트 배선(22, 24)이 형성되어 있다.
게이트 배선(22, 24)은 게이트 신호를 전달하는 다수의 게이트선(22), 게이트선(22)으로부터 돌기 형태로 돌출된 게이트 전극(24), 및 게이트선(22)의 끝에 형성되어 다른 층 또는 외부로부터 게이트 신호를 인가받아 게이트선(22)에 전달하는 게이트선 끝단(미도시)을 포함한다. 게이트 전극(24)은 후술하는 소스 전극(57) 및 드레인 전극(59)과 함께 박막 트랜지스터의 삼단자를 구성한다.
게이트 배선(22, 24)은 알루미늄(Al)과 알루미늄 합금(Al, AlNd, AlCu 등) 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금(Mo, MoN, MoNb 등) 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한 게이트 배선(22, 24)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 24)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있 다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 배선(22, 24) 및 이에 의해 노출된 절연 기판(10) 상에는 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연 물질 또는 BCB(BenzoCycloButene), 아크릴계 물질, 폴리이미드와 같은 유기 절연 물질로 이루어진 게이트 절연막(30)이 형성되어, 게이트 배선(22, 24)을 덮고 있다. 특히, 게이트 절연막(30)은 화소 전극(82)이 형성되는 화소 영역을 포함한 절연 기판(10)의 전면에 형성되어 있다. 여기서, 화소 영역이란 게이트 배선(22, 24, 26)과 데이터 배선(56, 57, 59)에 의해 정의되고, 표시 장치의 백라이트 어셈블리(미도시)로부터 출사된 빛이 통과하는 영역으로 이해될 수 있다.
게이트 절연막(30) 상부의 일부에는 수소화 비정질 규소(hydrogenated amorphous silicon), 다결정 규소 또는 도전성 유기물질 등으로 이루어진 반도체 패턴(42)이 형성되어 있다.
반도체 패턴(42)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어, 본 실시예에서와 같이 섬형으로 형성되는 경우, 반도체 패턴(46)은 게이트 전극(24) 상에서 소스 전극(57) 및 드레인 전극(59) 각각의 일부와 중첩될 수 있다. 다만, 반도체 패턴(46)의 모양은 섬형에 한정되지 않고 다양하게 변형될 수 있다.
반도체 패턴(42)의 상부에는 실리사이드(silicide), 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소, 또는 p형 불순물이 도핑되어 있는 ITO 등의 물질로 이루어진 오믹 콘택 패턴(46, 47)이 형성될 수 있다. 오믹 콘택 패턴(46, 47)은 쌍(pair)을 이루어 반도체 패턴(42) 상에 위치하여, 소스 전극(57)과 반도체 패턴(42) 사이 및 드레인 전극(59)과 반도체 패턴(42) 사이의 접촉 특성을 좋게 한다. 소스 전극(57)과 반도체 패턴(42) 사이 및 드레인 전극(59)과 반도체 패턴(42) 사이의 접촉 특성이 양호한 경우에는 오믹 콘택 패턴(46, 47)은 생략될 수 있다.
오믹 콘택 패턴(46, 47)을 포함한 나머지 구조물 상에는 데이터선(56), 소스 전극(57), 드레인 전극(59), 및 데이터선 끝단(미도시)로 이루어진 데이터 배선(56, 57, 59)이 형성되어 있다.
데이터선(56)은 제2 방향, 예를 들어 세로 방향으로 배열되며, 게이트선(22)과 절연되어 교차할 수 있다.
데이터선(56)으로부터 가지(branch) 형태로 반도체 패턴(42)의 상부까지 연장된 소스 전극(57)이 형성된다. 그리고, 데이터선(56)의 끝에는 다른 층 또는 외부로부터 데이터 신호를 인가받아 데이터선(56)에 전달하는 데이터선 끝단(미도시)이 형성되어 있다.
소스 전극(57)은 반도체 패턴(42)과 적어도 일부분이 중첩된다. 드레인 전극(59)은 소스 전극(57)과 분리되어 있으며 게이트 전극(24)을 중심으로 소스 전극(57)과 대향하도록 반도체 패턴(42) 상부에 위치한다. 소스 전극(57)과 드레인 전극(59)의 이격 공간에서는 반도체 패턴(42)이 노출된다. 박막 트랜지스터는 게이트 전극(24), 소스 전극(57) 및 드레인 전극(59)으로 이루어진 삼단 소자로서, 게 이트 전극(24)에 전압이 인가될 때 소스 전극(57)과 드레인 전극(59) 사이에 전류를 흐르게 하는 스위칭 소자이다.
드레인 전극(59)은 제1 드레인 전극부(59_1)와 제1 드레인 전극부(59_1)로부터 소스 전극(57) 방향으로 연장된 제2 드레인 전극부(59_2)를 포함할 수 있다. 여기서, 제1 드레인 전극부(59_1)는 제2 드레인 전극부(59_2)에 비하여 상대적으로 넓은 폭을 갖는 패턴으로 형성될 수 있다. 한편, 제2 드레인 전극부(59_2)는 제1 드레인 전극(59_1)으로부터 소스 전극(57) 방향으로 연장된 예를 들어, 막대형 패턴으로 형성될 수 있다.
데이터 배선(56, 57, 59)은 알루미늄(Al), 알루미늄 합금(Al, AlNd, AlCu 등), 크롬, 크롬 합금, 몰리브덴(Mo), 몰리브덴 합금(Mo, MoN, MoNb 등), 탄탈륨, 탄탈륨 합금, 티타늄 및 티타늄 합금으로 이루어진 그룹에서 선택된 하나 이상의 물질로 구성된 단일막 또는 다층막으로 이루어질 수 있다. 예를 들어, 데이터 배선(56, 57, 59)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
데이터 배선(56, 57, 59) 및 노출된 게이트 절연막(30) 상에는 절연막으로 이루어진 보호막(70)이 형성되어 있다. 보호막(70)은 질화규소 또는 산화규소 등으 로 이루어진 무기 물질, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 형성될 수 있다.
보호막(70)에는 드레인 전극(59)을 노출시키는 콘택홀(77)이 형성되어 있다. 이때, 콘택홀(77)은 제1 드레인 전극(59_1)의 일부와 제2 드레인 전극(59_2)의 일부를 노출시킨다. 또한, 제1 드레인 전극(59_1)과 제2 드레인 전극(59_2)이 만나는 부분과 인접한 영역에 위치하는 게이트 절연막(30)의 일부를 노출시킨다. 즉, 제1 드레인 전극(59_1)의 폭이 제2 드레인 전극(59_2)의 폭에 비하여 상대적으로 넓게 형성되어 있어, 제2 드레인 전극(59_2) 주변 영역의 게이트 절연막(30)의 일부가 콘택홀(77)에 의해 노출될 수 있다.
화소 영역 내에 위치하는 보호막(70) 상에는 화소 전극(82)이 형성되어 있고, 콘택홀(77)을 통해 드레인 전극(59)에 접속된다. 이때, 콘택홀(77)이 제1 드레인 전극부(59_1)의 일부 및 제2 드레인 전극부(59_2)의 일부를 노출시킴으로써, 화소 전극(82)과 제1 드레인 전극부(59_1)의 일부 및 제2 드레인 전극부(59_2)의 일부가 접속한다. 또한, 콘택홀(77)에 의해 노출된 게이트 절연막(30)의 일부 영역에도 화소 전극(82)이 형성될 수 있다.
화소 전극(82)은 ITO 또는 IZO 등의 투명 도전체, 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
한편, 도시되지는 않았지만, 회소 영역 내에 보호막(70)을 형성하기 전에, 상기 화소 영역 내에 컬러필터(미도시)가 형성될 수 있다. 컬러필터는 각각 자신이 포함하고 있는 적색, 녹색 및 청색 안료를 통해 특정 파장의 광을 흡수 또는 투과시킴으로써 적색, 녹색 및 청색을 띄게 된다. 이때, 컬러필터는 각각 투과한 적색, 녹색 및 청색 광의 가법혼색을 통해 다양한 색상을 구현한다.
다음으로 제2 표시 기판(200)에 대해 설명한다. 절연 기판(210) 상에 빛샘 방지를 위한 블랙 매트릭스(220)가 형성된다. 블랙 매트릭스(220)는 화소 전극(82)과 대향하는 영역을 제외하고 형성되어 화소 영역을 정의할 수 있다.
이때, 블랙 매트릭스(220)와 제1 표시 기판(100) 상에 위치하는 드레인 전극(59)은 중첩될 수 있다. 즉, 드레인 전극(59)의 제1 드레인 전극부(59_1) 및 제2 드레인 전극부(59_2)와 블랙 매트릭스(220)가 중첩될 수 있다. 이때, 블랙 매트릭스(220)에 의한 개구율 감소를 최소로 하기 위하여, 블랙 매트릭스(220)와 제1 드레인 전극부(59_1)의 일부가 중첩되도록 형성될 수 있다. 즉, 제1 드레인 전극부(59_1) 중에서 제2 드레인 전극부(59_2)와 만나지 않는 일측은 블랙 매트릭스(220)와 중첩되지 않을 수 있다.
한편, 제1 표시 기판(100)의 콘택홀(77)과 블랙 매트릭스(220)는 중첩될 수 있다. 즉, 콘택홀(77)은 제2 표시 기판(200)의 블랙 매트릭스(220)가 형성된 영역 내에 위치할 수 있다. 이에 따라, 콘택홀(77)이 화소 영역에 위치하지 않음으로써, 표시 장치(1)의 개구율을 증가시킬 수 있다. 한편, 콘택홀(77)의 폭은 콘택홀(77)이 반도체 패턴(42)과 가까울수록 넓게 형성될 수 있고, 콘택홀(77)이 반도체 패턴(42)과 멀어질수록 좁게 형성될 수 있다.
이에 대해, 도 18a 및 도 18b를 참조하여 설명한다. 먼저, 도 18a를 참조하면, 콘택홀(77_a)이 반도체 패턴(42)과 제1 간격(G1)을 두고 이격되어 있는 경우, 콘택홀(77_a)은 제1 개구폭(W1)을 갖도록 형성될 수 있다. 다음으로, 도 18b를 참조하면, 콘택홀(77_b)이 반도체 패턴(42)과 제2 간격(G2)을 두고 이격되어 있는 경우, 콘택홀(77_b)은 제2 개구폭(W2)을 갖도록 형성될 수 있다. 여기서, 제2 간격(G2)이 제1 간격(G1)보다 넓은 것으로 가정한다. 이 경우, 제2 개구폭(W2)은 제1 개구폭(W1)에 비하여 좁게 형성될 수 있다. 만약, 제2 개구폭(W2)이 제1 개구폭(W1)과 실질적으로 동일하거나 넓게 형성된다면, 콘택홀(77_b)의 일부가 블랙 매트릭스(220) 영역을 벗어날 수 있다. 이에 의해, 표시 장치(1)의 전체적인 개구율이 감소될 수 있다. 따라서, 제2 간격(G2)이 제1 간격(G1) 보다 넓을 경우, 제2 개구폭(W2)은 제1 개구폭(W1)보다 좁게 형성될 수 있다. 이러한 블랙 매트릭스(220)는 불투명한 유기물질 또는 불투명한 금속으로 형성될 수 있다.
절연 기판(210) 상에는 색 구현을 위한 컬러필터(미도시)가 형성될 수 있다. 이 경우, 제1 표시 기판(100) 상에는 상술한 컬러필터가 형성되지 않을 수 있다. 즉, 본 발명에 따른 표시 장치(1)는 제1 표시 기판(100) 또는 제2 표시 기판(200) 상에 컬러필터가 형성될 수 있다.
블랙 매트릭스(220) 상에는 제2 표시 기판(200)의 단차를 완화시키기 위한 오버코트(230)가 형성된다. 오버코트(240)는 투명한 유기물질로 형성되며 컬러필터(120)와 블랙 매트릭스(110)를 보호하고, 후술되는 공통 전극(250)과의 절연을 위해 형성될 수 있다.
공통 전극(240)은 오버코트(230)의 상부에 형성된다. 여기서, 공통 전극(240)은 인듐 주석 산화물(Indium Tin Oxide: 이하 ITO) 또는 인듐 아연 산화물(Indium Zinc Oxide: 이하 IZO)등과 같은 투명한 도전성 물질로 형성될 수 있다.
액정층(300)은 제1 표시 기판(100)과 제2 표시 기판(200) 사이에 개재된다. 화소 전극(82)과 공통 전극(240) 사이의 전압차에 의해 투과율이 조절된다.
착색 컬럼 스페이서(501)는 제1 표시 기판(100)과 제2 표시 기판(200) 사이에 개재된다, 제5 실시예에 의한 착색 컬럼 스페이서(501)는 제1 표시 기판(100)과 제2 표시 기판(200) 사이의 셀 갭(cell gap)을 유지한다. 이때, 착색 컬럼 스페이서(501)는 제1 표시 기판(100)의 콘택홀(84)과 중첩되도록 위치할 수 있다. 이에 의해, 콘택홀(84)을 통해 외부광이 박막 트랜지스터로 유입되는 것을 방지할 수 있다. 착색 컬럼 스페이서(501)은 예를 들어 검정색으로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2a는 도 1의 I-I′선을 따라 자른 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 2b는 도 1의 ‘A’부분을 확대한 것이다.
도 3 내지 도 11은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 12는 제1 실시예에 따른 박막 트랜지스터 기판과 이에 대향하는 상판과의 관계를 예시적으로 도시한 단면도이다.
도 13은 본 발명의 제1 실시예의 변형예에 따른 박막 트랜지스터 기판의 평면도이다.
도 14a는 도 13의 II-II′선을 따라 자른 본 발명의 제1 실시예의 변형예에 따른 박막 트랜지스터 기판의 단면도이다.
도 14b는 도 13의 ‘B’부분을 확대한 것이다.
도 15는 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 16a는 도 15의 III-III′선을 따라 자른 본 발명의 제3 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 16b는 도 15의 ‘C’부분을 확대한 것이다.
도 17 및 도 18은 본 발명의 제4 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다.
도 19는 제3 실시예에 따른 박막 트랜지스터 기판과 이에 대향하는 상판과의 관계를 예시적으로 도시한 단면도이다.
도 20은 본 발명의 제3 실시예의 변형예에 따른 박막 트랜지스터 기판의 평면도이다.
도 21a는 도 13의 IV-IV′선을 따라 자른 본 발명의 제3 실시예의 변형예에 따른 박막 트랜지스터 기판의 단면도이다.
도 21b는 도 20의 ‘D’부분을 확대한 것이다.
도 22는 제3 실시예에 의한 레이아웃도이다.
도 23은 도 22의 V-V’선을 따라 절단한 표시 장치의 단면도이다.
도 24은 도 22의 VI-VI’선을 따라 절단한 표시 장치의 단면도이다.
도 25a 및 도 25b는 도 15의 ‘E’부분을 확대한 것이다.(도면의 주요부분에 대한 부호의 설명)
10: 기판 22: 게이트선
24: 게이트 전극 30: 게이트 절연막
42: 반도체층 44, 45: 저항성 접촉층
52, 55: 소스 전극 54: 드레인 전극
56: 데이터선 61, 63: 제1 보호층
70: 컬러 필터 80: 데이터 절연막
84: 콘택홀 90: 화소 전극
210: 블랙 매트릭스 230: 공통 전극

Claims (19)

  1. 기판의 화소 영역 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 게이트 전극과 오버랩되도록 반도체층을 형성하는 단계;
    상기 반도체층과 오버랩되도록 소스 전극과 드레인 전극을 형성하여 채널부를 형성하는 단계; 및
    상기 소스, 드레인 전극 위에 데이터 절연막을 형성하며, 데이터 절연막에 형성된 컨택홀의 일부가 채널부에 중첩하여 형성되도록 데이터 절연막을 패터닝하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 드레인 전극의 선폭 혹은 지름은 6um 이하인 박막 트랜지스터 기판의 제조 방법.
  3. 제2 항에 있어서,
    반도체층 상의 상기 소스 전극과 상기 드레인 전극 사이의 영역에 보호층을 형성하는 단계를 포함하되,
    상기 보호층이 상기 소스 전극 및 상기 드레인 전극의 상면을 덮지 않는 박 막 트랜지스터 기판의 제조 방법.
  4. 제3 항에 있어서,
    보호층을 형성하는 단계는,
    소스, 드레인 전극 바로 위에 형성된 포토레지스트 패턴 및 상기 반도체층 상에 절연 물질을 적층하고, 상기 포토레지스트 패턴과 절연 물질을 동시에 박리하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  5. 제2 항에 있어서,
    상기 소스 전극은 상기 드레인 전극을 둘러싸는 박막 트랜지스터 기판의 제조 방법.
  6. 제3 항에 있어서,
    상기 보호층은 데이터 절연막과 다른 물질로 형성하는 박막 트랜지스터 기판의 제조 방법.
  7. 제6 항에 있어서,
    상기 보호층은 산화 실리콘(SiOx) 이며, 데이터 절연막은 질화 실리콘(SiNx) 인 박막 트랜지스터 기판의 제조 방법.
  8. 제3 항에 있어서,
    상기 콘택홀은 채널부 상에 형성된 상기 보호층을 노출시키는 박막 트랜지스터 기판의 제조 방법.
  9. 제2 항에 있어서,
    데이터 절연막을 패터닝하는 단계는 반도체 층은 식각되지 않고 데이터 절연막만을 식각하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  10. 기판의 화소 영역 상에 형성된 게이트 전극;
    상기 게이트 전극 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 상기 게이트 전극과 오버랩되도록 형성된 반도체층;
    상기 반도체층과 오버랩되도록 형성된 소스 전극과 드레인 전극; 및
    상기 소스, 드레인 전극 위에 형성된 데이터 절연막을 포함하며,
    데이터 절연막에 형성된 컨택홀의 일부가 채널부에 중첩하여 형성된 박막 트랜지스터 기판.
  11. 제10 항에 있어서,
    상기 드레인 전극의 선폭 혹은 지름은 6um 이하인 박막 트랜지스터 기판.
  12. 제11 항에 있어서,
    반도체층 상의 상기 소스 전극과 상기 드레인 전극 사이의 영역에 형성된 보호층이 상기 소스 전극 및 상기 드레인 전극의 상면을 덮지 않는 박막 트랜지스터 기판.
  13. 제11 항에 있어서,
    상기 소스 전극은 상기 드레인 전극을 둘러싸는 박막 트랜지스터 기판.
  14. 제12 항에 있어서,
    상기 보호층은 데이터 절연막과 다른 물질로 형성된 박막 트랜지스터 기판.
  15. 제14 항에 있어서,
    상기 보호층은 산화 실리콘(SiOx) 이며, 데이터 절연막은 질화 실리콘(SiNx) 인 박막 트랜지스터 기판.
  16. 제12 항에 있어서,
    상기 콘택홀은 채널부에 형성된 상기 보호층을 노출시키는 박막 트랜지스터 기판.
  17. 절연 기판과, 상기 절연 기판 상에 형성되며 게이트선 및 게이트 전극을 포함하는 게이트 배선, 반도체 패턴, 데이터선, 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 포함하는 데이터 배선, 상기 데이터 배선 상에 유기 물질로 형성된 보호막과, 상기 보호막에 형성된 콘택홀을 포함하되,
    상기 콘택홀은 상기 소스 전극과 가까운 쪽의 드레인 전극의 측면을 노출시키는 액정 표시 장치.
  18. 제17 항에 있어서,
    블랙 매트릭스를 더 포함하며
    상기 노출된 드레인 전극의 측면은 상기 블랙 매트릭스와 중첩되는 표시 장치.
  19. 제17 항에 있어서,
    착색 컬럼 스페이서를 더 포함하며
    상기 노출된 드레인 전극의 측면은 상기 착색 컬럼 스페이서와 중첩되는 액정 표시 장치.
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