CN102637698B - 一种阵列基板及其制备方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 33
- 238000002360 preparation method Methods 0.000 title claims abstract description 25
- 238000002161 passivation Methods 0.000 claims abstract description 31
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims description 109
- 238000000034 method Methods 0.000 claims description 57
- 230000008569 process Effects 0.000 claims description 42
- 238000000059 patterning Methods 0.000 claims description 34
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 26
- 238000009413 insulation Methods 0.000 claims description 19
- 238000005516 engineering process Methods 0.000 abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 40
- 238000005530 etching Methods 0.000 description 16
- 239000010408 film Substances 0.000 description 6
- 238000004380 ashing Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 239000010409 thin film Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009418 renovation Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000004080 punching Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
本发明公开了一种阵列基板及其制备方法。该阵列基板包括：基板、栅电极、栅绝缘层、硅岛、源漏电极、钝化层和像素电极；其中，被绝缘介质隔开的两层导电结构通过连接部连接，连接部和绝缘介质下面的导电结构是通过半色调或灰色调一次构图工艺形成的。采用本发明能够简化阵列基板的制备工艺。
Description
技术领域
本发明涉及半导体工业中的微细加工技术领域，尤其涉及一种阵列基板及其制备方法。
背景技术
以薄膜晶体管为控制元件、液晶为介质的集大规模半导体集成电路和平板光源技术于一体的光电子产品-薄膜晶体管液晶显示器以其功耗低、携带方便、使用范围广、品质高等优点成为新一代的主流显示器。
薄膜晶体管液晶显示器的显示质量和整体性能在很大程度上受材料、器件结构以及工艺过程的影响。在薄膜晶体管液晶显示器的阵列基板的制备过程中，一方面需要将显示像素区域与外围驱动电路进行连接；另一方面需要在显示器件中进行静电防治、激光修补等设计；这两方面都需要导电层间的互连。本文中，导电层指阵列基板中的栅电极金属层、数据线金属层和透明导电层，通过刻蚀这些导电层可以得到相应的导电结构，如栅线引线、栅电极金属层测试线、源漏电极、数据线引线、数据线金属层测试线、像素电极等。在制备阵列基板时，上下两层导电结构被绝缘介质隔开，因此需要对绝缘介质打孔，并在打孔处覆盖上层的导电结构以使上下两层导电结构连接。如图1所示，现有技术以以下方式实现导电层间的互连：对位于栅电极金属层上方的绝缘介质(包括栅绝缘层7和钝化层10)和位于数据线金属层上方的绝缘介质(指钝化层10)进行刻蚀，分别得到栅电极金属层上方的接触孔和数据线金属层上方的接触孔，然后在这些接触孔上覆盖一层透明导电层11使像素电极11’和源漏电极9’相连。这里需要说明一下，图1中虚线右边所示的区域为阵列基板的周边区域，与虚线左边所示的像素区域并不是通过剖切同一个平面得到的；但是这里为了说明通过刻蚀同一层能同时得到两个区域相应层的图形，所以将两者画在一起。如果附图标记6”与9”分别表示周边区域中的栅电极金属层测试线和数据线金属层测试线，则栅电极金属层测试线6”和数据线金属层测试线9”通过透明导电层11导通。如果附图标记6”与9”分别表示周边区域中的栅线引线和数据线引线，则栅线引线6”和透明导电层11相连，数据线引线9”和透明导电层11相连，但栅线引线6”数据线引线9”不导通，即两者上方的透明导电层11不相连。
由于栅电极金属层上方的接触孔和数据线金属层上方的接触孔是在同一次构图工艺中刻蚀得到的，而栅电极金属层和数据线金属层上方介质的膜质和膜厚都不一样，所以这种构图工艺复杂，刻蚀的深度也不易控制，一方面容易造成过刻或没刻透的情况；另一方面容易在钝化层10和栅绝缘层7、钝化层10和数据线金属层之间形成倒角，当透明导电层11覆盖在两个不同深度的接触孔上时容易出现跨断情况，如图2所示；而且，利用该构图工艺在介质上刻蚀出接触孔时会对介质表面造成损害；因此，利用该构图工艺得到的接触孔导电性能不稳定，会直接对显示器的显示性能产生不良影响。
发明内容
有鉴于此，本发明的主要目的在于提供一种阵列基板及其制备方法，能够简化阵列基板的制备工艺。
为达到上述目的，本发明的技术方案是这样实现的：
一种阵列基板，包括：基板、栅电极、栅绝缘层、硅岛、源漏电极、钝化层和像素电极；其中，被绝缘介质隔开的两层导电结构通过连接部连接，连接部和绝缘介质下面的导电结构是通过半色调或灰色调一次构图工艺形成的。
其中，所述两层导电结构分别为源漏电极和像素电极；所述源漏电极具有连接部。
其中，所述阵列基板还具有周边区域，所述两层导电结构分别为所述周边区域中的栅电极金属层测试线和透明导电层，所述栅电极金属测试线具有连接部。
其中，所述阵列基板还具有周边区域，所述两层导电结构分别为所述周边区域中的数据线金属层测试线和透明导电层，所述数据线金属层测试线具有连接部。
其中，所述阵列基板还具有周边区域，所述两层导电结构分别为所述周边区域中的栅线引线和透明导电层，所述栅线引线具有连接部。
其中，所述阵列基板还具有周边区域，所述两层导电结构分别为所述周边区域中的数据线引线和透明导电层，所述数据线引线具有连接部。
其中，所述连接部为凸起，所述凸起的表面与凸起周边的绝缘介质的表面齐平。
一种阵列基板的制备方法，制备出基板、栅电极、栅绝缘层、硅岛、源漏电极、钝化层和像素电极；所述方法还包括：
通过半色调或灰色调一次构图工艺形成连接部和绝缘介质下面的导电结构，被所述绝缘介质隔开的两层导电结构通过连接部连接。
其中，所述两层导电结构分别为源漏电极和像素电极；所述源漏电极具有连接部。
其中，所述方法还包括：制备出所述阵列基板的周边区域，所述两层导电结构分别为所述周边区域中的栅电极金属层测试线和透明导电层，所述栅电极金属测试线具有连接部。
其中，所述方法还包括：制备出所述阵列基板的周边区域，所述两层导电结构分别为所述周边区域中的数据线金属层测试线和透明导电层，所述数据线金属层测试线具有连接部。
其中，所述方法还包括：制备出所述阵列基板的周边区域，所述两层导电结构分别为所述周边区域中的栅线引线和透明导电层，所述栅线引线具有连接部。
其中，所述方法还包括：制备出所述阵列基板的周边区域，所述两层导电结构分别为所述周边区域中的数据线引线和透明导电层，所述数据线引线具有连接部。
其中，所述连接部为凸起，所述凸起的表面与凸起周边的绝缘介质的表面齐平。
由以上技术方案可以看出，本发明阵列基板中连接部和绝缘介质下面的导电结构是通过半色调或灰色调一次构图工艺形成的，因此无需再进行一次构图工艺以单独制备接触孔，简化了制备工艺，从而缩短了生产周期并节省了刻蚀接触孔所需的掩模板。并且，阵列基板中被绝缘介质隔开的两层导电结构通过连接部连接，因此使下方的导电结构和绝缘介质之间不会出现倒角，也就使上方的导电结构覆盖在下方的导电结构和绝缘介质上时不会出现跨断情况，从而确保成膜质量，保证连接部可靠稳定的导电性能。
附图说明
图1为现有技术中阵列基板的结构示意图，其中的接触孔由对介质进行刻蚀得到；
图2为现有技术中钝化层和栅绝缘层、钝化层和数据线金属层之间形成倒角，透明导电层出现跨断情况的示意图；
图3为现有技术中利用半色调掩模板或灰色调掩模板进行曝光显影后的光刻胶的结构示意图；
图4为图3中的膜层经过第一次刻蚀后的形貌图；
图5为图4中的光刻胶经过灰化后的形貌图；
图6为图5中的膜层经过第二次刻蚀后的形貌图；
图7为剥离光刻胶后的图6中膜层的最终形貌图；
图8为本发明实施例的阵列基板的结构示意图；
图9为本发明实施例的沉积栅电极金属层后的基板的结构示意图；
图10为本发明实施例的在对栅电极金属层进行构图工艺过程中，利用半色调掩模板或灰色调掩模板进行曝光显影后的基板与光刻胶的形貌示意图；
图11为本发明实施例的对栅电极金属层进行构图工艺后得到的栅电极与栅电极金属层测试线的结构示意图；
图12为本发明实施例的沉积栅绝缘层后的基板的结构示意图；
图13为本发明实施例的经过构图工艺得到硅岛后的基板的结构示意图；
图14为本发明实施例的沉积数据线金属层后的基板的结构示意图；
图15为本发明实施例的在对数据线金属层进行构图工艺过程中，利用半色调掩模板或灰色调掩模板进行曝光显影后的基板与光刻胶的形貌示意图；
图16为本发明实施例的对数据线金属层进行构图工艺后得到的源漏电极与数据线金属层测试线的结构示意图；
图17为本发明实施例的沉积钝化层后的基板的结构示意图；
图18为本发明实施例的沉积透明导电层后的基板的结构示意图。
具体实施方式
本领域技术人员都知道，在薄膜晶体管液晶显示器的制备过程中，需要按照产品设计要求对膜层进行构图工艺来得到需要的膜层形貌。即，在成膜后的基板上涂敷光刻胶，用带有目标图形的掩模板对基板进行曝光，在掩模板上没有图形的部分光可以完全透过，受到光照射后光刻胶性质发生变化，在之后的显影中，受到光照射的光刻胶(指正性光刻胶)溶解在显影液中或者没受到光照射的光刻胶(指负性光刻胶)溶解在显影液中，然后将没有光刻胶保护的膜层刻蚀掉，最后剥离光刻胶，在基板上形成形貌与掩模板上目标图形相同的膜层。
公知地，半色调掩模板(HTM，Half Tone Mask)或灰色调掩模板(GrayTone Mask)2由于具有三种透光模式区域：完全透光区域3、部分透光区域4、不透光区域5，从而使曝光之后的基板1上的光刻胶分为完全曝光、部分曝光和未曝光三种形态。以正性光刻胶为例，经过显影后，完全曝光的光刻胶12完全溶解于显影液中，部分曝光的光刻胶12部分溶解于显影液中，未曝光的光刻胶12不溶解，如图3所示。将没有光刻胶12保护的膜层刻蚀掉，形成如图4所示的形貌图。然后对光刻胶12进行灰化，将部分曝光部位的光刻胶12完全去除，未曝光部位的光刻胶12变薄，使部分曝光部位的光刻胶12下方的膜层显露出来，如图5所示；对显露出的部分曝光部位的膜层进行刻蚀，得到如图6所示的形貌图；剥离光刻胶后，膜层最终的形貌如图7所示。上述过程可以概括为刻蚀→光刻胶灰化→刻蚀→剥离光刻胶。
因此，本发明的基本思想是：在制备阵列基板的过程中，利用半色调掩模板或灰色调掩模板对栅电极金属层进行构图工艺，可以同时得到栅电极、具有连接部的栅线引线或具有连接部的栅电极金属层测试线；或者利用半色调掩模板或灰色调掩模板对数据线金属层进行构图工艺，可以同时得到具有连接部的源漏电极、具有连接部的数据线引线或具有连接部的数据线金属层测试线。
本发明阵列基板包括：基板、栅电极、栅绝缘层、硅岛、源漏电极、钝化层和像素电极；本发明阵列基板与现有阵列基板的区别在于：被绝缘介质隔开的两层导电结构通过连接部连接，连接部和绝缘介质下面的导电结构是通过半色调或灰色调一次构图工艺形成的。
所述两层导电结构分别为源漏电极和像素电极；所述源漏电极具有连接部。
所述阵列基板还具有周边区域，所述两层导电结构分别为所述周边区域中的栅电极金属层测试线和透明导电层，所述栅电极金属测试线具有连接部。所述两层导电结构分别为所述周边区域中的数据线金属层测试线和透明导电层，所述数据线金属层测试线具有连接部。所述栅电极金属层测试线和数据线金属层测试线可以通过透明导电层导通；也可以不导通，即栅电极金属层测试线和数据线金属层上方的透明导电层不相连。
所述阵列基板还具有周边区域，所述两层导电结构分别为所述周边区域中的栅线引线和透明导电层，所述栅线引线具有连接部。所述两层导电结构分别为所述周边区域中的数据线引线和透明导电层，所述数据线引线具有连接部。所述栅线引线和数据线引线不导通，即栅线引线和数据线引线上方的透明导电层不相连。
所述连接部为凸起，所述凸起的表面与凸起周边的绝缘介质的表面齐平。所述绝缘介质可以为栅绝缘层、钝化层或其他绝缘层。
为得到上述阵列基板，本发明相应提供一种阵列基板的制备方法，该方法包括：制备出基板、栅电极、栅绝缘层、硅岛、源漏电极、钝化层和像素电极；所述方法还包括：通过半色调或灰色调一次构图工艺形成连接部和绝缘介质下面的导电结构，被所述绝缘介质隔开的两层导电结构通过连接部连接。
下面通过具体实施例对本发明做进一步详细说明。
如图8虚线的左边区域所示，本发明实施例的阵列基板包括：基板1、栅电极6’、栅绝缘层7、硅岛8、源漏电极9’、钝化层10、像素电极11’；本发明实施例的阵列基板与现有阵列基板的区别在于：所述源漏电极9’具有连接部，所述源漏电极9’和像素电极11’通过所述连接部相连。其中，具有连接部的源漏电极9’是通过半色调或灰色调一次构图工艺形成的。
图8虚线的右边区域为本发明实施例的阵列基板的周边区域。当附图标记6”与9”分别表示周边区域中的栅电极金属层测试线和数据线金属层测试线时，本发明实施例的阵列基板的周边区域与现有阵列基板的周边区域的区别在于：栅电极金属层测试线6”具有连接部，所述栅电极金属层测试线6”和透明导电层11通过所述连接部相连；数据线金属层测试线9”具有连接部，所述数据线金属层测试线9”和透明导电层11通过所述连接部相连。
需要说明的是，虽然从图8可以看出栅电极金属层测试线6”和数据线金属层测试线9”通过透明导电层11导通，但实际中，栅电极金属层测试线6”和数据线金属层测试线9”可以不导通，即栅电极金属层测试线6”和数据线金属层测试线9”上方的透明导电层11不相连。
当附图标记6”与9”分别表示周边区域中的栅线引线和数据线引线时，本发明实施例的阵列基板的周边区域与现有阵列基板的周边区域的区别在于：栅线引线6”具有连接部，所述栅线引线6”和透明导电层11通过所述连接部相连；数据线引线9”具有连接部，所述数据线引线9”和透明导电层11通过所述连接部相连。
需要说明的是，栅线引线6”和数据线引线9”不导通，即两者上方的透明导电层11不相连。
所述栅电极6’、具有连接部的栅线引线6”和具有连接部的栅电极金属层测试线6”是利用半色调掩模板或灰色调掩模板对栅电极金属层进行一次构图工艺得到的；所述具有连接部的源漏电极9’、具有连接部的数据线引线9”和具有连接部的数据线金属层测试线9”是利用半色调掩模板或灰色调掩模板对数据线金属层进行一次构图工艺得到的。
由于本发明实施例的阵列基板中下方的导电结构(包括源漏电极9’、数据线引线9”、数据线金属层测试线9”、栅线引线6”和栅电极金属层测试线6”)具有连接部，因此使下方的导电结构和钝化层10之间不会出现倒角，也就使像素电极11’或透明导电层11覆盖在钝化层10和下方的导电结构上时不会出现跨断情况，从而确保成膜质量，保证连接部可靠稳定的导电性能。
其中，所述连接部为凸起，所述凸起的表面与凸起周边的钝化层10的表面齐平，进一步避免出现倒角，从而形成良好的透明导电层的成膜界面，进一步确保成膜质量，进一步保证连接部可靠稳定的导电性能。
虽然本实施例中示出了连接部周边的绝缘介质是钝化层，但本领域技术人员应当理解，根据阵列基板层结构的不同，凸起周边的绝缘介质也可能是其他绝缘层，在此不一一列举。
下面将结合附图详细说明本发明实施例的阵列基板的制备方法，在此之前需要说明的是，本申请所有附图中虚线右边所示的区域为阵列基板的周边区域，与虚线左边所示的像素区域并不是通过剖切同一个平面得到的；但是这里为了说明通过刻蚀同一层能同时得到两个区域相应层的图形，所以将两者画在一起。
本发明实施例的阵列基板的制备方法包括：
步骤101，在基板1上沉积栅电极金属层6，如图9所示；
步骤102，在经过步骤101处理的基板1上涂上光刻胶12，利用半色调掩模板或灰色调掩模板对光刻胶12进行曝光显影，得到光刻胶12的形貌如图10所示；
其中，图10中左侧光刻胶12的形貌对应后续将形成的栅电极的形貌，右侧光刻胶12的形貌对应后续将形成的栅电极金属层测试线的形貌。
步骤103，对经过步骤102处理的基板1进行刻蚀→光刻胶灰化→刻蚀→剥离光刻胶，得到栅电极6’与栅电极金属层测试线6”，如图11所示；
其中，栅电极金属层测试线6”具有连接部，该连接部为凸起，该凸起有利于后续步骤在去除栅电极金属层测试线6”上方的栅绝缘层和钝化层时不会出现倒角。
应当理解，步骤102-103即是利用半色调掩模板或灰色调掩模板对栅电极金属层6进行构图工艺，得到栅电极6’与具有连接部的栅电极金属层测试线6”的过程。
由于具有连接部的栅电极金属层测试线6”是和栅电极6’利用半色调掩模板或灰色调掩模板进行一次简单的构图工艺得到的，因此无需像现有技术那样再进行一次构图工艺以刻蚀出用于连接栅电极金属层测试线6”和透明导电层11的接触孔，简化了制备工艺，从而缩短了生产周期并节省了刻蚀接触孔所需的掩模板。
步骤104，在经过步骤103处理的基板1上沉积栅绝缘层7，并利用显示面板修复工艺中所使用的激光或其他手段将栅电极金属层测试线6”的连接部上方的栅绝缘层7去除，如图12所示；
可选地，在步骤104中可以不去除栅电极金属层测试线6”的连接部上方的栅绝缘层7，待后续与钝化层10一起去除。
步骤105，在经过步骤104处理的基板1上沉积半导体层和掺杂半导体层，并利用掩模板对半导体层和掺杂半导体层进行构图工艺，得到硅岛8，该硅岛位于栅电极6’上方，如图13所示。
步骤106，在经过步骤105处理的基板1上沉积数据线金属层9，如图14所示。
步骤107，在经过步骤106处理的基板1上涂上光刻胶12，利用半色调掩模板或灰色调掩模板对光刻胶12进行曝光显影，得到光刻胶12的形貌如图15所示；
其中，图15中左侧两处光刻胶12的形貌对应后续将形成的源漏电极的形貌，最右侧光刻胶12的形貌对应后续将形成的数据线金属层测试线的形貌；
步骤108，对经过步骤107处理的基板1进行刻蚀→光刻胶灰化→刻蚀→剥离光刻胶，得到源漏电极9’与数据线金属层测试线9”，如图16所示；
其中，源漏电极9’和数据线金属层测试线9”具有凸起连接部，该连接部为凸起，该凸起有利于后续步骤在去除源漏电极9’和数据线金属层测试线9”上方的钝化层时不会出现倒角。
应当理解，若图16中最左侧的附图标记9’代表源电极，则另一附图标记9’代表漏电极；若图16中最左侧的附图标记9’代表漏电极，则另一附图标记9’代表源电极。
应当理解，步骤107-108即是利用半色调掩模板或灰色调掩模板对数据线金属层9进行构图工艺，得到具有连接部的源漏电极9’与具有连接部的数据线金属层测试线9”的过程。
由于具有连接部的数据线金属层测试线9”和具有连接部的源漏电极9’是利用半色调掩模板或灰色调掩模板进行一次简单的构图工艺得到的，因此无需像现有技术那样再进行一次构图工艺以刻蚀出用于连接源漏电极9’和像素电极11’的接触孔，以及用于连接数据线金属层测试线9”和透明导电层11的接触孔，简化了制备工艺，从而缩短了生产周期并节省了刻蚀接触孔所需的掩模板。
步骤109，在经过步骤108处理的基板1上沉积钝化层10，并利用显示面板修复工艺中所使用的激光或其他手段将源漏电极9’、栅电极金属层测试线6”和数据线金属层测试线9”的连接部上方的钝化层10去除，如图17所示；
优选地，在去除钝化层10时，使各个凸起的表面与凸起周边的钝化层10的表面齐平，这样就更确保不会出现倒角，相应地，后续步骤在沉积透明导电层时也就更不会出现跨断情况；
可选地，若在执行步骤104时，未去除栅电极金属层测试线6”的连接部上方的栅绝缘层7，则在步骤109中，利用显示面板修复工艺中所使用的激光或其他手段将栅电极金属层测试线6”的连接部上方的栅绝缘层7和钝化层10，以及源漏电极9’的连接部和数据线金属层测试线9”的连接部上方的钝化层10去除。
步骤110，在经过步骤109处理的基板1上沉积透明导电层11，如图18所示；
步骤111，对透明导电层11进行构图工艺，得到与源漏电极9’相连的像素电极11’，以及使栅电极金属层测试线6”与数据线金属层测试线9”导通的透明导电层11，如图8所示。至此，阵列基板制备完成。
可选地，栅电极金属层测试线6”与数据线金属层测试线9”可以不导通，即两者上方的透明导电层不相连。
虽然上述实施例以制备周边区域中的栅电极金属层测试线6”数据线金属层测试线9”进行了说明，但应当理解，附图标记6”和9”也可分别代表栅线引线和数据线引线，这两者的制备过程与栅电极金属层测试线6”数据线金属层测试线9”的制备过程相同，达到的效果也相似，故在此不再重复描述。但需要说明的是，栅线引线6”和数据线引线9”不导通，即两者上方的透明导电层11不相连。
应当理解，所述栅电极6’、具有连接部的栅线引线6”和具有连接部的栅电极金属层测试线6”是利用半色调掩模板或灰色调掩模板对栅电极金属层进行一次构图工艺得到的；所述具有连接部的源漏电极9’、具有连接部的数据线引线9”和具有连接部的数据线金属层测试线9”是利用半色调掩模板或灰色调掩模板对数据线金属层进行一次构图工艺得到的。阵列基板的制备中，其他膜层的设置可以根据需要随意变化，在此不再赘述。
由以上描述可知，本发明省却了刻蚀接触孔所需的掩模板，减少了一次构图工艺，因此节省了成本并缩短了生产周期。此外，省却了复杂的刻蚀栅绝缘层与钝化层的过程，并通过控制工艺过程实现连接部处透明导电层的平整均匀性，避免了因钝化层和栅绝缘层在刻蚀过程中出现倒角而引起透明导电层产生跨断的情况，从而降低了工艺难度，提高了产品的成品率。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
Claims (12)
1.一种阵列基板，包括：基板、栅电极、栅绝缘层、硅岛、源漏电极、钝化层和像素电极；其特征在于，该阵列基板还包括：通过连接部连接的被绝缘介质隔开的两层导电结构，连接部和绝缘介质下面的导电结构是通过半色调或灰色调一次构图工艺形成的；其中，
所述连接部为凸起，所述凸起的表面与凸起周边的绝缘介质的表面齐平。
2.根据权利要求1所述的阵列基板，其特征在于，所述两层导电结构分别为源漏电极和像素电极；所述源漏电极具有连接部。
3.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还具有周边区域，所述两层导电结构分别为所述周边区域中的栅电极金属层测试线和透明导电层，所述栅电极金属测试线具有连接部。
4.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还具有周边区域，所述两层导电结构分别为所述周边区域中的数据线金属层测试线和透明导电层，所述数据线金属层测试线具有连接部。
5.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还具有周边区域，所述两层导电结构分别为所述周边区域中的栅线引线和透明导电层，所述栅线引线具有连接部。
6.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还具有周边区域，所述两层导电结构分别为所述周边区域中的数据线引线和透明导电层，所述数据线引线具有连接部。
7.一种阵列基板的制备方法，制备出基板、栅电极、栅绝缘层、硅岛、源漏电极、钝化层和像素电极；其特征在于，制备出通过连接部连接的被绝缘介质隔开的两层导电结构，所述方法还包括：
通过半色调或灰色调一次构图工艺形成连接部和绝缘介质下面的导电结构；
所述连接部为凸起，所述凸起的表面与凸起周边的绝缘介质的表面齐平。
8.根据权利要求7所述的阵列基板的制备方法，其特征在于，所述两层导电结构分别为源漏电极和像素电极；所述源漏电极具有连接部。
9.根据权利要求7所述的阵列基板的制备方法，其特征在于，所述方法还包括：制备出所述阵列基板的周边区域，所述两层导电结构分别为所述周边区域中的栅电极金属层测试线和透明导电层，所述栅电极金属测试线具有连接部。
10.根据权利要求7所述的阵列基板的制备方法，其特征在于，所述方法还包括：制备出所述阵列基板的周边区域，所述两层导电结构分别为所述周边区域中的数据线金属层测试线和透明导电层，所述数据线金属层测试线具有连接部。
11.根据权利要求7所述的阵列基板的制备方法，其特征在于，所述方法还包括：制备出所述阵列基板的周边区域，所述两层导电结构分别为所述周边区域中的栅线引线和透明导电层，所述栅线引线具有连接部。
12.根据权利要求7所述的阵列基板的制备方法，其特征在于，所述方法还包括：制备出所述阵列基板的周边区域，所述两层导电结构分别为所述周边区域中的数据线引线和透明导电层，所述数据线引线具有连接部。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110100370.9A CN102637698B (zh) | 2011-04-20 | 2011-04-20 | 一种阵列基板及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201110100370.9A CN102637698B (zh) | 2011-04-20 | 2011-04-20 | 一种阵列基板及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102637698A CN102637698A (zh) | 2012-08-15 |
| CN102637698B true CN102637698B (zh) | 2014-12-24 |
Family
ID=46622036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110100370.9A Expired - Fee Related CN102637698B (zh) | 2011-04-20 | 2011-04-20 | 一种阵列基板及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102637698B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103824864A (zh) * | 2014-02-12 | 2014-05-28 | 北京京东方显示技术有限公司 | 一种阵列基板及其制备方法、显示装置 |
| CN105552024B (zh) | 2016-03-14 | 2018-07-06 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| CN106527004B (zh) * | 2016-12-29 | 2019-07-05 | 深圳市华星光电技术有限公司 | 阵列基板、液晶显示面板及阵列基板制造方法 |
| CN109411411A (zh) * | 2018-12-07 | 2019-03-01 | 深圳市华星光电半导体显示技术有限公司 | Goa阵列基板的制作方法及液晶显示器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101149542A (zh) * | 2006-09-22 | 2008-03-26 | 北京京东方光电科技有限公司 | 一种彩膜在薄膜晶体管之上的液晶显示器件及其制造方法 |
| CN101907807A (zh) * | 2009-06-02 | 2010-12-08 | 乐金显示有限公司 | 具有氧化物薄膜晶体管的显示器及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2677714B2 (ja) * | 1991-02-25 | 1997-11-17 | シャープ株式会社 | アクティブマトリクス基板およびその製造方法 |
| KR101626899B1 (ko) * | 2009-04-21 | 2016-06-03 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
-
2011
- 2011-04-20 CN CN201110100370.9A patent/CN102637698B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101149542A (zh) * | 2006-09-22 | 2008-03-26 | 北京京东方光电科技有限公司 | 一种彩膜在薄膜晶体管之上的液晶显示器件及其制造方法 |
| CN101907807A (zh) * | 2009-06-02 | 2010-12-08 | 乐金显示有限公司 | 具有氧化物薄膜晶体管的显示器及其制造方法 |
Non-Patent Citations (1)
| Title |
|---|
| JP特开平4-268536A 1992.09.24 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102637698A (zh) | 2012-08-15 |
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| C10 | Entry into substantive examination | ||
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