JP5302555B2 - 薄膜トランジスタ基板の製造方法 - Google Patents
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Description
本発明は、薄膜トランジスタ基板の製造方法に係り、更に詳細には表示装置に適用される薄膜トランジスタ基板の製造方法に関する。
一般的に、画像を表示する表示装置、例えば液晶表示装置は、薄膜トランジスタ及び画素電極の形成された薄膜トランジスタ基板とカラーフィルタ及び共通電極の形成されたカラーフィルタ基板が液晶を挟んで結合した構造を有する。
薄膜トランジスタ基板を製造する工程は、マスクを用いるフォトリソグラフィ工程によって行われるため、コスト節減及び生産性の向上のためにはマスクの工程数を減らすことが重要である。
最近、アクティブパターンとデータ配線のパターニングを一度のマスク工程を通じて進行する４マスク工程が開発されている。現在の４マスク工程は、スリットまたはハフトーンマスクを用いて特定領域の透過率を選択的に調節することによって、フォトレジストパターンの段差を形成し、エッチング及びアッシング工程の組み合わせを通じてアクティブパターンとデータ配線を一度にパターニングするようになっている。
しかし、フォト工程の数は減少するものの、マスクのコストが大きく増加し、また、その後のエッチング及びアッシング工程の組み合わせ工程が増加するため、むしろ全体的なコストや工程数が増加するという問題点がある。また、アンダー露光の適用によって均一度の低下が発生してデザインルールにも制約が発生して精密に設計がしにくくなるという問題点がある。
よって、本発明は、このような問題点を解決するためのものであって、本発明の目的は、既存のマスクを用いかつ実質的な工程数を減少させてコストの節減を図ることができる薄膜トランジスタ基板の製造方法を提供することにある。
本発明の一特徴による薄膜トランジスタ基板の製造方法によると、薄膜トランジスタ基板の製造方法のために、ゲート配線の形成された基板上に、ゲート絶縁膜、半導体層、オーミックコンタクト層、及びデータ用金属膜を順次形成する。その後、前記データ用金属膜上に、ソース電極形成領域及びドレイン電極形成領域を含むデータ配線形成領域を限定するフォトレジストパターンを形成する。その後、前記フォトレジストパターンをエッチング防止膜に用いて前記データ用金属膜をエッチングしてソース電極及びドレイン電極を含むデータ配線を形成する。その後、前記ソース電極と前記ドレイン電極との間のチャンネル領域を覆うように前記フォトレジストパターンをリフローする。その後、前記リフローされたフォトレジストパターンをエッチング防止膜に用いて前記オーミックコンタクト層及び前記半導体層をエッチングしてアクティブパターンを形成する。その後、前記チャンネル領域のオーミックコンタクトパターンが露出するように前記リフローされたフォトレジストパターンをエッチバックする。その後、前記エッチバックされたフォトレジストパターンをエッチング防止膜に用いて薄膜トランジスタのチャンネルを形成する。
前記フォトレジストパターンは、ノボラック系樹脂及びアクリル系樹脂で形成される。また、前記フォトレジストパターンは、１．５〜２の分散度を有するバインダーを含む。前記フォトレジストパターンをリフローする工程は、約１５０℃〜１６０℃の温度で行われる。
また、薄膜トランジスタ基板の製造方法は、前記エッチバックされたフォトレジストパターンを除去する工程、前記データ配線の形成された前記基板上に保護膜を形成する工程、及び前記保護膜上に前記ドレイン電極と電気的に接続される画素電極を形成する工程と、を更に含むことができる。
また、薄膜トランジスタ基板の製造方法は、ストレージキャパシタを形成する工程を更に含むことができる。前記ストレージキャパシタを形成する工程は、基板上に前記ゲート配線とともに、前記ゲート配線から離隔した下部ストレージ電極を形成する工程と、前記データ配線とともに、前記下部ストレージ電極と重なる上部ストレージ電極を形成する段階と、を含むことができる。
本発明の他の特徴による薄膜トランジスタ基板の製造方法によると、薄膜トランジスタ基板の製造のために、ゲート配線及びゲート金属パッドの形成された基板上に、ゲート絶縁膜、半導体層、及びオーミックコンタクト層を順次形成する。その後、前記ゲート金属パッドが露出するほど、前記ゲート絶縁膜、半導体層、及びオーミックコンタクト層にコンタクトホールを形成する。その後、前記コンタクトホールの形成された前記基板上にデータ用金属膜を形成する。その後、ソース電極形成領域、ドレイン電極形成領域、及びパッド部形成領域を限定するフォトレジストパターンを形成する。その後、前記フォトレジストパターンをエッチング防止膜に用いて前記データ用金属膜をエッチングしてソース電極及びドレイン電極を含むデータ配線と、前記ゲート金属パッドと直接接続されたデータ金属パッドを形成する。その後、前記ソース電極と前記ドレイン電極との間のチャンネル領域を覆うように前記フォトレジストパターンをリフローする。その後、前記リフローされたフォトレジストパターンをエッチング防止膜に用いて前記オーミックコンタクト層及び前記半導体層をエッチングしてアクティブパターンを形成する。その後、前記チャンネル領域が開口するように前記リフローされたフォトレジストパターンをエッチバックする。その後、前記エッチバックされたフォトレジストパターンをエッチング防止膜に用いて薄膜トランジスタを形成する。
本発明による薄膜トランジスタ基板の製造方法によると、特定温度範囲にてリフローが発生するフォトレジストを用いることによって、スリットまたはハフトーンマスクではない既存マスクをそのまま用いかつ実質的なマスク工程の数を減少してコストを大幅に節減することができ、また生産性を向上させることができる。
以下、添付する図面を参照して本発明の望ましい実施形態をより詳細に説明する。
図１は、本発明の一実施形態による薄膜トランジスタ基板を示す平面図であり、図２は、図１に示した薄膜トランジスタ部、ストレージキャパシタ部、及びパッド部の断面を示す断面図である。
図１及び図２を参照すると、本発明の一実施形態による薄膜トランジスタ基板１００は、ゲート配線２００、ゲート絶縁膜４００、アクティブパターン５００、及びデータ配線６００を含む。
ゲート配線２００は基板１１０上に形成され、ゲートライン２１０及びゲート電極２２０を含む。
基板１１０は、透明な絶縁性物質で形成する。例えば、基板１１０は、透明なガラスまたはプラスチックで形成される。
ゲートライン２１０は、例えば、図示横方向に延長される。
ゲート電極２２０はゲートライン２１０と接続され、各画素（Ｐ）に形成される薄膜トランジスタ（ＴＦＴ）のゲート端子を構成する。
ゲート配線２００は、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）、銀（Ａｇ）などの単一金属またはこれらの合金で形成することができる。また、ゲート配線２００は、物理的な性質の異なる２つ以上の金属層から形成することができる。例えば、ゲート配線２００は、低抵抗配線のために、アルミニウム（Ａｌ）とモリブデン（Ｍｏ）の積層された２層膜構造（Ａｌ／Ｍｏ）から形成することができる。
ゲート絶縁膜４００は、ゲート配線２００の形成された基板１１０上に形成される。ゲート絶縁膜４００は、ゲート配線２００を保護しかつ絶縁させるための絶縁膜であって、例えば、窒化シリコン（ＳｉＮｘ）または酸化シリコン（ＳｉＯｘ）で形成される。ゲート絶縁膜４００は、例えば、窒化シリコン（ＳｉＮｘ）または酸化シリコン（ＳｉＯｘ）で形成される。ゲート絶縁膜４００は、例えば、約４００〜４５０ｎｍ（
４０００〜４５００Å）の厚さに形成される。
４０００〜４５００Å）の厚さに形成される。
アクティブパターン５００は、ゲート電極２２０を覆うようにゲート絶縁膜上に形成される。アクティブパターン５００は、半導体パターン５１０及びオーミックコンタクトパターン５２０を含むことができる。例えば、半導体パターン５１０は非晶質シリコン（アモルファスシリコン：以下、ａ−Ｓｉ）で形成され、オーミックコンタクトパターン５２０は、ｎ型不純物が高濃度でドープされた非晶質シリコン（以下、ｎ＋ａ−Ｓｉ）で形成される。
データ配線６００は、ゲート絶縁膜４００及びアクティブパターン５００の形成された基板１１０上に形成される。データ配線６００は、データライン６１０、ソース電極６２０、及びドレイン電極６３０を含む。
データライン６１０は、ゲートライン２１０と交差するように、例えば、図示縦方向に延長される。
ソース電極６２０及びドレイン電極６３０は、薄膜トランジスタ（ＴＦＴ）のチャンネルを形成するために、アクティブパターン５００上に互いに離隔するように形成される。ソース電極６２０はデータライン６１０と接続され、薄膜トランジスタ（ＴＦＴ）のソース端子を構成する。ドレイン電極６３０は、薄膜トランジスタ（ＴＦＴ）のドレイン端子を構成する。
データ配線６００は、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）、銀（Ａｕ）などの単一金属またはこれらの合金で形成することができる。また、データ配線６００は、物理的な性質の異なる２つ以上の金属層から形成することができる。例えば、データ配線６００は、低抵抗配線のために、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）が連続に積層された３層膜構造（Ｍｏ／Ａｌ／Ｍｏ）に形成することができる。
薄膜トランジスタ基板１００は、データ配線６００の形成された基板１１０上に形成される保護膜７００を更に含むことができる。保護膜７００は、薄膜トランジスタ（ＴＦＴ）を保護し絶縁させるための絶縁膜であって、例えば、窒化シリコン（ＳｉＮｘ）または酸化シリコン（ＳｉＯｘ）で形成され、約１５００Å〜２０００Åの厚さに形成される。
薄膜トランジスタ基板１００は、保護膜７００上に形成される有機膜（図示せず）を更に含むことができる。前記有機膜は、薄膜トランジスタ基板１００の平坦化のために保護膜７００上に形成される。
薄膜トランジスタ基板１００は、各画素（Ｐ）に対応して保護膜７００上に形成される画素電極８００を更に含むことができる。画素電極８００は、光の透過可能な透明な導電性物質からなる。例えば、画素電極８００は、インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ：ＩＺＯ）またはインジウムスズ酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）で形成される。
画素電極８００は、保護膜７００に形成されたコンタクトホール７６０を通じてドレイン電極６３０と電気的に接続される。
このような構成を有する薄膜トランジスタ（ＴＦＴ）は、ゲートライン２１０を通じて印加されるゲート電圧に反応してデータライン６１０を通じて印加されるデータ電圧を画素電極８００に印加する。
薄膜トランジスタ基板１００は、薄膜トランジスタ（ＴＦＴ）を通じて画素電極８００に印加されたデータ電圧を一フレーム期間に維持させるために、ストレージキャパシタ（Ｃｓｔ）を更に含むことができる。
ストレージキャパシタ（Ｃｓｔ）は、ゲート絶縁膜４００及びアクティブパターン５００を挟んで両側に配置される下部ストレージ電極２３０及び上部ストレージ電極６４０を含む。
下部ストレージ電極２３０は、ゲート配線２００と同一層に形成することができる。下部ストレージ電極２３０は、ゲートライン２１０及びゲート電極２２０と絶縁するように形成する。下部ストレージ電極２３０は、各画素（Ｐ）に形成されるストレージキャパシタ（Ｃｓｔ）の下部端子を構成する。下部ストレージ電極２３０は、ストレージキャパシタ（Ｃｓｔ）の静電容量を増加させるために、上部ストレージ電極６４０のみならず、データライン６１０とも重なるように形成されることが望ましい。例えば、下部ストレージ電極２３０には共通電圧（Ｖｃｏｍ）が印加される。
上部ストレージ電極６４０は、データ配線６００と同一の層から形成することができる。上部ストレージ電極６４０は、薄膜トランジスタ（ＴＦＴ）のドレイン電極６３０と接続され、下部ストレージ電極２３０と重なるように形成される。上部ストレージ電極６４０は、各画素（Ｐ）に形成されるストレージキャパシタ（Ｃｓｔ）の上部端子を構成する。
なお、別な構成として、ストレージキャパシタ（Ｃｓｔ）は、上部ストレージ電極６４０が存在せず、下部ストレージ電極２３０と画素電極８００により形成された構造とすることもできる。
薄膜トランジスタ基板１００は、薄膜トランジスタ基板１００の駆動のための駆動チップが接続されるパッド部（ＰＡ）を更に含むことができる。
パッド部（ＰＡ）は、ゲート配線２００と同一の層に形成されるゲート金属パッド９１０及び画素電極８００と同一の層に形成されるパッド電極９３０とを含むことができる。パッド電極９３０は、ゲート絶縁膜４００及び保護膜７００に形成されたコンタクトホール７７０を通じてゲート金属パッド９１０と接続される。
一方、パッド部（ＰＡ）は、ゲート絶縁膜４００上にデータ配線６００と同一の層に形成されるデータ金属パッド及び画素電極８００と同一の層に形成され、保護膜７００に形成されたコンタクトホールを通じて前記データ金属パッドと接続されるパッド電極を含む構造を有することができる。
図３は、本発明の他の実施形態による薄膜トランジスタ基板を示す断面図である。図３で、パッド部を除いた残りの構成は、図２と同一であるので、同一の構成についての詳細な説明は省略する。
図３を参照すると、パッド部（ＰＡ）は、ゲート配線２００と同一の層に形成されるゲート金属パッド９１０及びデータ配線６００と同一の層に形成されるデータ金属パッド９２０を含むことができる。
データ金属パッド９２０は、ゲート絶縁膜４００及びアクティブパターン５００に形成されたコンタクトホール４２０を通じてゲート金属パッド９１０に直接接続された構造を有する。このように、データ金属パッド９２０をゲートパッド９１０に直接接続することによって、パッド部（ＰＡ）の接触信頼性を向上させることができる。
パッド部（ＰＡ）は、画素電極８００と同一の層に形成されるパッド電極９３０を更に含むことができる。パッド電極９３０は、保護膜７００に形成されたコンタクトホール７８０を通じてデータ金属パッド９２０と直接接続される。
以下、本発明による薄膜トランジスタ基板の製造方法について説明する。
図４ないし図１１は、図１及び図２に示した本発明の一実施形態による薄膜トランジスタ基板の製造過程を示す工程図である。
図１及び図４を参照すると、基板１１０上に、ゲート用金属膜を形成する。その後、フォトリソグラフィ工程によって前記ゲート用金属膜をパターニングし、ゲートライン２１０及びゲート電極２２０を含むゲート配線２００を形成する。前記ゲート用金属膜は、例えば、スパッタリング工程によって基板１１０上に形成される。また、ゲート配線２００のパターニングは、例えば、湿式エッチング工程によって進行される。
前記ゲート用金属膜は、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）、銀（Ａｇ）などの単一金属またはこれらの合金で形成することができる。また、前記ゲート用金属膜は、物理的な性質の異なる２つ以上の金属層から形成することができる。前記ゲート用金属膜は、低抵抗配線のために、例えば、アルミニウム（Ａｌ）とモリブデン（Ｍｏ）の積層された２層膜構造（Ａｌ／Ｍｏ）に形成することができる。
一方、前記ゲート用金属膜のパターニングを通じて、ゲート配線２００の形成とともに、ストレージキャパシタ（Ｃｓｔ）領域にゲート配線２００から離隔された下部ストレージ電極２３０を形成することができる。また、前記ゲート用金属膜のパターニングを通じて、ゲート配線２００の形状とともに、パッド部（ＰＡ）領域にゲート金属パッド９１０を形成することができる。
その後、図１及び図５を参照すると、ゲート配線２００、下部ストレージ電極２３０、及びゲート金属パッド９１０の形成された基板１１０上にゲート絶縁膜４００、半導体層５１０ａ、オーミックコンタクト層５２０ａ、及びデータ用金属膜６８０を順次形成する。
例えば、ゲート絶縁膜４００は窒化シリコン（ＳｉＮｘ）で形成され、半導体層５１０ａはａ−Ｓｉで形成され、オーミックコンタクト層５２０ａは、ｎ＋ａ−Ｓｉで形成される。ゲート絶縁膜４００、半導体層５１０ａ、及びオーミックコンタクト層５２０ａは、例えば、ＣＶＤ工程を通じて連続して形成することができる。もちろん各層を、この積層順となるようにそれぞれ別にＣＶＤ工程を用いて形成してもよい。
データ用金属膜６８０は、例えば、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、銅（Ｃｕ）、銀（Ａｇ）などの単一金属またはこれらの合金で形成することができる。また、データ用金属膜６８０は物理的な性質の異なる２つ以上の金属層から形成することができる。例えば、データ用金属膜６８０は、低抵抗配線のために、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）が連続に積層された３層膜構造（Ｍｏ／Ａｌ／Ｍｏ）に形成することができる。データ用金属膜６８０は、例えば、スパッタリング工程を通じてオーミックコンタクト層５２０ａ上に形成される。
その後、図１及び図６を参照すると、前記データ用金属膜６８０上にフォトレジストを形成した後、フォトリソグラフィ工程によって前記フォトレジストをパターニングし、フォトレジストパターン（ＰＲａ）を形成する。
本発明で用いられるフォトレジストは、露光された領域が現像液によって除去されるポジティブ型フォトレジストで形成される。また、本発明で用いられるフォトレジストは、特定温度の範囲でリフローが発生する物質で形成する。例えば、フォトレジストは、ノボラック系樹脂またはアクリル系樹脂に、特定温度、例えば、約１５０℃〜１６０℃でリフローが発生するように約１．５〜２の狭い分散度を有するバインダーが添加された構造を有する。
フォトレジストとして用いられる有機膜材料としては、ノボラック系、アクリル系、またはオレフィン系などを用いることができる。ここで、フォトレジストの熱的リフロー特性は、バインダーなどの添加剤によって決定されるものの、例えば、一般的な単一物質の分散度を１にしたとき、アクリル系に用いられるバイダーは分散度が約３であり、ノボラック系に用いられるバインダーは、分散度が約５〜６であるので、広い温度範囲にてリフローが発生する反面、オレフィン系に用いられるバインダーは約１．５〜２の狭い分散度を有してアクリル系列及びノボラック系列に比べて狭い温度範囲にてリフローが発生する。しかし、一般的なポジティブ型フォトレジストによってオレフィン系を用いる場合、露光エネルギーが非常に高くなって生産効率が低下し、リフローのための熱処理時に硬化が発生して除去不可能になる可能性が非常に大きい。よって、オレフィン系に比べて透明であり、残留時に強度の高いノボラック系またはアクリル系に既存の分散度より低い約１．５〜２の分散度を有するバインダーを添加することによって、リフロー特性の向上させたフォトレジストを形成することができる。
フォトレジストのパターニングによって形成されたフォトレジストパターン（ＰＲａ）は、ソース電極６２０及びドレイン電極６３０を含むデータ配線６００の形成領域に形成される。また、フォトレジストパターン（ＰＲａ）は、上部ストレージ電極６４０の形成領域にも形成することができる。
その後、図１及び図７を参照すると、フォトレジストパターン（ＰＲａ）をエッチング防止膜に用いてデータ用金属膜６８０をエッチングする。データ用金属膜６８０のエッチングによって、データライン６１０、ソース電極６２０、及びドレイン電極６３０を含むデータ配線６００が形成される。また、データ配線６００の形成とともに、上部ストレージ電極６４０を形成することができる。
その後、図８を参照すると、先のフォトレジストパターン（ＰＲａ）をリフローすることによって、ソース電極６２０とドレイン電極６３０との間のチャンネル領域を覆うようにフォトレジストパターン（ＰＲｂ）を形成する。リフロー工程は、フォトレジストの熱的リフロー特性を考えて約１４０℃以上の温度、例えば、約１５０℃〜１６０℃の温度で進行する。
その後、図８及び図９を参照すると、リフローによって得られたフォトレジストパターン（ＰＲｂ）をエッチング防止膜に用いてオーミックコンタクト層５２０ａ及び半導体層５１０ａをエッチングする。これによりパターニングされたオーミックコンタクトパターン５２０及び半導体パターン５１０が出来上がり、これらがアクティブパターン５００となる。
その後、フォトレジストパターン（ＰＲｂ）を一定の厚さだけ減少させるエッチバック工程を行う。このようなフォトレジストパターン（ＰＲ）のエッチバック工程を通じて、ソース電極６２０とドレイン電極６３０との間に該当するチャンネル領域のオーミックコンタクト層５２０が露出されたフォトレジストパターン（ＰＲｃ）が形成される。
その後、図１０を参照すると、エッチバックされたフォトレジストパターン（ＰＲｃ）をエッチング防止膜に用いてチャンネル領域のオーミックコンタクトパターン５２０をエッチングする。これによって、ソース電極６２０とドレイン電極６３０との間には半導体パターン５１０が露出して薄膜トランジスタ（ＴＦＴ）のチャンネルが形成される。
一方、アクティブパターン５００を形成する工程、フォトレジストパターン（ＰＲｂ）をエッチバックする工程及びチャンネル領域のオーミックコンタクトパターン５２０をエッチングする工程は、全て乾式工程を通じて進行されるので、フォトレジストパターン（ＰＲｂ）のエッチバック工程の工程条件を適切に調節することで、連続的に行って工程数を最小化することができる。もちろんこれらの別々の工程としてもよい。
その後、ソース電極６２０、ドレイン電極６３０、及び上部ストレージ電極６４０上に残存するフォトレジストパターン（ＰＲｃ）を除去する。これによって、薄膜トランジスタ（ＴＦＴ）の製造が完了する。
その後、図１及び図１１を参照すると、データ配線６００が形成された基板１１０上に薄膜７００を形成する。保護膜７００は、データ配線６００を保護し、絶縁させるための絶縁膜であって、例えば、窒化シリコン（ＳｉＮｘ）で形成する。
その後、保護膜７００上に薄膜トランジスタ基板１００の平坦化のための有機膜（図示せず）を形成することができる。
その後、フォトリソグラフィ工程を通じて保護膜７００をパターニングして、ドレイン電極６３０の一部を露出させるコンタクトホール７６０を形成する。また、これと同時に、パッド部（ＰＡ）のゲート金属パッド９１０を露出させるコンタクトホール７７０を形成することができる。
その後、図２を参照すると、保護膜７００上に画素電極８００を形成する。画素電極８００は、保護膜７００に形成されたコンタクトホール７６０を通じてドレイン電極６３０と電気的に接続される。
また、画素電極８００の形成とともに、パッド部（ＰＡ）領域にパッド電極９３０を形成することができる。パッド電極９３０は、保護膜７００及びゲート絶縁膜４００に形成されたコンタクトホール７７０を通じてゲート金属パッド９１０と直接接続される。
図１２ないし図２０は、図３に示した本発明の他の実施形態による薄膜トランジスタ基板の製造方法を示した工程図である。
図１及び図１２を参照すると、基板１１０上にゲートライン２１０及びゲート電極２２０を含むゲート配線２００と、下部ストレージ電極２３０、及びゲート金属パッド９１０を形成する。
その後、ゲート配線２００、下部ストレージ電極２３０、及びゲート金属パッド９１０の形成された基板１１０上にゲート絶縁膜４００、半導体層５１０ａ、及びオーミックコンタクト層５２０ａを順次形成する。
その後、図１３を参照すると、フォトリソグラフィ工程を通じてゲート絶縁膜４００、半導体層５１０ａ、及びオーミックコンタクト層５２０ａをパターニングしてゲート金属パッド９１０を露出させるコンタクトホール４２０を形成する。
その後、図１４を参照すると、コンタクトホール４２０の形成された基板１１０上にデータ用金属膜６８０を形成する。ここで、データ用金属膜６８０は、コンタクトホール４２０を通じてゲート金属パッド９１０と直接接続される。
その後、図３及び図１５を参照すると、データ用金属膜６８０上にフォトレジストを形成した後、フォトリソグラフィ工程を通じて前記フォトレジストをパターニングしてフォトレジストパターン（ＰＲａ）を形成する。
フォトレジストのパターニングを通じて形成されたフォトレジストパターン（ＰＲａ）は、ソース電極６２０及びドレイン電極６３０を含むデータ配線６００の形成領域に形成される。また、フォトレジストパターン（ＰＲａ）は、上部ストレージ電極６４０の形成領域及びデータ金属パッド９２０の形成領域にも形成することができる。
その後、図３及び図１６を参照すると、フォトレジストパターン（ＰＲａ）をエッチング防止膜に用いてデータ用金属膜６８０をエッチングする。データ用金属膜６８０のエッチングによって、データライン６１０、ソース電極６２０、及びドレイン電極６３０を含むデータ配線６００が形成される。また、データ配線６００の形成とともに、上部ストレージ電極６４０及びデータ金属パッド９２０を形成することができる。
その後、図１７を参照すると、フォトレジストパターン（ＰＲａ）をリフローして、ソース電極６２０とドレイン電極６３０との間のチャンネル領域を覆うようにフォトレジストパターン（ＰＲｂ）を形成する。リフロー工程は、フォトレジストの熱的リフロー特性を考慮して約１４０℃以上の温度、例えば、約１５０℃〜１６０℃の温度で進行する。
その後、図１７及び図１８を参照すると、リフローされたフォトレジストパターン（ＰＲｂ）をエッチング防止膜に用いてオーミックコンタクト層５２０ａ及び半導体層５１０ａをエッチングする。このエッチングによってオーミックコンタクトパターン５２０及び半導体パターン５１０が形成され、これらによりアクティブパターン５００が形成される。
その後、フォトレジストパターン（ＰＲｂ）を一定の厚さだけ減少させるエッチバック工程を行って、フォトレジストパターン（ＰＲｃ）を形成する。このようなフォトレジストパターン（ＰＲｂ）のエッチバック工程を通じて、ソース電極６２０とドレイン電極６３０との間に該当するチャンネル領域のオーミックコンタクトパターン５２０が露出する。
その後、図１９を参照すると、エッチバックされたフォトレジストパターン（ＰＲｃ）をエッチング防止膜に用いてチャンネル領域のオーミックコンタクトパターン５２０をエッチングする。これによって、ソース電極６２０とドレイン電極６３０との間には半導体パターン５１０が露出して薄膜トランジスタ（ＴＦＴ）のチャンネルが形成される。
その後、ソース電極６２０、ドレイン電極６３０、上部ストレージ電極６４０、及びデータ金属パッド９２０上に残存するフォトレジストパターン（ＰＲｃ）を除去する。これによって、薄膜トランジスタ（ＴＦＴ）及びストレージキャパシタ（Ｃｓｔ）の製造が完了する。
その後、図３及び図２０を参照すると、データ配線６００の形成された基板１１０上に保護膜７００を形成する。保護膜７００は、データ配線６００を保護し、絶縁させるための絶縁膜であって、例えば、窒化シリコン（ＳｉＮｘ）で形成する。
その後、保護膜７００上に薄膜トランジスタ基板１００の平坦化のための有機膜（図示せず）を更に含むことができる。
その後、フォトリソグラフィ工程によって保護膜７００をパターニングして、ドレイン電極６３０の一部を露出するコンタクトホール７６０を形成する。また、これとともに、パッド部（ＰＡ）のデータ金属パッド９２０を露出させるコンタクトホール７８０を形成することができる。
その後、図３を参照すると、保護膜７００上に画素電極８００を形成する。画素電極８００は、保護膜７００に形成されたコンタクトホール７６０を通じてドレイン電極６３０と電気的に接続される。
また、画素電極８００の形成とともに、パッド部（ＰＡ）領域にパッド電極９３０を形成することができる。パッド電極９３０は、保護膜７００に形成されたコンタクトホール７８０を通じてデータ金属パッド９２０と直接接続される。
以上、本発明を実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
１００ 薄膜トランジスタ基板、
１１０ 基板、
２００ ゲート配線、
２１０ ゲートライン、
２２０ ゲート電極、
２３０ 下部ストレージ電極、
４００ ゲート絶縁膜、
５００ アクティブパターン、
５１０ 半導体パターン、
５１０ａ 半導体層、
５２０ オーミックコンタクトパターン、
５２０ａ オーミックコンタクト層、
６００ データ配線、
６２０ ソース電極、
６３０ ドレイン電極、
６４０ 上部ストレージ電極、
７００ 保護膜、
８００ 画素電極、
９１０ ゲート金属パッド、
９２０ データ金属パッド、
９３０ パッド電極。
１１０ 基板、
２００ ゲート配線、
２１０ ゲートライン、
２２０ ゲート電極、
２３０ 下部ストレージ電極、
４００ ゲート絶縁膜、
５００ アクティブパターン、
５１０ 半導体パターン、
５１０ａ 半導体層、
５２０ オーミックコンタクトパターン、
５２０ａ オーミックコンタクト層、
６００ データ配線、
６２０ ソース電極、
６３０ ドレイン電極、
６４０ 上部ストレージ電極、
７００ 保護膜、
８００ 画素電極、
９１０ ゲート金属パッド、
９２０ データ金属パッド、
９３０ パッド電極。
Claims (17)
- ゲート配線の形成された基板上に、ゲート絶縁膜、半導体層、オーミックコンタクト層、及びデータ用金属膜を順次形成する段階と、
前記データ用金属膜上からソース電極形成領域及びドレイン電極形成領域を含むデータ配線を限定するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチング防止膜に用いて前記データ用金属膜をエッチングしてソース電極及びドレイン電極を含むデータ配線を形成する段階と、
前記ソース電極と前記ドレイン電極との間のチャンネル領域を覆うように前記フォトレジストパターンをリフローする段階と、
前記リフローされたフォトレジストパターンをエッチング防止膜に用いて前記オーミックコンタクト層及び前記半導体層をエッチングしてオーミックコンタクトパターン及び半導体パターンを含むアクティブパターンを形成する段階と、
前記チャンネル領域の前記オーミックコンタクトパターンが露出するように前記リフローされたフォトレジストパターンをエッチバックする段階と、
前記エッチバックされたフォトレジストパターンをエッチング防止膜に用いて前記オーミックコンタクトパターンをエッチングしてチャンネルを有する薄膜トランジスタを形成する段階と、
を含むことを特徴とする薄膜トランジスタ基板の製造方法。 - 前記フォトレジストパターンは、ノボラック系樹脂及びアクリル系樹脂を含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
- 前記フォトレジストパターンは、１．５〜２の分散度を有するバインダーを含むことを特徴とする請求項１または２に記載の薄膜トランジスタ基板の製造方法。
- 前記フォトレジストパターンは、１５０〜１６０℃の温度でリフローされることを特徴とする請求項１〜３のいずれか一つに記載の薄膜トランジスタ基板の製造方法。
- 前記エッチバックされたフォトレジストパターンを除去する段階と、
前記データ配線の形成された前記基板上に保護膜を形成する段階と、
前記保護膜上に前記ドレイン電極と電気的に接続される画素電極を形成する段階と、を更に含むことを特徴とする請求項１〜４のいずれか一つに記載の薄膜トランジスタ基板の製造方法。 - 前記保護膜上に有機膜を形成する段階を更に含むことを特徴とする請求項５に記載の薄膜トランジスタ基板の製造方法。
- ストレージキャパシタを形成する段階を更に含むことを特徴とする請求項５に記載の薄膜トランジスタ基板の製造方法。
- 前記ストレージキャパシタを形成する段階は、
前記基板上に前記ゲート配線とともに、前記ゲート配線と離隔した下部ストレージ電極を形成する段階と、
前記データ配線とともに前記下部ストレージ電極と重なる上部ストレージ電極を形成する段階と、を含むことを特徴とする請求項７に記載のトランジスタ基板の製造方法。 - 前記ストレージキャパシタを形成する段階は、
前記基板上に前記ゲート配線とともに、前記ゲート配線と離隔した下部ストレージ電極を形成する段階を含み、
前記画素電極は、前記下部ストレージ電極と重なって上部ストレージ電極を構成することを特徴とする請求項７に記載の薄膜トランジスタ基板の製造方法。 - ゲート配線及びゲート金属パッドの形成された基板上に、ゲート絶縁膜、半導体層、及びオーミックコンタクト層を順次形成する段階と、
前記ゲート金属パッドが露出するように、前記ゲート絶縁膜、半導体層、及びオーミックコンタクト層にコンタクトホールを形成する段階と、
前記コンタクトホールの形成された前記基板上にデータ用金属膜を形成する段階と、
前記データ用金属膜上に、ソース電極形成領域、ドレイン電極形成領域、及びパッド部形成領域を限定するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチング防止膜に用いて前記データ用金属膜をエッチングしてソース電極及びドレイン電極を含むデータ配線と、前記ゲート金属パッドと直接接続されたデータ金属パッドを形成する段階と、
前記ソース電極と前記ドレイン電極との間のチャンネル領域を覆うように前記フォトレジストパターンをリフローする段階と、
前記リフローされたフォトレジストパターンをエッチング防止膜に用いて前記オーミックコンタクト層及び前記半導体層をエッチングしてオーミックコンタクトパターン及び半導体パターンを含むアクティブパターンを形成する段階と、
前記チャンネル領域の前記オーミックコンタクトパターンが露出するように前記リフローされたフォトレジストパターンをエッチバックする段階と、
前記エッチバックされたフォトレジストパターンをエッチング防止膜に用いて前記オーミックコンタクトパターンをエッチングしてチャンネルを有する薄膜トランジスタを形成する段階と、を含むことを特徴とする薄膜トランジスタ基板の製造方法。 - 前記フォトレジストパターンは、ノボラック系樹脂またはアクリル系の樹脂で形成されることを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。
- 前記フォトレジストパターンは、１．５〜２の分散度を有するバインダーを含むことを特徴とする請求項１０または１１に記載の薄膜トランジスタ基板の製造方法。
- 前記フォトレジストパターンをリフローする段階は、１５０℃〜１６０℃の温度で進行されることを特徴とする請求項１０〜１２のいずれか一つに記載の薄膜トランジスタ基板の製造方法。
- 前記エッチバックされたフォトレジストパターンを除去する段階と、
前記データ配線の形成された前記基板上に保護膜を形成する段階と、
前記保護膜上に前記ドレイン電極と接続される画素電極及び前記データ金属パッドと接続されるパッド電極を形成する段階と、を更に含むことを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。 - 前記保護膜上に有機膜を形成する段階を更に含むことを特徴とする請求項１４に記載の薄膜トランジスタ基板の製造方法。
- ストレージキャパシタの形成のために、
前記基板上に前記ゲート配線と同時に、前記ゲート配線と離隔した下部ストレージ電極を形成する段階と、
前記データ配線とともに、前記下部ストレージ電極と重なる上部ストレージ電極を形成する段階と、を更に含むことを特徴とする請求項１４に記載の薄膜トランジスタ基板の製造方法。 - ストレージキャパシタの形成のために、
前記基板上に前記ゲート配線とともに、前記ゲート配線と離隔した下部ストレージ電極を形成する段階を含み、
前記画素電極は、前記下部ストレージ電極と重なって上部ストレージ電極を構成することを特徴とする請求項１４に記載の薄膜トランジスタ基板の製造方法。
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