KR20080052782A - 액정표시장치용 어레이 기판과 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로 특히, ITO층을 액티브층으로 구성한 액정표시장치용 어레이 기판과 그 제조방법에 관한 것이다.
본 발명은 박막트랜지스터의 액티브층 및 오믹 콘택층을 대신하여 얇게 증착한 ITO층만을 사용하는 것을 특징으로 한다.
이와 같이 하면, 오믹 콘택층을 형성하기 위해 별도의 도핑공정을 진행하거나 또는 별도의 불순물 비정질 실리콘층을 증착하는 공정을 생략할 수 있는 장점이 있다.

Description

액정표시장치용 어레이 기판과 그 제조방법{An array substrate for LCD and method for fabricating thereof}
도 1은 일반적인 액정패널의 구성을 개략적으로 도시한 사시도이고,
도 2는 종래에 따른 액정표시장치용 어레이기판의 일부를 확대한 평면도이고,
도 3a 내지 도 3g는 도 2의 Ⅱ-Ⅱ를 따라 절단하여 종래에 따른 공정순서로 도시한 공정 단면도이고,
도 4는 본 발명에 따른 액정표시장치용 어레이 기판의 일부를 확대한 확대 평면도이고,
도 5는 본 발명에 따른 박막트랜지스터의 구성을 도시한 단면도이고,
도 6a 내지 도 6h는 도 5의 Ⅳ-Ⅳ를 따라 절단하여, 본 발명의 공정 순서에 따라 도시한 공정 단면도이다.
<도면의 주요부분에 대한 간단한 설명>
100 : 기판 104 : 게이트 전극
106 : 게이트 절연막 120a : 액티브 ITO 패턴
122 : 소스 전극 124 : 드레인 전극
126 : 데이터 배선 128 : 보호막
132 : 화소 전극
본 발명은 액정표시장치(LCD)에 관한 것으로 특히, 액정표시장치용 어레이 기판을 제작함에 있어, 액티브층과 오믹 콘택층을 대신하여 얇게 증착한 ITO층을 형성하는 것을 특징으로 한다.
일반적으로, 액정표시장치의 구동원리는 액정의 광학적 이방성과 분극성질을 이용한다.
상기 액정은 가늘고 긴 형상을 가지며, 분자의 배열에 방향성을 가지고 있는 동시에, 인위적으로 액정에 전기장을 인가하면 상기 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상을 표현하게 된다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(상부기판)과 화소전극이 형성된 어레이기판(하부기판)과, 상부 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
이하, 도 1을 참조하여 전술한 액정표시장치의 구성을 설명한다.
도 1은 액정표시장치를 확대하여 개략적으로 도시한 사시도이다.
도시한 바와 같이, 액정패널(51)은 액정층(미도시)을 사이에 두고 서로 이격하여 구성된 제 1 기판(5)과 제 2 기판(10)으로 구성되며, 상기 제 2 기판(10)과 마주보는 제 1 기판(5)의 일면에는 블랙매트릭스(6)와 컬러필터(적, 녹, 청)(7a,7b,7c)와, 컬러필터 상에 투명한 공통전극(9)이 구성된다.
상기 제 1 기판(5)과 마주보는 제 2 기판(10)에는 다수의 화소영역(P)이 정의되며, 상기 화소영역(P)의 일 측을 지나 연장 형성된 게이트 배선(14)과, 게이트 배선(14)이 지나는 화소영역(P)의 일 측과 평행하지 않은 타 측을 지나 연장 형성된 데이터 배선(26)이 구성된다.
이러한 구성으로 인해, 상기 화소영역(P)은 상기 게이트배선(14)과 데이터배선(26)이 교차하여 정의되는 영역이 되며, 두 배선의 교차지점에는 박막트랜지스터(T)가 구성된다.
상기 화소영역(P)에는 상기 박막트랜지스터(T)와 접촉하는 투명한 화소전극(32)이 구성되고, 이는 인듐-틴-옥사이드(indium-tin-oxide : ITO)와 같이 빛의 투과율이 비교적 뛰어난 투명 도전성 금속으로 형성한다.
전술한 바와 같이 구성된 액정표시장치용 어레이기판은, 대략 5~6 마스크 공정을 거쳐 제작되며 특히, 5 마스크 공정을 간략히 소개하면 아래와 같다.
제 1 마스크 공정으로, 게이트 전극과 게이트 배선(및 게이트 패드)을 형성하고, 제 2 마스크 공정으로, 게이트 전극 상부의 액티브층 및 오믹 콘택층 형성하고, 제 3 마스크 공정으로, 데이터 배선( 및 데이터 패드)과 소스 전극과 드레인 전극을 형성하고, 제 4 마스크 공정으로, 기판의 전면에 보호막을 형성하고, 상기 드레인 전극을 노출하는 콘택홀을 형성하고, 제 5 마스크 공정으로, 상기 콘택홀을 통해 접촉하는 화소 전극을 형성한다.
전술한 바와 같은 5마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.
그러나, 이와 같이 다수의 공정을 통해 어레이 기판이 제작되기 때문에, 공정이 많을수록 불량이 발생할 확률이 커지게 되어 생산수율이 저하되는 문제가 있고, 공정시간 증가와 공정비용 상승으로 제품의 경쟁력이 약화되는 문제가 있다.
이러한 문제를 해결하기 위한 방법으로 4 마스크 공정이 제안되었다.
도 2는 종래의 4 마스크 공정으로 제작한 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.
도시한 바와 같이, 어레이 기판은 절연 기판(60) 상에 일 방향으로 연장된 게이트 배선(62)과, 이와는 교차하여 화소 영역(P)을 정의하는 데이터 배선(98)을 포함한다.
상기 게이트 배선(62)과 데이터 배선(98)의 교차지점에는 상기 게이트 배선(62)과 접촉하는 게이트 전극(64)과, 게이트 전극(64)의 상부에 위치한 제 1 반도체층(90a)과, 제 1 반도체층(90a)의 상부에 이격되어 위치하고 상기 데이터 배선(82)과 연결된 소스 전극(94)과, 이와는 이격된 드레인 전극(96)을 포함하는 박막트랜지스터(T)가 구성된다.
상기 화소 영역(P)에는 상기 드레인 전극(96)과 접촉하는 투명한 화소 전극(PXL)이 구성된다.
상기 데이터 배선(98)의 하부에는 상기 제 1 반도체층(90a)에서 연장된 제 2 반도체층(90b)이 구성된다.
이때, 박막트랜지스터의 제 1 반도체층(90a)은 액티브층(92a)과 오믹 콘택층(미도시)으로 구성되며, 상기 오믹 콘택층(미도시)은 상기 소스 및 드레인 전극(94,96)과 상기 액티브층(92a)의 사이에만 위치하게 된다.
이러한 구성은, 상기 소스 및 드레인 전극(94,96)을 이격한 후, 상기 소스 및 드레인 전극의 이격된 사이로 노출된 부분의 오믹 콘택층(미도시)을 제거함으로써 실현할 수 있다.
또한, 상기 오믹 콘택층을 형성하기 위해서 별도의 도핑 공정을 진행하거나, 별도의 불순물 비정질 실리콘을 증착하는 공정을 진행한다.
또한, 상기 오믹 코택층은 이와 맞닿는 전극 재질로 구리(Cu) 또는 알루미늄(Al)과 같은 금속을 단독으로 사용할 수 없기 때문에, 사용할 수 있는 전극물질에 제한이 있다.
이하, 공정도면을 참조하여 종래에 따른 4 마스크 공정으로 어레이기판을 제작하는 방법을 설명한다.
도 3a 내지 도 3g는 도 2의 Ⅱ-Ⅱ를 따라 절단하여, 종래의 4마스크 공정순서에 따라 도시한 공정 단면도이다.
도 3a는 제 1 마스크 공정을 나타낸 도면이다.
도 3a에 도시한 바와 같이, 기판(60)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 데이터 영역(D)을 정의한다.
상기 다수의 영역(S,P,D)이 정의된 기판(60)상에 상기 화소 영역(P)의 일 측에 위치하여 일 방향으로 연장된 게이트 배선(도 2의 62)과, 상기 게이트 배선(도 2의 62)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(64)을 형성한다.
이때, 상기 게이트 배선(도 1의 62)과 게이트 전극(64)은 알루미늄(Al), 알루미늄 합금(AlNd), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo)), 구리(Cu)등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 도 3b 내지 도 3e는 제 2 마스크 공정을 나타낸 도면이다.
도 3b에 도시한 바와 같이, 상기 게이트 전극(64)과 게이트 배선(도 2의 62)이 형성된 기판(60)의 전면에 게이트 절연막(68)과, 순수 비정질 실리콘층(a-Si:H, 70)과 불순물이 포함된 비정질 실리콘층(n+ 또는 p+ a-Si:H, 72)과 도전성 금속층(74)을 형성한다.
상기 불순물 비정질 실리콘층(74)은 별도의 불순물 비정질 실리콘을 증착하 는 방법 외에도, 상기 순수 비정질 실리콘층(70)의 표면에 불순물(n+ 또는 p+)을 도핑하여 형성할 수 도 있다.
이때, 상기 도전성 금속층이 구리(Cu) 또는 알루미늄(Al)일 경우에는 하부의 불순물 비정질 실리콘층과의 반응성을 고려하여 하부에 크롬(Cr)이나 몰리브덴(Mo)과 같은 버퍼층(미도시)을 더욱 형성하여야 한다.
왜냐하면, 구리와 알루미늄층은 저항이 낮아 전극으로서는 바람직하나, 하부의 불순물 비정질 실리콘층과 반응하여 박막트랜지스터의 특성을 저하시킬 수 있는 문제가 있기 때문이다.
이때, 상기 도핑 공정의 경우에는, 도핑 레벨(doping level)을 맞추는 작업이 까다로운 단점이 있다.
상기 게이트 절연막(68)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성하고, 상기 금속층(74)은 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 상기 도전성 금속층(74)이 형성된 기판(60)의 전면에 포토레지스트(photo resist)를 도포하여 감광층(76)을 형성한다.
다음으로, 상기 감광층(76)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 반투과부(B3)는 마스크(M)에 슬릿(slit)형상 또는 반투명막을 형성하여, 빛의 강도를 낮추거나 빛의 투과량을 낮추어 상기 감광층을 일부만 노광할 수 있도록 하는 기능을 한다.
또한, 상기 차단부(B2)는 빛을 완전히 차단하는 기능을 하고, 상기 투과부(B1)는 빛을 투과시켜 빛에 의해 감광층(76)이 완전한 화학적 변화 즉, 완전 노광되도록 하는 기능을 한다.
한편, 상기 스위칭 영역(S)에는 반투과부(B3)와, 반투과부(B3)의 양측에 차단부(B2)가 위치하도록 하고, 상기 데이터 영역(D)에는 차단부(B2)가 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여, 하부의 감광층(76)을 노광하고 현상하는 공정을 진행한다.
도 3c에 도시한 바와 같이, 상기 스위칭 영역(S)과 데이터 영역(D)의 상부에 패턴된 제 1 및 제 2 감광패턴(78a,78b)을 형성한다.
다음으로, 상기 제 1 및 제 2 감광패턴(78a,78b)의 주변으로 노출된 상기 금속층(74)과 그 하부의 불순물 비정질 실리콘층(72)과, 순수 비정질 실리콘층(70)을 제거하는 공정을 진행한다.
이때, 상기 금속층(74)의 종류에 따라 금속층과 그 하부층(72,70)이 동시에 제거될 수도 있고, 상기 금속층을 먼저 식각한 후 건식식각 공정을 통해 하부의 순수 비정질 실리콘층(70)과 불순물이 포함된 비정질 실리콘층(72)을 제거하는 공정을 진행할 수도 있다.
도 3d에 도시한 바와 같이, 전술한 제거공정을 완료하게 되면, 상기 제 1 및 제 2 감광패턴(78a,78b)의 하부에 제 1 금속층(80)과, 제 1 금속층(80)에서 화소영역(P)의 일 측을 따라 연장된 제 2 금속패턴(82)이 형성된다.
이때, 제 1 및 제 2 금속패턴(80,82)의 하부에 순수 비정질 실리콘층(70)과 불순물이 포함된 비정질 실리콘층(72)이 존재하며, 편의상 상기 제 1 금속패턴(80)의 하부에 구성된 것은 제 1 반도체 패턴(90a), 상기 제 2 금속패턴(82)의 하부에 구성된 것은 제 2 반도체 패턴(90b)이라 칭한다.
다음으로, 상기 제 1 감광 패턴(78a)중, 상기 게이트 전극(64)의 중심에 대응하여 높이가 낮은 부분을 제거하여 하부의 금속패턴(80)을 노출하기 위한 애싱 공정(ashing process)을 진행한다.
결과적으로 도시한 바와 같이, 상기 게이트 전극(64)의 중심에 대응하는 제 1 금속패턴(80)의 일부가 노출되며 이때, 상기 제 및 제 2 감광패턴(78a,78b)의 주변으로 제 1 및 제 2 금속패턴(80,82)의 일부가 동시에 노출된다.
상기 애싱 공정을 진행한 후, 상기 제 1 금속패턴(80)의 노출된 부분과 그 하부의 불순물 비정질 실리콘층(72)을 제거하는 공정을 진행한다.
도 3e에 도시한 바와 같이, 상기 제거공정을 완료하면, 상기 게이트 전극(64)의 상부에 위치한 제 1 반도체 패턴(90a)중 하부층(순수 비정질 실리콘층)은 액티브층(92a)으로서 기능하게 되고, 상기 액티브층(92a)의 상부에서 일부가 제거되어 이격된 상부층은 오믹 콘택층(92b)의 기능을 하게 된다.
이때, 상기 액티브층(92a) 상부의 오믹 콘택층(92b)을 제거하면서, 하부의 액티브층(92a)을 과식각하여 액티브층의 표면(액티브채널,active channel)에 불순물이 남아 있지 않도록 한다.
한편, 상기 오믹 콘택층(92b)의 상부에 위치하여 나누어진 금속패턴은 각각 소스 전극(94)와 드레인 전극(96)이라 칭한다.
이때, 상기 소스 전극(94)과 접촉하는 제 2 금속패턴(도 5c의 82)은 데이터 배선(98)이라 한다.
이때, 상기 소스 및 드레인 전극(94,96)과 상기 데이터 배선(98)의 주변으로 순수 비정질 실리콘층(92a,70) 또한 노출된다.
다음으로, 상기 잔류한 제 1 및 제 2 감광패턴(78a,78b)을 제거하는 공정을 진행함으로써, 제 2 마스크 공정을 완료할 수 있다.
도 3f는 제 3 마스크 공정을 나타낸 도면으로, 상기 소스 및 드레인 전극(94,96)과 데이터 배선(98)이 형성된 기판(60)의 전면에 질화 실리콘(SiNX) 또는 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하거나 경우에 따라서, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(PAS)을 형성한다.
연속하여, 상기 보호막(PAS)을 패턴하여 드레인 전극(96)의 일부를 노출하는 드레인 콘택홀(CH)을 형성한다.
도 3g는 제 4 마스크 공정을 나타낸 도면으로, 상기 보호막(PAS)이 형성된 기판(60)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(96)과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(PXL)을 형성한다.
전술한 공정을 통해 종래에 따른 4마스크 공정으로 액정표시장치용 어레이기판을 제작할 수 있다.
종래의 4 마스크 공정은 기존의 5 마스크 공정에 비해 획기적이라 할 만큼 생산비용을 낮추는 효과 및 공정시간을 단축하는 효과가 있었고, 공정이 단축됨으로써 그 만큼 불량발생 확률 또한 감소하는 결과를 얻고 있다.
그러나, 종래의 공정은 상기 소스 및 드레인 전극의 이격된 사이로 상기 액티브층을 노출하기 위해, 상부의 오믹 콘택층을 제거해야하는 건식식각 공정과 또한, 오믹 콘택층(92b)을 형성하기 위해 별도의 불순물 비정질 실리콘층을 증착하거나, 상기 순수 비정질 실리콘층에 불순물을 도핑하는 공정을 진행해야 하므로, 공정이 매우 까다로운 문제가 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 오믹 콘택층을 제거하는 공정 및 별도의 불순물 도핑공정을 진행하지 않아 공정을 단순화 하는 것을 목적으로 한다.
또한, 소스 및 드레인 전극 물질에 제한을 두지 않아도 되어 공정 비용 및 수율을 개선할 수 있도록 하는 것을 목적으로 한다.
전술한 목적을 달성하기 위한 본 발명에 따른 액정표시장치용 어레이기판은 기판과; 기판 상에 일 방향으로 구성된 게이트 배선과, 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과; 상기 게이트 배선과 데이터 배선의 교차지점에 구성되고, 게이트 전극과, 게이트 절연막과, 액티브 ITO 패턴과, 소스 전극과 드레인 전극을 포함하는 박막트랜지스터와; 상기 드레인 전극과 접촉하는 화소전극
을 포함한다.
상기 액티브 ITO 패턴은 CF4 또는 SF6 플라즈마화 하여 발생한 F- 이온을 이용한 표면처리를 통해, 자체 정공 레벨이 낮아진 상태인 것을 특징으로 한다.
상기 액티브 ITO 패턴의 두께는 50Å ~ 500Å인 것을 특징으로 한다.
본 발명의 특징에 따른 액정표시장치용 어레이기판 제조 방법은 기판을 준비하는 단계와; 상기 기판에 일 방향으로 연장된 복수의 게이트 배선과 이에 연결된 복수의 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 상부에 게이트 절연막을 사이에 두고 액티브 ITO 패턴과, 상기 액티브 ITO 패턴의 상부에 이격된 소스 전극과 드레인 전극과, 상기 소스 전극과 연결되고 상기 게이트 배선과 교차하여 화소 영역을 정의하는 데이터 배선을 형성하는 단계와; 상기 소스 및 드레인 전극과 액티브 ITO 패턴이 형성된 기판의 전면에 보호막을 형성한 후, 상기 드레인 전극의 일부를 노출하는 단계와; 상기 노출된 드레인 전극과 접촉하면서 상기 화소 영역에 구성된 화소 전극을 형성하는 단계를 포함한다.
상기 소스 및 드레인 전극과 액티브 ITO 패턴과 데이터 배선을 형성하는 단계는, 상기 게이트 전극과 게이트 배선이 형성된 기판의 전면에 게이트 절연막과, ITO층과 도전성 금속층을 적층하는 단계와; 상기 도전성 금속층의 감광층을 형성하고, 상기 감광층의 이격된 상부에 투과부와 차단부와 반투과부로 구성된 마스크를 위치시키는 단계와; 상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하고 현상하여, 상기 게이트 전극에 대응하는 상부에 단차진 제 1 감광패턴과, 상기 제 1 감광패턴에서 연장되어 상기 게이트 배선과 교차하는 방향으로 제 2 감광패턴을 형성하는 단계와; 상기 제 1 및 제 2 감광패턴의 주변으로 노출된 상기 도전성 금속층과 ITO층을 제거하여, 상기 제 1 감광패턴의 하부에 소스.드레인 금속층과, 상기 제 2 감광패턴의 하부에 데이터 배선과, 상기 소스 및 드레인 금속층과 상기 데이터 배선의 하부에 이와 동일한 형상의 액티브 ITO 패턴을 형성하는 단계와; 단차진 상기 제 1 감광패턴의 낮은 부분을 완전히 제거하여 하부의 소스.드레인 금속층을 노출하는 애싱공정 단계와; 상기 노출된 금속층을 제거하여, 하부의 ITO층을 노출하면서 이격된 소스 전극과 드레인 전극을 형성하는 단계와; 상기 노출된 액티브 ITO 패턴의 표면에 CF4 또는 SF6 을 플라즈마 처리하는 단계와; 상기 제 1 및 제 2 감광 패턴을 제거하는 단계를 포함한다.
상기 액티브 ITO 패턴의 두께는 50Å ~ 500Å인 것을 특징으로 한다.
상기 액티브 ITO 패턴의 플라즈마 처리 단계는, CF4 또는 SF6 를 플라즈마화 하여 발생한 F- 이온을 이용한 표면처리를 통해 자체 정공 레벨을 낮추는 단계인 것 을 특징으로 한다.
상기 CF4 또는 SF6를 이용한 플라즈마 표면처리 전 상기 액티브 ITO 패턴에 열처리를 진행하는 단계를 더욱 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.
-- 실시예 --
본 발명은 박막트랜지스터의 액티브층 및 오믹 콘택층의 기능을 대체할 수 있는 새로운 구성으로, 얇게 증착한 ITO층을 형성하는 것을 특징으로 한다.
도 4는 본 발명에 따른 액정표시장치용 어레이 기판의 일부를 확대한 평면도이다.
도시한 바와 같이, 절연 기판(100)상에 일 방향으로 연장된 게이트 배선(102)과, 게이트 배선(102)과 교차하여 화소 영역(P)을 정의하는 데이터 배선(126)을 구성한다.
상기 게이트 배선(102)과 데이터 배선(126)의 교차지점에 게이트 전극(104)과, 상기 게이트 전극(104)의 상부에 구성된 액티브 IT0 패턴(120a)과, 상기 액티브 ITO 패턴(120a)의 상부에 위치하고 서로 이격된 소스 전극(122)과 드레인 전극(124)을 포함하는 박막트랜지스터(T)를 구성한다.
상기 화소 영역(P)에는 상기 드레인 전극(124)과 접촉하는 투명한 화소 전극(132)을 구성 한다.
전술한 구성에서, 상기 박막트랜지스터(T)의 액티브층과 오믹 콘택층의 기능 을 동시에 수행하는 액티브 ITO 패턴(120)을 구성하는 것을 특징으로 한다.
이때, 상기 소스 전극(122)과 드레인 전극(124)의 이격된 사이로 노출된 액티브 ITO 패턴(120a)의 두께는 바람직하게는 50Å~500Å이며 특히, 이격된 사이로 노출된 액티브 ITO 패턴(120a)이 액티브 채널(active channel)로서 기능 하도록 아주 얇게 구성하거나, CF4 또는 SF6 플라즈마(plasma)처리를 진행하는 것을 특징으로 한다.
이에 대해 이하, 단면도를 참조하여 설명한다.
도 5는 도 4의 박막트랜지스터의 단면도를 확대한 단면도이다.
도시한 바와 같이, 본 발명에 따른 박막트랜지스터(T)는 게이트 전극(104)과, 게이트 절연막(106)과, 액티브 ITO 패턴(120a)과, 소스 전극(122)과 드레인 전극(124)을 순차 구성한 형태이다.
이때, 상기 액티브 ITO 패턴(120a)은 종래의 실리콘을 이용한 액티브층과 오믹 콘택층의 역할을 하는 것으로, 상기 소스 전극(122)과 드레인 전극(124)이 접촉하는 부분은 ITO가 가지는 도전특성으로 충분히 오믹 콘택층의 역할을 하게 된다.
그러나, 상기 소스 전극(122)과 드레인 전극(124)의 이격된 사이로 노출된 채널부(CH)는 기존의 반도체층의 역할을 하기에는 전도도(conductivity)가 높은 편이다.
따라서, 상기 ITO층을 반도체 특성을 가지도록 하기 위해서는 두께를 매우 얇게 함으로써 도전성을 낮추어 반도전성을 가지도록 하는 방법이 있다.
그러나, 실제 공정에서 상기 ITO 층이 반도체층으로서 역할을 할 수 있을 정도로 얇게 형성(define)하는 작업이 매우 어렵다.
따라서, 이를 대체할 수 있는 방법은, ITO전극에 별도의 표면처리를 진행하여 도전성을 낮추는 방법이 있다.
자세히 설명하면, 일반적인 ITO 전극은 P-type으로 동작하여 정공의 흐름이 모빌리티(mobility)의 척도가 된다.
따라서, 상기 노출된 액티브 ITO 패턴(120a)의 표면을 CF4 또는 SF6 플라즈마(plasma)처리하게 되면 활성화되어 F-이온이 존재하게 되고, 이는 상기 액티브 ITO 패턴(120a)의 정공과 결합하게 된다.
결국, 상기 액티브 ITO패턴(120a)의 정공레벨이 낮아지게 되어 반도체층과 같이 외부로부터 전계가 인가되어야만 활성화 되는 특성을 가지게 되는 것이다.
이와 같이, 액티브 ITO패턴(120a) 하나로 액티브층과 오믹 콘택층의 역할을 모두 할 수 있으므로, 종래와 같이 오믹 콘택층을 제거하는 식각공정을 생략할 수 있고 또한, 불순물을 도핑 하는 공정 또는 별도의 불순물 비정질 실리콘층을 증착하는 공정을 생략할 수 있다.
또한, 저항이 낮고 값이 싼 구리(Cu) 또는 알루미늄(Al)을 단독으로 사용할 수 있기 때문에, 위의 금속을 사용할 경우 필요했던 버퍼금속층의 형성공정을 생략할 수 있어, 공정수율이 개선되고 공정 비용을 낮출 수 있다.
또한, 상기 ITO층은 이에 접촉하는 금속층과의 접촉특성이 기존의 액티브층 및 오믹 콘택층에 비해 우수한 장점이 있다.
이하, 공정 도면을 참조하여 본 발명에 따른 어레이 기판의 제조공정을 설명한다.
이하, 도 6a 내지 도 6g를 참조하여 본 발명에 따른 액정표시장치용 어레이 기판의 제조공정을 설명한다.
도 6a는 제 1 마스크 공정을 나타낸 도면이다.
도 6a에 도시한 바와 같이, 기판(100)상에 스위칭 영역(S)을 포함하는 화소 영역(P)과 데이터 영역(D)을 정의한다.
상기 다수의 영역(S,P,D)이 정의된 기판(100)상에 상기 화소 영역(P)의 일 측에 위치하여 일 방향으로 연장된 게이트 배선(도 4의 102)과, 상기 게이트 배선(도 4의 102)과 연결되고 상기 스위칭 영역(S)에 위치하는 게이트 전극(104)을 형성한다.
이때, 상기 게이트 배선(도 4의 102)과 게이트 전극(104)은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo)등의 단일 금속이나 알루미늄(Al)/크롬(Cr)(또는 몰리브덴(Mo))등을 포함하는 도전성 금속 그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 도 6b 내지 도 6e는 제 2 마스크 공정을 나타낸 도면이다.
도 6b에 도시한 바와 같이, 상기 게이트 전극(104)과 게이트 배선(도 4의 102)이 형성된 기판(100)의 전면에 게이트 절연막(106)과 ITO층(108)과 도전성 금속층(110)을 적층하여 형성한다.
상기 게이트 절연막(106)은 질화 실리콘(SiNx)과 산화 실리콘(SiO2)등이 포함된 무기절연물질 또는 경우에 따라서는 벤조사이클로부텐(BCB)과 아크릴(Acryl)계 수지(resin)등이 포함된 유기절연물질 중 하나를 증착하여 형성하고, 상기 도전성 금속층(110)은 앞서 언급한 도전성 금속그룹 중 선택된 하나 또는 그 이상의 물질을 증착하여 형성한다.
다음으로, 상기 도전성 금속층(110)이 형성된 기판(100)의 전면에 포토레지스트(photo resist)를 도포하여 감광층(112)을 형성한다.
다음으로, 상기 감광층(112)의 이격된 상부에 투과부(B1)와 차단부(B2)와 반투과부(B3)로 구성된 마스크(M)를 위치시킨다.
이때, 상기 스위칭 영역(S)에는 반투과부(B3)와, 반투과부(B3)의 양측에 차단부(B2)가 위치하도록 하고, 상기 데이터 영역(D)에는 차단부(B2)가 위치하도록 한다.
다음으로, 상기 마스크(M)의 상부로 빛을 조사하여, 하부의 감광층(112)을 노광하고 현상하는 공정을 진행한다.
도 6c에 도시한 바와 같이, 상기 스위칭 영역(S)과 데이터 영역(D)의 상부에 패턴된 제 1 및 제 2 감광패턴(114a,114b)을 형성한다.
다음으로, 상기 제 1 및 제 2 감광패턴(114a,114b)의 주변으로 노출된 상기 도전성 금속층(110)과 그 하부 ITO층(108)을 제거하는 공정을 진행한다.
도 6d에 도시한 바와 같이, 전술한 제거공정을 완료하게 되면, 상기 제 1 내 및 제 2 감광패턴(114a,114b)의 하부에 제 1 금속패턴(116)과, 제 1 금속층(80)에서 화소영역(P)의 일 측을 따라 연장된 제 2 금속패턴(118)이 형성된다.
이때, 제 1 및 제 2 금속패턴(116,118)의 하부에 ITO 패턴(120a,120b)이 형성된다.
이때, 편의상 제 1 금속패턴(116a) 하부의 ITO 패턴을 액티브 ITO패턴(120a)이라 칭한다.
다음으로, 상기 제 1 감광 패턴(114a)중, 상기 게이트 전극(104)의 중심에 대응하여 높이가 낮은 부분(G)을 제거하여 하부의 제 1 금속패턴(116)을 노출하기 위한 애싱 공정(ashing process)을 진행한다.
도 6e에 도시한 바와 같이, 상기 게이트 전극(104)의 중심에 대응하는 제 1 금속패턴(116)의 일부가 노출되며 이때, 상기 제 1 및 제 2 감광패턴(114a,114b)의 주변으로 제 1 및 제 2 금속패턴(116,118)의 일부가 동시에 노출된다.
상기 애싱 공정을 진행한 후, 상기 제 1 금속패턴(116)의 노출된 부분을 식각하는 공정을 진행한다.
도 6f에 도시한 바와 같이, 상기 액티브 ITO 패턴(120a)의 상부에는 이격된 소스 전극(122)과 드레인 전극(124)이 형성된다.
이때, 상기 제 2 금속패턴(도 6e의 118)은 상기 소스 전극과 연결되며 데이터 배선(126)이라 칭한다.
다음으로, 상기 소스 및 드레인 전극(122,124)의 이격된 사이로 노출된 하부의 액티브 ITO 패턴(120a)을 열처리 하여 결정화 하는 공정을 진행한다.
이때, 상기 식각된 액티브 ITO 패턴의 두께는 바람직하게는 50Å~500Å이다.
이때, 상기 액티브 ITO패턴(120a)이 두껍게 형성되었을 경우에는, 상기 열처리 이전에 이를 식각하는 공정을 추가하여 전술한 두께를 얻을 수 있도록 할 수 있다.
다음으로, 상기 열처리된 액티브 ITO 패턴(120a)의 표면을 CF4 플라즈마 처리하는 공정을 진행한다.
앞서 언급한 바와 같이, CF4 또는 SF6를 플라즈마화 하면 F - 이온이 존재하게 되며, 상기 F - 이온은 상기 액티브 ITO 패턴(120a)의 표면과 반응하여, 액티브 ITO 패턴(120a)의 정공 레벨(hole level)을 낮추는 역할을 한다.
따라서, 액티브 ITO 패턴(116)은 도전성에서 반도전성의 특성을 띄게 된다.
이때, 상기 애티브 ITO 패턴(116)의 두께와 비례하여, 상기 CF4 플라즈마 처리 시간을 조정한다.
다음으로, 상기 잔류한 제 1 및 제 2 감광패턴(114a,114b)을 제거하는 공정을 진행함으로써, 제 2 마스크 공정을 완료할 수 있다.
도 6g는 제 3 마스크 공정을 나타낸 도면으로, 상기 소스 및 드레인 전극(122,124)과 데이터 배선(126)이 형성된 기판(100)의 전면에 질화 실리콘(SiNX) 또는 산화 실리콘(SiO2)을 포함하는 무기절연물질 그룹 중 선택된 하나를 증착하거나 경우에 따라서, 벤조사이클로부텐(BCB)과 아크릴(acryl)계 수지(resin)를 포함 하는 유기절연물질 그룹 중 선택된 하나를 도포하여 보호막(128)을 형성한다.
연속하여, 상기 보호막(128)을 패턴하여 드레인 전극(124)의 일부를 노출하는 드레인 콘택홀(130)을 형성한다.
도 6h는 제 4 마스크 공정을 나타낸 도면으로, 상기 보호막(128)이 형성된 기판(100)의 전면에 인듐-틴-옥사이드(ITO)와 인듐-징크-옥사이드(IZO)를 포함하는 투명한 도전성 금속그룹 중 선택된 하나를 증착하고 패턴하여, 상기 드레인 전극(124)과 접촉하면서 상기 화소 영역(P)에 위치하는 화소 전극(132)을 형성한다.
이상의 공정을 통해 본 발명에 따른 액정표시장치용 어레이기판을 제작할 수 있다.
따라서, 본 발명은 박막트랜지스터의 액티브층 및 오믹 콘택층을 대체하여 얇게 증착한 액티브 ITO패턴을 사용함으로써, 소스및 드레인 전극을 형성한 다음공정으로 오믹 콘택층을 제거하는 식각공정을 생략할 수 있고, 별도의 도핑공정이 필요치 않아 공정을 단순화 할 수 있는 효과가 있다.
저항이 낮고 값이 싼 구리(Cu) 또는 알루미늄(Al)을 단독으로 사용할 수 있기 때문에, 위의 금속을 사용할 경우 필요했던 버퍼금속층의 형성공정을 생략할 수 있어, 공정수율이 개선되고 공정 비용을 낮출 수 있는 효과가 있다.

Claims (8)

  1. 기판과;
    기판 상에 일 방향으로 구성된 게이트 배선과, 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과;
    상기 게이트 배선과 데이터 배선의 교차지점에 구성되고, 게이트 전극과, 게이트 절연막과, 액티브 ITO 패턴과, 소스 전극과 드레인 전극을 포함하는 박막트랜지스터와;
    상기 드레인 전극과 접촉하는 화소전극
    을 포함하는 액정표시장치용 어레이기판.
  2. 제 1 항에 있어서,
    상기 액티브 ITO 패턴은 CF4 또는 SF6 플라즈마화 하여 발생한 F- 이온을 이용한 표면처리를 통해, 자체 정공 레벨이 낮아진 상태인 것을 특징으로 하는 액정표시장치용 어레이기판.
  3. 제 1 항에 있어서,
    상기 액티브 ITO 패턴의 두께는 50Å ~ 500Å인 것을 특징으로 하는 액정표시장치.
  4. 기판을 준비하는 단계와;
    상기 기판에 일 방향으로 연장된 복수의 게이트 배선과 이에 연결된 복수의 게이트 전극을 형성하는 단계와;
    상기 게이트 전극의 상부에 게이트 절연막을 사이에 두고 액티브 ITO 패턴과, 상기 액티브 ITO 패턴의 상부에 이격된 소스 전극과 드레인 전극과, 상기 소스 전극과 연결되고 상기 게이트 배선과 교차하여 화소 영역을 정의하는 데이터 배선을 형성하는 단계와;
    상기 소스 및 드레인 전극과 액티브 ITO 패턴이 형성된 기판의 전면에 보호막을 형성한 후, 상기 드레인 전극의 일부를 노출하는 단계와;
    상기 노출된 드레인 전극과 접촉하면서 상기 화소 영역에 구성된 화소 전극을 형성하는 단계
    를 포함하는 액정표시장치용 어레이 기판 제조방법.
  5. 제 4 항에 있어서,
    상기 소스 및 드레인 전극과 액티브 ITO 패턴과 데이터 배선을 형성하는 단 계는,
    상기 게이트 전극과 게이트 배선이 형성된 기판의 전면에 게이트 절연막과, ITO층과 도전성 금속층을 적층하는 단계와;
    상기 도전성 금속층의 감광층을 형성하고, 상기 감광층의 이격된 상부에 투과부와 차단부와 반투과부로 구성된 마스크를 위치시키는 단계와;
    상기 마스크의 상부로 빛을 조사하여 하부의 감광층을 노광하고 현상하여, 상기 게이트 전극에 대응하는 상부에 단차진 제 1 감광패턴과, 상기 제 1 감광패턴에서 연장되어 상기 게이트 배선과 교차하는 방향으로 제 2 감광패턴을 형성하는 단계와;
    상기 제 1 및 제 2 감광패턴의 주변으로 노출된 상기 도전성 금속층과 ITO층을 제거하여, 상기 제 1 감광패턴의 하부에 소스.드레인 금속층과, 상기 제 2 감광패턴의 하부에 데이터 배선과, 상기 소스 및 드레인 금속층과 상기 데이터 배선의 하부에 이와 동일한 형상의 액티브 ITO 패턴을 형성하는 단계와;
    단차진 상기 제 1 감광패턴의 낮은 부분을 완전히 제거하여 하부의 소스.드레인 금속층을 노출하는 애싱공정 단계와;
    상기 노출된 금속층을 제거하여, 하부의 ITO층을 노출하면서 이격된 소스 전극과 드레인 전극을 형성하는 단계와;
    상기 노출된 액티브 ITO 패턴의 표면에 CF4 또는 SF6 을 플라즈마 처리하는 단계와;
    상기 제 1 및 제 2 감광 패턴을 제거하는 단계를 포함하는 액정표시장치용 어레이기판 제조방법.
  6. 제 4 항 또는 제 5 항 중 선택된 하나의 항에 있어서,
    상기 액티브 ITO 패턴의 두께는 50Å ~ 500Å인 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  7. 제 5 항에 있어서,
    상기 액티브 ITO 패턴의 플라즈마 처리 단계는, CF4 또는 SF6 를 플라즈마화 하여 발생한 F- 이온을 이용한 표면처리를 통해 자체 정공 레벨을 낮추는 단계인 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  8. 제 5 항에 있어서,
    상기 CF4 또는 SF6를 이용한 플라즈마 표면처리 전 상기 액티브 ITO 패턴에 열처리를 진행하는 단계를 더욱 포함하는 액정표시장치용 어레이기판 제조방법.
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