KR20160005295A - 박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법 - Google Patents

박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법 Download PDF

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Abstract

박막 트랜지스터 기판은, 기판 상에 배치되는 게이트 전극, 게이트 전극 상에 배치되는 게이트 절연층, 게이트 절연층 상에 배치되는 액티브 패턴, 액티브 패턴의 제1 단부에 중첩하는 소스 전극 및 액티브 패턴의 제2 단부에 중첩하는 드레인 전극을 포함한다. 액티브 패턴, 소스 전극 및 드레인 전극 중 어느 하나의 일면 상에는 부분적으로 불화탄소 성분이 잔류한다.

Description

박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법{THIN FILM SUBSTRATE, LIQUID CRYSTAL DISPLAY PANEL HAVING THE SAME AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법에 관한 것으로, 보다 상세하게는 제품의 신뢰성을 향상시킬 수 있는 박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법에 관한 것이다.
일반적으로, 액정표시장치에서는, 어레이 기판 및 대향 기판 사이에 배치되는 액정의 배향에 따라 상기 기판들을 투과하는 광량이 조절됨으로써, 원하는 영상이 표시된다. 이를 위해 상기 액정표시장치는 표시 패널에 광을 제공하기 위한 광원을 필요로 한다. 상기 광원은 상기 액정표시장치의 백라이트 유닛에 포함된다. 상기 광원으로부터 출사된 광은 상기 어레이 기판, 대향 기판 및 액정층을 포함하는 액정 표시 패널에 제공된다.
상기 어레이 기판은 복수의 화소들, 상기 화소들에 전기적으로 연결되는 스위칭 소자들, 상기 스위칭 소자들에 전기적으로 연결되는 게이트 라인들 및 데이터 라인들을 포함할 수 있다. 상기 스위칭 소자들은 예를 들어, 박막 트랜지스터들일 수 있다.
각각의 박막 트랜지스터는 예를 들어, 바텀-게이트 구조를 가질 수 있다. 상기 바텀-게이트 구조의 박막 트랜지스터는 포토레지스트 패턴을 이용하여 금속층을 패터닝함으로써 형성될 수 있다.
예를 들어, 4번의 마스크 공정을 포함한 4마스크 제조공정에서는 상기 포토레지스트 패턴이 부분적으로 애싱(ashing)됨으로써 상기 박막 트랜지스터의 소스 전극 및 드레인 전극이 형성될 수 있다.
그러나, 상기 포토레지스트 패턴이 애싱되는 경우, 상기 포토레지스트 패턴의 단부가 과도하게 제거됨에 따라 언더컷(under-cut)이 발생할 수 있고, 상기 언더컷에 의해 상기 박막 트랜지스터의 패터닝이 영향을 받을 수 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 박막 트랜지스터의 신뢰성을 향상시킬 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 박막 트랜지스터 기판을 포함한 액정 표시 패널을 제공하는 것이다.
나아가, 본 발명의 다른 목적은 상기 박막 트랜지스터 기판의 제조방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판은, 기판 상에 배치되는 게이트 전극; 상기 게이트 전극 상에 배치되는 게이트 절연층; 상기 게이트 절연층 상에 배치되는 액티브 패턴; 상기 액티브 패턴의 제1 단부에 중첩하는 소스 전극; 및 상기 액티브 패턴의 제2 단부에 중첩하는 드레인 전극을 포함한다. 상기 액티브 패턴, 소스 전극 및 드레인 전극 중 어느 하나의 일면 상에는 부분적으로 불화탄소 성분이 잔류한다.
본 발명의 일 실시예에 있어서, 상기 불화탄소 성분은 상기 액티브 패턴의 상면의 일부에 잔류할 수 있다.
본 발명의 일 실시예에 있어서, 상기 불화탄소 성분은 상기 액티브 패턴의 측면의 일부에 잔류할 수 있다.
본 발명의 일 실시예에 있어서, 상기 불화탄소 성분은 상기 소스 전극 및 드레인 전극 중 어느 하나의 일 측면에 부분적으로 잔류할 수 있다.
본 발명의 일 실시예에 있어서, 상기 불화탄소 성분은 CnF2n-k(n은 자연수, k는 2n보다 작은 자연수)를 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 액정 표시 패널은, 어레이 기판, 상기 어레이 기판에 마주하는 대향 기판 및 상기 기판들 사이의 액정층을 포함한다. 상기 어레이 기판은, 제1 방향으로 연장되는 게이트 라인; 상기 게이트 라인에 교차하는 데이터 라인; 및 상기 게이트 라인 및 데이터 라인에 전기적으로 연결되는 스위칭 소자를 포함한다. 상기 스위칭 소자에는 부분적으로 불화탄소 성분이 잔류한다.
본 발명의 일 실시예에 있어서, 상기 스위칭 소자는, 상기 게이트 라인에 전기적으로 연결되는 게이트 전극; 상기 게이트 전극에 중첩하는 액티브 패턴; 상기 액티브 패턴의 제1 단부에 중첩하는 소스 전극; 및 상기 액티브 패턴의 제2 단부에 중첩하는 드레인 전극을 포함할 수 있다. 상기 불화탄소 성분은 상기 액티브 패턴, 소스 전극 및 드레인 전극 중 어느 하나의 일면 상에 부분적으로 잔류할 수 있다.
본 발명의 일 실시예에 있어서, 상기 불화탄소 성분은 상기 액티브 패턴의 상면의 일부에 잔류할 수 있다.
본 발명의 일 실시예에 있어서, 상기 불화탄소 성분은 상기 액티브 패턴의 측면의 일부에 잔류할 수 있다.
본 발명의 일 실시예에 있어서, 상기 상기 불화탄소 성분은 상기 소스 전극 및 드레인 전극 중 어느 하나의 일 측면에 부분적으로 잔류할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조방법은, 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극 상에 게이트 절연층을 형성한다. 상기 게이트 절연층 상에 액티브 층 및 데이터 금속층을 순차적으로 형성한다. 상기 데이터 금속층 상에 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속층을 패터닝하여 데이터 금속 패턴을 형성한다. 상기 데이터 금속 패턴이 형성된 기판을 불화탄소 플라즈마로 전처리한다. 상기 제1 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 액티브 층을 패터닝하여 액티브 패턴을 형성한다.
본 발명의 일 실시예에 있어서, 상기 불화탄소 플라즈마는 CnF2n-k(n은 자연수, k는 2n보다 작은 자연수)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 더 형성할 수 있다. 상기 제2 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속 패턴을 패터닝하여 소스 전극 및 드레인 전극을 더 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 불화탄소 플라즈마에 포함된 불화탄소 성분은 상기 액티브 패턴의 일면 상에 부분적으로 잔류할 수 있다.
본 발명의 일 실시예에 있어서, 상기 불화탄소 플라즈마에 포함된 불화탄소 성분은 상기 소스 전극 및 드레인 전극 중 어느 하나의 일 측면에 부분적으로 잔류할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터 기판의 제조방법은, 기판 상에 게이트 전극을 형성한다. 상기 게이트 전극 상에 게이트 절연층을 형성한다. 상기 게이트 절연층 상에 액티브 층 및 데이터 금속층을 순차적으로 형성한다. 상기 데이터 금속층 상에 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속층을 패터닝하여 데이터 금속 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 액티브 층을 패터닝하여 액티브 패턴을 형성한다. 상기 액티브 패턴이 형성된 기판을 불화탄소 플라즈마로 전처리한다.
본 발명의 일 실시예에 있어서, 상기 불화탄소 플라즈마는 CnF2n-k(n은 자연수, k는 2n보다 작은 자연수)를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 더 형성할 수 있다. 상기 제2 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속 패턴을 패터닝하여 소스 전극 및 드레인 전극을 더 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 불화탄소 플라즈마에 포함된 불화탄소 성분은 상기 액티브 패턴, 소스 전극 및 드레인 전극 중 어느 하나의 일면 상에 부분적으로 잔류할 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법에 따르면, 포토레지스트 패턴의 에치백(etch back) 처리 이전에 액티브 패턴 또는 액티브 층을 불화탄소(CF) 플라즈마로 사전처리함으로써, 상기 에치백 처리에서 발생할 수 있는 상기 포토레지스트 패턴의 언더컷 현상을 감소시킬 수 있고, 그에 따라 후속 공정에서 형성되는 소스 전극 및 드레인 전극의 패터닝 특징을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 패널의 사시도이다.
도 2는 도 1의 액정 표시 패널을 부분적으로 확대 도시한 평면도이다.
도 3은 도 2의 I-I 라인을 따라 절단한 단면도이다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 패널의 사시도이다. 도 2는 도 1의 액정 표시 패널을 부분적으로 확대 도시한 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 액정 표시 패널(100)은 제1 기판(110), 제2 기판(150) 및 액정층(170)을 포함한다. 상기 액정 표시 패널(100)은 구동부(300)에 전기적으로 연결될 수 있다. 상기 구동부(300)는 게이트 구동부(330) 및 데이터 구동부(310)를 포함할 수 있다.
상기 제1 기판(110)은 복수의 게이트 라인들(GL)과 복수의 데이터 라인들(DL), 복수의 스위칭 소자들(TFT) 및 복수의 화소 전극들(PE)을 포함한다. 상기 게이트 라인(GL)은 제1 방향(D1)으로 연장되고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열될 수 있다. 상기 데이터 라인(DL)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열될 수 있다. 상기 스위칭 소자(TFT)는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)과 연결될 수 있다. 상기 화소 전극(PE)은 상기 스위칭 소자(TFT)와 연결될 수 있다.
상기 스위칭 소자(TFT)는 게이트 전극(GE), 소스 전극(SE), 액티브 패턴(113) 및 드레인 전극(DE)을 포함할 수 있다.
상기 제2 기판(150)은 상기 제1 기판(110)에 대향할 수 있다. 상기 액정층(170)은 상기 제1 기판(110) 및 제2 기판(150) 사이에 배치될 수 있다. 상기 제2 기판(150)은 컬러 필터를 포함할 수 있다. 또는, 상기 컬러 필터는 상기 제1 기판(110) 상에 배치될 수 있다. 또한, 상기 제2 기판(150)은 상기 제1 기판(110) 상에 배치된 상기 화소 전극(PE)과 수직 전계를 형성하기 위해 화소 공통 전극을 포함할 수 있다. 또는, 상기 화소 공통 전극은 상기 화소 전극(PE)과 수평 전계를 형성하기 위해 상기 제1 기판(110) 상에 배치될 수 있다. 상기 화소 전극(PE) 또는 상기 화소 공통 전극에는 슬릿 패턴이 정의될 수 있다.
도 3은 도 2의 I-I 라인을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 상기 제1 기판(110)은 베이스 기판(101), 게이트 전극(GE), 게이트 라인(GL), 게이트 절연층(103), 액티브 패턴(103), 소스 전극(SE), 드레인 전극(DE), 데이터 라인(DL), 절연층(105), 화소 전극(PE)을 포함할 수 있다.
상기 베이스 기판(101)은 투명한 절연 물질을 포함한다. 예를 들어, 상기 베이스 기판(101)은 유리(glass), 석영(quartz), 플라스틱(plastic) 등을 포함할 수 있다. 예를 들어, 상기 플라스틱은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지, 또는 폴리카보네이트(polycarbonate) 수지 등을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 베이스 기판(101) 상에 배치된다. 상기 게이트 전극(GE)은 상기 게이트 라인(GL)에 전기적으로 연결될 수 있다. 상기 게이트 전극(GE)은 상기 게이트 구동부(330)로부터 게이트 신호를 인가받을 수 있다. 상기 게이트 전극(GE)은 예를 들어, 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag), 구리 산화물(CuOx) 등을 포함할 수 있다. 상기 게이트 전극(GE)은 예를 들어, 갈륨 도핑된 아연 산화물(gallium doped zinc oxide; GZO), 인듐 도핑된 아연 산화물(indium doped zinc oxide; IZO), 구리-망간 합금(CuMn) 등을 포함할 수 있다.
상기 게이트 절연층(103)은 상기 게이트 전극(GE)이 형성된 베이스 기판(101) 상에 배치된다. 상기 게이트 절연층(103)은 투명한 절연 물질, 예컨대, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등을 포함할 수 있다.
상기 액티브 패턴(113)은 상기 게이트 절연층(103) 상에 배치될 수 있다. 상기 액티브 패턴(113)의 적어도 일부는 상기 게이트 전극(GE)에 중첩할 수 있다. 상기 액티브 패턴(113)은 예를 들어, 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn), 하프늄(hafnium; Hf) 등을 포함할 수 있다. 예를 들어, 상기 액티브 패턴(113)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO), 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO) 등을 포함하는 산화물 반도체 패턴일 수 있다.
상기 액티브 패턴(113)의 어느 일면 상에는 부분적으로 불화탄소 성분이 잔류할 수 있다. 예를 들어, 상기 액티브 패턴(113)의 상면의 일부 또는 측면의 일부에는 상기 불화탄소 성분이 잔류할 수 있다. 상기 불화탄소 성분은, CF계 가스 성분을 포함할 수 있다. 예를 들어, 상기 불화탄소 성분은, CnF2n-k(n은 자연수, k는 2n보다 작은 자연수)를 포함할 수 있다. 예를 들어, 상기 불화탄소 성분은, C4F8, C4F6, CHF3 등을 포함할 수 있다. 상기 액티브 패턴(113)의 일면 상에 잔류하는 상기 불화탄소 성분은, 후술할 도 4d 및 도 5f를 참조하여 보다 상세히 설명하도록 한다.
상기 소스 전극(SE)은 상기 액티브 패턴(113)의 제1 단부와 중첩되도록 상기 게이트 절연층(103) 상에 배치된다. 상기 소스 전극(SE)은 상기 데이터 라인(DL)과 전기적으로 연결될 수 있다. 상기 소스 전극(SE)은 상기 데이터 구동부(310)로부터 데이터 전압을 인가받을 수 있다.
상기 소스 전극(SE)의 일면 상에는 상기 불화탄소 성분이 잔류할 수 있다. 예를 들어, 상기 소스 전극(SE)의 상기 드레인 전극(DE)에 마주하지 않는 측면에는 상기 불화탄소 성분이 잔류할 수 있다.
상기 드레인 전극(DE)은 상기 소스 전극(SE)과 이격되며, 상기 액티브 패턴(113)의 제2 단부와 중첩되도록 상기 게이트 절연층(103) 상에 배치된다.
상기 드레인 전극(DE)의 일면 상에는 상기 불화탄소 성분이 잔류할 수 있다. 예를 들어, 상기 드레인 전극(DE)의 상기 소스 전극(SE)에 마주하지 않는 측면에는 상기 불화탄소 성분이 잔류할 수 있다.
상기 소스 전극(SE) 및 드레인 전극(DE)은 예를 들어, 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag) 등을 포함할 수 있다.
상기 절연층(105)은 상기 소스 전극(SE) 및 드레인 전극(DE)이 형성된 베이스 기판(101) 상에 배치된다. 상기 절연층(105)은 예를 들어, 상기 게이트 절연층(103)과 동일한 재질을 포함할 수 있다.
상기 화소 전극(PE)은 상기 절연층(105)에 정의되는 콘택홀(CNT)을 통해 상기 드레인 전극(DE)에 전기적으로 연결된다. 상기 화소 전극(PE)은 투명한 도전성 물질을 포함한다. 예를 들어, 상기 화소 전극(PE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx), 아연 산화물(ZnOx) 등을 포함할 수 있다.
도 4a 내지 도 4i는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 4a를 참조하면, 본 실시예에 따른 박막 트랜지스터 기판의 제조방법은, 베이스 기판(101) 상에 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)이 형성된 베이스 기판(101) 상에 게이트 절연층(103)을 형성한다.
상기 게이트 전극(GE)은 예를 들어, 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag), 구리 산화물(CuOx) 등을 포함할 수 있다. 상기 게이트 전극(GE)은 예를 들어, 갈륨 도핑된 아연 산화물(gallium doped zinc oxide; GZO), 인듐 도핑된 아연 산화물(indium doped zinc oxide; IZO), 구리-망간 합금(CuMn) 등을 포함할 수 있다.
상기 게이트 절연층(103)은 투명한 절연 물질, 예컨대, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등을 포함할 수 있다.
도 4b를 참조하면, 상기 게이트 절연층(103) 상에 액티브 층(111)을 형성한다. 상기 액티브 층(111) 상에 데이터 금속층(121)을 더 형성한다.
상기 액티브 층(111)은 예를 들어, 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn), 하프늄(hafnium; Hf) 등을 포함할 수 있다. 예를 들어, 상기 액티브 층(111)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO), 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO) 등을 포함하는 산화물 반도체 층일 수 있다.
상기 데이터 금속층(121)은 예를 들어, 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag) 등을 포함할 수 있다.
도 4c를 참조하면, 상기 데이터 금속층(121) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 상기 게이트 전극(GE)에 중첩할 수 있다. 상기 제1 포토레지스트 패턴(PR1)은 상기 게이트 전극(GE)에 중첩하는 부분의 두께가 다른 부분의 두께보다 더 작을 수 있다.
도 4d를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 상기 데이터 금속층(121)을 식각한다. 상기 데이터 금속층(121)이 식각되어, 상기 액티브 층(111) 상에 데이터 금속 패턴(122)이 형성될 수 있다. 예를 들어, 상기 데이터 금속층(121)은 상기 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 습식 식각(wet etch)될 수 있다. 이 경우, 상기 습식 식각으로 인해 상기 데이터 금속 패턴(122)의 아웃라인(outline)은 상기 제1 포토레지스트 패턴(PR1)의 아웃라인의 안쪽에 형성될 수 있다.
도 4e를 참조하면, 상기 데이터 금속 패턴(122)이 형성된 베이스 기판(101) 상에 불화탄소 플라즈마(20)로 전처리(pre-process)한다. 상기 불화탄소 플라즈마(20)는 CF계열의 플라즈마들, 예컨대, CnF2n-k(n은 자연수, k는 2n보다 작은 자연수)를 포함할 수 있다. 예를 들어, 상기 불화탄소 플라즈마(20)는 C4F8, C4F6, CHF3 등을 포함할 수 있다.
상기 데이터 금속 패턴(122)에 의해 커버되지 않은 상기 액티브 층(111)의 상면은 상기 불화탄소 플라즈마(20)에 의해 전처리될 수 있다. 또한, 상기 제1 포토레지스트 패턴(PR1) 및 상기 액티브 층(111)에 의해 커버되지 않은 상기 데이터 금속 패턴(122)의 측면은 상기 불화탄소 플라즈마(20)에 의해 전처리될 수 있다. 또한, 상기 제1 포토레지스트 패턴(PR1)의 노출된 부분은 상기 불화탄소 플라즈마(20)에 의해 전처리될 수 있다.
도 4f를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 상기 불화탄소 플라즈마(20)에 의해 전처리된 액티브 층(111)의 노출된 부분을 제거한다. 상기 액티브 층(111)의 노출된 부분이 제거됨으로써, 상기 게이트 절연층(103) 상에 액티브 패턴(113)이 형성될 수 있다.
상기 액티브 패턴(113)의 아웃라인은 상기 제1 포토레지스트 패턴(PR1)의 아웃라인과 실질적으로 동일할 수 있다. 상기 액티브 패턴(113)의 아웃라인은 상기 데이터 금속 패턴(122)의 아웃라인의 바깥쪽에 형성될 수 있다.
상기 데이터 금속 패턴(122)에 의해 커버되지 않는 상기 액티브 패턴(113)의 아웃라인 근방의 상면에는 상기 불화탄소 플라즈마(20)에 의한 전처리 결과, 부분적으로 불화탄소 성분이 잔류할 수 있다. 상기 불화탄소 성분은 예를 들어, C4F8, C4F6, CHF3 등을 포함할 수 있다.
상기 제1 포토레지스트 패턴(PR1)에 의해 커버되지 않는 상기 데이터 금속 패턴(122)의 양 측면에는 상기 불화탄소 플라즈마(20)에 의한 전처리 결과, 부분적으로 불화탄소 성분이 잔류할 수 있다. 상기 불화탄소 성분은 예를 들어, C4F8, C4F6, CHF3 등을 포함할 수 있다.
도 4g를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 부분적으로 제거하여 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)은 상기 제1 포토레지스트 패턴(PR1)의 두께 방향으로 부분 제거되어 형성될 수 있다. 상기 제2 포토레지스트 패턴(PR2)에 의해 상기 데이터 금속 패턴(122)의 상면이 부분적으로 노출될 수 있다. 예를 들어, 상기 데이터 금속 패턴(122)의 중앙 부분의 상면이 부분적으로 노출될 수 있다.
상기 제2 포토레지스트 패턴(PR2)의 아웃라인은 상기 데이터 금속 패턴(122)의 아웃라인의 바깥쪽에 유지될 수 있다. 일반적으로, 상기 제1 포토레지스트 패턴(PR1)을 애싱(ashing)하는 공정에서 상기 제2 포토레지스트 패턴(PR2)의 아웃라인에 대응하는 하부가 함께 제거됨으로써 상기 제2 포토레지스트 패턴(PR2)에 언더컷(under-cut)이 형성될 수 있다. 그러나 본 실시예에서는, 상기 제1 포토레지스트 패턴(PR1)을 상기 불화탄소 플라즈마(20)에 의해 사전처리함으로써, 상기 제2 포토레지스트 패턴(PR2)의 아웃라인에 대응하는 하부가 유지될 수 있다.
도 4h를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 식각 방지막으로 이용하여 상기 데이터 금속 패턴(122)을 식각한다. 상기 데이터 금속 패턴(122)의 노출된 부분이 식각됨으로써, 소스 전극(SE) 및 드레인 전극(DE)이 형성될 수 있다. 상기 제2 포토레지스트 패턴(PR2)의 아웃라인이 유지됨에 따라, 원하는 설계 폭 및 경사각(skewness)을 갖도록 상기 소스 전극(SE) 및 드레인 전극(DE)이 형성될 수 있다.
도 4i를 참조하면, 상기 소스 전극(SE) 및 드레인 전극(DE)이 형성된 베이스 기판(101) 상에 절연층(105)을 형성한다. 상기 절연층(105)은 상기 소스 전극(SE) 및 드레인 전극(DE)을 전체적으로 커버할 수 있다.
도 5a 내지 도 5i는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 5a를 참조하면, 본 실시예에 따른 박막 트랜지스터 기판의 제조방법은, 베이스 기판(101) 상에 게이트 전극(GE)을 형성한다. 상기 게이트 전극(GE)이 형성된 베이스 기판(101) 상에 게이트 절연층(103)을 형성한다.
상기 게이트 전극(GE)은 예를 들어, 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag), 구리 산화물(CuOx) 등을 포함할 수 있다. 상기 게이트 전극(GE)은 예를 들어, 갈륨 도핑된 아연 산화물(gallium doped zinc oxide; GZO), 인듐 도핑된 아연 산화물(indium doped zinc oxide; IZO), 구리-망간 합금(CuMn) 등을 포함할 수 있다.
상기 게이트 절연층(103)은 투명한 절연 물질, 예컨대, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등을 포함할 수 있다.
도 5b를 참조하면, 상기 게이트 절연층(103) 상에 액티브 층(111)을 형성한다. 상기 액티브 층(111) 상에 데이터 금속층(121)을 더 형성한다.
상기 액티브 층(111)은 예를 들어, 인듐(indium; In), 아연(zinc; Zn), 갈륨(gallium; Ga), 주석(tin; Sn), 하프늄(hafnium; Hf) 등을 포함할 수 있다. 예를 들어, 상기 액티브 층(111)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO), 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO) 등을 포함하는 산화물 반도체 층일 수 있다.
상기 데이터 금속층(121)은 예를 들어, 알루미늄(Al), 티타늄(Ti), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 은(Ag) 등을 포함할 수 있다.
도 5c를 참조하면, 상기 데이터 금속층(121) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 상기 게이트 전극(GE)에 중첩할 수 있다. 상기 제1 포토레지스트 패턴(PR1)은 상기 게이트 전극(GE)에 중첩하는 부분의 두께가 다른 부분의 두께보다 더 작을 수 있다.
도 5d를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 상기 데이터 금속층(121)을 식각한다. 상기 데이터 금속층(121)이 식각되어, 상기 액티브 층(111) 상에 데이터 금속 패턴(122)이 형성될 수 있다. 예를 들어, 상기 데이터 금속층(121)은 상기 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 습식 식각(wet etch)될 수 있다. 이 경우, 상기 습식 식각으로 인해 상기 데이터 금속 패턴(122)의 아웃라인(outline)은 상기 제1 포토레지스트 패턴(PR1)의 아웃라인의 안쪽에 형성될 수 있다.
도 5e를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 식각 방지막으로 이용하여 상기 액티브 층(111)의 노출된 부분을 제거한다. 상기 액티브 층(111)의 노출된 부분이 제거됨으로써, 상기 게이트 절연층(103) 상에 액티브 패턴(113)이 형성될 수 있다.
상기 액티브 패턴(113)의 아웃라인은 상기 제1 포토레지스트 패턴(PR1)의 아웃라인과 실질적으로 동일할 수 있다. 상기 액티브 패턴(113)의 아웃라인은 상기 데이터 금속 패턴(122)의 아웃라인의 바깥쪽에 형성될 수 있다.
도 5f를 참조하면, 상기 액티브 패턴(113)이 형성된 베이스 기판(101) 상에 불화탄소 플라즈마(20)로 전처리(pre-process)한다. 상기 불화탄소 플라즈마(20)는 CF계열의 플라즈마들, 예컨대, CnF2n-k(n은 자연수, k는 2n보다 작은 자연수)를 포함할 수 있다. 예를 들어, 상기 불화탄소 플라즈마(20)는 C4F8, C4F6, CHF3 등을 포함할 수 있다.
상기 데이터 금속 패턴(122)에 의해 커버되지 않은 상기 액티브 패턴(113)의 상면 및 측면은 상기 불화탄소 플라즈마(20)에 의해 전처리될 수 있다. 또한, 상기 제1 포토레지스트 패턴(PR1) 및 상기 액티브 층(111)에 의해 커버되지 않은 상기 데이터 금속 패턴(122)의 측면은 상기 불화탄소 플라즈마(20)에 의해 전처리될 수 있다. 또한, 상기 제1 포토레지스트 패턴(PR1)의 노출된 부분은 상기 불화탄소 플라즈마(20)에 의해 전처리될 수 있다.
상기 데이터 금속 패턴(122)에 의해 커버되지 않는 상기 액티브 패턴(113)의 측면 및 아웃라인 근방의 상면에는 상기 불화탄소 플라즈마(20)에 의한 전처리 결과, 부분적으로 불화탄소 성분이 잔류할 수 있다. 상기 불화탄소 성분은 예를 들어, C4F8, C4F6, CHF3 등을 포함할 수 있다.
상기 제1 포토레지스트 패턴(PR1)에 의해 커버되지 않는 상기 데이터 금속 패턴(122)의 양 측면에는 상기 불화탄소 플라즈마(20)에 의한 전처리 결과, 부분적으로 불화탄소 성분이 잔류할 수 있다. 상기 불화탄소 성분은 예를 들어, C4F8, C4F6, CHF3 등을 포함할 수 있다.
도 5g를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 부분적으로 제거하여 제2 포토레지스트 패턴(PR2)을 형성한다. 상기 제2 포토레지스트 패턴(PR2)은 상기 제1 포토레지스트 패턴(PR1)의 두께 방향으로 부분 제거되어 형성될 수 있다. 상기 제2 포토레지스트 패턴(PR2)에 의해 상기 데이터 금속 패턴(122)의 상면이 부분적으로 노출될 수 있다. 예를 들어, 상기 데이터 금속 패턴(122)의 중앙 부분의 상면이 부분적으로 노출될 수 있다.
상기 제2 포토레지스트 패턴(PR2)의 아웃라인은 상기 데이터 금속 패턴(122)의 아웃라인의 바깥쪽에 유지될 수 있다. 일반적으로, 상기 제1 포토레지스트 패턴(PR1)을 애싱(ashing)하는 공정에서 상기 제2 포토레지스트 패턴(PR2)의 아웃라인에 대응하는 하부가 함께 제거됨으로써 상기 제2 포토레지스트 패턴(PR2)에 언더컷(under-cut)이 형성될 수 있다. 그러나 본 실시예에서는, 상기 제1 포토레지스트 패턴(PR1)을 상기 불화탄소 플라즈마(20)에 의해 사전처리함으로써, 상기 제2 포토레지스트 패턴(PR2)의 아웃라인에 대응하는 하부가 유지될 수 있다.
도 5h를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 식각 방지막으로 이용하여 상기 데이터 금속 패턴(122)을 식각한다. 상기 데이터 금속 패턴(122)의 노출된 부분이 식각됨으로써, 소스 전극(SE) 및 드레인 전극(DE)이 형성될 수 있다. 상기 제2 포토레지스트 패턴(PR2)의 아웃라인이 유지됨에 따라, 원하는 설계 폭 및 경사각(skewness)을 갖도록 상기 소스 전극(SE) 및 드레인 전극(DE)이 형성될 수 있다.
도 5i를 참조하면, 상기 소스 전극(SE) 및 드레인 전극(DE)이 형성된 베이스 기판(101) 상에 절연층(105)을 형성한다. 상기 절연층(105)은 상기 소스 전극(SE) 및 드레인 전극(DE)을 전체적으로 커버할 수 있다.
이상에서와 같이, 본 발명의 실시예들에 따른 에 따르면, 박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법에 따르면, 포토레지스트 패턴의 에치백(etch back) 처리 이전에 액티브 패턴 또는 액티브 층을 불화탄소(CF) 플라즈마로 사전처리함으로써, 상기 에치백 처리에서 발생할 수 있는 상기 포토레지스트 패턴의 언더컷 현상을 감소시킬 수 있고, 그에 따라 후속 공정에서 형성되는 소스 전극 및 드레인 전극의 패터닝 특징을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 액정 표시 패널 101: 베이스 기판
103: 게이트 절연층 105: 절연층
110: 제1 기판 113: 액티브 패턴
150: 제2 기판 170: 액정층
300: 구동부

Claims (19)

  1. 기판 상에 배치되는 게이트 전극;
    상기 게이트 전극 상에 배치되는 게이트 절연층;
    상기 게이트 절연층 상에 배치되는 액티브 패턴;
    상기 액티브 패턴의 제1 단부에 중첩하는 소스 전극; 및
    상기 액티브 패턴의 제2 단부에 중첩하는 드레인 전극을 포함하고,
    상기 액티브 패턴, 소스 전극 및 드레인 전극 중 어느 하나의 일면 상에는 부분적으로 불화탄소 성분이 잔류하는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 불화탄소 성분은 상기 액티브 패턴의 상면의 일부에 잔류하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서, 상기 불화탄소 성분은 상기 액티브 패턴의 측면의 일부에 잔류하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 불화탄소 성분은 상기 소스 전극 및 드레인 전극 중 어느 하나의 일 측면에 부분적으로 잔류하는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서, 상기 불화탄소 성분은 CnF2n-k(n은 자연수, k는 2n보다 작은 자연수)를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 어레이 기판, 상기 어레이 기판에 마주하는 대향 기판 및 상기 기판들 사이의 액정층을 포함하고,
    상기 어레이 기판은,
    제1 방향으로 연장되는 게이트 라인;
    상기 게이트 라인에 교차하는 데이터 라인; 및
    상기 게이트 라인 및 데이터 라인에 전기적으로 연결되는 스위칭 소자를 포함하며,
    상기 스위칭 소자에는 부분적으로 불화탄소 성분이 잔류하는 액정 표시 패널.
  7. 제6항에 있어서, 상기 스위칭 소자는,
    상기 게이트 라인에 전기적으로 연결되는 게이트 전극;
    상기 게이트 전극에 중첩하는 액티브 패턴;
    상기 액티브 패턴의 제1 단부에 중첩하는 소스 전극; 및
    상기 액티브 패턴의 제2 단부에 중첩하는 드레인 전극을 포함하고,
    상기 불화탄소 성분은 상기 액티브 패턴, 소스 전극 및 드레인 전극 중 어느 하나의 일면 상에 부분적으로 잔류하는 액정 표시 패널.
  8. 제7항에 있어서, 상기 불화탄소 성분은 상기 액티브 패턴의 상면의 일부에 잔류하는 것을 특징으로 하는 액정 표시 패널.
  9. 제7항에 있어서, 상기 불화탄소 성분은 상기 액티브 패턴의 측면의 일부에 잔류하는 것을 특징으로 하는 액정 표시 패널.
  10. 제7항에 있어서, 상기 상기 불화탄소 성분은 상기 소스 전극 및 드레인 전극 중 어느 하나의 일 측면에 부분적으로 잔류하는 것을 특징으로 하는 액정 표시 패널.
  11. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 액티브 층 및 데이터 금속층을 순차적으로 형성하는 단계;
    상기 데이터 금속층 상에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속층을 패터닝하여 데이터 금속 패턴을 형성하는 단계;
    상기 데이터 금속 패턴이 형성된 기판을 불화탄소 플라즈마로 전처리하는 단계; 및
    상기 제1 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 액티브 층을 패터닝하여 액티브 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
  12. 제11항에 있어서, 상기 불화탄소 플라즈마는 CnF2n-k(n은 자연수, k는 2n보다 작은 자연수)를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  13. 제11항에 있어서,
    상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속 패턴을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  14. 제13항에 있어서, 상기 불화탄소 플라즈마에 포함된 불화탄소 성분은 상기 액티브 패턴의 일면 상에 부분적으로 잔류하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  15. 제13항에 있어서, 상기 불화탄소 플라즈마에 포함된 불화탄소 성분은 상기 소스 전극 및 드레인 전극 중 어느 하나의 일 측면에 부분적으로 잔류하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  16. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 상에 액티브 층 및 데이터 금속층을 순차적으로 형성하는 단계;
    상기 데이터 금속층 상에 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속층을 패터닝하여 데이터 금속 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 액티브 층을 패터닝하여 액티브 패턴을 형성하는 단계; 및
    상기 액티브 패턴이 형성된 기판을 불화탄소 플라즈마로 전처리하는 단계를 포함하는 박막 트랜지스터 기판의 제조방법.
  17. 제16항에 있어서, 상기 불화탄소 플라즈마는 CnF2n-k(n은 자연수, k는 2n보다 작은 자연수)를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  18. 제16항에 있어서,
    상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토레지스트 패턴을 식각 방지막으로 이용하여 상기 데이터 금속 패턴을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
  19. 제18항에 있어서, 상기 불화탄소 플라즈마에 포함된 불화탄소 성분은 상기 액티브 패턴, 소스 전극 및 드레인 전극 중 어느 하나의 일면 상에 부분적으로 잔류하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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