CN101261961B - 薄膜晶体管基板的制造方法 - Google Patents

薄膜晶体管基板的制造方法 Download PDF

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Abstract

根据一种薄膜晶体管(TFT)基板的制造方法,栅极绝缘层、半导体层、欧姆接触层和数据金属层顺序形成于基板上。光致抗蚀剂图案形成于源电极区域和漏电极区域中。使用该光致抗蚀剂图案作为蚀刻停止层,数据金属层被蚀刻以形成包括源电极和漏电极的数据布线。光致抗蚀剂图案被回流以覆盖该源电极和该漏电极之间的沟道区。使用回流的光致抗蚀剂图案作为蚀刻停止层,该欧姆接触层和半导体层被蚀刻以形成包括欧姆接触图案和半导体图案的有源图案。回流的光致抗蚀剂图案被回蚀刻以露出该沟道区内的该欧姆接触图案的一部分。使用回蚀刻的光致抗蚀剂图案作为蚀刻停止层,该欧姆接触图案被蚀刻。

Description

薄膜晶体管基板的制造方法
技术领域
本发明涉及薄膜晶体管(TFT)基板的制造方法,且更具体而言涉及用于显示装置的TFT基板的制造方法。
背景技术
显示图像的液晶显示设备通常包括具有TFT和像素电极的薄膜晶体管(TFT)基板、具有滤色器和公共电极的滤色器基板、以及置于该TFT基板和该滤色器基板之间的液晶层。
TFT基板通过使用掩模的光蚀刻工艺(photo etching process)来制造。因此,为了降低制造成本并提高生产率,可以减少使用掩模的工艺的数目。
最近已经发展出四掩模工艺(four-mask process),其中通过该四掩模工艺使用掩模同时构图有源图案和数据布线。在四掩模工艺中,狭缝掩模或半调掩模(halfione mask)用于在光致抗蚀剂图案的表面上形成台阶部,且有源图案和数据布线通过蚀刻工艺和灰化工艺的组合被同时图案化。
然而,在四掩模工艺中,掩模的制造成本增加。此外,在四掩模工艺中,用于制造TFT基板的工艺的数目可能增加,即使光蚀刻工艺的数目可以减少。由于四掩模工艺包括欠曝光工艺(under exposure process),均匀性会降低且会难以制造精确的设计。
发明内容
本发明的实施例提供了一种即使掩模不改变也能够减少TFT基板的制造工艺数目的薄膜晶体管(TFT)基板的制造方法。
在根据本发明示例性实施例的TFT基板制造方法中,栅极绝缘层、半导体层、欧姆接触层和数据金属层顺序形成于其上形成有栅极布线的基板上。光致抗蚀剂图案形成于源电极区域和漏电极区域中。使用该光致抗蚀剂图案作为蚀刻停止层,该数据金属层被蚀刻以形成包括源电极和漏电极的数据布线。该光致抗蚀剂图案被回流以覆盖该源电极和该漏电极之间的沟道区。使用回流的光致抗蚀剂图案作为蚀刻停止层,该欧姆接触层和半导体层被蚀刻以形成包括欧姆接触图案和半导体图案的有源图案。回流的光致抗蚀剂图案被回蚀刻以露出该沟道区内的该欧姆接触图案的一部分。使用回蚀刻的光致抗蚀剂图案作为蚀刻停止层,该欧姆接触图案被蚀刻,由此完成具有沟道的TFT。
该光致抗蚀剂图案可包括酚醛清漆(novolak)树脂或丙烯酸树脂。此外,该光致抗蚀剂图案可包括具有约1.5至约2的分散度的粘合剂。该光致抗蚀剂图案可以在约150℃至约160℃的温度范围回流。
该TFT基板的制造方法可进一步包括:剥离回蚀刻的光致抗蚀剂图案的步骤、形成覆层于其上形成有该数据布线的该基板上的步骤、以及形成电连接到该漏电极的像素电极于该覆层上的步骤。
此外,该TFT基板的制造方法可进一步包括形成存储电容器的步骤。为了形成该存储电容器,在该数据布线形成时,与该栅极布线隔开的下存储电极同时形成;以及在该数据布线形成时,与该下存储电极交叠的上存储电极同时形成。
在根据本发明另一示例性实施例的TFT基板的制造方法中,栅极绝缘层、半导体层、欧姆接触层顺序形成于其上形成有栅极布线和栅极金属焊垫的基板上。穿过该栅极绝缘层、半导体层和欧姆接触层的接触孔被形成以露出该栅极金属焊垫。数据金属层形成于具有该接触孔的该基板上。光致抗蚀剂图案形成于源电极区域、漏电极区域和焊垫区域中。使用该光致抗蚀剂图案作为蚀刻停止层,该数据金属层被蚀刻以形成包括源电极和该漏电极的数据布线以及直接连接到该栅极金属焊垫的数据金属焊垫。该光致抗蚀剂图案被回流以覆盖该源电极和该漏电极之间的沟道区。使用回流的光致抗蚀剂图案作为蚀刻停止层,该欧姆接触层和半导体层被蚀刻以形成包括欧姆接触图案和半导体图案的有源图案。回流的光致抗蚀剂图案被回蚀刻以露出该沟道区内的该欧姆接触图案的一部分。使用回蚀刻的光致抗蚀剂图案作为蚀刻停止层,该欧姆接触图案被蚀刻,由此完成具有沟道的TFT。
根据该TFT基板的制造方法,使用掩模制造TFT的工艺的数目可以减少。因此,制造成本可以降低且生产率可以提高。
附图说明
通过参考附图来详细描述本发明的示例性实施例,本发明实施例的上述和其他特征将更显而易见。
图1为说明根据本发明示例性实施例的薄膜晶体管(TFT)基板的平面图。
图2为图1所示的TFT、存储电容器和焊垫(pad)的剖面图。
图3为说明根据本发明另一示例性实施例的TFT基板的剖面图。
图4至图11为说明图1和2所示TFT的制造工艺的剖面图。
图12至图20为说明图3所示TFT基板的制造工艺的剖面图。
具体实施方式
在下文中,参考附图更全面地描述本发明的实施例,其中在附图中示出了本发明的示例性实施例。然而,本发明可以通过许多不同形式来实施,且不应理解为限制于此处所列的实施例。将理解,当一元件或层被提到与另一个元件或层的关系为“在......上”、“连接到......”或“耦接到......”时,其与其它元件或层的关系可以是直接位于其之上、连接到或耦接到或者可能存在中间的元件或层。全文中相同的附图标记表示相同的元件。
下面将参考附图详细地解释本发明。
图1为说明根据本发明示例性实施例的薄膜晶体管(TFT)基板的平面图。图2为图1所示的TFT、存储电容器和焊垫的剖面图。
参考图1和2,根据本发明示例性实施例的TFT 100包括栅极布线200、栅极绝缘层400、有源图案500和数据布线600。
栅极布线200形成于基板110上并包括栅极线210和栅电极220。
基板110使用透明传导材料形成。例如,该透明传导材料可包括玻璃或塑料。
例如,栅极线210沿第一方向延伸。
栅电极220连接到栅极线210。栅电极220为形成于像素P内的TFT的栅极端子。
可用于栅极布线200的导电材料的例子包括铝(Al)、钼(Mo)、钕(Nd)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、铜(Cu)、银(Ag)等。这些材料可以单独或者组合使用。栅极布线200可包括物理特性彼此不同的至少两个金属层。例如,栅极布线200可包括铝层和形成于该铝层上的钼层以降低电阻。亦即,栅极布线200可具有Al/Mo双层结构。
栅极绝缘层400形成于其上形成有栅极布线200的基板110上。栅极绝缘层400保护栅极布线200且栅极布线200被栅极绝缘层400绝缘。例如,栅极绝缘层400可包括氮化硅(SiNx)或氧化硅(SiOx)。栅极绝缘层400可具有约4000到约4500
Figure 2008100831584_1
的厚度。
有源图案500形成于栅极绝缘层400上以覆盖栅电极220。有源图案500可包括半导体层510和欧姆接触层520。例如,半导体层510可包括非晶硅(a-Si),且欧姆接触层520可包括掺杂有高浓度n+离子的非晶硅(n+a-Si)。
数据布线600形成于其上形成有栅极绝缘层400和有源图案500的基板110上。数据布线600包括数据线610、源电极620和漏电极630。
数据线610沿不同于第一方向的第二方向延伸以与栅极线210交叉。
源电极620和漏电极630彼此隔开以形成TFT的沟道。源电极620连接到数据线610。源电极620为TFT的源极端子。漏电极630为TFT的漏极端子。
数据布线600可包括铝(Al)、钼(Mo)、钕(Nd)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、铜(Cu)、银(Ag)等。这些材料可以单独或者组合使用。数据布线600可包括物理特性彼此不同的至少两个金属层。例如,数据布线600可包括顺序堆叠在基板110上的钼层、铝层和钼层以降低电阻。亦即,数据布线600可具有Mo/Al/Mo三层结构。
TFT基板100可进一步包括形成于其上形成有数据布线600的基板110上的覆层(overcoat layer)700。覆层700保护TFT且该TFT被覆层700绝缘。该覆层可包括氮化硅(SiNx)或氧化硅(SiOx)。覆层700可具有约1500
Figure 2008100831584_2
到约2000
Figure 2008100831584_3
的厚度。
TFT基板100可进一步包括形成于覆层700上的有机层(未示出)。该有机层形成于覆层700上以平坦化TFT基板100。
TFT 100可进一步包括形成于覆层700上与像素P相对应的像素电极800。像素电极800包括透明导电材料以透射光。可用于像素电极800的透明导电材料的例子包括氧化铟锌(IZO)或氧化铟锡(ITO)。
像素电极800藉由穿过覆层700的接触孔760而电连接到漏电极630。
响应于通过栅极线210接收的栅极电压,该TFT将通过数据线610接收的数据电压施加于像素电极800。
TFT基板100可进一步包括存储电容器Cst,以维持施加于像素电极800的数据电压对于一帧是均匀的。
存储电容器Cst可包括下存储电极230和上存储电极640,栅极绝缘层400和有源图案500置于该下、上存储电极之间。
下存储电极230可由与栅极布线200相同的层形成。下存储电极230与栅极线210及栅电极220绝缘。下存储电极230为形成于像素P内的存储电容器Cst的下端子。下存储电极230可与上存储电极640和数据线610交叠,以提高存储电容器Cst的静电电容。例如,公共电压Vcom可施加于下存储电极230。
上存储电极640可由与数据布线600相同的层形成。上存储电极640连接到TFT的漏电极并与下存储电极230交叠。上存储电极640为形成于像素P内的存储电容器Cst的上端子。
可选地,该存储电容器可以以下存储电极230作为下端子并以像素电极800作为上端子而不具有上存储电极640。
TFT基板100可进一步包括焊垫PA,该焊垫PA连接到用于驱动TFT基板100的驱动芯片。
焊垫PA可包括栅极金属焊垫910和焊垫电极930。栅极金属焊垫910是由与栅极布线200相同的层形成。焊垫电极930是由与像素电极800相同的层形成。焊垫电极930藉由穿过栅极绝缘层400和覆层700的接触孔770而连接到栅极金属焊垫910。
可选地,焊垫PA可包括数据金属焊垫和焊垫电极。数据金属焊垫置于栅极绝缘层400上并由与数据布线600相同的层形成。焊垫电极是由与像素电极800相同的层形成,并藉由穿过覆层700的接触孔而连接到数据金属焊垫。
图3为说明根据本发明另一示例性实施例的TFT基板的剖面图。在图3中,除了焊垫外的元件基本上与图2所示元件相同。因此将省略任何重复性解释。
参考图3,焊垫PA可包括栅极金属焊垫910和数据金属焊垫920。栅极金属焊垫910是由与栅极布线200相同的层形成。数据金属焊垫920是由与数据布线600相同的层形成。
数据金属焊垫920藉由穿过栅极绝缘层400和有源图案500的接触孔420与栅极金属焊垫910直接接触。当数据金属焊垫920与栅极金属焊垫910直接接触时,焊垫PA的接触性能可以改善。
焊垫PA可进一步包括由与像素电极800相同的层形成的焊垫电极930。焊垫电极930藉由穿过覆层700的接触孔780而连接到数据金属焊垫920。
在下文中,将解释根据本发明示例性实施例的TFT基板的制造方法。
图4至图11为说明根据图1和2所示实施例的TFT的制造工艺的剖面图。
参考图1和图4,栅极金属层形成于基板110上,该栅极金属层通过光蚀刻工艺被图案化以形成包括栅极线210和栅电极220的栅极布线200。例如,该栅极金属层可通过溅射工艺形成于基板110上。该光蚀刻工艺可包括湿法蚀刻工艺。
可用于栅极金属层的材料的例子包括铝(Al)、钼(Mo)、钕(Nd)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、铜(Cu)、银(Ag)等。这些材料可以单独或者组合使用。栅极金属层可包括物理特性彼此不同的至少两个金属层。例如,该栅极金属层可包括顺序堆叠在基板110上的铝层和钼层以降低电阻。亦即,数据布线600可具有Al/Mo双层结构。
栅极金属层被图案化从而不仅形成栅极线200,而且形成下存储电极230。下存储电极230形成于存储电容器区域中并与栅极线200分隔。此外,栅极金属层可被图案化以形成栅极金属焊垫910。栅极金属焊垫910形成于焊垫区域PA中。
参考图1和图5,栅极绝缘层400、半导体层510a、欧姆接触层520a和数据金属层680顺序形成于其上形成有栅极布线200、下存储电极230和栅极金属焊垫910的基板110上。
例如,栅极绝缘层400可包括氮化硅(SiNx),半导体层510a可包括非晶硅(a-Si),且欧姆接触层520a可包括掺杂有高浓度n+离子的非晶硅(n+a-Si)。栅极绝缘层400、半导体层510a和欧姆接触层520a可通过化学气相沉积(CVD)工艺顺序形成。
可用于数据金属层680的材料的例子包括铝(Al)、钼(Mo)、钕(Nd)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、铜(Cu)、银(Ag)等。这些材料可以单独或者组合使用。数据金属层680可包括物理特性彼此不同的至少两个金属层。例如,数据金属层680可包括顺序堆叠在基板110上的钼层、铝层和钼层以降低电阻。亦即,数据金属层680可具有Mo/Al/Mo三层结构。例如,数据金属层680可以通过溅射工艺形成于欧姆接触层520a上。
参考图1和图6,光致抗蚀剂膜形成于数据金属层680上,且该光致抗蚀剂膜被图案化以形成光致抗蚀剂图案PRa。
光致抗蚀剂膜可包括正光致抗蚀剂材料。该正光致抗蚀剂材料的暴露于光的部分通过显影溶液被除去。该光致抗蚀剂膜可包括在预定温度范围内回流的材料。例如,该光致抗蚀剂膜可包括添加了具有约1.5至约2的分散度(degree of dispersion)的粘合剂(binder)的酚醛清漆树脂(novolak resin)或丙烯酸树脂,以在预定温度范围内回流。例如,该预定温度范围可以为约150℃至约160℃。
可用作光致抗蚀剂膜的有机材料的例子包括酚醛清漆树脂、丙烯酸树脂、烯烃树脂等。光致抗蚀剂层的热回流特性是由诸如粘合剂的添加剂决定的。例如,未添加有添加剂的材料的分散度设置为1时,添加到丙烯酸树脂的粘合剂的分散度约为3,添加到酚醛清漆树脂的粘合剂的分散度为约5至约6,添加到烯烃树脂的粘合剂的分散度为约1.5至约2。因此,当光致抗蚀剂膜包括丙烯酸树脂或酚醛清漆树脂时,回流在大的温度范围内产生,以及当光致抗蚀剂膜包括烯烃树脂时,回流在比丙烯酸树脂和酚醛清漆树脂的回流温度范围小的温度范围内产生。然而,当一般正光致抗蚀剂材料包括烯烃树脂时,曝光能量水平变高到生产率降低的程度。光致抗蚀剂膜可以通过用于回流的热处理被硬化,以防止光致抗蚀剂膜剥离。因此,当分散度低于传统粘合剂的为约1.5至约2的粘合剂添加到与烯烃树脂相比更透明且更强的酚醛清漆树脂或丙烯酸树脂时,可以改善光致抗蚀剂膜的回流特性。
通过图案化光致抗蚀剂膜形成的光致抗蚀剂图案PRa形成于包括源电极620和漏电极630的数据布线600所形成的区域内。此外,光致抗蚀剂图案PRa可形成于上存储电极640所形成的区域内。
参考图1和图7,数据金属层680被蚀刻以形成包括数据线610、源电极620和漏电极630的数据布线600。当数据金属层680被蚀刻时,光致抗蚀剂图案PRa用作蚀刻停止层。此外,数据金属层680被蚀刻从而不仅形成数据布线600而且还形成上存储电极640。
参考图8,光致抗蚀剂图案PRa被回流以形成回流光致抗蚀剂图案PRb,从而覆盖源电极620和漏电极630之间的沟道区。该回流工艺在大于约140℃的温度下执行。例如,该回流工艺可以在约150℃至约160℃的温度下执行。
参考图9和10,欧姆接触层520a和半导体层510a被蚀刻以形成包括欧姆接触图案和半导体图案的有源图案500。当欧姆接触层520a和半导体层510a被蚀刻时,回流光致抗蚀剂图案PRb用作蚀刻停止层。
将回流光致抗蚀剂图案PRb的厚度减少预定厚度的回蚀刻工艺被执行,形成光致抗蚀剂图案PRc。源电极620和漏电极630之间的沟道区内的欧姆接触层520a的一部分通过该回蚀刻工艺而露出。
参考图10,欧姆接触层520a被蚀刻以露出源电极620和漏电极630之间的半导体层510a的一部分。完成了具有沟道的TFT。当欧姆接触层520a被蚀刻时,通过回蚀刻工艺加工而成的光致抗蚀剂图案PRc用作蚀刻停止层。
由于形成有源图案500的工艺、光致抗蚀剂图案PRb的回蚀刻工艺、以及与沟道区相对应的欧姆接触层520a的蚀刻工艺都包括干法蚀刻工艺,因此,通过优化光致抗蚀剂图案PRb的回蚀刻工艺的工艺条件,上述工艺可以被顺序执行以减少TFT基板制造工艺的数目。
残留在源电极620、漏电极630和上存储电极640上的光致抗蚀剂图案PRc部分被剥离以完成该TFT。
参考图1和11,覆层700形成于其上形成有数据布线600的基板110上。覆层700保护数据布线600且数据布线600被覆层700绝缘。覆层700可包括氮化硅(SiNx)。
有机层(未示出)可形成于覆层700上以平坦化TFT基板100。
覆层700通过光蚀刻工艺被图案化以形成露出部分漏电极630的接触孔760。此外,覆层700可被图案化以形成露出焊垫PA的栅极金属焊垫910的一部分的接触孔770。
参考图2,像素电极800形成于覆层700上。像素电极800藉由形成为穿过覆层700的接触孔760而电连接到漏电极630。
此外,在像素电极800形成于覆层700上时,焊垫电极930也可以形成于焊垫PA区域内。焊垫电极930藉由形成为穿过覆层700和栅极绝缘层400的接触孔770而与栅极金属焊垫910直接接触。
图12至图20为说明根据图3所示实施例的TFT基板的制造工艺的剖面图。
参考图1和12,包括栅极线210和栅电极220的栅极布线200、下存储电极230和栅极金属焊垫910形成于基板110上。
栅极绝缘层400、半导体层510a和欧姆接触层520a顺序形成于其上形成有栅极布线200、下存储电极230和栅极金属焊垫910的基板110上。
参考图13,栅极绝缘层400、半导体层510a和欧姆接触层520a通过光蚀刻工艺被图案化以形成露出栅极金属焊垫910的接触孔420。
参考图14,数据金属层680形成于具有接触孔420的基板110上。数据金属层680通过接触孔420与栅极金属焊垫910直接接触。
参考图3和15,光致抗蚀剂膜形成于数据金属层680上,且该光致抗蚀剂膜通过光蚀刻工艺被图案化以形成光致抗蚀剂图案PRa。
通过图案化该光致抗蚀剂膜而形成的光致抗蚀剂图案PRa形成于包括源电极620和漏电极630的数据布线600所形成的区域内。此外,光致抗蚀剂图案PRa可形成于上存储电极640和数据金属焊垫920分别形成的区域内。
参考图1、3和16,数据金属层680被蚀刻以形成包括数据线610、源电极620和漏电极630的数据布线600。此外,在数据布线600形成时,上存储电极640和金属焊垫920同时形成。
参考图17,光致抗蚀剂图案PRa被回流,形成覆盖源电极620和漏电极630之间的沟道区的回流光致抗蚀剂图案PRb。考虑到光致抗蚀剂图案PRa的热回流特性,该回流工艺在高于约140℃的温度下执行。例如,该回流工艺可以在约150℃至约160℃的温度下执行。
参考图17和18,欧姆接触层520a和半导体层510a被蚀刻以形成包括欧姆接触图案520和半导体图案510的有源图案500。当欧姆接触层520a和半导体层510a被蚀刻时,回流光致抗蚀剂图案PRb用作蚀刻停止层。
将光致抗蚀剂图案PRb的厚度减少预定厚度的回蚀刻工艺被执行,形成光致抗蚀剂图案PRc。源电极620和漏电极630之间的沟道区内的欧姆接触层520a通过该回蚀刻工艺而露出。
参考图3和19,欧姆接触层520a被蚀刻以露出源电极620和漏电极630之间的半导体层510a的一部分。形成了具有沟道的TFT。当欧姆接触层520a被蚀刻时,通过回蚀刻工艺加工而成的光致抗蚀剂图案PRc用作蚀刻停止层。
残留在源电极620、漏电极630和上存储电极640上的光致抗蚀剂图案PRc部分被剥离以完成该TFT和存储电容器Cst。
参考图1、3和20,覆层700形成于其上形成有数据布线600的基板110上。覆层700保护数据布线600且数据布线600被覆层700绝缘。覆层700可包括氮化硅(SiNx)。
有机层(未示出)可形成于覆层700上以平坦化TFT基板100。
覆层700通过光蚀刻工艺被图案化以形成露出部分漏电极630的接触孔760。此外,在形成露出部分漏电极630的接触孔760时,露出焊垫PA的数据金属焊垫920的接触孔780可同时形成。
参考图3,像素电极800形成于覆层700上。像素电极800藉由形成为穿过覆层700的接触孔760而电连接到漏电极630。
此外,在像素电极800形成时,焊垫电极930可以同时形成于焊垫PA区域内。焊垫电极930藉由形成为穿过覆层700的接触孔780而直接连接到数据金属焊垫920。
根据该TFT的制造方法,采用了将在预定温度范围回流的光致抗蚀剂。因此,即使在使用一般掩模而不使用狭缝掩模或半调掩模时,使用掩模的工艺的数目可以减少且制造成本也可以降低。
已经描述了本发明的示例性实施例及其特征,但应注意的是,可以进行各种变化、替换和变更而不背离如所附权利要求所界定的本发明的精神和范围。

Claims (18)

1.一种薄膜晶体管基板的制造方法,包括:
于其上形成有栅极布线的基板上顺序形成栅极绝缘层、半导体层、欧姆接触层和数据金属层;
形成光致抗蚀剂图案于源电极区域和漏电极区域中,该光致抗蚀剂图案包括具有1.5至2的分散度的粘合剂;
使用该光致抗蚀剂图案作为第一蚀刻停止层,蚀刻该数据金属层,以形成包括源电极和漏电极的数据布线;
回流该光致抗蚀剂图案以覆盖该源电极和该漏电极之间的沟道区;
使用经过回流的光致抗蚀剂图案作为第二蚀刻停止层,蚀刻该欧姆接触层和该半导体层,以形成包括欧姆接触图案和半导体图案的有源图案;
回蚀刻该经过回流的光致抗蚀剂图案,以露出该沟道区内的该欧姆接触图案的一部分;以及
使用经过回蚀刻的光致抗蚀剂图案作为第三蚀刻停止层,蚀刻该欧姆接触图案,完成具有沟道的薄膜晶体管。
2.如权利要求1所述的方法,其中该光致抗蚀剂图案包括酚醛清漆树脂或丙烯酸树脂。
3.如权利要求2所述的方法,其中该光致抗蚀剂图案在150℃至160℃的温度范围回流。
4.如权利要求1所述的方法,其中该光致抗蚀剂图案在150℃至160℃的温度范围回流。
5.如权利要求1所述的方法,还包括:
剥离该经过回蚀刻的光致抗蚀剂图案;
于其上形成有该数据布线的基板上形成覆层;以及
于该覆层上形成电连接到该漏电极的像素电极。
6.如权利要求5所述的方法,还包括:
形成有机层于该覆层上。
7.如权利要求5所述的方法,还包括:
形成存储电容器。
8.如权利要求7所述的方法,其中形成该存储电容器包括:
由与该栅极布线相同的层形成下存储电极,该下存储电极与该栅极布线隔开;以及
由与该数据布线相同的层形成上存储电极,该上存储电极与该下存储电极交叠。
9.如权利要求7所述的方法,其中形成该存储电容器包括由与该栅极布线相同的层形成下存储电极,该下存储电极与该栅极布线隔开,以及
其中该像素电极交叠该下存储电极以形成薄膜晶体管的上存储电极。
10.一种薄膜晶体管基板的制造方法,包括:
于其上形成有栅极布线和栅极金属焊垫的基板上顺序形成栅极绝缘层、半导体层和欧姆接触层;
形成穿过该栅极绝缘层、该半导体层和该欧姆接触层的接触孔以露出该栅极金属焊垫;
形成数据金属层于具有该接触孔的该基板上;
形成光致抗蚀剂图案于源电极区域、漏电极区域和焊垫区域中,该光致抗蚀剂图案包括具有1.5至2的分散度的粘合剂;
使用该光致抗蚀剂图案作为第一蚀刻停止层,蚀刻该数据金属层,以形成包括源电极和该漏电极的数据布线以及直接连接到该栅极金属焊垫的数据金属焊垫;
回流该光致抗蚀剂图案以覆盖该源电极和该漏电极之间的沟道区;
使用经过回流的光致抗蚀剂图案作为第二蚀刻停止层,蚀刻该欧姆接触层和该半导体层,以形成包括欧姆接触图案和半导体图案的有源图案;
回蚀刻该经过回流的光致抗蚀剂图案以露出该沟道区内的该欧姆接触图案的一部分;以及
使用经过回蚀刻的光致抗蚀剂图案作为第三蚀刻停止层,蚀刻该欧姆接触图案,完成具有沟道的薄膜晶体管。
11.如权利要求10所述的方法,其中该光致抗蚀剂图案包括酚醛清漆树脂或丙烯酸树脂。
12.如权利要求11所述的方法,其中该光致抗蚀剂图案在150℃至160℃的温度范围回流。
13.如权利要求10所述的方法,其中该光致抗蚀剂图案在150℃至160℃的温度范围回流。
14.如权利要求10所述的方法,还包括:
剥离该经过回蚀刻的光致抗蚀剂图案;
形成覆层于其上形成有该数据布线的该基板上;以及
于该覆层上形成电连接到该漏电极的像素电极和连接到该数据金属焊垫的焊垫电极。
15.如权利要求14所述的方法,还包括:
形成有机层于该覆层上。
16.如权利要求14所述的方法,还包括通过以下步骤形成存储电容器:
由与该栅极布线相同的层形成下存储电极,该下存储电极与该栅极布线隔开;以及
由与该数据布线相同的层形成上存储电极,该上存储电极与该下存储电极交叠。
17.如权利要求14所述的方法,还包括由与该栅极布线相同的层形成下存储电极,该下存储电极与该栅极布线隔开,以形成存储电容器,以及
其中该像素电极交叠该下存储电极以形成上存储电极。
18.一种薄膜晶体管基板的制造方法,包括:
于其上形成有栅极布线的基板上顺序形成栅极绝缘层、半导体层、欧姆接触层和数据金属层;
形成光致抗蚀剂图案于源电极区域和漏电极区域中;
使用该光致抗蚀剂图案作为第一蚀刻停止层,蚀刻该数据金属层,以形成包括源电极和漏电极的数据布线;
回流该光致抗蚀剂图案以覆盖该源电极和该漏电极之间的沟道区,该光致抗蚀剂图案包括具有1.5至2的分散度的粘合剂;
使用经过回流的光致抗蚀剂图案作为第二蚀刻停止层,蚀刻该欧姆接触层和该半导体层,以形成包括欧姆接触图案和半导体图案的有源图案;
回蚀刻该经过回流的光致抗蚀剂图案以露出该沟道区内的该欧姆接触图案的一部分;
剥离经过回蚀刻的光致抗蚀剂图案;
于其上形成有该数据布线的该基板上形成覆层;以及
于该覆层上形成电连接到该漏电极的像素电极和连接到该数据金属焊垫的焊垫电极。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104124278A (zh) * 2013-07-22 2014-10-29 深超光电(深圳)有限公司 薄膜晶体管与显示阵列基板及其制作方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4544532B2 (ja) * 2006-03-03 2010-09-15 東京エレクトロン株式会社 基板処理方法
CN101656233B (zh) * 2008-08-22 2012-10-24 群康科技(深圳)有限公司 薄膜晶体管基板的制造方法
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
WO2011013523A1 (en) * 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013105537A1 (ja) * 2012-01-11 2013-07-18 シャープ株式会社 半導体装置、表示装置、ならびに半導体装置の製造方法
KR101960796B1 (ko) * 2012-03-08 2019-07-16 삼성디스플레이 주식회사 박막 트랜지스터의 제조 방법, 표시 기판의 제조 방법 및 표시 기판
WO2014077201A1 (ja) * 2012-11-15 2014-05-22 シャープ株式会社 半導体装置の製造方法および表示装置
KR102221842B1 (ko) * 2014-04-08 2021-03-03 삼성디스플레이 주식회사 센서 기판, 이의 제조 방법 및 이를 갖는 표시장치
TWI565082B (zh) * 2015-04-14 2017-01-01 鴻海精密工業股份有限公司 薄膜電晶體及其製造方法
CN106558593B (zh) * 2015-09-18 2019-12-17 鸿富锦精密工业(深圳)有限公司 阵列基板、显示面板、显示装置及阵列基板的制备方法
CN105047723B (zh) * 2015-09-18 2017-12-19 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法、阵列基板及显示装置
KR102341854B1 (ko) 2017-12-27 2021-12-23 삼성디스플레이 주식회사 표시장치의 제조방법
CN109524357A (zh) * 2018-09-11 2019-03-26 惠科股份有限公司 一种阵列基板的制程方法和显示面板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6493048B1 (en) 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
US6255130B1 (en) * 1998-11-19 2001-07-03 Samsung Electronics Co., Ltd. Thin film transistor array panel and a method for manufacturing the same
JP3564417B2 (ja) * 2000-05-31 2004-09-08 Nec液晶テクノロジー株式会社 カラー液晶表示装置及びその製造方法
JP4342711B2 (ja) 2000-09-20 2009-10-14 株式会社日立製作所 液晶表示装置の製造方法
JP4410951B2 (ja) 2001-02-27 2010-02-10 Nec液晶テクノロジー株式会社 パターン形成方法および液晶表示装置の製造方法
JP3871923B2 (ja) * 2001-11-26 2007-01-24 鹿児島日本電気株式会社 パターン形成方法及びそれを用いたアクティブマトリクス基板の製造方法
US7208249B2 (en) * 2002-09-30 2007-04-24 Applied Materials, Inc. Method of producing a patterned photoresist used to prepare high performance photomasks
TWI232991B (en) * 2002-11-15 2005-05-21 Nec Lcd Technologies Ltd Method for manufacturing an LCD device
KR100984351B1 (ko) * 2003-08-11 2010-09-30 삼성전자주식회사 박막 트랜지스터 표시판의 제조 방법
KR20050070325A (ko) * 2003-12-30 2005-07-07 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104124278A (zh) * 2013-07-22 2014-10-29 深超光电(深圳)有限公司 薄膜晶体管与显示阵列基板及其制作方法
CN104124278B (zh) * 2013-07-22 2017-02-08 深超光电(深圳)有限公司 薄膜晶体管与显示阵列基板及其制作方法

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