JP5532568B2 - 電気光学装置及び電子機器 - Google Patents

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Description

本発明は、例えば液晶装置等の電気光学装置、及び該電気光学装置を具備してなる電子機器、並びにトランジスタの技術分野に関する。
この種の電気光学装置は、基板上の画像表示領域にデータ線及び走査線が互いに交差して配線され、両配線の交差に対応して画素電極がマトリクス状に設けられると共に、画素電極は画素毎にスイッチング制御される。各画素には、画素電極をスイッチング制御する画素スイッチング素子として、例えばＬＤＤ（Lightly Doped Drain）構造を有するトランジスタが設けられる。ＬＤＤ構造では、トランジスタの半導体膜に低濃度の不純物が注入されて低濃度不純物領域が形成されると共に高濃度の不純物が注入されて高濃度不純物領域が形成される。低濃度不純物領域及び高濃度不純物領域の相互間の不純物の濃度勾配に基づく電解緩和効果により、トランジスタの非動作時におけるリーク電流（即ちオフリーク電流）を低減する。
例えば特許文献１では、半導体膜に低濃度不純物領域を形成した後、サイドウォールを形成し高濃度の不純物を注入して高濃度不純物領域を形成する技術が開示されている。特許文献１によれば、サイドウォールの存在に起因する半導体膜（シリコン基板）の低濃度不純物領域の結晶欠陥に起因するトランジスタのリーク電流低減のため、サイドウォールを三日月形状或いは凹形状に加工する。
特開平５−３２０９号公報
しかしながら特許文献１によれば、サイドウォールの加工によりトランジスタの製造プロセスは煩雑となるおそれがある。従って、このような煩雑な加工により製造プロセスの歩留まりも低下する不具合が生じ得る。
本発明は上記問題点等に鑑みてなされたものであり、ＬＤＤ構造を有するトランジスタにおけるリーク電流をより有効に低減できると共に比較的容易に製造可能な電気光学装置、及びこのような電気光学装置を具備してなる電子機器、並びにトランジスタを提供することを課題とする。
本発明の電気光学装置は上記課題を解決するために、データ線と、チャネル領域と、前記データ線に電気的に接続された第１のソースドレイン領域と、画素電極に電気的に接続された第２のソースドレイン領域と、前記第１のソースドレイン領域と前記チャネル領域との間に形成された第１の接合領域と、前記第２のソースドレイン領域と前記チャネル領域との間に形成された第２の接合領域とを有する半導体膜を含むトランジスタと、前記半導体膜の延在する第１の方向と交差する第２の方向に沿って延在し、前記チャネル領域と重なる本体部と、該本体部から前記第１の方向に沿って延設され且つ前記半導体膜の第１の接合領域と重なる第１の延設部と、前記本体部から前記第１の方向とは反対側の第３の方向に沿って延設され且つ前記半導体膜の第２の接合領域と重なる第２の延設部とを有する遮光膜とを備え、前記遮光膜の第１の延設部は、前記遮光膜の第２の延設部よりも幅が狭くなるように形成されており、前記チャネル領域及び前記第２の接合領域は、それぞれ同一幅となるように形成されており、前記第１の接合領域は、前記遮光膜の第１の延設部と重なる領域において、前記チャネル領域側よりも前記第１のソースドレイン領域側が幅広に形成され、前記第１の接合領域の前記第１のソースドレイン領域側が、前記チャネル領域及び第２の接合領域よりも幅広に形成されている。
また、前記遮光膜は、前記チャネル領域と重なるように設けられたゲート電極と電気的に接続される。
本発明の電気光学装置によれば、例えば、基板上の表示領域に、複数の画素電極が例えばマトリクス状に設けられ、その動作時には、データ線から画素電極への画像信号の供給が制御され、所謂アクティブマトリクス方式による画像表示が可能となる。画像信号は、データ線及び画素電極間に電気的に接続されたスイッチング素子であるトランジスタが、例えば走査線から供給される走査信号に基づいてオンオフされることによって、所定のタイミングでデータ線からトランジスタを介して画素電極に供給される。
トランジスタは、チャネル領域、第１及び第２のソースドレイン領域を有する半導体膜と、チャネル領域に重なるゲート電極とを含む。
チャネル領域は、基板上における一の方向に沿ったチャネル長を有する。本発明に係る「一の方向」とは、例えば基板上でマトリクス状に規定された複数の画素の行方向、即ち複数のデータ線が配列される配列方向、言い換えれば複数の走査線の各々が延びる方向（即ちＸ方向）、又は例えば基板上でマトリクス状に規定された複数の画素の列方向、即ち複数の走査線が配列される配列方向、言い換えれば複数のデータ線の各々が延びる方向（即ちＹ方向）を意味する。
第１及び第２のソースドレイン領域のうち一の領域はデータ線と互いに電気的に接続され、他の領域は画素電極と互いに電気的に接続される。更に、第１及び第２のソースドレイン領域の各々について、半導体膜のチャネル領域との間に第１及び第２の接合領域の各々が形成される。即ち、チャネル領域と第１のソースドレイン領域との間に第１の接合領域が形成され、チャネル領域と第２のソースドレイン領域との間に第２の接合領域が形成される。第１及び第２の接合領域は、例えば、トランジスタがＬＤＤ構造を有する場合におけるＬＤＤ領域（即ち、例えばイオンインプランテーション法等の不純物打ち込みによって半導体膜にソースドレイン領域よりも少量の不純物を打ち込んでなる領域）を意味する。この場合、第１及び第２のソースドレイン領域は夫々、ＬＤＤ領域よりも高濃度の不純物領域として形成される。
本発明では特に、第１及び第２の接合領域のうち少なくとも一方は、少なくとも部分的に、チャネル領域よりも幅広に形成される。例えば、第１及び第２の接合領域の少なくとも一方は、その対応するソースドレイン領域側の幅が、チャネル領域側の幅よりも広くなるように（典型的には、チャネル領域側から対応するソースドレイン領域側に向かって徐々に幅が広くなるように）形成される。
ここで、少なくとも一方の接合領域は、前述のようなＬＤＤ構造によれば少なくも一方のソースドレイン領域よりも不純物濃度が低くなるように形成される。この場合、少なくとも一方の接合領域の対応するソースドレイン領域への境目（即ち、少なくとも一方の接合領域と該接合領域に対応するソースドレイン領域との境目）においては、不純物濃度は低い値から高い値に変化する。例えばこのような不純物濃度の変化に応じて、本発明では少なくとも一方の接合領域は、少なくとも部分的に、チャネル領域よりも幅広に形成される。より具体的には、少なくとも一方の接合領域において、対応するソースドレイン領域への境目がチャネル領域への境目（即ち、少なくとも一方の接合領域とチャネル領域との境目）よりも幅広となるように形成され、不純物濃度の変化（低い、即ち小さい値から、高い、即ち大きい値への変化）に反して幅が狭くならないように形成される。従って、少なくとも一方の接合領域について、上述したようなソースドレイン領域への境目における不純物濃度の変化に基づく濃度勾配を、その幅広形状によって補足的に維持することが可能となる。これにより、少なくとも一方の接合領域及びソースドレイン領域間の濃度勾配に基づく電解緩和効果を良好に維持し、リーク電流を低減することができる。また、本発明ではトランジスタの設計時において少なくとも一方の接合領域の幅を調整すれば、特許文献１と比較して製造プロセスにおける新たな加工を行わなくても容易にトランジスタを製造することができる。
以上説明したような本発明の電気光学装置では、各画素でトランジスタのリーク電流を抑制し表示品位を向上させることができると共に、より簡易な製造プロセスにより製造することが可能となる。
更に本発明では、前記第１及び第２のソースドレイン領域のうち少なくとも一方は、前記一方の接合領域よりも幅広に形成される。
よって、少なくとも一方の接合領域から対応する少なくとも一方のソースドレイン領域へ、その境目を挟んで半導体膜の幅が広く変化するように形成することができる。従って、より確実に不純物濃度の変化に反して、少なくとも一方の接合領域の対応するソースドレイン領域への境目で幅が狭くならないように形成することが可能となる。これにより、より確実に、少なくとも一方の接合領域から少なくとも一方のソースドレイン領域への濃度勾配を維持し、電解緩和効果を向上させることができる。
本発明の一態様では、前記半導体膜は、前記一方の接合領域から前記一方のソースドレイン領域にかけて連続的に幅が変化するように形成される。
この場合には、半導体膜の幅の寸法変化を緩やかに行う、言い換えれば幅の寸法変化に基づく寸法勾配をより小さくすることができる。よって、少なくとも一方の接合領域から少なくとも一方のソースドレイン領域への不純物の濃度勾配に基づく電流密度に与える影響を小さくし、電解緩和効果をより向上させることが可能となる。
本発明の電気光学装置の他の態様では、前記チャネルの延在方向と交差する方向に沿って延在する本体部と、該本体部からチャネルの延在方向に沿って延設され且つ前記半導体膜と少なくとも部分的に重なる延設部とを有する遮光膜を備え、前記チャネル領域は、前記本体部と前記延設部とが交差する部分に重なるように配置される。
この態様によれば、遮光膜はトランジスタの半導体膜に対して基板の側から進行してくる光を遮光可能なように形成される。遮光膜の延設部は、半導体膜に沿って半導体膜と少なくとも部分的に重なって形成されるため、半導体膜に対して進行する光を延設部において少なくとも部分的に遮光することが可能である。
この態様では、半導体膜においてチャネル領域は、本体部と延設部との交差する部分に重なって配置される。ここに、本体部の延在方向に沿う「他の方向」とは、上述した「一の方向」に交差するＸ方向又はＹ方向を意味する。本体部及び延在部の各々で遮光可能な進行方向を有する光を、本体部と延設部との交差する部分で遮光することができる。よって、チャネル領域に対して進行する光をより確実に遮光することができ、トランジスタにおける光リーク電流を抑制することが可能となる。その結果、電気光学装置においてより高品位な表示を行うことができる。
この、遮光膜を備える態様では、前記遮光膜は、前記延設部における前記第２の接合領域と重なる部分が、前記延設部における前記第１の接合領域と重なる部分よりも幅広になるように形成されており、前記第１の接合領域は、少なくとも部分的に、前記チャネル領域よりも幅広に形成されてもよい。
この場合には、第１の接合領域よりも第２の接合領域を基板上のより広い領域で遮光膜の延設部によって遮光することができる。ここに、後述するように半導体膜において、第１の接合領域がデータ線と電気的に接続され且つ第２の接合領域が特に画素電極と電気的に接続される場合は、第２の接合領域は第１の接合領域と比較して、相対的に光リーク電流が発生し易い傾向にある。従って、この場合に、本態様の構成を適用すれば第２の接合領域に対する遮光性を延設部によってより向上させることができ、より確実に光リーク電流を低減することが可能となる。
これに対して、遮光膜の延設部による遮光で第２の接合領域よりも第１の接合領域について遮光性が低下しても、第１の接合領域の第１のソースドレイン領域への境目における不純物の濃度勾配を、その幅広形状によって補足的に維持することができる。その結果、第１の接合領域においても、第１のソースドレイン領域への境目における不純物の濃度勾配に基づく電解緩和効果により、光リーク電流の発生を抑制することが可能となる。
ここに、遮光膜の延設部において、より幅狭く形成された第１の接合領域と重なる一部について、延在部の延在方向と交差する方向で生じる段差形状に基づいて、第１の接合領域では、第１のソースドレイン領域への境目で幅が局所的に狭くなることによりくびれ形状が生じるおそれがある。この態様では、第１の接合領域の幅が、第１のソースドレイン領域への境目で狭くならないように形成することができ、上述したようなくびれ形状が生じるのを防止することが可能となる。
この、第１の接合領域が、少なくとも部分的に、チャネル領域よりも幅広に形成される態様では、前記トランジスタに対応して設けられた画素電極を備え、前記第１のソースドレイン領域は前記データ線に電気的に接続されると共に、前記第２のソースドレイン領域は前記画素電極に電気的に接続されるように構成してもよい。
この場合には、第１の接合領域がデータ線と電気的に接続され且つ第２の接合領域が画素電極と電気的に接続される。従って、第２の接合領域に対する遮光性を遮光膜における延設部によってより向上させることができ、より確実に光リーク電流を低減することが可能となる。
本発明の電子機器は上記課題を解決するために、上述した本発明の電気光学装置（但し、その各種態様も含む）を具備してなる。
本発明の電子機器によれば、上述した本発明の電気光学装置を具備してなるので、高品位な表示を行い且つより簡易な製造プロセスにより製造することが可能な、投射型表示装置、携帯電話、電子手帳、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルなどの各種電子機器を実現できる。
本件の参考発明に係るトランジスタは上記課題を解決するために、チャネル領域と、該チャネル領域を挟んで夫々形成された第１及び第２のソースドレイン領域と、前記第１及び第２のソースドレイン領域と前記チャネル領域との間に夫々形成された第１及び第２の接合領域とを有する半導体膜と、前記チャネル領域に重なるゲート電極とを備え、前記第１及び第２の接合領域のうち少なくとも一方は、少なくとも部分的に、前記チャネル領域よりも幅広に形成されており、前記第１及び第２のソースドレイン領域のうち少なくとも一方は、前記一方の接合領域よりも幅広に形成される。
本件の参考発明に係るトランジスタによれば、上述した本発明の電気光学装置と同様に、リーク電流を低減し且つ比較的容易に製造することができる。
本発明のこのような作用及び他の利得は次に説明する実施するための最良の形態から明らかにされる。
以下図面を参照しながら、本発明に係る電気光学装置、並びに電子機器の各実施形態を説明する。尚、本実施形態では、電気光学装置の一例として、駆動回路内蔵型のＴＦＴアクティブマトリクス駆動方式の液晶装置を例に挙げる。
先ず、本実施形態に係る液晶装置の全体構成について、図１及び図２を参照して説明する。
図１は、ＴＦＴアレイ基板をその上に形成された各構成要素と共に対向基板の側から見た液晶装置の平面図であり、図２は、図１のＨ−Ｈ’線断面図である。
図１及び図２において、本実施形態に係る液晶装置では、ＴＦＴアレイ基板１０と対向基板２０とが対向配置されている。ＴＦＴアレイ基板１０は例えば石英基板、ガラス基板等の透明基板、又はシリコン基板である。対向基板２０も好ましくはＴＦＴアレイ基板１０と同様に透明基板である。ＴＦＴアレイ基板１０と対向基板２０との間に液晶層５０が封入されている。ＴＦＴアレイ基板１０と対向基板２０とは、画像表示領域１０ａの周囲に位置するシール領域に設けられたシール材５２により相互に接着されている。
シール材５２は、両基板を貼り合わせるための、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、製造プロセスにおいてＴＦＴアレイ基板１０上に塗布された後、紫外線照射、加熱等により硬化させられたものである。シール材５２中には、ＴＦＴアレイ基板１０と対向基板２０との間隔（即ち、基板間ギャップ）を所定値とするためのグラスファイバ或いはガラスビーズ等のギャップ材が散布されている。本実施形態に係る液晶装置は、プロジェクタのライトバルブ用として小型で拡大表示を行うのに適している。
シール材５２が配置されたシール領域の内側に並行して、画像表示領域１０ａの額縁領域を規定する遮光性の額縁遮光膜５３が、対向基板２０側に設けられている。但し、このような額縁遮光膜５３の一部又は全部は、ＴＦＴアレイ基板１０側に内蔵遮光膜として設けられてもよい。
周辺領域のうち、シール材５２が配置されたシール領域の外側に位置する領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられている。走査線駆動回路１０４は、この一辺に隣接する２辺に沿い、且つ、額縁遮光膜５３に覆われるようにして設けられている。更に、このように画像表示領域１０ａの両側に設けられた二つの走査線駆動回路１０４間をつなぐため、ＴＦＴアレイ基板１０の残る一辺に沿い、且つ、額縁遮光膜５３に覆われるようにして複数の配線１０５が設けられている。
対向基板２０の４つのコーナー部に対して、両基板間において上下導通材１０６が配置されている。他方、ＴＦＴアレイ基板１０にはこれらのコーナー部に対向する領域において上下導通端子が設けられている。これらにより、ＴＦＴアレイ基板１０と対向基板２０との間で電気的な導通をとることができる。
図２において、ＴＦＴアレイ基板１０上には、駆動素子である画素スイッチング用のＴＦＴや走査線、データ線等の配線が作り込まれた積層構造が形成されている。画像表示領域１０ａには、画素スイッチング用ＴＦＴや走査線、データ線等の配線の上層に画素電極９ａがマトリクス状に設けられている。画素電極９ａ上には、配向膜（図２中、図示省略）が形成されている。他方、対向基板２０におけるＴＦＴアレイ基板１０との対向面上に、遮光膜２３が形成されている。遮光膜２３は、例えば遮光性金属膜等から形成されており、対向基板２０上の画像表示領域１０ａ内で、例えば格子状等にパターニングされている。そして、遮光膜２３上（図２中、遮光膜２３より下側）に、ＩＴＯ（Indium Tin Oxide）等の透明材料からなる対向電極２１が複数の画素電極９ａと対向してベタ状に形成されている。対向電極２１上（図２中、対向電極２１より下側）には配向膜が形成されている（図２中、図示省略）。また、液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなり、これら一対の配向膜間で、所定の配向状態をとる。
尚、図１及び図２に示したＴＦＴアレイ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等の駆動回路に加えて、画像信号線上の画像信号をサンプリングしてデータ線に供給するサンプリング回路、複数のデータ線に所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
次に、本実施形態に係る液晶装置の画素部の電気的な構成について、図３を参照して説明する。
図３は、本実施形態に係る液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。
図３において、画像表示領域１０ａを構成するマトリクス状に形成された複数の画素の夫々には、画素電極９ａ及び本発明に係る「トランジスタ」の一例としてのＴＦＴ３０が形成されている。ＴＦＴ３０は、画素電極９ａに電気的に接続されており、液晶装置の動作時に画素電極９ａをスイッチング制御する。画像信号が供給されるデータ線６ａは、ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしてもよい。
ＴＦＴ３０のゲートに走査線１１が電気的に接続されており、本実施形態に係る液晶装置は、所定のタイミングで、走査線１１にパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎが所定のタイミングで書き込まれる。画素電極９ａを介して電気光学物質の一例としての液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板に形成された対向電極との間で一定期間保持される。
液晶層５０（図２参照）を構成する液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能とする。ノーマリーホワイトモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が減少し、ノーマリーブラックモードであれば、各画素の単位で印加された電圧に応じて入射光に対する透過率が増加され、全体として液晶装置からは画像信号に応じたコントラストをもつ光が出射される。
ここで保持された画像信号がリークすることを防ぐために、画素電極９ａと対向電極２１（図２参照）との間に形成される液晶容量と並列に蓄積容量７０が付加されている。蓄積容量７０は、画像信号の供給に応じて各画素電極９ａの電位を一時的に保持する保持容量として機能する容量素子である。蓄積容量７０の一方の電極は、画素電極９ａと並列してＴＦＴ３０のドレインに接続され、他方の電極は、定電位となるように、電位固定の容量線３００に接続されている。蓄積容量７０によれば、画素電極９ａにおける電位保持特性が向上し、コントラスト向上やフリッカの低減といった表示特性の向上が可能となる。尚、蓄積容量７０は、後述するように、ＴＦＴ３０へ入射する光を遮る内蔵遮光膜としても機能する。
次に、上述の動作を実現する画素部の具体的な構成について、図４及び図５を参照して説明する。
図４は、相隣接する複数の画素部の平面図であり、図５は、図４のＡ０−Ａ０’線断面図である。図４及び図５では、各層・各部材を図面上で認識可能な程度の大きさとするため、該各層・各部材ごとに縮尺を異ならしめてある。この点については、後述する各図についても同様である。図４及び図５では、説明の便宜上、画素電極９ａより上側に位置する部分の図示を省略している。
図４において、画素電極９ａは、ＴＦＴアレイ基板１０上に、マトリクス状に複数設けられている。なお、図４中には、任意の一画素に着目して、かかる画素における画素電極９ａの構成を概略的に図示してある。画素電極９ａの縦横の境界にそれぞれ沿って、データ線６ａ及び走査線１１が設けられている。即ち、走査線１１は、Ｘ方向に沿って延びており、データ線６ａは、走査線１１と交差するように、Ｙ方向に沿って延びている。なお、走査線１１は、下側遮光膜を兼ねる第１の走査線１１ａと、ゲート電極３ａと一体的に形成された第２の走査線１１ｂとを含み、Ｘ方向に沿って二重配線されてなる。走査線１１及びデータ線６ａが互いに交差する個所の各々には画素スイッチング用のＴＦＴ３０が設けられている。このように、第１の走査線１１ａ及び第２の走査線１１ｂが二重配線されるため、走査線１１の電気的な抵抗を全体的に低くすることが可能となる。また、第１の走査線１１ａ及び第２の走査線１１ｂの一方に断線等の不具合が生じても、他方を冗長的に機能させることができるため、液晶装置の信頼性を向上させることができる。
走査線１１、データ線６ａ、蓄積容量７０、ＴＦＴ３０、シールド層４００及び中継層９３及び４０２等は、ＴＦＴアレイ基板１０上で平面的に見て、画素電極９ａに対応する各画素の開口領域（即ち、各画素において、表示に実際に寄与する光が透過又は反射される領域）を囲む非開口領域内に配置されている。即ち、これらの走査線１１、データ線６ａ、蓄積容量７０、ＴＦＴ３０、シールド層４００及び中継層９３及び４０２等は、表示の妨げとならないように、各画素の開口領域ではなく、非開口領域内に配置されている。
以下、ＴＦＴアレイ基板１０上の画素部の積層構造について第１層から順に、説明する。
第１層には、導電性ポリシリコン、高融点金属、高融点金属シリサイド等により、例えば２００ｎｍの膜厚で第１の走査線１１ａが設けられている。第１の走査線１１ａは、図４に示すようにＸ方向に沿って延びる部分と共に、該部分からＴＦＴ３０のチャネル領域１ａ’と重なるようにＹ方向に沿って延在する部分を有している。
第１の走査線１１ａは、図４に示すように、ＴＦＴ３０のチャネル領域１ａ’、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃ、並びにデータ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅに対向する領域を含むように、好ましくは形成される。よって、第１の走査線１１ａによって、ＴＦＴアレイ基板１０における裏面反射や、複板式のプロジェクタ等で他の液晶装置から発せられ合成光学系を突き抜けてくる光などの、戻り光に対してＴＦＴ３０のチャネル領域１ａ’を殆ど或いは完全に遮光できる。即ち、第１の走査線１１ａは、走査信号を供給する配線として機能すると共に戻り光に対するＴＦＴ３０の下側遮光膜として機能することが可能である。
図５において、第１層の走査線１１ａ及び第２層のＴＦＴ３０間は、下地絶縁膜１２によって絶縁されている。下地絶縁膜１２は、第１の走査線１１ａからＴＦＴ３０を絶縁する機能の他、ＴＦＴアレイ基板１０の全面に形成されることにより、ＴＦＴアレイ基板１０の表面の研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のＴＦＴ３０の特性の劣化を防止する機能を有する。なお、下地絶縁膜１２は、例えばＴＥＯＳ（珪酸エチル）膜を膜厚３００ｎｍ及びＨＴＯ（High Temperature Oxide）膜を膜厚５０ｎｍで積層してなる２層構造を有する。
第２層には、半導体膜１ａ及びゲート電極３ａを含むＴＦＴ３０が設けられている。
図４及び図５に示すように、半導体膜１ａは、例えばポリシリコンから膜厚が５５ｎｍとして形成され、Ｙ方向に沿ったチャネル長を有するチャネル領域１ａ’、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃ、並びにデータ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅからなる。即ち、ＴＦＴ３０はＬＤＤ構造を有している。尚、データ線側ＬＤＤ領域１ｂは、本発明に係る「第１の接合領域」の一例であり、画素電極側ＬＤＤ領域１ｃは、本発明に係る「第２の接合領域」の一例である。データ線側ソースドレイン領域１ｄは、本発明に係る「第１のソースドレイン領域」の一例であり、画素電極側ソースドレイン領域１ｅは、本発明に係る「第２のソースドレイン領域」の一例である。
データ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅは、チャネル領域１ａ’を基準として、Ｙ方向に沿ってほぼミラー対称に形成されている。データ線側ＬＤＤ領域１ｂは、チャネル領域１ａ’及びデータ線側ソースドレイン領域１ｄ間に形成されている。画素電極側ＬＤＤ領域１ｃは、チャネル領域１ａ’及び画素電極側ソースドレイン領域１ｅ間に形成されている。データ線側ＬＤＤ領域１ｂ、画素電極側ＬＤＤ領域１ｃ、データ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅは、例えばイオンプランテーション法等の不純物打ち込みによって半導体膜１ａに不純物を打ち込んでなる不純物領域である。データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃはそれぞれ、データ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅよりも不純物の少ない低濃度な不純物領域として形成される。このような不純物領域によれば、ＴＦＴ３０の非動作時において、データ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅに流れるオフ電流を低減し、且つＴＦＴ３０の動作時に流れるオン電流の低下を抑制できる。尚、ＴＦＴ３０は、ＬＤＤ構造を有することが好ましいが、データ線側ＬＤＤ領域１ｂ、画素電極側ＬＤＤ領域１ｃに不純物打ち込みを行わないオフセット構造であってもよい。
図４及び図５において、ゲート電極３ａと一体的に第２の走査線１１ｂが、例えば導電性ポリシリコンとタングステンシリサイド（ＷＳｉ）とを夫々膜厚が６０ｎｍとして積層することにより形成される。第２の走査線１１ｂは、図４に示すように、平面的に見てチャネル領域１ａ’に重なってＹ方向に沿って延在する部分がゲート電極３ａとして機能すると共に、Ｙ方向に沿って延在する部分から第１の走査線１１ａに並走してＸ方向に延在する部分を有している。
第２の走査線１１ｂにおいて、これと一体的に形成されたゲート電極３ａは半導体膜１ａとゲート絶縁膜２によって絶縁されている。本実施形態では、図４及び図５に示すように、下地絶縁膜１２において、半導体膜１ａの脇にはコンタクトホール８１０が開口される。ゲート電極３ａは、コンタクトホール８１０内にまで連続的に形成されて第１の走査線１１ａと電気的に接続される。
図５において、ＴＦＴ３０より上層側には、第２層及び第３層間を層間絶縁する、層間絶縁膜４１が設けられる。層間絶縁膜４１は、例えば膜厚３００ｎｍのＴＥＯＳ膜により形成される。層間絶縁膜４１には、画素電極側ソースドレイン領域１ｅと蓄積容量７０の下部容量電極７１とを電気的に接続するためのコンタクトホール８３が開口される。また、データ線側ソースドレイン領域１ｄとデータ線６ａとを電気的に接続するためのコンタクトホール８１も、開口される。
層間絶縁膜４１より上層側の第３層には、下部容量電極７１、及び誘電体膜７５を介して下部容量電極７１と対向する上部容量電極３００を有する蓄積容量７０が形成される。
上部容量電極は、容量線３００と一体的に形成される。容量線３００は、例えば、膜厚が５０ｎｍ及び１００ｎｍの各々の窒化チタン（ＴｉＮ）膜に、膜厚が１５０ｎｍのアルミニウム（Ａｌ）膜を挟持してなる３層構造を有する。容量線３００は、その詳細な構成については図示を省略してあるが、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続され、固定電位に維持される。容量線３００は、図４において、半導体膜１ａ上において、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃと、画素電極側ソースドレイン領域１ｅとに重なるように、Ｙ方向に沿って延在する部分と、該部分からＸ方向に沿って延在する部分を有する。容量線３００において、Ｙ方向に沿って延在する部分と、下部容量電極７１と重なる、Ｘ方向に沿って延在する一部が上部容量電極として機能する。よって、上部容量電極は固定電位に維持される、固定電位側容量電極として機能する。
下部容量電極７１は、例えば膜厚が１００ｎｍとして導電性ポリシリコンより形成される。下部容量電極７１は、図４において、Ｙ方向及びＸ方向の各々に、上部容量電極３００と重なるように延在する部分を有する。そして、Ｙ方向に延在する部分において、画素電極側ソースドレイン領域１ｅと重なると共に、コンタクトホール８３を介して電気的に接続される。また、Ｘ方向に延在する部分において、容量線３００の配置を避けて露出する部分において、コンタクトホール８４を介して第４層目の中継層９３と電気的に接続される。中継層９３はコンタクトホール８５を介して第５層目の中継層４０２と電気的に接続される。更に、中継層４０２は、コンタクトホール８６を介して画素電極９ａと電気的に接続される。従って、下部容量電極７１は、画素電位に維持される、画素電位側容量電極として機能する。
誘電体膜７５は、例えば膜厚が４ｎｍのＨＴＯ膜及び膜厚が１５ｎｍ窒化シリコン（ＳｉＮ）膜を積層してなる２層構造を有している。
図５において、蓄積容量７０より上層側には、第３層及び第４層間を層間絶縁する層間絶縁膜４２が、例えば膜厚が４００ｎｍのＴＥＯＳ膜により形成される。コンタクトホール８４は層間絶縁膜４２を貫通して、下部容量電極７１の表面に達するように開口され、コンタクトホール８１は、層間絶縁膜４２及び４１、更にはゲート絶縁膜２を貫通して開口され、半導体膜１ａの表面に達する。
図４及び図５において、第４層には、データ線６ａ及び中継層９３が設けられる。図５において、データ線６ａは、コンタクトホール８１を介して、半導体膜１ａのデータ線側ソースドレイン領域１ｄと電気的に接続される。また、中継層９３は、コンタクトホール８４を介して下部容量電極７１と電気的に接続される。データ線６ａ及び中継層９３は、例えば金属膜等の導電材料で構成される薄膜を層間絶縁膜４２上に薄膜形成法を用いて形成しておき、当該薄膜を部分的に除去、即ちパターニングすることによって相互に離間させた状態で形成される。従って、データ線６ａ及び中継層９３を同一工程で形成できるため、装置の製造プロセスを簡便にできる。なお、例えばデータ線６ａ及び中継層９３は夫々、膜厚が２０ｎｍのチタン（Ｔｉ）膜、膜厚が５０ｎｍのＴｉＮ膜、膜厚が３５０ｎｍのＡｌ膜、膜厚が１５０ｎｍのＴｉＮ膜をこの順に積層してなる４層構造を有する。
図５において、データ線６ａ及び中継層９３より上層側には、第４層及び第５層間を層間絶縁する層間絶縁膜４３が、例えば膜厚が６００ｎｍのＴＥＯＳ膜により形成される。コンタクトホール８５は、層間絶縁膜４３を貫通して開口され、中継層９３の表面に達する。なお、好ましくは、層間絶縁膜４３の表面に対して、例えばＣＭＰ（化学的機械研磨）法等による平坦化処理が行われる。
第５層には、シールド層４００及び中継層４０２が設けられる。図４において、シールド層４００は、データ線６ａと同方向即ちＹ方向に沿って延設される。半導体膜１ａにおいてチャネル領域１ａ’、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃ、並びにデータ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅに対向する領域に、データ線６ａ及びシールド層４００が配線されている。よって、半導体膜１ａにおける、これらの各領域に対して上層側から進行する光を、データ線６ａ及びシールド層４００によって遮光することが可能となる。
また、図５において、中継層４０２は好ましくはシールド層４００と同一膜により形成される。中継層４０２は、既に説明したように、画素電極９ａと電気的に接続され、画素電極９ａ及び中継層９３間の電気的接続を中継する。なお、シールド層４００及び中継層４０２は夫々、例えば、膜厚が３５０ｎｍのＡｌ膜及び膜厚が１５０ｎｍのＴｉＮ膜を積層してなる２層構造を有する。
図５において、シールド層４００及び中継層４０２より上層側には、第５層及び第６層間を層間絶縁する層間絶縁膜４４が、例えば膜厚が６００ｎｍのＴＥＯＳ膜及び膜厚が７５ｎｍのＢＳＧ（ボロンシリケートガラス）膜よりなる２層構造により、形成される。コンタクトホール８６は、層間絶縁膜４４を貫通して開口され、中継層４０２の表面に達する。なお、好ましくは、層間絶縁膜４４の表面に対して平坦化処理が行われる。
図４及び図５において、第６層には、画素電極９ａが形成される。図５に示すように、画素電極９ａは、中継層４０２及び９３と、下部容量電極７１とによって、コンタクトホール８６、８５、８４及び８３を介して中継されつつ、半導体膜１ａの画素電極側ソースドレイン領域１ｅに電気的に接続されている。図２を参照して既に説明したように、画素電極９ａの上側表面には、ラビング処理等の所定の配向処理が施された配向膜が設けられている。
以上に説明した画素部の構成は、図４に示すように、各画素部に共通である。画像表示領域１０ａ（図１参照）には、かかる画素部が周期的に形成されている。
次に、本実施形態において特徴的なＴＦＴ３０の構成について、図６を参照してより詳細に説明する。
図６は、第１層及び第２層の各層について、ＴＦＴに対する第１及び第２の走査線の配置関係に係る主要な構成を示す平面図である。
ＴＦＴ３０は上述したようにＬＤＤ構造を有し、半導体膜１ａにおいて、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃは夫々低濃度不純物領域として形成され、データ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅは夫々高濃度不純物領域として形成される。本実施形態では、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃのうち少なくとも一方は、データ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅのうち、対応する少なくとも一方への不純物濃度の変化に応じて幅が以下のように調整されて形成されている。
ここに、図４及び図５を参照して説明したように、ＴＦＴ３０より下層側の第１層には第１の走査線１１ａが下側遮光膜を兼ねて形成される。この下側遮光膜１１ａは、半導体膜１ａの延在方向（Ｙ方向）に沿って延設し、半導体膜１ａと少なくとも部分的に重なる延設部３１及び、延設部３１の延在方向と交差する方向（Ｘ方向）に沿って延在する本体部３２を有する。本体部３２は、第２の走査線１１ｂと共にＸ方向に沿って二重配線され走査線１１の一部を構成する。
既に説明したように延設部３１は、半導体膜１ａのデータ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃ、並びにデータ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅと少なくとも部分的に重なり、ＴＦＴアレイ基板１０の側から進行してくる戻り光等からこれらの領域を少なくとも部分的に遮光することが可能である。半導体膜１ａのチャネル領域１ａ’が延設部３１及び本体部３２の交差する部分に重なるように配置される。よって、延設部３１及び本体部３２の各々で遮光可能な進行方向を有する光を、延設部３１と本体部３２との交差する部分で遮光することができる。よって、チャネル領域１ａ’に対して進行する光をより確実に遮光することができ、光リーク電流を抑制することが可能となる。
また、図６において、延設部３１はデータ線側ＬＤＤ領域１ｂと重なる部分の幅Ｗ３に対して、少なくとも画素電極側ＬＤＤ領域１ｃと重なる部分の幅Ｗ４が広くなるように形成される。よって、データ線側ＬＤＤ領域１ｂよりも画素電極側ＬＤＤ領域１ｃをＴＦＴアレイ基板１０上のより広い領域で延設部３１によって遮光することができる。ここに、画素電極側ＬＤＤ領域１ｃはデータ線側ＬＤＤ領域１ｂと比較して、相対的に光リーク電流が発生し易い傾向にある。従って、画素電極側ＬＤＤ領域１ｃに対する遮光性を延設部３１によってより向上させることができ、より確実に光リーク電流を低減することが可能となる。
ここに、本実施形態の比較例について図７を参照して、本実施形態と異なる構成にのみ着目して説明する。
図７は、比較例において、図６に対応する各種構成要素の配置関係に係る主要な構成を示す平面図である。
比較例において図７では、設計上で第１の接合領域１ｂはチャネル領域１ａ’と同程度の幅Ｗ０を有する点が本実施形態と異なっている。延設部３１において、画素電極側ＬＤＤ領域１ｃと重なる部分に対してより幅狭く（Ｗ３＜Ｗ４）形成された、データ線側ＬＤＤ領域１ｂと重なる部分について、延在部３１の延在方向（Ｙ方向）と交差する方向で延在部３１の膜厚に起因する段差形状が生じ、この段差形状に応じて図５に示す半導体膜１ａの下地となる下地絶縁膜１２の表面に段差が生じる。このような下地絶縁膜１２の表面における段差形状に基づいて、データ線側ＬＤＤ領域１ｂではデータ線側ソースドレイン領域１ｄへの境目で幅が、局所的にチャネル領域１ａ’と同程度の設計上の幅Ｗ０より狭くなりくびれ形状が生じるおそれがある。
また、図６を参照して説明したようにより幅狭く形成されたデータ線側ＬＤＤ領域１ｂと重なる延設部３１の一部では戻り光等の光に対する遮光性が低下するおそれがある。加えて図７に示すようなくびれ形状が半導体膜１ａにおいて生じることにより、データ線側ＬＤＤ領域１ｂのデータ線側ソースドレイン領域１ｄへの境目でこれらの領域間の濃度勾配に基づく電解緩和効果が乱され、リーク電流が生じ易くなるおそれがある。よって、結果として光リーク電流が増加する問題点が生じ得る。
ここに、図８には図７に示す比較例におけるＴＦＴの電気特性を示してある。図８においては、横軸にゲート電圧（Ｖ）及び縦軸に電流値（Ａ）をとり、特性１及び特性２について示してある。特性１は、ＴＦＴ３０の良好な電気特性を示し、特性２は図７に示す比較例におけるＴＦＴ３０の電気特性を示している。図８において、ＴＦＴ３０のゲート電圧の０Ｖ付近の閾値以下で、特性１によればオフ電流は殆ど或いは理想的には全く生じないが、特性２によればオフ電流の値、即ちリーク電流が高くなっている。
再び図６において、本実施形態では特に、ＴＦＴ３０の半導体膜１ａにおいてデータ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃのうち少なくとも一方は、少なくとも部分的に、チャネル領域１ａ’よりも幅広に形成される（即ち、チャネル領域１ａ’よりも少なくとも部分的に幅が広くなるように形成される）。より具体的には、好ましくは半導体膜１ａにおいてデータ線側ＬＤＤ領域１ｂは、データ線側ソースドレイン領域１ｄへの不純物濃度の変化に応じて、チャネル領域１ａ’の幅Ｗ０よりも幅広となるように形成される。データ線側ＬＤＤ領域１ｂのデータ線側ソースドレイン領域１ｄへの境目においては、不純物濃度は低い値から高い値に変化する。このような不純物濃度の変化に応じて、データ線側ＬＤＤ領域１ｂはチャネル領域１ａ’の幅Ｗ０よりも少なくとも部分的に幅広となるように形成される。即ち、不純物濃度の変化が維持されるようにデータ線側ＬＤＤ領域１ｂにおいて、データ線側ソースドレイン領域１ｄへの境目がチャネル領域１ａ’よりも広い幅Ｗ１となるように形成され、不純物濃度の変化（低い、即ち小さい値から、高い、即ち大きい値への変化）に反して幅が狭くならないように形成される。従って、データ線側ＬＤＤ領域１ｂについて、データ線側ソースドレイン領域１ｄへの境目における不純物濃度の変化に基づく濃度勾配を、その幅広形状によって補足的に維持することが可能となる。これにより、データ線側ＬＤＤ領域１ｂ及びデータ線側ソースドレイン領域１ｄ間の濃度勾配に基づく電解緩和効果を良好に維持し、リーク電流を低減することができる。また、設計時において上述したように少なくともデータ線側ＬＤＤ領域１ｂの幅を調整すれば、特許文献１と比較して製造プロセスにおける新たな加工を行わなくても容易にＴＦＴ３０を製造することができる。
また、好ましくはデータ線側ソースドレイン領域１ｄは、少なくとも部分的に、データ線側ＬＤＤ領域１ｂよりも幅広に形成される（即ち、データ線側ＬＤＤ領域１ｂに対して、データ線側ソースドレイン領域１ｄの幅が少なくとも部分的に広くなるように形成される）。よって、データ線側ＬＤＤ領域１ｂからデータ線側ソースドレイン領域１ｄへ、その境目を挟んで半導体膜１ａの幅が広く変化するように形成することができる。従って、より確実にデータ線側ＬＤＤ領域１ｂにおいて、データ線側ソースドレイン領域１ｄへの境目で幅が狭くならないように形成することが可能となる。この場合には図６に示すように、半導体膜１ａにおいて、データ線側ＬＤＤ領域１ｂからデータ線側ソースドレイン領域１ｄにかけて、幅Ｗ０から最終的に幅Ｗ２となるように、２以上の段階を経て且つ連続的に幅が変化するように形成するのが好ましい。よって、このような幅の寸法変化を緩やかに行う、言い換えれば幅の寸法変化に基づく寸法勾配をより小さくすることができ、データ線側ＬＤＤ領域１ｂからデータ線側ソースドレイン領域１ｄへの不純物の濃度勾配に基づく電流密度に与える影響を小さくし、電解緩和効果をより向上させることが可能となる。
従って、データ線側ＬＤＤ領域１ｂの幅が、データ線側ソースドレイン１ｄへの境目で狭くならないように形成することができ、半導体膜１ａにくびれ形状が生じるのを防止することが可能となる。加えて、延設部３１のより幅狭く形成された一部による遮光で画素電極側ＬＤＤ領域１ｃよりもデータ線側ＬＤＤ領域１ｂについて遮光性が低下しても、上述したようなデータ線側ＬＤＤ領域１ｂにおいて、データ線側ソースドレイン領域１ｄへの境目における不純物の濃度勾配に基づく電解緩和効果を良好に維持することができ、光リーク電流の発生を抑制することが可能となる。
ここに、図９には本実施形態におけるＴＦＴの電気特性を示してある。図９においては、図８と同様に横軸にゲート電圧（Ｖ）及び縦軸に電流値（Ａ）をとり、特性１及び特性２について示してある。特性１は、ＴＦＴ３０の良好な電気特性を示し、特性２は本実施形態におけるＴＦＴ３０の電気特性を示している。図９においては、図８に示す比較例の電気特性と比較して、ＴＦＴ３０のゲート電圧の０Ｖ付近の閾値以下で、特性２は特性１とリーク電流は同程度にまで、比較例の特性２に対して２桁程度低下させることが可能となる。
以上説明したようなデータ線側ＬＤＤ領域１ｂ及びデータ線側ソースドレイン領域１ｄの構成は、これらの領域の側に加えて若しくは代えて半導体膜１ａにおける画素電極側ＬＤＤ領域１ｃ及び画素電極側ソースドレイン領域１ｅに対して同様に適用するようにしてもよい。
従って、以上説明したような本実施形態では、各画素部でＴＦＴ３０のリーク電流を抑制し表示品位を向上させることができると共に、より簡易な製造プロセスにより製造することが可能となる。
次に、上述した電気光学装置である液晶装置を各種の電子機器に適用する場合について説明する。
図１０は、プロジェクタの構成例を示す平面図である。以下では、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。
図１０に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６及び２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂ及び１１１０Ｇに入射される。
液晶パネル１１１０Ｒ、１１１０Ｂ及び１１１０Ｇの構成は、上述した液晶装置と同等であり、画像信号処理回路から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、Ｒ及びＢの光が９０度に屈折する一方、Ｇの光が直進する。従って、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
尚、図１０を参照して説明した電子機器の他にも、モバイル型のパーソナルコンピュータや、携帯電話、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた装置等が挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
また、本発明は上述の各実施形態で説明した液晶装置以外にも反射型液晶装置（ＬＣＯＳ）等にも適用可能である。
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨或いは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置、及び該電気光学装置を備えた電子機器、並びにトランジスタもまた本発明の技術的範囲に含まれるものである。
液晶装置の概略的な平面図である。 図１のＨ−Ｈ'線断面図である。 本実施形態に係る液晶装置の画像表示領域を構成するマトリクス状に形成された複数の画素における各種素子、配線等の等価回路図である。 相隣接する複数の画素部の平面図である。 図４のＡ０−Ａ０’線断面図である。 第１層及び第２層の各層について、ＴＦＴに対する第１及び第２の走査線の配置関係に係る主要な構成を示す平面図である。 比較例において、図６に対応する各種構成要素の配置関係に係る主要な構成を示す平面図である。 図７に示す比較例におけるＴＦＴの電気特性を示す図である。 本実施形態におけるＴＦＴの電気特性を示す図である。 液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す平面図である。
符号の説明
１ａ…半導体膜、１ａ’…チャネル領域、１ｂ…データ線側ＬＤＤ領域、１ｃ…画素電極側ＬＤＤ領域、１ｄ…データ線側ソースドレイン領域、１ｅ…画素電極側ソースドレイン領域、３ａ…ゲート電極、６ａ…データ線、１０…ＴＦＴアレイ基板、１０ａ…画像表示領域、１１…走査線、３０…ＴＦＴ

Claims (3)

  1. データ線と、
    チャネル領域と、前記データ線に電気的に接続された第１のソースドレイン領域と、画素電極に電気的に接続された第２のソースドレイン領域と、前記第１のソースドレイン領域と前記チャネル領域との間に形成された第１の接合領域と、前記第２のソースドレイン領域と前記チャネル領域との間に形成された第２の接合領域とを有する半導体膜を含むトランジスタと、
    前記半導体膜の延在する第１の方向と交差する第２の方向に沿って延在し、前記チャネル領域と重なる本体部と、該本体部から前記第１の方向に沿って延設され且つ前記半導体膜の第１の接合領域と重なる第１の延設部と、前記本体部から前記第１の方向とは反対側の第３の方向に沿って延設され且つ前記半導体膜の第２の接合領域と重なる第２の延設部とを有する遮光膜とを備え、
    前記遮光膜の第１の延設部は、前記遮光膜の第２の延設部よりも幅が狭くなるように形成されており、
    前記チャネル領域及び前記第２の接合領域は、それぞれ同一幅となるように形成されており、前記第１の接合領域は、前記遮光膜の第１の延設部と重なる領域において、前記チャネル領域側よりも前記第１のソースドレイン領域側が幅広に形成され、前記第１の接合領域の前記第１のソースドレイン領域側が、前記チャネル領域及び第２の接合領域よりも幅広に形成されている
    ことを特徴とする電気光学装置。
  2. 前記遮光膜は、前記チャネル領域と重なるように設けられたゲート電極と電気的に接続されることを特徴とする請求項１に記載の電気光学装置。
  3. 請求項１又は２に記載の電気光学装置を具備してなることを特徴とする電子機器。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9741309B2 (en) * 2009-01-22 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for driving display device including first to fourth switches
JP5834705B2 (ja) * 2011-09-28 2015-12-24 セイコーエプソン株式会社 電気光学装置、及び電子機器
TWI451179B (zh) * 2011-11-17 2014-09-01 Au Optronics Corp 畫素結構及其製造方法
US9818763B2 (en) * 2013-07-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing display device
CN103472646B (zh) * 2013-08-30 2016-08-31 京东方科技集团股份有限公司 一种阵列基板及其制备方法和显示装置
KR102210366B1 (ko) * 2014-06-12 2021-02-02 삼성디스플레이 주식회사 표시 장치
KR102296945B1 (ko) * 2014-07-04 2021-09-01 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
TWI578509B (zh) * 2015-07-23 2017-04-11 友達光電股份有限公司 畫素結構
US10928694B2 (en) * 2017-02-20 2021-02-23 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display device
CN112736095A (zh) * 2021-01-15 2021-04-30 武汉华星光电技术有限公司 显示面板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH053209A (ja) 1990-09-25 1993-01-08 Matsushita Electron Corp 半導体装置およびその製造方法
JPH06252405A (ja) * 1993-02-22 1994-09-09 Fuji Xerox Co Ltd 薄膜半導体装置
JPH07147411A (ja) * 1993-11-24 1995-06-06 Sony Corp 表示素子基板用半導体装置
JP3503685B2 (ja) * 1999-08-30 2004-03-08 日本電気株式会社 液晶表示装置及びその製造方法
JP3830361B2 (ja) * 2000-08-11 2006-10-04 セイコーエプソン株式会社 Ｔｆｔアレイ基板、電気光学装置及び投射型表示装置
JP2004340981A (ja) * 2003-03-14 2004-12-02 Sony Corp 液晶表示装置
JP2005086024A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
JP2005197618A (ja) * 2004-01-09 2005-07-21 Nec Corp 薄膜トランジスタ、薄膜トランジスタの形成方法ならびに表示デバイス、電子機器
JP2006165368A (ja) * 2004-12-09 2006-06-22 Sharp Corp 薄膜トランジスタを備えた装置およびその製造方法
JP4197016B2 (ja) * 2006-07-24 2008-12-17 セイコーエプソン株式会社 電気光学装置用基板及び電気光学装置、並びに電子機器
JP4967556B2 (ja) * 2006-09-14 2012-07-04 セイコーエプソン株式会社 電気光学装置用基板及び電気光学装置、並びに電子機器
JP5034529B2 (ja) * 2007-02-01 2012-09-26 セイコーエプソン株式会社 電気光学装置用基板及び電気光学装置、並びに電子機器

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