JP4885968B2 - アクティブマトリクス基板およびそれを備えた液晶表示装置 - Google Patents

Description

本発明は、ＴＦＴを用いたアクティブマトリクス基板およびそれを備えた液晶表示装置に関する。

従来、ＦＦＳ（Fringe Field Switching）モードの液晶表示装置が知られている。ＦＦＳモードの液晶表示装置では、対向電極と画素電極が (a) ＩＴＯのような透明物質で形成され、 (b) 対向電極と画素電極が、上・下基板間の間隔よりも狭い間隔を有するように形成され、さらに、 (c) 対向電極と画素電極との幅が、電極上部に配置されている液晶分子が全て駆動できる程度の幅を有するように形成されている。

このＦＦＳモードの液晶表示装置は、電極等が透明物質で形成されていることにより、ＩＰＳ（In-Place-Switching）モードの液晶表示装置よりも高い開口率を得ることができる（つまり、電極部で光透過が発生することによりＩＰＳモードよりも高い開口率を得ることができる）。

図２１の（ａ）は、特許文献１に記載のＦＦＳモードの液晶表示装置に用いられているアクティブマトリクス基板の平面図であり、図２１の（ｂ）は図２１の（ａ）のＡ−Ａ’断面図である。

図２１の（ａ）に示すように、このアクティブマトリクス基板は、主に、互いに直交する複数のゲートバスライン１０１および複数のソースバスライン１０７と、これらのバスラインにて囲われた画素領域に櫛状にソースバスライン１０７と平行に設けられた複数の絵素電極１０９と、ゲートバスライン１０１が画素領域側へ分岐した部分に設けられたＴＦＴ１０３と、ゲートバスライン１０１と平行に設けられた共通電極用配線（ＣＳ配線）１１０とを備えている。

さらに、図２１の（ｂ）に示すように、このアクティブマトリクス基板は、絶縁性基板上に、透明導電膜から成る共通電極（ゲートバスライン下層）１０６が設けられ、その上にゲートバスライン上層１０１、およびＣＳ配線１１０が設けられている。また、ゲート絶縁膜１０２を介して、ゲートバスライン上層１０１の上に、半導体層１０３、コンタクト層１０４、ソース・ドレイン電極上層１０７が積層されて、ＴＦＴを形成している。また、アクティブマトリクス基板の最上層には、層間絶縁膜（パッシベーション膜）１０８を介して絵素電極１０９が設けられている。

上記特許文献１に記載のアクティブマトリクス基板は、ＣＳ配線１１０を形成する共通電極がゲートバスライン下層１０６に設けられているため、次のような２つの問題があった。

すなわち、図２２に示すように、共通電極およびゲートバスライン上層が荒れると共に、ＴＦＴのチャネル部１１１を形成する、ゲート絶縁膜１０２上の半導体層１０３、コンタクト層１０４、およびソース・ドレイン電極上層１０７が荒れる。特に、一般的な透明金属膜を透明電極として用いた場合、平坦性が低く、ＴＦＴのチャネル部１１１の凹凸が大きくなり、移動度が低下するという問題が生じる。

また、透明電極は、結晶化の転移温度が非常に低い、つまり、１５０度〜２００度程度でアモルファスからポリシリコン化（結晶化）してしまう。結晶化された状態とアモルファスの状態とを比較すると、エッチングレートに大きな差がある。そのため、かなり長い時間エッチングする必要がある。つまり、図２３に示すように、オーバーエッチングをする必要がある。それゆえゲートバスライン１０１が逆テーパ（ひさし状）となり、ゲート絶縁膜１０２が該ゲートバスライン１０１をカバーできず、上層に形成される金属膜とのリーク発生などの良品率の低下を招くという問題が生じる。

また、特許文献２に記載のアクティブマトリクス基板では、ゲート絶縁膜の上に、共通電極を設けていた。つまり、ゲートバスラインよりも上の層に、共通電極を設けていた。従って、上記の２つの問題を解消することができた。

ところが、特許文献１および２は、共に、共通電極を液晶表示部の横向きに配されたゲートバスラインの金属層を用いて、ゲートバスラインと平行に形成していたため、図２４に示すように、つまり、横向きにＣＳ配線１２３が設けられていた。一般に液晶表示装置では、液晶表示部は、横長になっているものが多いため、ソースバスラインに比べて、ゲートバスラインは長くなっている。そのため、ＣＳ配線１２３にて形成された共通電極が高抵抗となり、信号の遅延の問題が生じる。これを解決するため、低抵抗化を目的としＣＳ配線１２３の幅を太くした場合には、開口率が低下するという問題が生じる。

これに対して、特許文献３では、図２５に示すように、絵素電極よりも上に共通電極（透明電極材料、例えばＩＴＯ）を設け、共通電極のスリット部以外の領域全てに透明電極材料を残して、共通電極を形成している。さらに、図２６に示すように、ソースバスラインおよびゲートバスライン上、ほぼ全面に透明電極材料（ＣＳ配線）を設けている。このように、ソースバスラインにも平行にＣＳ配線を設けることにより、上記の信号の遅延の問題を解消している。
日本国公開特許公報「特開２００１−２３５７６３号公報（公開日；平成１３年８月３１日）」 日本国公開特許公報「特開２００２−９０７８１号公報（公開日；平成１４年３月２７日）」 国際公開番号 ＷＯ ０１／１８５９７（公開日；平成１３年３月１５日） 日本国公開特許公報「特開２００１−２２１９９２号公報（公開日；平成１３年８月１７日）」 日本国公開特許公報「特開平９−２３０３８０号公報（公開日；平成９年９月５日）」

しかしながら、上記の特許文献３に開示された技術では、ＣＳ配線は、図２６におけるソースバスラインとゲートバスラインの全面を覆うように形成されている。そのため、短絡などの欠陥の虞と、ゲートバスラインおよびソースバスラインとＣＳ配線との寄生容量が大きくなる。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、抵抗による信号の遅延および寄生容量による信号の遅延を小さくしたアクティブマトリクス基板およびそれを備えた液晶表示装置を提供することである。

本発明のアクティブマトリクス基板は、上記課題を解決するために、絶縁性基板と、該絶縁性基板上に互いに交差して配された映像信号線および走査信号線と、これらの信号線の交点に配され、ゲート電極、ソース電極、およびドレイン電極を備えて成る薄膜トランジスタと、を有するアクティブマトリクス基板であって、ソース電極およびドレイン電極の下層として用いるために形成された透明電極層が、互いに隣接する映像信号線と互いに隣接する走査信号線とで囲われた画素領域に共通電極として用いられていると共に、互いに隣接する上記共通電極を上記映像信号線に平行に繋いで形成された共通電極配線として用いられていることを特徴としている。

上記構成によれば、共通電極は、ソース電極およびドレイン電極の下層として用いるために形成された透明電極層が、互いに隣接する映像信号線と互いに隣接する走査信号線とで囲われた画素領域に共通電極として用いられていると共に、互いに隣接する共通電極を上記映像信号線に平行に繋いで形成された共通電極配線として用いられている。つまり、共通電極および共通電極配線は、ソース電極およびドレイン電極の下層として用いる透明電極層により形成している。これにより、共通電極が、ソース電極と接続された映像信号線と平行に接続されて延びていることを実現している。一般に、映像信号線は、走査信号線よりも短いため、走査信号線に平行に延びている場合に比して、抵抗を小さくできる。

さらに、上記構成によれば、上記共通電極配線は、映像信号線と交差する部分を持たず、走査信号線と直交する部分で交差するよう形成されている。ここで互いに隣接する映像信号線間に形成されているある一つの共通電極に着目した場合、一般に映像信号線の数は、走査信号線よりも多いため（映像信号線：走査信号線＝３（ＲＧＢ）：１）、映像信号線と直交する部分で交差するよう形成されている従来の構成にくらべ、共通電極と各信号線（映像信号線、走査信号線）との交差部の数が少なくなり、共通電極配線の寄生容量を小さくできる。

以上のように、本発明では、共通電極および共通電極配線の抵抗を小さくできると共に、共通電極配線と信号線との寄生容量を小さくできる。そのため、共通電極配線の信号の遅延を小さくできる。

さらに、上記構成によれば、ソース電極、ドレイン電極の下層に透明電極層（ＩＴＯなどの透明導電性材料）を形成しており、いわゆるハーフトーン露光を用いたフォトリソグラフィ法を用いて、ソース電極、ドレイン電極の形成と同一のフォトリソグラフィ工程で共通電極を形成することが可能となるため、製造方法の簡略化が可能となる。また、上述の通り同一のフォトリソグラフィ工程で共通電極を形成することが可能であるため、上記の特許文献２のように共通電極とソース電極、ドレイン電極を別のフォト工程で形成していた場合に比べ、フォトアライメントズレによる歩留まり低下や、開口率低下を防ぐことができる。

また、本発明のアクティブマトリクス基板では、上記ゲート電極を形成するために成膜した金属膜が、上記走査信号線と平行に形成された補助共通電極配線として用いられ、該補助共通電極配線と上記共通電極とは、コンタクトホールを介して電気的に接続されていることが好ましい。

上記構成によれば、走査信号線と平行に補助共通電極配線が設けられ、該補助共通電極配線と共通電極とが上記ゲート絶縁膜に設けたコンタクトホールを介して電気的に接続されている。つまり、共通電極および共通電極配線と補助共通電極配線とで、網目状の構成を形成している。そのため、大きさや材料によらず、縦横比の関係だけで、抵抗が決まるような構成に近づけることができる（シート抵抗の概念）。従って、任意の２点間の抵抗を下げることができる。さらに、上記特許文献２に記載された技術では、図２７に示すように、共通電極１２０と共通電極配線１２１とをソースメタル（ソースバスラインの金属層）１２２で接続しているため、オーミックコンタクトを取れない場合、絵素欠陥となるという問題があるが、上記網目状の構成とすることにより、４方向の冗長性を持たせることができ、上記のようなオーミックコンタクトが取れない絵素が発生しても、さらには、いずれかの共通電極および／または補助共通電極が断線を起こしても、絵素欠陥、ライン欠陥となることを極力防止できる。

また、本発明のアクティブマトリクス基板では、上記共通電極には、上記コンタクトホールの外縁よりも外側および内側のそれぞれに端部を有する開口部が設けられており、上記共通電極における上記コンタクトホールの外縁よりも外側の端部側において上記補助共通電極配線と接続されていると共に、上記共通電極における上記コンタクトホールの外縁よりも内側の端部側と接続されているコンタクト電極パッドを有していることが好ましい。

上記構成によれば、上記共通電極には、上記コンタクトホールの外縁よりも外側および内側のそれぞれに端部を有する開口部が設けらており、上記共通電極における上記コンタクトホールの外縁よりも外側の端部側において上記補助共通電極配線と接続されていると共に、上記共通電極における上記コンタクトホールの外縁よりも内側の端部側と接続されているコンタクト電極パッドを有している。そのため、該コンタクト電極パッドを用いて共通電極と補助共通電極配線とを互いに電気的に接続することが可能となる。また、ソース配線・電極、およびドレイン電極形成前に行なっていた共通電極と補助共通電極配線と接続するためのコンタクトホール形成工程を省くことが可能となる。

また、本発明のアクティブマトリクス基板では、上記画素領域には画素電極が設けられており、上記コンタクト電極パッドは、該画素電極と同一の材料および同一の製造工程にて形成されていることが好ましい。

上記構成によれば、画素電極とコンタクトパッドとを互いに同一の材料および同一の製造工程にて形成されている。そのため、製造方法の簡略化を図ることができる。

また、本発明のアクティブマトリクス基板では、上記補助共通電極配線は、隣接する上記走査信号線のほぼ中間付近に設けられていることが好ましい。

上記構成によれば、上記補助共通電極配線は、隣接する走査信号線のほぼ中央付近に設けられている。補助共通電極配線は、走査信号線に平行に設けられているため、補助共通電極配線を隣接する走査信号線のほぼ中央付近に設けることにより、補助共通電極配線と走査信号線との距離を最も大きく取ることができる。補助共通電極配線と走査信号線との距離が大きくなれば、パターン不良やゴミの付着による、補助共通電極配線と走査信号線との短絡の可能性を減らすことができる。

また、本発明のアクティブマトリクス基板では、上記補助共通電極配線は、隣接する上記走査信号線の一方の走査信号線の近傍に設けられていることが好ましい。

上記構成によれば、補助共通電極配線は、隣接する走査信号線の一方側の走査信号線に近接して設けられている。走査信号線の近傍には、開口に寄与しない領域が存在する。それゆえ、補助共通電極配線の一部を開口に寄与しない領域に設けることができるため、高開口率化を実現できる。

また、本発明のアクティブマトリクス基板では、上記補助共通電極配線が上記共通電極の外周部に上記映像信号線に平行に延び出していることが好ましい。

共通電極の外周部は、いわゆる無効領域（液晶が動かない領域およびドメイン発生領域）が存在する。上記構成によれば、補助共通電極配線が、共通電極の外周部に映像信号線に平行に延び出している。そのため、この補助共通電極配線により、無効領域の遮光を行うことができ、高い表示品位を得ることができる。

また、本発明のアクティブマトリクス基板では、上記補助共通電極配線は、上記共通電極の外周部に、さらに、上記走査信号線にも平行に延び出していることが好ましい。

上記構成によれば、補助共通電極配線の低抵抗化および走査信号線の無効領域の遮光が可能となる。

また、本発明のアクティブマトリクス基板では、上記ソース電極および上記ドレイン電極の上層として用いるために積層された金属層が、上記共通電極の外周を囲って設けられていることが好ましい。

上記構成によれば、ソース電極およびドレイン電極の上層として用いるために積層された金属層は、上記の共通電極の外周を囲って設けられている。そのため、共通電極の周辺に遮光の機能を持たせることができると共に、共通電極と補助共通電極との低抵抗化を図ることができる。

また、本発明のアクティブマトリクス基板では、上記共通電極の外周を囲って設けられている金属層は、上記共通電極配線が形成された部分にも形成されていることが好ましい。

また、本発明のアクティブマトリクス基板では、上記共通電極配線と上記走査信号線との交差部上に、金属層を設けたことが好ましい。

上記構成によれば、共通電極配線と走査信号線との交差部上に、金属層を設けている。そのため、共通電極配線の抵抗を低減することが可能となる。さらには、共通電極配線が透明電極層と金属層との積層構造となるため、走査信号線との交差部における断線などの不良が減少する。

また、本発明のアクティブマトリクス基板では、少なくとも無機膜から構成された層と低誘電率有機材料から構成された層との２層を有する層間絶縁膜を備えていることが好ましい。

ここで、低誘電率有機材料とは、例えば誘電率が５以下の材料が考えられる。上記構成によれば、層間絶縁膜が少なくとも無機膜から構成された層と低誘電率有機材料から構成された層との２層を有している。低誘電率有機材料が設けられていることにより、寄生容量を低減できる。さらに、前述のとおり層間絶縁膜を２層以上の構造とすることにより、リークなどの不良を低減できるため、高信頼性を実現できる。

また、本発明の液晶表示装置は、上記のいずれかのアクティブマトリクス基板を備えたことが好ましい。

本発明の他の目的、特徴、および優れた点は、以下に示す記載によって十分分かるであろう。また、本発明の利点は、添付図面を参照した次の説明で明白になるであろう。

図１は、本発明の実施形態のアクティブマトリクス基板の１画素領域を示す断面図であり、（ａ）は、図２に示すＡ−Ａ’断面図であり、（ｂ）は、図２に示すＢ−Ｂ’断面図である。 本実施の形態のアクティブマトリクス基板の１画素領域を示す平面図である。 本発明の実施形態のアクティブマトリクス基板の製造過程を示す断面図であり、（ａ）〜（ｉ）は、図１の（ａ）に示すアクティブマトリクス基板の製造過程を示す断面図である。 本発明の実施形態の第１の変形例を示す断面図であり、（ａ）は、上記の図１の（ａ）に対応するＡ−Ａ’断面図であり、（ｂ）は、上記の図１の（ｂ）に対応するＢ−Ｂ’断面図である。 本発明の実施形態を示すものであり、第２の変形例を示しており、図２に対応する平面図である。 本発明の実施形態の第２の変形例を示す断面図であり、（ａ）は、図５に示すＡ−Ａ’断面図であり、（ｂ）は、図５に示すＢ−Ｂ’断面図である。 本発明の実施形態を示すものであり、第３の変形例を示しており、図２に対応する平面図である。 本発明の実施形態の第３の変形例を示す断面図であり、（ａ）は図７に示すＡ−Ａ’断面図であり、（ｂ）は図７に示すＢ−Ｂ’断面図である。 本発明の実施形態を示すものであり、第４の変形例を示しており、図２に対応する平面図である。 本発明の実施形態の第４の変形例を示す断面図であり、（ａ）は図９に示すＡ−Ａ’断面図であり、（ｂ）は図９に示すＢ−Ｂ’断面図である。 本発明の実施形態を示すものであり、第５の変形例を示しており、図２に対応する平面図である。 本発明の実施形態を示すものであり、図１１に示すＡ−Ａ’断面図である。 本発明の実施形態を示すものであり、図１１に示すＣ部、つまり、共通電極と補助共通電極配線との交差部の拡大図である。 本発明の実施形態を示すものであり、図１３に示すＢ−Ｂ’断面図である。 本発明の実施形態を示すアクティブマトリクス基板の製造過程を示す断面図であり、（ａ）〜（ｉ）は、図１２に示すアクティブマトリクス基板の製造過程を示す断面図である。 本発明の実施の形態を示すものであり、６枚マスクプロセスにコンタクト部の形成方法について示す断面図および平面図であり、（ａ）〜（ｅ）は断面図であり、（ｆ）〜（ｊ）は平面図である。 本発明の実施の形態を示すものであり、５枚マスクプロセスにコンタクト部の形成方法について示す断面図および平面図であり、（ａ）〜（ｅ）は断面図であり、（ｆ）〜（ｊ）は平面図である。 本発明の実施の形態を示す図１３および図１４の比較例を示す平面図および断面図であり、（ａ）は平面図であり、（ｂ）は断面図である。 本発明の実施の形態を示す図１３および図１４の比較例を示す平面図および断面図であり、（ａ）は平面図であり、（ｂ）は断面図である。 本発明の実施形態の第６の変形例を示す平面図であり、（ａ）（ｂ）は、第６の変形例を示しており、図２に対応する平面図である。 従来のＦＦＳモードの液晶表示装置に用いられているアクティブマトリクス基板の平面図および断面図であり、（ａ）は、従来のＦＦＳモードの液晶表示装置に用いられているアクティブマトリクス基板の平面図であり、（ｂ）は（ａ）のＡ−Ａ’断面図である。 従来の共通電極およびゲートバスライン上層が荒れる様子を示すアクティブマトリクス基板の断面図である。 従来のゲートバスラインが逆テーパ（ひさし状）となり、ゲート絶縁膜がゲートバスラインをカバレッジできない様子を示す断面図である。 従来の共通電極配線の配置を示すＬＣＤパネルの平面図である。 従来のアクティブマトリクス基板を示す断面図である。 従来のアクティブマトリクス基板を示す平面図である。 従来のアクティブマトリクス基板を示す断面図である。

符号の説明

１ 絶縁性基板
２ ゲート配線、ゲート（走査信号線；ゲート電極；ゲート電極を形成するために
成膜した金属膜）
３ 補助共通電極配線
４ ゲート絶縁膜
５ コンタクトホール（共通電極と補助共通電極配線とを接続するために形成）
５’ コンタクトホール（共通電極と補助共通電極配線とを接続するために形成）
８ａ ソース配線、ソース（映像信号線；ソース電極）
８ｂ 共通電極配線
９ 共通電極
１０ ドレイン（ドレイン電極）
１２ コンタクトホール（ドレイン電極と絵素電極とを接続するために形成）
１７ コンタクト電極パッド
１８ ＴＦＴ（薄膜トランジスタ）
１９ 透明導電膜（透明電極層）
２１ 金属層（ソース電極およびドレイン電極の上層として用いるために積層された金属層）
２２ 金属層
２３ 無機膜
２４ 低誘電率有機材料から成る膜（低誘電有機材料から構成された層）
２５ 遮光膜（共通電極の外周を囲って設けられている金属層）

本発明の一実施の形態について図面を用いて説明する。

（アクティブマトリクス基板の構成について）
図２は、本実施の形態のアクティブマトリクス基板の１画素領域を示す平面図である。

本実施の形態のアクティブマトリクス基板は、図２に示すように、互いに直交する複数のソース配線８ａおよび複数のゲート配線（走査信号線）２と、これらの配線にて囲われた領域（画素領域；後述）にソース配線（映像信号線）８ａと平行に複数設けられた矩形状（ストレート櫛歯形状）の絵素電極１３と、絵素電極１３の下側に配された共通電極９と、該共通電極９からソース配線８ａに平行に延びた共通電極配線８ｂと、隣接するゲート配線２間にゲート配線２に平行な補助共通電極配線３と、スイッチング素子としてのＴＦＴ（Thin Film Transistor）１８と、を備えている。

なお、本明細書では、隣接する２本のソース配線８ａと隣接する２本のゲート配線２とで囲われた領域を画素領域（絵素領域）という。また、図２に示すように、共通電極配線３は、隣接するゲート配線２間に設けられている。

なお、以下の説明では、説明の便宜上、ソース配線およびＴＦＴ１８を形成するソース（ソース電極）、ゲート配線およびＴＦＴ１８を形成するゲート（ゲート電極）とで同じ参照符号を用いる。

また、本実施の形態では、絵素領域に共通電極９が設けられ、隣接する共通電極９をつなぐようにソース配線８ａに平行に共通電極配線８ｂが設けられており、さらに、共通電極９とコンタクトホールを介して接続された補助共通電極配線３がゲート配線２と平行に設けられている。

共通電極９と、補助共通電極配線３とは互いに、画素領域で交差しており、この交差部における共通電極９に、コンタクトホール５が設けられている（図１の（ａ）参照）。一方、絵素電極１３には、ＴＦＴ１８との接続のための、コンタクトホール１２が設けられている（図１の（ａ）参照）。なお、コンタクトホール５は、必ずしも全ての絵素領域に設けられている必要はなく、例えば、１つおき、２つおきに設けられていてもよい。

図１の（ａ）は、図２に示すＡ−Ａ’断面図である。このＡ−Ａ’断面は、ＴＦＴ１８から、共通電極９と補助共通電極配線３との交差部に至る断面を示している。

図１の（ａ）に示すように、アクティブマトリクス基板の最下層には、絶縁性基板１が設けられており、該絶縁性基板１上には、ゲート２および補助共通電極配線３が互いに離間して設けられている。ゲート２上には、ゲート絶縁膜４を介してチャネル部を構成するａ−Ｓｉ層６およびｎ^＋−Ｓｉ層７がこの順に形成されている。さらに、これらのチャネル部上には、ＴＦＴ１８を構成するソース８ａおよびドレイン（ドレイン電極）１０が形成されている。ここで、本実施の形態では、ソース８ａおよびドレイン１０が、同図に示すように、下層の透明導電膜（ＩＴＯ）１９と上層の金属層２１の２層構造となっている。さらに、ドレイン１０の上層の金属層２１は、コンタクトホール１２によって、絵素電極１３と接続されている。また、コンタクトホール１２以外の箇所における金属層２１の上部には、層間絶縁膜１１が設けられている。

一方、補助共通電極配線３上にはゲート絶縁膜４および共通電極９がこの順に設けられており、コンタクトホール５によって、補助共通電極配線３と共通電極９とが互いに接続されている。特に、図１の（ａ）から分かる通り、ソース８ａおよびドレイン１０の下層の透明導電膜（ＩＴＯ；透明電極層）１９と同レイヤーに配された層を共通電極９としている。また、共通電極９上には、層間絶縁膜１１を介して絵素電極１３が設けられている。なお、層間絶縁膜１１は、例えば、ＳｉＮｘ、ＳｉＯ_２などから成る無機膜にて形成できる。

図１の（ｂ）は、図２に示すＢ−Ｂ’断面図である。このＢ−Ｂ’断面は、ソース配線８ａから、画素領域を通過し、ゲート配線２と共通電極配線８ｂとの交差部に至るまでの断面を示している。

図１の（ｂ）に示すように、ソース配線８ａに対応する領域には、絶縁性基板１、ゲート絶縁膜４、ソース配線８ａ、層間絶縁膜１１がこの順に設けられている。ソース配線８ａは、下層の透明導電膜（ＩＴＯ）１９と上層の金属層２１の２層構造となっている。また、画素領域には、絶縁性基板１、ゲート絶縁膜４、共通電極９、層間絶縁膜１１、および絵素電極１３がこの順に設けられている。さらに、ゲート配線２と共通電極配線８ｂとの交差部に対応する領域には、絶縁性基板１、ゲート配線２、ゲート絶縁膜４、ａ−Ｓｉ層６、ｎ^＋−Ｓｉ層７、共通電極配線８ｂ、金属層２２、および層間絶縁膜１１がこの順に設けられている。

なお、図２および図１の（ｂ）から分かる通り、上記金属層２２は、共通電極配線８ｂのうち、ゲート配線２との交差部に設けられている。

（アクティブマトリクス基板の製造方法について）
次に、上記のアクティブマトリクス基板の製造方法について説明する。なお、このアクティブマトリクス基板の製造方法では、６枚のマスクを使用する。但し、上記の補助共通電極配線３は、必須の構成ではなく、該補助共通電極配線３を設けない場合には、コンタクトホール５を作成する工程が不要となるため、５枚のマスクでアクティブマトリクス基板を製造できる。

（工程１）
まず、図３の（ａ）に示すように、絶縁性基板１上に、Ｔｉ／Ａｌ／Ｔｉなどを２５０ｎｍ程度スパッタリング法にて成膜し、フォトリソグラフィ法にてゲート２および補助共通電極配線３を互いに離間して形成する。なお、この工程１では、１枚目のマスクを使用する。

（工程２）
次に、プラズマＣＶＤ（chemical vapor deposition）法によりゲート絶縁膜（窒化シリコン；ＳｉＮｘ）４を３００ｎｍ程度、ａ−Ｓｉ層６を１５０ｎｍ程度、ｎ^＋−Ｓｉ層７を５０ｎｍ程度、この順に３層連続して成膜する。成膜後、図３の（ｂ）に示すように、フォトリソグラフィ法にて、ゲート２および補助共通電極配線３に対応する位置を島状にパターニングする。なお、この時点ではまだＴＦＴ１８のチャネル部は形成されていない。なお、この工程２では、２枚目のマスクを使用する。

（工程３）
次に、コンタクトホール５、ならびに、ゲート配線２およびソース配線８ｂの配線引き出し端子パッド部（不図示）を形成するために、図３の（ｃ）に示すように、補助共通電極配線３上に設けられたゲート絶縁膜４をフォトリソグラフィ法により所定のパターンにエッチングする。なお、この工程３では、３枚目のマスクを使用する。

（工程４）
次に、下層にＩＴＯから成る透明導電膜を１００ｎｍ程度、上層にＭｏ／Ａｌ／ＭｏＮなどの金属層を１５０ｎｍ程度、連続してスパッタリング法により成膜する。成膜後、図３の（ｄ）に示すように、ハーフトーン露光法により、透明導電膜および金属層を共に取り除く領域のフォトレジストの残膜量を０ｎｍとし、透明導電膜および金属層を共に残す第１の領域（ソース８ａ、またはドレイン１０を形成する領域）の残膜量を約３０００ｎｍとし、透明導電膜および金属層を共に残す第２の領域（共通電極９を形成する領域）の残膜量を約１０００ｎｍとするフォトレジスト１４を形成する。なお、ここでは図示していないが、この工程により、共通電極配線８ｂを形成する領域にも残膜量を約３０００ｎｍとするフォトレジスト１４を形成する。なお、この工程では、４枚目のマスクを使用する。

（工程５）
次に、燐酸−塩酸−硝酸系のエッチング液を用いた湿式エッチング液を用いた湿式エッチング法にて上記の金属層をエッチングすると共に、塩化第（II）鉄系のエッチャントを用いた湿式エッチング法により、透明導電膜をエッチングして、図３の（ｅ）に示すように、ソース８ａ、およびドレイン１０を形成する。

また、この工程により、ソース８ａおよびドレイン１０を下層を透明導電膜（ＩＴＯ）１９とし、上層を金属層２１とする２層構造にて形成できる。さらに、共通電極９を同時に形成できる。

さらに、この工程および工程４より、特に注目すべきは、ソース８ａおよびドレイン１０を最下層を透明導電膜（ＩＴＯ）１９とし、該最下層の透明導電膜（ＩＴＯ）１９を共通電極９としても用いていることである。

なお、ここでは、図示していないが、この工程により、共通電極配線８ｂも形成できる。

（工程６）
次に、Ｏ_２を含むガスを用いたドライエッチング法により、図３の（ｆ）に示すように、共通電極９を形成する領域に設けられたフォトレジスト１４を取り除く。

（工程７）
次に、図３の（ｇ）に示すように、共通電極９を形成する領域の金属膜を、燐酸−塩酸−硝酸系のエッチング液による湿式エッチング法により取り除き、続いて、ＳＦ_６を含むガスを用いたドライエッチング法により、ａ−Ｓｉ層６とｎ^＋−Ｓｉ層７とから成るチャネル部を形成する。これにより、画素毎に、スイッチング素子である、ＴＦＴ１８を形成できる。

（工程８）
次に、Ｏ_２を含むガスを用いたドライエッチング法により、図２（ｈ）に示すように、ソース８ａ、共通電極配線８ｂ、およびドレイン１０を形成する領域のフォトレジストを取り除く。

なお、ここでは、図示していないが、この工程により、共通電極配線８ｂを形成する領域のフォトレジストも同時に取り除く。

（工程９）
次に、プラズマＣＶＤ法により、層間絶縁膜１１として窒化シリコン膜を２５０ｎｍ〜５００ｎｍ程度成膜し、コンタクトホール１２、ならびに、ゲート配線２およびソース配線８ａの配線引き出し端子パッド部（不図示）を形成するために、該層間絶縁膜１１をフォトリソグラフィ法により所定のパターンにエッチングする（５枚目のマスク使用）。続いて、層間絶縁膜１１上に、ＩＴＯから成る透明導電膜を１００ｎｍ程度スパッタリング法により成膜し、フォトリソグラフィ法により絵素電極１３を所定のパターンにエッチングする（６枚目のマスク使用）。以上の工程により、図１の（ａ）に記載したアクティブマトリクス基板を形成できる。

以上のように、本実施の形態のアクティブマトリクス基板では、図１の（ａ）に示すように、ソース・ドレイン電極を透明電極を最下層とする配線構造とし、さらに、該最下層の透明電極を共通電極としている。本実施の形態では、共通電極をゲート電極・配線の最下層にＩＴＯ（コモン電極）に設けるのではなく、ソース電極・配線およびドレイン電極・配線の最下層に設けている。従来は、ゲート電極・配線と平行にＩＴＯを設けていた。

これに対して、本実施の形態では、ソース電極・配線８ａおよびドレイン電極・配線１０を透明導電膜（ＩＴＯ）１９と該ＩＴＯ１９の上層に設けた不透明な金属層２１にて形成している。これにより、ＩＴＯ１９にて形成される共通電極配線８ｂをソース配線と平行に引き出すことを可能としている。

従来のように、ＩＴＯをゲート電極・配線の最下層に設けると、ゲート絶縁膜上のアモルファスシリコンがＩＴＯの上方に位置するため、ゲート電極・配線上が荒れるという問題がある。ゲート電極・配線上が荒れると、平坦度が低くなり、ＴＦＴチャネル部の凹凸が大きくなり、移動度が低下してしまう。これに対して、本実施の形態によれば、ＩＴＯをゲート電極・配線の最下層には配されていないため、アモルファスシリコンが荒れるという問題を回避できる。

さらに、従来のように、ＩＴＯをゲート電極・配線の最下層に設けると、ＩＴＯは、結晶化の転移温度が非常に低い、つまり、１５０度〜２００度程度でアモルファスからポリ化してしまう。結晶化された状態とアモルファスの状態とを比較すると、エッチングレートに大きな差がある。そのため、かなり長い時間エッチングする必要がある。つまり、エーバーエッチングをする必要がある。そのため、ゲート配線が逆テーパ（ひさし状）となり、ゲート絶縁膜をカバレッジできないという問題がある。これに対して、本実施の形態によれば、ＩＴＯをゲート電極・配線の最下層には配されていないため、このような問題を回避できる。

さらに、上記したように、ＩＴＯをソース電極・配線およびドレイン電極・配線の最下層に設けている。さらに、ＩＴＯにて形成される共通電極配線をソース配線と平行に引き出す構成としている。一般に、ゲート配線に比べて、ソース配線は短い。例えば、ＸＧＡ規格の場合、配線数は、縦７６８×横１０２４である。そのため、表示部分の縦横比は、３：４となる。さらに、大型ＴＶなどで採用されているフルＨＤ規格の場合、その配線数は縦１０８０×横１９２０であり、縦横比は、９：１６となる。

従って、ソース配線と平行な配線の方が、ゲート配線と平行な配線に比べて、抵抗よる信号の遅延は小さくなる。

さらに、本実施の形態では、上記のソース配線・電極８ａに平行な共通電極配線８ｂに加えて、隣接するゲート電極・配線２間に、ゲート電極・配線２と平行に、補助共通電極配線３を設けている。つまり、繋ぎ変えを行うことにより、共通電極配線を網目状に設けている。これにより、表示部分の大きさによらず、縦横比の関係だけで、抵抗が決まるような構成に近づけることができる。従って、任意の２点間の抵抗を下げることができる。加えて、共通電極配線を網目状に設けることにより、４方向の冗長性を持たせることができる。

また、図１の（ｂ）に示すように、ゲート電極・配線２と共通電極配線８ｂとの交差部に対応する領域には、共通電極配線８ｂの上層に金属層２２を設けている。この交差部は、共通電極配線８ｂが細いので、断線の虞が高いと共に、抵抗のロスが大きい。これに対して、上記のように、共通電極配線８ｂの上層に金属層２２を設けることにより、該金属層の下側で断線したとしても、金属層での繋がりを保障できると共に、低抵抗である金属層２２を載せることにより、抵抗のロスを小さくできる。

さらに、図１の（ｂ）に示すように、ゲート電極・配線２と共通電極配線８ｂとの交差部に対応する領域には、ゲート電極・配線２と共通電極配線８ｂとの間に、ａ−Ｓｉ層６、およびｎ^＋−Ｓｉ層７から成る半導体層を設けている。そのため、該半導体層を設けない構成に比して、ゲート電極・配線２と共通電極配線８ｂとの距離を大きくとることができ、容量を小さくできる。

また、図２に示すように、共通電極配線３を隣接するゲート電極・配線２とゲート電極・配線２との中央付近に設けている。これにより、共通電極配線３とゲート電極・配線２との距離を大きくとることができる。それゆえ、パターン不良やゴミの付着による共通電極配線３とゲート電極・配線２との短絡が起こる可能性を減らすことができる。

次に、上記した実施の形態の変形例について説明する。なお、以下に説明する変形例については、上記した実施の形態との共通点についてはその説明を省略し、同一の参照符号を用いる。なお、以下では、説明の便宜上、上記の実施の形態を代表例と呼ぶ。

（第１の変形例）
図４の（ａ）は、第１の変形例を示しており、上記の図１の（ａ）に対応するＡ−Ａ’断面図であり、図４の（ｂ）は、同じく第１の変形例を示しており、上記の図１の（ｂ）に対応するＢ−Ｂ’断面図である。なお、第１の変形例における平面図は、上記の図２と同じであるため、第１の変形例を示す平面図については省略する。

上記の代表例では、図１の（ａ）および図１の（ｂ）に示すとおり、層間絶縁膜１１は１層の構造であるのに対し、第１の変形例では、図４の（ａ）および図４の（ｂ）に示すとおり、層間絶縁膜１１を２層構造としている。具体的には、第１の変形例では、層間絶縁膜１１の構造を、ＳｉＮｘ、ＳｉＯ_２などから成る無機膜２３と低誘電率有機材料から成る膜２４との２層構造となっている。

これにより、上記の代表例よりも寄生容量を低減できる。さらに、上記の代表例よりもリークなどの不良を低減できるため、高信頼性を実現できる。

ここで、上記の第１の変形例によりリークなどの不良を低減できる理由について説明する。２層の金属層が単層の絶縁膜を挟んでクロスする構造では、該単層の絶縁膜にピンホールや欠陥が存在した場合、上下金属膜にリークが発生する。さらに、同構造では、上層の金属層を湿式エッチング（ウェットエッチング）する際に用いるエッチャント（エッチング液）が下層の金属層をエッチングできる場合、もし、単層の絶縁膜にピンホールや欠陥が存在すると、下層の金属層がエッチングされ、断線などが発生する。通常、いくらダスト管理したとしても、絶縁膜には、少なからずピンホールや欠陥が存在する。

これに対して、２層の絶縁膜にピンホールや欠陥が同じ位置に発生する確率は、単層の絶縁膜にピンホールや欠陥が発生する可能性に比べて劇的に低いため、上記の変形例１の構成のように、２層の金属層にて挟まれる絶縁膜を２層構造にすることにより、上下金属膜にリークが発生する可能性および下層の金属層が断線する可能性を劇的に減らすことができる。

なお、この第１の変形例は、上記の工程９において、層間絶縁膜として、ＳｉＮｘ、ＳｉＯ_２などから成る無機膜を１５０ｎｍ〜３５０ｎｍ程度成膜し、その上層に低誘電率有機材料から成る膜を２０００ｎｍ〜４０００ｎｍ程度成膜することにより、作製できる。

なお、第１の変形例では、層間絶縁膜が２層構造のものを記載したが、層間絶縁膜の構造は２層に限定されず、上記のＳｉＮｘ、ＳｉＯ_２などから成る無機膜２３と低誘電率有機材料から成る膜２４とを任意に積層させることにより３層以上の構造にしてもよい。

（第２の変形例）
図５は、第２の変形例を示しており、上記の図２に対応する平面図である。また、図６の（ａ）は、図５に示すＡ−Ａ’断面図であり、図６の（ｂ）は、図５に示すＢ−Ｂ’断面図である。

上記の代表例では、図２に示すとおり、補助共通電極配線３を隣接するゲート配線２のほぼ中央に配置させていた。これに対して、第２の変形例では、補助共通電極配線３を隣接するゲート配線２のうち一方ゲート配線２の近傍に配置させている。より具体的には、補助共通電極配線３は、ソース配線８ａが伸びる方向に絵素電極１３と一部交わらない部分を有している。つまり、補助共通電極配線３は、ソース配線８ａが伸びる方向に絵素電極１３からはみ出ている。また少なくとも共通電極配線８ｂの一部にコンタクトホール５’を位置させている。

図６の（ａ）に示すＡ−Ａ’断面、つまり、ＴＦＴ１８が設けられている領域から、画素領域の中央付近に至るまでの断面には、図２（ａ）とは異なり、補助共通電極配線３が設けられていない構成となっている。一方、図６の（ｂ）に示すＢ−Ｂ’断面、つまり、ゲート配線２に対応する領域→画素領域→ゲート配線２と共通電極配線８ｂとの交差部に対応する領域に至るまでの断面には、図２（ｂ）とは異なり、画素領域に、補助共通電極配線３が設けられており、該補助共通電極配線３と共通電極９（一部共通電極配線８ｂを含む）とが一部共通電極配線８ｂの領域に重畳する位置に形成されたコンタクトホール５’を介して接続されている。

これにより、開口に寄与しない部分に補助共通電極配線３の一部を配置できる。つまり、無効領域（液晶が動かない領域およびドメイン領域）を少なくできる。そのため、高開口率化を実現できる。

ここで、この高開口率化が実現できる理由についてより具体的に説明する。まず、無効領域について定義する。無効領域とは、次の（ア）〜（エ）の領域を指す。

（ア） 補助共通電極配線３を設けた部分
（イ） 共通電極９と絵素電極１３との重畳部分のうち、少なくとも絵素電極１３におけるソース配線８ａと平行な方向の両端部分（絵素電極の櫛歯を束ねてつないでいる部分）の一部
（ウ） その他、設計上のルールによるが、ゲート電極・配線２と補助共通電極配線３とのギャップ、および、ソース配線８ａと共通電極９とのギャップ
（エ） 液晶の配向状態により生じる無効領域
第２の変形例では、（イ）や（ウ）の領域の一部に（ア）を重畳させることで、代表例では、無効領域が（ア）＋（イ）＋（ウ）＋（エ）であったのを、これらの領域から、重畳部分を差し引いた領域が無効領域となる。従って、第２の変形例では、代表例に比べて無効領域を小さくすることができ、高開口率を実現できる。

この第２の変形例は、上記の工程１において、補助共通電極配線３を設ける位置をよりゲート２に近い位置に変更することによって、作製できる。

なお、代表例における補助共通電極配線３の配置位置は、単なる一例にすぎず、隣接する２本のゲート配線２の間であれば、どこでもよい。

（第３の変形例）
図７は、第３の変形例を示しており、上記の図２に対応する平面図である。また、図８の（ａ）は、図７に示すＡ−Ａ’断面図であり、図８の（ｂ）は、図７に示すＢ−Ｂ’断面図である。

第３の変形例では、上記の代表例の構成に加えて、さらに、図７に示すように、補助共通電極配線３をソース配線８ａに平行に画素領域の外周部（無効領域）に延伸させている。つまり、補助共通電極配線３をソース配線８ａに平行に共通電極９の周辺部（外周部）に延伸させている。つまり、図７に示すように、補助共通電極配線３の平面形状をＨ型にしている。

図８の（ａ）のＡ−Ａ’断面は、第３の変形例の特徴部分を通過しないため、図２（ａ）と同一である。図８の（ｂ）のＢ−Ｂ’断面に示すとおり、画素領域におけるソース配線８ａよりの無効領域（液晶が動かない領域およびドメイン発生領域）には、絶縁性基板上１に、補助共通電極配線３が設けられている。従って、代表例からプロセスを増やすことなく、無効領域の遮光が可能となり、高い表示品位を得ることができる。この第３の変形例は、上記の工程１において、補助共通電極配線３をソース配線８ａよりの無効領域にソース配線８ａと平行に形成することにより作製できる。

さらに、補助共通電極配線３を、ソース配線８ａと平行に画素領域の外周部に延伸させると共に、ゲート配線２と平行に画素領域の外周部に延伸させて、画素領域の外周部を取り囲むように設けてもよい。つまり、共通電極配線３を画素領域にリング型に設けてもよい。

（第４の変形例）
図９は、第４の変形例を示しており、上記の図２に対応する平面図である。また、図１０の（ａ）は、図９に示すＡ−Ａ’断面図であり、図１０の（ｂ）は、図９に示すＢ−Ｂ’断面図である。

第４の変形例では、図９、図１０の（ａ）、および図１０の（ｂ）に示すように、共通電極９の周辺部（外周部）に、ソース８ａおよびドレイン１０の上層に設けた金属層２１と同じ金属層がドメインを隠すための遮光膜（共通電極の外周を囲って設けられている金属層）２５として設けられている。さらに、図９に示すように、共通電極配線８ｂの全面を覆うように、遮光膜２５を設けてもよい。なお、ここで遮光膜２５に用いられる金属層は、必ずしも遮光膜としての機能を有しているものに限定されない。つまり、遮光という機能は単なる一例にすぎない。

この遮光膜２５は、上記した工程７において、金属膜を取り除く際に、共通電極９を形成する箇所に対応する金属膜を全て取り除くのではなく、共通電極９の周辺部に金属膜を残すことにより形成できる。

上記構成によれば、共通電極９の周辺に遮光の機能を持たせることができると共に、共通電極９および補助共通電極配線３に低抵抗の金属層からなる遮光膜２５を設けることにより、共通電極９および補助共通電極配線３の低抵抗化を図ることができる。

（第５の変形例）
図１１は、第５の変形例を示しており、上記の図２に対応する平面図である。また、図１２は、図１１に示すＡ−Ａ’断面図である。図１３は、図１１に示すＣ部、つまり、共通電極９と共通電極配線３との交差部の拡大図であり、図１４は、図１３に示すＢ−Ｂ’断面図である。図１１に示すように、第５の変形例に示す絵素電極１３は、共通電極９と補助共通電極配線３とが互いに交差する部分において、途切れており、該交差する部分には、絵素電極１３と離間したコンタクト電極パッド１７が設けられている。コンタクト電極パッド１７は、共通電極９と補助共通電極配線３とを互いに電気的に接続する。

図１３に示す、参照符号１６は、共通電極９の開口部を示している。つまり、第５の変形例では、図１２および図１４に示すように、共通電極９が補助共通電極配線３との交差部において、開口部が設けられている。さらに、図１２および図１４から分かるように、層間絶縁膜１１、およびゲート絶縁膜４は、コンタクト電極パッド１７が設けられている位置においてくり貫かれている。

上記の代表例では、共通電極９と補助共通電極配線３とは、ゲート絶縁膜４にコンタクトホール５を設けて、これらを互いに電気的に接続させていた。これに対して、第５の変形例では、図１２および図１４に示すように、共通電極９と補助共通電極配線３との両方に接続されたコンタクト電極パッド１７が設けられている。つまり、コンタクト電極パッド１７にて共通電極９と補助共通電極配線３とが互いに接続されている。

コンタクト電極パッド１７は、層間絶縁膜１１に沿って形成されており、一端が共通電極９に接続されており、と共に、他端が補助共通電極配線３に接続されている。これにより、図１４に破線で示すように、補助共通電極配線３と共通電極９との電気的に接続される。上記のコンタクト電極パッド１７は、絵素電極１３の形成と同時に行うことができるなお、ここでは、コンタクト電極パッド１７は、ソース配線８ａが延びる方向に共通電極９と補助共通電極配線３とを接続しているが、これは単なる一例にすぎず、例えば、ゲート配線２が延びる方向に共通電極９と補助共通電極配線２とを接続してもよい。

また、共通電極９の開口部１６およびコンタクト電極パッド１７の構成を図１２・１４に示すような構成にした理由については、後に図面を用いて説明する。

上記の代表例では、アクティブマトリクス基板の作製には６枚マスクプロセスを必要とした。これに対して、この第５の変形例によれば、５枚マスクプロセスを実現できる。この理由は、コンタクトホール５を形成するためのフォト工程を省き、層間絶縁膜１１のフォト、パターニングの際に同時にコンタクトホール５を形成できるためである。

次に、図１２に示すアクティブマトリクス基板の製造方法について説明する。

（工程１）
まず、図１５の（ａ）に示すように、絶縁性基板１上に、Ｔｉ／Ａｌ／Ｔｉなどを２５０ｎｍ程度スパッタリング法にて成膜し、フォトリソグラフィ法にてゲート２および補助共通電極配線３を互いに離間して形成する。なお、この工程１では、１枚目のマスクを使用する。

（工程２）
次に、プラズマＣＶＤ（chemical vapor deposition）法によりゲート絶縁膜（窒化シリコン；ＳｉＮｘ）４を３００ｎｍ程度、ａ−Ｓｉ層６を１５０ｎｍ程度、ｎ^＋−Ｓｉ層７を５０ｎｍ程度、この順に３層連続して成膜する。成膜後、図１５の（ｂ）に示すように、フォトリソグラフィ法にて、ゲート２および補助共通電極配線３に対応する位置を島状にパターニングする。なお、この時点ではまだＴＦＴ１８のチャネル部は形成されていない。なお、この工程２では、２枚目のマスクを使用する。

（工程３）
次に、下層にＩＴＯから成る透明導電膜を１００ｎｍ程度、上層にＭｏ／Ａｌ／ＭｏＮなどの金属層を１５０ｎｍ程度、連続してスパッタリング法により成膜する。成膜後、図１５の（ｃ）に示すように、ハーフトーン露光法により、透明導電膜および金属層を共に取り除く領域のフォトレジストの残膜量を０ｎｍとし、透明導電膜および金属層を共に残す第１の領域（ソース８ａを形成する領域、およびドレイン１０を形成する領域）の残膜量を約３０００ｎｍとし、透明導電膜のみを残す第２の領域（共通電極９を形成する領域）の残膜量を約１０００ｎｍとするフォトレジスト１４を形成する。なお、ここでは図示していないが、この工程により、共通電極配線８ｂを形成する領域にも残膜量を約３０００ｎｍとするフォトレジスト１４を形成する。なお、この工程３では、３枚目のマスクを使用する。

（工程４）
次に、燐酸−塩酸−硝酸系のエッチング液を用いた湿式エッチング液を用いた湿式エッチング法にて上記の金属層をエッチングし、続いて、塩化第（II）鉄系のエッチャントを用いた湿式エッチング法により、透明導電膜をエッチングして、図１５の（ｄ）に示すように、ソース８ａ、およびドレイン１０を形成する。

また、この工程により、ソース８ａおよびドレイン１０を下層を透明導電膜（ＩＴＯ）１９とし、上層を金属層２１とする２層構造にて形成できる。さらに、共通電極９を同時に形成できる。

なお、ここでは、図示していないが、この工程により、共通電極配線８ｂも形成できる。

（工程５）
次に、Ｏ_２を含むガスを用いたドライエッチング法により、図１５の（ｅ）に示すように、共通電極９を形成する領域に設けられたフォトレジスト１４を取り除く。

（工程６）
次に、図１５の（ｆ）に示すように、共通電極９を形成する領域の金属膜を、燐酸−塩酸−硝酸系のエッチング液による湿式エッチング法により取り除き、続いて、ＳＦ_６を含むガスを用いたドライエッチング法により、ａ−Ｓｉ層６とｎ^＋−Ｓｉ層７とから成るチャネル部を形成する。これにより、画素毎に、スイッチング素子である、ＴＦＴ１８を形成できる。

（工程７）
次に、Ｏ_２を含むガスを用いたドライエッチング法により、図１５の（ｇ）に示すように、ソース８ａ、共通電極配線８ｂ、およびドレイン１０を形成する領域のフォトレジストを取り除く。なお、ここでは、図示していないが、この工程により、共通電極配線８ｂを形成する領域のフォトレジストも同時に取り除く。

（工程８）
次に、プラズマＣＶＤ法により、図１５の（ｈ）に示すように、層間絶縁膜１１として窒化シリコン膜を１５０ｎｍ〜６５０ｎｍ程度成膜し、コンタクトホール５およびコンタクトホール１２、ならびに、ゲート配線２およびソース配線８ａの配線引き出し端子パッド部（不図示）を形成するために、該層間絶縁膜１１をフォトリソグラフィ法により所定のパターンにエッチングする。同時に、層間絶縁膜１１をマスクにして、ゲート絶縁膜４をドライエッチングして補助共通電極配線３までコンタクトホール５を届かせる。

なお、この工程では、４枚目のマスクを使用する。

（工程９）
次に、図１５の（ｉ）に示すように、層間絶縁膜１１上に、ＩＴＯから成る透明導電膜を１００ｎｍ程度スパッタリング法により成膜し、フォトリソグラフィ法により絵素電極１３および共通電極９と補助共通電極配線３とを互いに電気的に接続するためのコンタクト電極パッド１７を所定のパターンにエッチングする。以上の工程により、図１２に示されたアクティブマトリクス基板を形成できる。なお、この工程では、５枚目のマスクを使用する。

以上のように、この第５の変形例では、５枚のマスクでアクティブマトリクス基板を製造できる。

次に、５枚マスクの場合と６枚マスクの場合のそれぞれについて、さらに、図面を用いて説明する。

図１６の（ａ）〜図１６の（ｅ）は、６枚マスクの場合のアクティブマトリクス基板のコンタクトホール５の部分の製造過程を示す断面図であり、図１６の（ｆ）〜図１６の（ｊ）は、図１６の（ａ）〜図１６の（ｅ）それぞれの平面を示す模式図である。

１枚目のマスクは、図１６の（ａ）に示すように、補助共通電極配線３を形成するために用いる。２枚のマスクは、図示しない半導体層のフォトリソグラフィ法に用いる。３枚目のマスクは、図１６の（ｂ）に示すように、コンタクトホール５を形成するために用いる。４枚目のマスクは、図１６の（ｃ）に示すように、共通電極９を形成するために用いる。５枚目のマスクは、図１６の（ｄ）に示すように、層間絶縁膜１１をバターニングするために用いる。６枚目のマスクは、図１６の（ｅ）に示すように、絵素電極１３を形成するために用いる。

一方、図１７の（ａ）〜図１７の（ｅ）は、５枚マスクの場合のアクティブマトリクス基板のコンタクトホール５の部分の製造過程を示す断面図であり、図１７の（ｆ）〜図１７の（ｊ）は、図１７の（ａ）〜図１７の（ｅ）それぞれの平面を示す模式図である。

１枚目のマスクは、図１７の（ａ）に示すように、補助共通電極配線３を形成するために用いる。２枚のマスクは、図示しない半導体層のフォトリソグラフィ法に用いる。３枚目のマスクは、図１７の（ｂ）に示すように、共通電極９の開口部１６を形成するために用いる。４枚目のマスクは、図１７の（ｃ）に示すように、層間絶縁膜１１を形成するために用いる。ここで、図１７の（ｄ）に示すように、補助共通電極配線３まで達するコンタクトホール５の形成は、層間絶縁膜１１をマスクにしてゲート絶縁膜２をドライエッチングすることにより行う。それゆえ、図１７の（ｄ）では、新たなマスクは不要である。５枚目のマスクは、図１７の（ｅ）に示すように、絵素電極１３、および共通電極と補助共通電極配線３とを互いに電気的に接続するためのコンタクト電極パッド１７を形成するために用いる。なお、図１７の（ｄ）中、破線で示されている矢印は、補助共通電極配線３と共通電極９との電気的な接続の流れを示している。

次に、第５の変形例では、図１２に示すように、変則的なコンタクトホール５を設けている理由について説明する。この理由を説明するために、本実施の形態の第５の変形例の比較例を２つそれぞれ図面を用いて説明する。

図１８の（ａ）および図１８の（ｂ）は、比較例を示しており、共通電極９の開口部１６をコンタクトホール５の開口よりも大きくした場合の、図１８の（ａ）は平面図を図１８の（ｂ）は図１８の（ａ）のＢ−Ｂ’断面図を示している。

この比較例の場合、図１８の（ｂ）に示すように、コンタクト電極パッド１７は補助共通電極配線３とは互いに電気的に接続できるが、コンタクト電極パッド１７と共通電極９とは互いに電気的に接続することができない。理由については、明らかであるため省略する。

同じく、図１９の（ａ）および図１９の（ｂ）は、比較例を示しており、共通電極９の開口部１６をコンタクトホールの開口よりも小さくした場合の、図１９の（ａ）は平面図を図１９の（ｂ）は図１９の（ａ）のＢ−Ｂ’断面図を示している。

この比較例の場合、図１９の（ｂ）に示すように、コンタクト電極パッド１７は共通電極９とは互いに電気的に接続できるが、補助共通電極配線３とは互いに電気的に接続することができない。その理由は、層間絶縁膜１１をマスクにしてゲート絶縁膜４をドライエッチングし、補助共通電極配線３までコンタクトホール５を届かせた場合、共通電極９はＩＴＯなどの材料で形成されているため、ドライエッチングされず、結果として、ゲート絶縁膜４が逆テーパ、つまり、ひさし状になるため、コンタクト電極パッド１７が段切れする。

これらの比較例を踏まえて、本実施の形態の第５の変形例におけるアクティブマトリクス基板は、コンタクト電極パッド１７が、共通電極９と補助共通電極配線３との両方に電気的に接続可能な構成となっている。つまり、上記の２つの比較例のいずれの構成をも取り入れた構成となっている。さらに、換言すれば、コンタクト電極パッド１７は、コンタクトホール５の外縁よりも外側の端部側において補助共通電極配線３と接続されていると共に、共通電極９におけるコンタクトホール５の外縁よりも内側の端部側と接続されている。

なお、通常の６枚マスクプロセスでは、共通電極９と補助共通電極配線３を電気的に接続するためのコタンクトホール５をソース、ドレイン形成前に形成するためにフォト工程が１回増える。５枚マスクでは、上記コンタクトホール５の形成するフォト工程は、ソース、ドレイン形成前には行なわず、共通電極９の一部に開口部を設けておき（後に最下層の補助共通電極配線３までコンタクトホール５を貫通させるため）、層間絶縁膜１１のフォト、パターニングの際に同時にコンタクトホール５を形成し、続く絵素電極１３形成時に共通電極９と補助共通電極配線３とを電気的に接続するコンタクト電極パッド１７を形成することで５枚マスクが可能となる。また、請求項１に記載の構成では（補助共通電極配線なし）、上記のようなことは行なわずとも５枚マスクプロセスとなる。これは、上記ソース、ドレイン形成前のコンタクトホール５のフォト、パターニング工程が元々存在しないためである。

（第６の変形例）
上記の代表例では、画素電極１３をストレート櫛歯形状にしていた。これに対して、第６の変形例では、画素電極１３の形状に変形を加えている。

例えば、図２０の（ａ）に示すように、絵素電極１３を画素領域におけるソース配線８ａの中央にその中心が位置するようなＶ字型にしてもよく、図２０の（ｂ）に示すように、絵素電極１３を画素領域におけるゲート配線２の中央にその中心がくるようなＶ字型にしてもよい。なお、本変形例では、ドメイン発生が危惧される領域の共通電極９上にソース８ａの上層の金属層２１を残している。つまり、図２０の（ａ）および図２０の（ｂ）に示すように、共通電極９の一部に、金属層２１を設けている（図中破線部）。

絵素電極１３をこのような形状にすることにより、マルチドメインによる広視野角を実現できる。

以上のように、本発明に係るアクティブマトリクス基板は、絶縁性基板と、該絶縁性基板上に互いに交差して配された映像信号線および走査信号線と、これらの信号線の交点に配され、ゲート電極、ソース電極、およびドレイン電極を備えて成る薄膜トランジスタと、を有するアクティブマトリクス基板であって、ソース電極およびドレイン電極の下層として用いるために形成された透明電極層が、互いに隣接する映像信号線と互いに隣接する走査信号線とで囲われた画素領域に共通電極として用いられていると共に、互いに隣接する共通電極を上記映像信号線に平行に繋いで形成された共通電極配線として用いられている。

従って、抵抗による信号の遅延および寄生容量による信号の遅延を小さくしたアクティブマトリクス基板を提供できる。

発明の詳細な説明の項においてなされた具体的な実施形態または実施例は、あくまでも、本発明の技術内容を明らかにするものであって、そのような具体例にのみ限定して狭義に解釈されるべきものではなく、本発明の精神と次に記載する請求の範囲内で、いろいろと変更して実施できるものである。

本発明は、液晶表示装置に適用することが可能であり、特に大型のテレビなどに特に好適に利用できる。

Claims (13)

1. 絶縁性基板と、
   該絶縁性基板上に互いに交差して配された映像信号線および走査信号線と、
   これらの信号線の交点に配され、ゲート電極、ソース電極、およびドレイン電極を備えて成る薄膜トランジスタと、を有するアクティブマトリクス基板であって、
   ソース電極およびドレイン電極の下層として用いるために形成された透明電極層が、互いに隣接する映像信号線と互いに隣接する走査信号線とで囲われた画素領域に共通電極として用いられていると共に、互いに隣接する上記共通電極を上記映像信号線に平行に繋いで形成された共通電極配線として用いられていることを特徴とするアクティブマトリクス基板。
2. 上記ゲート電極を形成するために成膜した金属膜が、上記走査信号線と平行に形成された補助共通電極配線として用いられ、該補助共通電極配線と上記共通電極とは、コンタクトホールを介して電気的に接続されていることを特徴とする請求の範囲第１項に記載のアクティブマトリクス基板。
3. 上記共通電極には、上記コンタクトホールの外縁よりも外側および内側のそれぞれに端部を有する開口部が設けられており、
   上記共通電極における上記コンタクトホールの外縁よりも外側の端部側において上記補助共通電極配線と接続されていると共に、上記共通電極における上記コンタクトホールの外縁よりも内側の端部側と接続されているコンタクト電極パッドを有していることを特徴とする請求の範囲第２項に記載のアクティブマトリクス基板。
4. 上記画素領域には画素電極が設けられており、上記コンタクト電極パッドは、該画素電極と同一の材料および同一の製造工程にて形成されていることを特徴とする請求の範囲第３項に記載のアクティブマトリクス基板。
5. 上記補助共通電極配線は、隣接する上記走査信号線のほぼ中間付近に設けられていることを特徴とする請求の範囲第２項から第４項のいずれか１項に記載のアクティブマトリクス基板。
6. 上記補助共通電極配線は、隣接する上記走査信号線の一方の走査信号線の近傍に設けられていることを特徴とする請求の範囲第２項から第４項のいずれか１項に記載のアクティブマトリクス基板。
7. 上記補助共通電極配線が上記共通電極の外周部に上記映像信号線に平行に延び出していることを特徴とする請求の範囲第２項から第４項のいずれか１項に記載のアクティブマトリクス基板。
8. 上記補助共通電極配線は、上記共通電極の外周部に、さらに、上記走査信号線にも平行に延び出していることを特徴とする請求の範囲第７項に記載のアクティブマトリクス基板。
9. 上記ソース電極および上記ドレイン電極の上層として用いるために積層された金属層が、上記共通電極の外周を囲って設けられていることを特徴とする請求の範囲第１項から第４項のいずれか１項に記載のアクティブマトリクス基板。
10. 上記共通電極の外周を囲って設けられている金属層は、共通電極配線が形成された部分にも形成されていることを特徴とする請求の範囲第９項に記載のアクティブマトリクス基板。
11. 上記共通電極配線と上記走査信号線との交差部上に、金属層を設けたことを特徴とする請求の範囲第１項から第４項のいずれか１項に記載のアクティブマトリクス基板。
12. 少なくとも無機膜から構成された層と低誘電率有機材料から構成された層との２層を有する層間絶縁膜を備えていることを特徴とする請求の範囲第１項から第４項のいずれか１項に記載のアクティブマトリクス基板。
13. 上記請求の範囲第１項から第４項のいずれか１項に記載のアクティブマトリクス基板を備えたことを特徴とする液晶表示装置。

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