JP6336762B2 - 液晶表示装置 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。一般に、ＩＰＳモードでは、櫛歯形状の画素電極が適用され、ＦＦＳモードでは、スリットを有する画素電極が適用される。

また、近年、液晶表示装置の高精細化が求められている。液晶表示装置を高精細化するためには、画素電極などの１画素の構成要素を小さく形成する必要がある。櫛歯形状の画素電極あるいはスリットを有する画素電極を形成するに際して、一般的な露光機を用いたパターニングでは、加工限界に近づきつつあり、さらなる高精細化への対応が困難になっている。

特開２００７−２２６２００号公報

本発明が解決しようとする課題は、高精細化が可能な液晶表示装置を提供することである。

本発明の一態様における液晶表示装置は、第１方向に延びる第１配線と、上記第１方向と交差する第２方向に延びる第２配線と、上記第１配線及び上記第２配線と電気的に接続されたスイッチング素子と、共通電極と、上記共通電極の上に配置された絶縁膜と、上記スイッチング素子と電気的に接続されるとともに上記絶縁膜の上に配置され、上記絶縁膜を挟んで上記共通電極と対向する画素電極と、上記画素電極を覆う第１配向膜と、を備えた第１基板と、上記第１配向膜と対向する第２配向膜を備えた第２基板と、上記第１配向膜と上記第２配向膜との間に保持された液晶分子を含む液晶層と、を備え、上記画素電極は、上記第１配線及び上記第２配線にて規定される画素領域において帯状に延びる１本の主画素電極を有し、上記主画素電極の上記第１方向における幅は、複数の上記画素電極が上記第１方向に配列されるピッチとの関係において、［上記ピッチ×０．５−４．５μｍ≦上記主画素電極の幅］を満たす。

他の一態様として、上記画素電極は、上記第１方向に対して異なる角度で傾いて帯状に延びる複数の部分を含んでもよい。例えば、上記主画素電極は、上記第１方向に対して第１角度で傾いて帯状に延びる第１部分と、上記第１部分の両端部にそれぞれ接続され、上記第１方向に対して上記第１角度以下の第２角度で傾いて帯状に延びる第２及び第３部分と、を含んでもよい。この場合において、上記第１角度を７５度以上かつ８７度以下とし、上記第２角度を４５度以上かつ７５度以下としてもよい。

さらに他の一態様として、上記画素電極は、上記主画素電極の少なくとも一方の端部に、上記第１方向における幅が上記主画素電極よりも大きい副画素電極を有してもよい。例えば、上記主画素電極の少なくとも一方の端部が上記副画素電極の上記第１方向における中間部分に接続されてもよい。また他の例として、上記主画素電極の少なくとも一方の端部が上記副画素電極の上記第１方向における端部に接続されてもよい。

上記主画素電極の上記第１方向における幅は、例えば複数の上記画素電極が上記第１方向に配列されるピッチとの関係において、［上記主画素電極の幅≦上記ピッチ−９μｍ］を満たすように定めてもよい。

図１は、一実施形態に係る液晶表示装置が備える液晶表示パネルの構成及び等価回路を概略的に示す図である。 図２は、図１に示した１つの画素の構造を示す概略平面図である。 図３は、図２における切断線III−IIIに沿った断面図である。 図４は、上記実施形態におけるアレイ基板に形成される多数の画素を示す概略平面図である。 図５は、上記実施形態における画素電極を示す平面図である。 図６は、上記実施形態における主画素電極の幅として採用し得る上限値及び下限値の測定結果を示すグラフである。 図７は、スリットを有する画素電極と共通電極との間に生じる電界が液晶分子に与える影響を説明するための模式図である。 図８は、上記実施形態における画素電極と共通電極との間に生じる電界が液晶分子に与える影響を説明するための模式図である。 図９は、１つのスリットを有する画素電極を備える液晶表示パネルにおいて駆動電圧に応じた色度を測定した結果を表すグラフである。 図１０は、上記実施形態における画素電極を備える液晶表示パネルにおいて駆動電圧に応じた色度を測定した結果を表すグラフである。 図１１は、第１変形例に係る画素電極を示す平面図である。 図１２は、第１変形例に係る画素電極を含む多数の画素を示す概略平面図である。 図１３は、上記施形態における画素電極を用いた画素において光の透過率を測定した結果を表す透過率分布図である。 図１４は、第１変形例における画素電極を用いた画素において光の透過率を測定した結果を表す透過率分布図である。 図１５は、第２変形例に係る画素電極を示す平面図である。 図１６は、第３変形例に係る画素電極を示す平面図である。 図１７は、第４変形例に係る画素電極を示す平面図である。 図１８は、第５変形例に係る画素電極を示す平面図である。 図１９は、第６変形例に係る画素電極を示す平面図である。 図２０は、第７変形例に係る画素電極を示す平面図である。 図２１は、第８変形例に係る画素電極を示す平面図である。 図２２は、第９変形例に係る画素電極を示す平面図である。 図２３は、第１０変形例に係る画素電極を示す平面図である。 図２４は、第１１変形例に係る画素電極を示す平面図である。

以下に、本発明のいくつかの実施形態につき、図面を参照しながら説明する。
なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更であって容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表す場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、同一又は類似の構成要素には同一の符号を付し、詳細な説明を省略することがある。

図１は、本実施形態の液晶表示装置が備える液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。液晶表示装置は、アクティブマトリクスタイプの透過型の液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個（ｍ，ｎは正の整数）のマトリクス状に配置された複数の画素ＰＸによって構成されている。

アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、Ｘ方向（第１方向）に沿ってそれぞれ延出した複数のゲート配線Ｇ（Ｇ１〜Ｇｎ）、Ｘ方向に直交するＹ方向（第２方向）に沿ってそれぞれ延出した複数のソース配線Ｓ（Ｓ１〜Ｓｍ）、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されたスイッチング素子ＳＷ、各画素ＰＸにおいてスイッチング素子ＳＷに電気的に接続された画素電極ＰＥ、画素電極ＰＥと向かい合う共通電極ＣＥなどを備えている。

共通電極ＣＥは、複数の画素ＰＸに亘って共通に形成されている。画素電極ＰＥは、各画素ＰＸにおいて島状に形成されている。画素容量ＣＳは、後述するように、絶縁膜を介して対向する画素電極ＰＥと共通電極ＣＥとの間に形成される。
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。共通電極ＣＥは、コモン電圧が供給される給電部ＶＳと電気的に接続されている。ゲートドライバＧＤ及びソースドライバＳＤは、例えばその少なくとも一部がアレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。図示した例では、液晶表示パネルＬＰＮを駆動するのに必要な信号源としての駆動ＩＣチップ２は、液晶表示パネルＬＰＮのアクティブエリアＡＣＴの外側において、アレイ基板ＡＲに実装されている。

また、図示した例の液晶表示パネルＬＰＮは、ＦＦＳモードに適用可能な構成であり、アレイ基板ＡＲに画素電極ＰＥ及び共通電極ＣＥを備えている。このような構成の液晶表示パネルＬＰＮでは、画素電極ＰＥ及び共通電極ＣＥの間に形成される横電界（例えば、フリンジ電界のうちの基板の主面にほぼ平行な電界）を主に利用して液晶層ＬＱを構成する液晶分子をスイッチングする。

図２は、図１に示したアレイ基板ＡＲにおける１つの画素ＰＸの構造を対向基板ＣＴの側から見た概略平面図である。図２に示すように、Ｙ方向に沿ってそれぞれ延出したソース配線Ｓｊ，Ｓｊ+１（ｊは正の整数）は、Ｘ方向に沿って第１ピッチｐｘで配置されている。Ｘ方向に沿ってそれぞれ延出したゲート配線Ｇｉ，Ｇｉ+１（ｉは正の整数）は、Ｙ方向に沿って第１ピッチｐｘよりも大きい第２ピッチｐｙで配置されている。なお、図２の例において、ソース配線Ｓｊは、ゲート配線Ｇｉからゲート配線Ｇｉ+１に至るまでの間に、複数回に亘って屈曲している。ゲート配線Ｇｉ，Ｇｉ+１とソース配線Ｓｊ，Ｓｊ+１とで規定された領域が、１つの画素ＰＸに対応する画素領域である。

アレイ基板ＡＲには、半導体層ＳＣが設けられている。半導体層ＳＣは、例えばポリシリコンやアモルファスシリコン、酸化物半導体などによって形成されている。半導体層ＳＣは、その一部がソース配線Ｓｊに沿って延びてゲート配線Ｇｉを跨ぎ、略垂直に２度屈曲して再度ゲート配線Ｇｉを跨ぐ。半導体層ＳＣは、ゲート配線Ｇｉ等とともに、スイッチング素子ＳＷとして機能するダブルゲート型の薄膜トランジスタを構成する。なお、スイッチング素子ＳＷは必ずしもダブルゲート型の薄膜トランジスタである必要はなく、シングルゲート型の薄膜トランジスタなど他種のスイッチング素子であってもよい。

半導体層ＳＣは、コンタクトホールＣＨ１を介してソース配線Ｓｊと電気的に接続される。また、半導体層ＳＣは、コンタクトホールＣＨ２，ＣＨ３を介して画素電極ＰＥと電気的に接続される。
図３は、図２における切断線III−IIIに沿った断面図である。図３には、アレイ基板ＡＲだけでなく、液晶表示パネルＬＰＮに含まれる他の要素の断面も示している。

図３に示すように、アレイ基板ＡＲは、ガラス基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴに対向する側に、スイッチング素子ＳＷ、共通電極ＣＥ、画素電極ＰＥ、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。

ここに示したスイッチング素子ＳＷは、例えばボトムゲート型の薄膜トランジスタである。なお、スイッチング素子ＳＷは、トップゲート型であってもよい。スイッチング素子ＳＷを構成するゲート電極ＧＥは、第１絶縁基板１０の上に配置されている。ゲート電極ＧＥは、例えばゲート配線Ｇｉの一部である。ゲート電極ＧＥは、第１絶縁膜１１によって覆われている。また、この第１絶縁膜１１は、第１絶縁基板１０の上にも配置されている。

半導体層ＳＣは、第１絶縁膜１１の上に配置されている。半導体層ＳＣは、第２絶縁膜１２によって覆われている。また、この第２絶縁膜１２は、第１絶縁膜１１の上にも配置されている。
スイッチング素子ＳＷのソース電極ＳＥ及びドレイン電極ＤＥは、第２絶縁膜１２の上に形成されている。ソース電極ＳＥは、例えばソース配線Ｓｊの一部である。ソース電極ＳＥは、第２絶縁膜１２を貫通するコンタクトホールＣＨ１を通して半導体層ＳＣにコンタクトしている。ドレイン電極ＤＥは、第２絶縁膜１２を貫通するコンタクトホールＣＨ２を通して半導体層ＳＣにコンタクトしている。このような構成のスイッチング素子ＳＷは、ソース配線Ｓｊ，Ｓｊ+１とともに第３絶縁膜１３によって覆われている。第３絶縁膜１３は、第２絶縁膜１２の上にも配置されている。第３絶縁膜１３は、例えば、透明な樹脂材料によって形成されている。

共通電極ＣＥは、第３絶縁膜１３の上に形成されている。この共通電極ＣＥは、画素電極ＰＥとドレイン電極ＤＥとがコンタクトする領域を除いて、アクティブエリアのほぼ全域に形成されている。つまり、共通電極ＣＥは、ソース配線Ｓｊ，Ｓｊ+１及びゲート配線Ｇｉ，Ｇｉ+１と重なる領域を覆っている。共通電極ＣＥは、透明な導電材料、例えばインジウム・ティン・オキサイド（ＩＴＯ）によって形成されている。通電時において、第１絶縁基板１０側に配置されたソース配線Ｓｊ，Ｓｊ+１及びゲート配線Ｇｉ，Ｇｉ+１などに発生する電界は、共通電極ＣＥによってシールドされ、液晶層ＬＱに殆ど到達しない。

共通電極ＣＥは、第４絶縁膜１４によって覆われている。第４絶縁膜１４は、第３絶縁膜１３の上にも配置されている。第４絶縁膜１４は、共通電極ＣＥと画素電極ＰＥとの間に位置する層間絶縁膜として機能し、第３絶縁膜１３と比較して薄い膜厚に形成され、例えば、シリコン窒化物（ＳｉＮｘ）によって形成されている。

第３絶縁膜１３及び第４絶縁膜１４には、ドレイン電極ＤＥまで貫通したコンタクトホールＣＨ３が形成されている。なお、共通電極ＣＥは、コンタクトホールＣＨ３を囲うように開口している。
画素電極ＰＥは、第４絶縁膜１４の上に形成され、共通電極ＣＥと対向している。画素電極ＰＥは、コンタクトホールＣＨ３を介してドレイン電極ＤＥに電気的に接続されている。このような画素電極ＰＥは、透明な導電材料、例えば、ＩＴＯによって形成されている。

画素電極ＰＥは、第１配向膜ＡＬ１によって覆われている。また、第１配向膜ＡＬ１は、第４絶縁膜１４も覆っている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
一方、対向基板ＣＴは、ガラス基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲに対向する側に、ブラックマトリクス２１、カラーフィルタ２２、オーバーコート層２３、第２配向膜ＡＬ２などを備えている。

ブラックマトリクス２１は、アレイ基板ＡＲに設けられたゲート配線Ｇやソース配線Ｓ、さらにはスイッチング素子ＳＷなどの配線部に対向し、各画素ＰＸを区画する。図２及び図３に示すように、ブラックマトリクス２１は、画素領域において開口部ＡＰを規定する。

カラーフィルタ２２は、開口部ＡＰに形成され、ブラックマトリクス２１の上にも延在している。このカラーフィルタ２２は、互いに異なる複数の色、例えば赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。異なる色のカラーフィルタ２２間の境界は、ブラックマトリクス２１と重なる位置にある。

オーバーコート層２３は、カラーフィルタ２２を覆っている。図３においては簡略化しているが、カラーフィルタ２２のアレイ基板ＡＲ側の面はカラーフィルタ２２同士の境界部分等に凹凸を有する。オーバーコート層２３は、カラーフィルタ２２の表面の凹凸を平坦化する。このようなオーバーコート層２３は、透明な樹脂材料によって形成されている。

オーバーコート層２３の表面は、第２配向膜ＡＬ２によって覆われている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。アレイ基板ＡＲと対向基板ＣＴの間には、一方の基板に形成された柱状スペーサ３０により、所定のセルギャップが形成される。図示した例では、柱状スペーサ３０は、対向基板ＣＴに形成されているが、アレイ基板ＡＲに形成されていてもよい。アレイ基板ＡＲと対向基板ＣＴとは、セルギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、これらのアレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間に形成されたセルギャップに封入された液晶組成物によって構成されている。

このような構成の液晶表示パネルＬＰＮに対して、その背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなど種々の形態が適用可能である。

アレイ基板ＡＲの外面すなわち第１絶縁基板１０の外面１０Ｂには、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。また、対向基板ＣＴの外面すなわち第２絶縁基板２０の外面２０Ｂには、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。第１偏光板ＰＬ１の第１偏光軸と第２偏光板ＰＬ２の第２偏光軸とは、例えば、クロスニコルの位置関係にある。第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、さらに位相差板を含んでいてもよい。

第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、基板主面（あるいは、Ｘ−Ｙ平面）と平行な面内において、互いに平行な方位に配向処理（例えば、ラビング処理や光配向処理）が施されている。例えば第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向処理方向は、Ｙ方向と平行な方向である。

なお、第１偏光板ＰＬ１の第１偏光軸は、例えば、第１配向膜ＡＬ１の配向処理方向と平行な方位に設定され、第２偏光板ＰＬ２の第２偏光軸は、第１配向膜ＡＬ１の配向処理方向と直交する方位に設定されている。
図２に示すように、画素電極ＰＥは、１本の主画素電極ＰＥａを備えている。主画素電極ＰＥａは、ゲート配線Ｇｉ，Ｇｉ+１及びソース配線Ｓｊ，Ｓｊ+１により規定される画素領域において、ソース配線Ｓｊ，Ｓｊ+１と平行に屈曲しながら帯状に延びる。主画素電極ＰＥａと共通電極ＣＥとは、第４絶縁膜１４を挟んで対向する。つまり、Ｘ−Ｙ平面においては、主画素電極ＰＥａは、スイッチング素子ＳＷとコンタクトする領域を除いて、共通電極ＣＥと重なっている。画素領域には、主画素電極ＰＥａと共通電極ＣＥとが対向しない非対向領域Ａ１，Ａ２が形成される。より具体的には、非対向領域Ａ１は、アレイ基板ＡＲを対向基板ＣＴ側から正面視した際に、主画素電極ＰＥａとソース配線Ｓｊとの間に形成される領域である。また、非対向領域Ａ２は、アレイ基板ＡＲを対向基板ＣＴ側から正面視した際に、主画素電極ＰＥａとソース配線Ｓｊ+１との間に形成される領域である。ＦＦＳモードの場合、主画素電極ＰＥａと共通電極ＣＥとの間に生じるフリンジ電界により、主に各非対向領域Ａ１，Ａ２の上方に在る液晶分子が好適にスイッチングされ、各非対向領域Ａ１，Ａ２付近で高い透過率が得られる。すなわち、表示に寄与する光は、主に各非対向領域Ａ１，Ａ２において得られる。

また、画素電極ＰＥは、主画素電極ＰＥａの両端に、それぞれ第１副画素電極ＰＥｂ１及び第２副画素電極ＰＥｂ２を備えている。各副画素電極ＰＥｂ１，ＰＥｂ２は、いずれも開口部ＡＰの外側に配置されている。主画素電極ＰＥａ及び各副画素電極ＰＥｂ１，ＰＥｂ２は、第４絶縁膜１４を介して対向する共通電極ＣＥとの間で画素ＰＸの駆動に必要な画素容量ＣＳを形成している。主画素電極ＰＥａ及び各副画素電極ＰＥｂ１，ＰＥｂ２は、例えば同一の工程において同一の材料により一体的に形成される。

図２に示した画素ＰＸは、アレイ基板ＡＲにおいてＸ方向及びＹ方向に並び、マトリクス状に配置されている。
図４は、アレイ基板ＡＲに形成される多数の画素ＰＸを対向基板ＣＴの側から見た概略平面図である。
ゲート配線Ｇｉ，Ｇｉ+１の間の第１ラインＬ１に形成される画素ＰＸは、いずれも図２に示したものと同様の形状を有する。ゲート配線Ｇｉ+１，Ｇｉ+２の間の第２ラインＬ２に形成される画素ＰＸは、主に画素電極ＰＥ及びソース配線Ｓの形状において、図２に示したものと異なる。具体的には、第２ラインＬ２の画素電極ＰＥ及びソース配線Ｓは、第１ラインＬ１の画素電極ＰＥ及びソース配線Ｓの形状に対し、Ｙ方向に関して線対称な形状である。

このように、アクティブエリアＡＣＴの全域において、第１ラインＬ１に示す形状の画素ＰＸの並びと、第２ラインＬ２に示す形状の画素ＰＸの並びとがＹ方向に繰り返される。第１ラインＬ１は例えば偶数ラインであり、第２ラインＬ２は例えば奇数ラインである。

液晶表示パネルＬＰＮの表示面（第２光学素子ＯＤ２の外面）から画素電極ＰＥに至るまでに配置された部材は、透明或いは高い透光性を有する。したがって、図４に示す並びの画素電極ＰＥは、液晶表示装置或いは液晶表示パネルＬＰＮの表示面側から観察することができる。液晶表示装置及び液晶表示パネルＬＰＮを正面（表示面の法線方向）から見たとき、これらの外観形状は略矩形である。液晶表示装置及び液晶表示パネルＬＰＮの厚さは、上記矩形の長辺及び短辺に比べて十分に薄い。すなわち、液晶表示装置及び液晶表示パネルＬＰＮは、平板形状である。
一例として、主画素電極ＰＥａと各副画素電極ＰＥｂ１，ＰＥｂ２とを含む画素電極ＰＥのＸ方向幅及びＹ方向幅はそれぞれ１４μm及び３５μmであり、第１ピッチｐｘ及び第２ピッチｐｙはそれぞれ１５μm及び３８μmである。

以下に、上記構成の液晶表示装置における動作について説明する。
画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されていないオフ時においては、液晶層ＬＱに電圧が印加されていない状態であり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない。このため、液晶層ＬＱに含まれる液晶分子は、Ｘ−Ｙ平面内において、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向処理方向に初期配向する。以下、液晶分子が初期配向する方向を初期配向方向と称する。

オフ時には、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光である。このような直線偏光の偏光状態は、オフ時の液晶表示パネルＬＰＮを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、画素電極ＰＥと共通電極ＣＥとの間に電位差を形成するような電圧が印加されたオン時においては、液晶層ＬＱに電圧が印加された状態であり、画素電極ＰＥと共通電極ＣＥとの間にフリンジ電界が形成される。このため、液晶分子は、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する。

このようなオン時には、第１偏光板ＰＬ１の第１偏光軸と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態（あるいは、液晶層のリタデーション）に応じて変化する。このため、オン時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

続いて、画素電極ＰＥの形状につき、詳細に説明する。
図５は、対向基板ＣＴ側から見た１つの画素電極ＰＥを示す平面図である。この画素電極ＰＥは、図４における第１ラインＬ１に形成される画素電極ＰＥに相当する。

この画素電極ＰＥの主画素電極ＰＥａは、第１部分ＰＥａ１と、第２部分ＰＥａ２と、第３部分ＰＥａ３とを備える。第１部分ＰＥａ１は、Ｘ方向に対して反時計回りにθ１の角度で帯状に延びる。第１部分ＰＥａ１のＹ方向における長さは、ｄａ１である。第２部分ＰＥａ２は、第１部分ＰＥａ１の図５における上側の端部と第１副画素電極ＰＥｂ１との間で、Ｘ方向に対して反時計回りにθ２の角度で帯状に延びる。第２部分ＰＥａ２のＹ方向における長さは、ｄａ２である。第３部分ＰＥａ３は、第１部分ＰＥａ１の図５における下側の端部と第２副画素電極ＰＥｂ２との間で、Ｘ方向に対して反時計回りにθ３の角度で帯状に延びる。第３部分ＰＥａ３のＹ方向における長さは、ｄａ３である。

本実施形態において、角度θ１〜θ３はいずれも鋭角であり、角度θ２，θ３は同じ角度である（θ２＝θ３）。また、本実施形態において、長さｄａ２，ｄａ３は同じ長さであり（ｄａ２＝ｄａ３）、且つ、長さｄａ１よりも短い長さである。
主画素電極ＰＥａのＸ方向における幅は、各部分ＰＥａ１〜ＰＥａ３に亘ってｗａで一定である。第１副画素電極ＰＥｂ１のＸ方向における幅はｗｂ１であり、第２副画素電極ＰＥｂ２のＸ方向における幅はｗｂ２である。

本実施形態の画素電極ＰＥは、一般にＦＦＳモードにおいて用いられる画素電極のようにスリットが設けられた形状を有さない。つまり、１個の画素電極ＰＥは、共通電極ＣＥとの間で表示に必要なフリンジ電界を形成するための主画素電極ＰＥａを１本のみ備えている。他の観点から言えば、画素電極ＰＥは、画素領域において、平行に延びた２つのエッジＥＤ１，ＥＤ２のみ有している。これらのエッジＥＤ１，ＥＤ２は、Ｘ方向に対して反時計回りに角度θ１〜θ３の方向に屈曲しながら延びる。さらに他の観点から言えば、画素電極ＰＥは、主画素電極ＰＥａの全長に亘り、不連続部分を生じない連続した断面形状で、Ｘ方向に対して反時計回りに角度θ１〜θ３の方向に屈曲しながら帯状に延びる。ここにいう断面形状は、例えば幅方向（Ｘ方向）に沿う断面の形状である。幅ｗａが主画素電極ＰＥａの全長に亘って一定である場合、この断面形状は主画素電極ＰＥａの全長に亘って一様である。

第１副画素電極ＰＥｂ１は、Ｘ方向に延び、その中間部分で主画素電極ＰＥａの端部（第２部分ＰＥａ２側の端部）に繋がっている。つまり、第１副画素電極ＰＥｂ１及び第２部分ＰＥａ２は、略Ｔ字形状を形成している。第２副画素電極ＰＥｂ２は、Ｘ方向に延び、その中間部分で主画素電極ＰＥａの端部（第３部分ＰＥａ３側の端部）に繋がっている。つまり、第２副画素電極ＰＥｂ２及び第３部分ＰＥａ３は、略Ｔ字形状を形成している。本実施形態において、各副画素電極ＰＥｂ１，ＰＥｂ２は同じ形状である。すなわち、各副画素電極ＰＥｂ１，ＰＥｂ２のＸ方向における幅ｗｂ１，ｗｂ２は、同じ大きさである（ｗｂ１＝ｗｂ２）。また、各副画素電極ＰＥｂ１，ＰＥｂ２のＹ方向における長さｄｂ１，ｄｂ２は、同じ大きさである（ｄｂ１＝ｄｂ２）。

各副画素電極ＰＥｂ１，ＰＥｂ２の幅ｗｂ１，ｗｂ２は、主画素電極ＰＥａの幅ｗａより大きい（ｗａ＜ｗｂ１，ｗｂ２）。このように各副画素電極ＰＥｂ１，ＰＥｂ２の幅ｗｂ１，ｗｂ２を大きくすることで、共通電極ＣＥとの間に十分な画素容量ＣＳを形成することが可能となる。なお、各副画素電極ＰＥｂ１，ＰＥｂ２は、ブラックマトリクスと対向する位置に配置されているため、たとえ面積を拡張したとしても、開口部ＡＰにおける透過率のロスを招くことはない。

液晶表示装置にタッチパネルが設けられる場合などにおいて、ユーザの指やスタイラスペンにより液晶表示パネルＬＰＮが押されると、その押圧により液晶層ＬＱにおいてドメインが成長し、指やスタイラスペンを離した後にもその影響が残ることがある。このような影響は、タッチ尾引きなどと呼ばれる。本実施形態のように主画素電極ＰＥａを多段階に屈曲させる構成においては、例えば主画素電極ＰＥａを屈曲のないストレート形状とする場合に比べ、オン時における液晶分子の配向が強化される。すなわち、主画素電極ＰＥａの第２部分ＰＥａ２及び第３部分ＰＥａ３と共通電極ＣＥとの間には、第１部分ＰＥａ１と共通電極ＣＥとの間に形成されるフリンジ電界よりも液晶分子を大きく回転させるフリンジ電界が形成される。このため、押圧力が解放された際に、第２部分ＰＥａ２及び第３部分ＰＥａ３付近に生ずるフリンジ電界の作用によって、液晶分子を所望の配向方向に方向付けることが可能となり、上記タッチ尾引きなどのディスクリネーション（配向欠陥）を生じ難くくさせることが可能となる。

出願人の実験及びシミュレーションにより、４５deg≦θ２，θ３≦７５deg、７５deg≦θ１≦８７deg、θ２，θ３≦θ１、３μm≦ｄａ２，ｄａ３≦１０μmの条件を満たすように角度θ１〜θ３及び長さｄ１，ｄ３を定めると、ディスクリネーションの防止効果が良好に発揮されることが判明した。したがって、主画素電極ＰＥａの形状は、上記の条件を満たすように定めることが好ましい。

主画素電極ＰＥａの幅ｗａは、例えば液晶表示パネルＬＰＮの表示面を斜め方向（表示面の法線方向に対して傾いた方向）から見た際に、隣り合う画素ＰＸ同士の過度の混色が生じないように定める必要がある。また、主画素電極ＰＥａの幅ｗａは、画素電極ＰＥと共通電極ＣＥとの間に形成される画素容量ＣＳが十分な値となるように定める必要がある。

これらの見地から、出願人は、画素電極ＰＥがＸ方向に配列されるピッチ（第１ピッチｐｘ）ごとに主画素電極ＰＥａの幅ｗａとして採用し得る上限値ｗａ１及び下限値ｗａ２測定した。図６は、この測定結果を示すグラフである。

画素ＰＸ同士の過度の混色を防止するためには、隣り合う各画素ＰＸにおける主画素電極ＰＥａの間の距離をできるだけ長くする必要がある。上限値ｗａ１は、この観点から測定した。その結果、上限値ｗａ１は、ｗａ１＝ｐｘ−９μmの近似直線により定義できることが判った。

十分な画素容量ＣＳを形成するためには、主画素電極ＰＥａの幅ｗａをできるだけ大きくする必要がある。下限値ｗａ２は、この観点から測定した。なお、第４絶縁膜１４の膜厚は、およそ８０〜１２０nmを想定している。その結果、下限値ｗａ２は、ｗａ２＝０．５ｐｘ−４．５μmの近似直線により定義できることが判った。

これらより、主画素電極ＰＥａの幅ｗａは、以下の関係を満たすように定めることが好ましい。
０．５ｐｘ−４．５μm≦ｗａ≦ｐｘ−９μm
続いて、一般にＦＦＳモードで用いられるスリットを有する形状の画素電極を用いた液晶表示装置に対する、本実施形態に係る液晶表示装置の利点について説明する。
一般的な製造プロセスにより画素電極を形成する場合、２〜３μmが線幅及びスリット幅の解像限界である。また、上述の通り、画素ＰＸ同士の過度の混色を防止するためには、隣り合う各画素ＰＸにおける主画素電極ＰＥａの間の距離を十分長くする必要がある。

ここで、形成可能な最小の画素電極の幅が３μmであり、Ｘ方向に隣り合う画素ＰＸ同士の間隔を最低で１１μm離す必要がある場合を想定する。この場合、例えば１つのスリットを有する画素電極においては、スリットにより隔てられた２本の電極部分及びスリットのＸ方向における幅の合計が９μmとなり、これに画素ＰＸ同士の間隔１１μmを加算した２０μm（４２３ppi）が画素ＰＸの最小幅となる。

これに対し、本実施形態の画素電極ＰＥにおいては、例えば幅ｗａを一般的な製造プロセスにおける解像限界（例えば３μm）に対して余裕を持たせた４〜５μmとした場合であっても、これに画素ＰＸ同士の間隔１１μmを加算した１５〜１６μmが画素ＰＸの最小幅となる。すなわち、本実施形態にて開示した画素電極ＰＥを用いると、スリットを有する画素電極を用いる場合に比べて、１つの画素ＰＸを大幅に小型化できる。このように小型化された画素ＰＸを用いれば、従来のＦＦＳモードの液晶表示装置に比べ、格段に高精細な液晶表示装置、例えば５００ppi以上の解像度を有する液晶表示装置を得ることができる。

また、スリットを有する画素電極を用いた従来のＦＦＳモードの液晶表示装置には、画素電極の駆動電圧Ｖの変化に応じて表示色のシフトが顕著に発生するとの問題があった。以下、この問題について説明する。
図７は、スリットを有する画素電極と共通電極との間に生じる電界が液晶分子に与える影響を説明するための図であり、共通電極ＣＥｓ、スリットを有する画素電極ＰＥｓ、第４絶縁膜１４ｓ及び液晶層ＬＱｓの概略的な断面を示している。この画素電極ＰＥｓは、１本のスリットＳＬと、このスリットＳＬにより分断された２本の主画素電極ＰＥａｓとを備える。共通電極ＣＥｓ、第４絶縁膜１４ｓ、及び液晶層ＬＱｓは、それぞれ上述した共通電極ＣＥ、第４絶縁膜１４、及び液晶層ＬＱに相当する。液晶層ＬＱｓに含まれる液晶分子ＬＭは、アレイ基板の主面と平行な面内に設定された初期配向方向に長軸が向くように初期配向されている。

画素電極ＰＥｓに駆動電圧Ｖを印加すると、各主画素電極ＰＥａｓから共通電極ＣＥｓに向けたフリンジ電界Ｅが発生する。液晶分子ＬＭは、このフリンジ電界Ｅの方向に長軸が向くように回転する。このとき、各主画素電極ＰＥａｓの中央部付近の上方に在る液晶分子ＬＭは、各主画素電極ＰＥａｓの両エッジを越えて共通電極ＣＥに至るフリンジ電界Ｅの影響をそれぞれ受けて、アレイ基板の主面と垂直或いは垂直に近い方向に立ち上がる。また、スリットＳＬの中央部付近の上方に在る液晶分子ＬＭは、各主画素電極ＰＥａｓからスリットＳＬの下方に在る共通電極ＣＥに至るフリンジ電界Ｅの影響を受けて、アレイ基板の主面と垂直或いは垂直に近い方向に立ち上がる。アレイ基板の主面と平行な面内において、液晶分子ＬＭが立ち上がる範囲は、画素電極ＰＥｓに印加される駆動電圧Ｖに応じて変化する。これに起因して、上述のような表示色のシフトが発生する。

図７の例と比較するために、本実施形態に係る画素電極ＰＥを用いる場合におけるフリンジ電界Ｅと液晶分子ＬＭとの関係について説明する。図８は、本実施形態における画素電極ＰＥと共通電極ＣＥとの間に生じる電界が液晶分子に与える影響を説明するための図であり、共通電極ＣＥ、画素電極ＰＥ、第４絶縁膜１４及び液晶層ＬＱの概略的な断面を示している。

図８に示す例において、主画素電極ＰＥａの幅ｗａは、図７に示した各主画素電極ＰＥａｓの幅よりも大きく、かつ図７に示した各主画素電極ＰＥａｓ及びスリットＳＬを併せた幅よりも小さい。主画素電極ＰＥａの幅ｗａが各主画素電極ＰＥａｓよりも大きいために、主画素電極ＰＥａの中央部付近の上方に在る液晶分子ＬＭは、主画素電極ＰＥａの両エッジを越えて共通電極ＣＥに至るフリンジ電界Ｅの影響を受け難い。したがって、主画素電極ＰＥａの中央部付近の上方に在る液晶分子ＬＭは、アレイ基板ＡＲの主面と垂直な方向に立ち上がり難い。

主画素電極ＰＥａの幅ｗａを図７の例における１つの主画素電極ＰＥａｓ程度まで小さくした場合、主画素電極ＰＥａの中央部付近の上方に在る液晶分子ＬＭが立ち上がり得る。しかしながらこの場合であっても、少なくとも図７に示したスリットＳＬの上方における液晶分子ＬＭの立ち上がりが発生しないために、画素電極ＰＥを用いる場合には画素電極ＰＥｓを用いる場合に比べて液晶分子ＬＭが立ち上がる領域が小さい。

図９は、１つのスリットを有する画素電極ＰＥｓを備える液晶表示パネルで白色を表示した際において、駆動電圧Ｖに応じた色度を測定した結果を表すグラフである。図１０は、本実施形態における画素電極ＰＥを備える液晶表示パネルで白色を表示した際において、駆動電圧Ｖに応じた色度を測定した結果を表すグラフである。これらの測定は、画素電極の形状のみ異ならせ、他の条件を全て一致させて行った。

図９及び図１０において、２種類のプロットは、駆動電圧Ｖ毎に測定したＣＩＥ表示系におけるｘ値及びｙ値をそれぞれ示す。図９においては、ｘ値及びｙ値のいずれについても駆動電圧１．８Ｖ程度でピークに達し、その後は駆動電圧Ｖの上昇に伴って徐々に低下する。特にｙ値の変化が大きく、これにより表示色のシフトが顕著に発生する。

図１０においても、ｘ値及びｙ値は駆動電圧１．８Ｖ程度でピークに達した。その後、ｘ値及びｙ値は、駆動電圧Ｖの上昇に伴って図９の場合よりも小さい勾配で低下し、やがて上昇に転じた。図９及び図１０におけるｘ値及びｙ値の変化を見て明らかなように、スリットを有さない画素電極ＰＥは、スリットを有する画素電極ＰＥｓに比べて、駆動電圧Ｖの変化に応じた色度の変化が小さい。すなわち、本実施形態における画素電極ＰＥを用いることで、駆動電圧Ｖの変化に応じた表示色のシフトが小さい液晶表示装置を得ることができる。

また、本実施形態における画素電極ＰＥは、主画素電極ＰＥａよりも幅が大きい第１及び第２副画素電極ＰＥｂ１，ＰＥｂ２を備える。これらの副画素電極ＰＥｂ１，ＰＥｂ２により、画素電極ＰＥ、共通電極ＣＥ、及び第４絶縁膜１４により形成される画素容量ＣＳを高めることができる。この画素容量ＣＳを十分に高めることにより、別途の補助容量を画素ＰＸごとに設ける必要がなくなる。この場合においては、補助容量線などが不要になるため、透過率が向上する。

また、本実施形態における画素電極ＰＥの主画素電極ＰＥａは、Ｘ方向に対してそれぞれ角度θ１〜θ３で傾く第１〜第３部分ＰＥａ１〜ＰＥａ３を備える。このように主画素電極ＰＥａを屈曲させることで、上述したディスクリネーションの発生を低減ないし防止することができる。
これらの他にも、本実施形態にて開示した構成からは、種々の好適な作用が得られる。

以上説明した実施形態にて開示した構成は、適宜変形して実施することができる。
例えば、画素電極ＰＥの形状は、図２，図４及び図５などを用いて説明したものに限られない。以下に、画素電極ＰＥの形状に関するいくつかの変形例を示す。

（第１変形例）
図１１は、第１変形例に係る画素電極ＰＥを対向基板ＣＴ側から見た平面図である。第１変形例に係る画素電極ＰＥを図５に示したものと比べると、第１副画素電極ＰＥｂ１の端部と主画素電極ＰＥａの端部（第２部分ＰＥａ２側の端部）とが繋がり、第２副画素電極ＰＥｂ２の端部と主画素電極ＰＥａの端部（第３部分ＰＥａ３側の端部）とが繋がっている点で異なる。つまり、第１副画素電極ＰＥｂ１と第２部分ＰＥａ２、及び、第２副画素電極ＰＥｂ２と第３部分ＰＥａ３は、それぞれ略Ｌ字形状を形成している。

図１２は、第１変形例に係る画素電極ＰＥを含む多数の画素ＰＸを対向基板ＣＴの側から見た概略平面図である。ゲート配線Ｇｉ，Ｇｉ+１の間の第１ラインＬ１に形成される画素ＰＸは、いずれも図１１に示した画素電極ＰＥを備える。ゲート配線Ｇｉ+１，Ｇｉ+２の間の第２ラインＬ２に形成される画素ＰＸは、主に画素電極ＰＥ及びソース配線Ｓの形状において、第１ラインＬ１に形成される画素ＰＸと異なる。具体的には、第２ラインＬ２の画素電極ＰＥ及びソース配線Ｓは、第１ラインＬ１の画素電極ＰＥ及びソース配線Ｓの形状に対し、Ｙ方向に関して線対称な形状である。

第１変形例に係る画素電極ＰＥを用いた液晶表示装置は、上記実施形態における画素電極ＰＥを用いる場合に比べて、光の透過率が優れる。この作用につき、図１３及び図１４を用いて説明する。
図１３は、上記実施形態における画素電極ＰＥを用いた画素ＰＸにおいて、光の透過率を測定した結果を表す透過率分布図である。図１４は、第１変形例における画素電極ＰＥを用いた画素ＰＸにおいて、光の透過率を測定した結果を表す透過率分布図である。これらの図においては、透過率の分布を色の濃淡と等値線で表している。色が濃い部分ほど透過率が高い。

図１３及び図１４に示す測定結果から判るように、いずれの場合においても主画素電極ＰＥａの両エッジの近傍において透過率が最も高くなる。図１３に示す測定結果においては、各副画素電極ＰＥｂ１，ＰＥｂ２の中央付近に、主画素電極ＰＥａの方向に延びる低透過率領域Ｂが現れた。これら低透過率領域Ｂは、各副画素電極ＰＥｂ１，ＰＥｂ２の幅ｗｂ１，ｗｂ２が大きいことから、その上方に在る液晶分子が殆どスイッチングしないために発生する。これら低透過率領域Ｂは、図２に示す開口部ＡＰの内部にも及び、表示品質に影響し得る。

一方、図１４に示す測定結果においても低透過率領域Ｂが現れるものの、その大きさは図１３におけるものに比べて小さく、主画素電極ＰＥａに到達していない。このように、第１変形例における画素電極ＰＥを用いることで、各副画素電極ＰＥｂ１，ＰＥｂ２付近に生じる低透過率領域Ｂの範囲を狭め、その影響を弱めることができる。これにより、画素ＰＸの透過率を高めることができる。
その他、第２変形例における画素電極ＰＥは、上記実施形態と同様の作用を奏する。

（第２変形例）
図１５は、第２変形例に係る画素電極ＰＥを対向基板ＣＴ側から見た平面図である。この画素電極ＰＥは、例えば図４における第１ラインＬ１の画素ＰＸに配置される画素電極である。この画素電極ＰＥを図５に示したものと比べると、第２副画素電極ＰＥｂ２の端部と主画素電極ＰＥａの端部（第３部分ＰＥａ３側の端部）とが繋がっている点で異なる。つまり、第２副画素電極ＰＥｂ２と第３部分ＰＥａ３は、略Ｌ字形状を形成している。

例えば、図４における画素電極ＰＥを第２変形例における画素電極ＰＥに置き換える場合、第２ラインＬ２の画素ＰＸに配置される画素電極ＰＥの形状は、図１５に示す画素電極ＰＥに対し、Ｙ方向に関して線対称な形状である。
第２変形例における画素電極ＰＥは、上記実施形態と概ね同様の作用を奏する。また、第２変形例における画素電極ＰＥを用いて画素ＰＸを形成する場合、第２副画素電極ＰＥｂ２付近で生じる上述の低透過率領域Ｂの範囲を狭め、その影響を弱めることができる。

（第３変形例）
図１６は、第３変形例に係る画素電極ＰＥを対向基板ＣＴ側から見た平面図である。この画素電極ＰＥは、例えば図４における第１ラインＬ１の画素ＰＸに配置される画素電極である。この画素電極ＰＥを図５に示したものと比べると、主画素電極ＰＥａが第１部分ＰＥａ１を有し、第２部分ＰＥａ２及び第３部分ＰＥａ３を有さないストレート形状である点で異なる。さらに、第１副画素電極ＰＥｂ１の端部と主画素電極ＰＥａの端部（第１部分ＰＥａ１の一方の端部）とが繋がり、第２副画素電極ＰＥｂ２の端部と主画素電極ＰＥａの端部（第１部分ＰＥａ１の他方の端部）とが繋がっている。つまり、第１副画素電極ＰＥｂ１と第１部分ＰＥａ１、及び、第２副画素電極ＰＥｂ２と第１部分ＰＥａ１は、それぞれ略Ｌ字形状を形成している。

例えば、図４における画素電極ＰＥを第３変形例における画素電極ＰＥに置き換える場合、第２ラインＬ２の画素ＰＸに配置される画素電極ＰＥの形状は、図１６に示す画素電極ＰＥに対し、Ｙ方向に関して線対称な形状である。
第３変形例における画素電極ＰＥは、ディスクリネーションの防止効果が上記実施形態に比べて弱まるものの、その他の点については上記実施形態と概ね同様の作用を奏する。また、第３変形例における画素電極ＰＥを用いて画素ＰＸを形成する場合、第１副画素電極ＰＥｂ１及び第２副画素電極ＰＥｂ２付近で生じる上述の低透過率領域Ｂの範囲を狭め、その影響を弱めることができる。

（第４変形例）
図１７は、第４変形例に係る画素電極ＰＥを対向基板ＣＴ側から見た平面図である。この画素電極ＰＥは、例えば図４における第１ラインＬ１の画素ＰＸに配置される画素電極である。この画素電極ＰＥを図５に示したものと比べると、第２副画素電極ＰＥｂ２のＹ方向における長さｄｂ２が第１副画素電極ＰＥｂ１の同方向における長さｄｂ１に比べて短い点で異なる。

例えば、図４における画素電極ＰＥを第４変形例における画素電極ＰＥに置き換える場合、第２ラインＬ２の画素ＰＸに配置される画素電極ＰＥの形状は、図１７に示す画素電極ＰＥに対し、Ｙ方向に関して線対称な形状である。
第４変形例における画素電極ＰＥは、上記実施形態と概ね同様の作用を奏する。また、第４変形例における画素電極ＰＥを用いて画素ＰＸを形成する場合、第２副画素電極ＰＥｂ２の面積が小さいために第２副画素電極ＰＥｂ２付近で生じる上述の低透過率領域Ｂの範囲を狭め、その影響を弱めることができる。

（第５変形例）
図１８は、第５変形例に係る画素電極ＰＥを対向基板ＣＴ側から見た平面図である。この画素電極ＰＥは、例えば図４における第１ラインＬ１の画素ＰＸに配置される画素電極である。この画素電極ＰＥを図５に示したものと比べると、主画素電極ＰＥａが第１部分ＰＥａ１を有し、第２部分ＰＥａ２及び第３部分ＰＥａ３を有さないストレート形状である点、及び、第２副画素電極ＰＥｂ２のＹ方向における長さｄｂ２が第１副画素電極ＰＥｂ１の同方向における長さｄｂ１に比べて短い点で異なる。さらに、第１副画素電極ＰＥｂ１の端部と主画素電極ＰＥａの端部（第１部分ＰＥａ１の一方の端部）とが繋がり、第２副画素電極ＰＥｂ２の端部と主画素電極ＰＥａの端部（第１部分ＰＥａ１の他方の端部）とが繋がっている。つまり、第１副画素電極ＰＥｂ１と第１部分ＰＥａ１、及び、第２副画素電極ＰＥｂ２と第１部分ＰＥａ１は、それぞれ略Ｌ字形状を形成している。

例えば、図４における画素電極ＰＥを第５変形例における画素電極ＰＥに置き換える場合、第２ラインＬ２の画素ＰＸに配置される画素電極ＰＥの形状は、図１８に示す画素電極ＰＥに対し、Ｙ方向に関して線対称な形状である。
第５変形例における画素電極ＰＥは、ディスクリネーションの防止効果が上記実施形態に比べて弱まるものの、その他の点については上記実施形態と概ね同様の作用を奏する。また、第５変形例における画素電極ＰＥを用いて画素ＰＸを形成する場合、第１副画素電極ＰＥｂ１及び第２副画素電極ＰＥｂ２付近で生じる上述の低透過率領域Ｂの範囲を狭め、その影響を弱めることができる。特に、第２副画素電極ＰＥｂ２の面積が小さいために、第２副画素電極ＰＥｂ２付近で生じる上述の低透過率領域Ｂの範囲を大幅に狭めることができる。

（第６変形例）
図１９は、第６変形例に係る画素電極ＰＥを対向基板ＣＴ側から見た平面図である。この画素電極ＰＥは、例えば図４における第１ラインＬ１の画素ＰＸに配置される画素電極である。この画素電極ＰＥを図５に示したものと比べると、主画素電極ＰＥａが第１部分ＰＥａ１及び第２部分ＰＥａ２を有し、第３部分ＰＥａ３を有さない形状である点で異なる。

例えば、図４における画素電極ＰＥを第６変形例における画素電極ＰＥに置き換える場合、第２ラインＬ２の画素ＰＸに配置される画素電極ＰＥの形状は、図１９に示す画素電極ＰＥに対し、Ｙ方向に関して線対称な形状である。
第６変形例における画素電極ＰＥのように主画素電極ＰＥａを屈曲させた場合であっても、上記実施形態と同様にディスクリネーションの発生を低減ないし防止する効果が得られる。その他の点についても、上記実施形態と概ね同様の作用を奏する。

（第７変形例）
図２０は、第７変形例に係る画素電極ＰＥを対向基板ＣＴ側から見た平面図である。この画素電極ＰＥは、例えば図４における第１ラインＬ１の画素ＰＸに配置される画素電極である。この画素電極ＰＥを図５に示したものと比べると、主画素電極ＰＥａが第３部分ＰＥａ３を有さず、第１副画素電極ＰＥｂ１の端部と主画素電極ＰＥａの端部（第２部分ＰＥａ２側の端部）とが繋がり、第２副画素電極ＰＥｂ２の端部と主画素電極ＰＥａの端部（第１部分ＰＥａ１側の端部）とが繋がっている点で異なる。つまり、第１副画素電極ＰＥｂ１と第２部分ＰＥａ２、及び、第２副画素電極ＰＥｂ２と第１部分ＰＥａ１は、それぞれ略Ｌ字形状を形成している。

例えば、図４における画素電極ＰＥを第７変形例における画素電極ＰＥに置き換える場合、第２ラインＬ２の画素ＰＸに配置される画素電極ＰＥの形状は、図２０に示す画素電極ＰＥに対し、Ｙ方向に関して線対称な形状である。
第７変形例における画素電極ＰＥのように主画素電極ＰＥａを屈曲させた場合であっても、上記実施形態と同様にディスクリネーションの発生を低減ないし防止する効果が得られる。その他の点についても、上記実施形態と概ね同様の作用を奏する。また、第７変形例における画素電極ＰＥを用いて画素ＰＸを形成する場合、各副画素電極ＰＥｂ１，ＰＥｂ２付近で生じる上述の低透過率領域Ｂの範囲を狭め、その影響を弱めることができる。

（第８変形例）
図２１は、第８変形例に係る画素電極ＰＥを対向基板ＣＴ側から見た平面図である。この画素電極ＰＥは、例えば図４における第１ラインＬ１の画素ＰＸに配置される画素電極である。この画素電極ＰＥを図５に示したものと比べると、主画素電極ＰＥａが第３部分ＰＥａ３を有さず、第２副画素電極ＰＥｂ２の端部と主画素電極ＰＥａの端部（第１部分ＰＥａ１側の端部）とが繋がっている点で異なる。つまり、第２副画素電極ＰＥｂ２と第１部分ＰＥａ１は、略Ｌ字形状を形成している。

例えば、図４における画素電極ＰＥを第８変形例における画素電極ＰＥに置き換える場合、第２ラインＬ２の画素ＰＸに配置される画素電極ＰＥの形状は、図２１に示す画素電極ＰＥに対し、Ｙ方向に関して線対称な形状である。
第８変形例における画素電極ＰＥのように主画素電極ＰＥａを屈曲させた場合であっても、上記実施形態と同様にディスクリネーションの発生を低減ないし防止する効果が得られる。その他の点についても、上記実施形態と概ね同様の作用を奏する。また、第８変形例における画素電極ＰＥを用いて画素ＰＸを形成する場合、第２副画素電極ＰＥｂ２付近で生じる上述の低透過率領域Ｂの範囲を狭め、その影響を弱めることができる。

（第９変形例）
図２２は、第９変形例に係る画素電極ＰＥを対向基板ＣＴ側から見た平面図である。この画素電極ＰＥは、例えば図４における第１ラインＬ１の画素ＰＸに配置される画素電極である。この画素電極ＰＥを図５に示したものと比べると、第２部分ＰＥａ２の幅が第１副画素電極ＰＥｂ１に近づくほど拡大し、第３部分ＰＥａ３の幅が第２副画素電極ＰＥｂ２に近づくほど拡大する点で異なる。

具体的には、図２２における第２部分ＰＥａ２の右側のエッジがＸ方向に対して反時計回りにθ２の角度で延び、第２部分ＰＥａ２の左側のエッジがＸ方向に対して反時計回りにθ１の角度で延びる。また、図２２における第３部分ＰＥａ３の左側のエッジがＸ方向に対して反時計回りにθ３の角度で延び、第３部分ＰＥａ３の右側のエッジがＸ方向に対して反時計回りにθ１の角度で延びる。

第１部分ＰＥａ１はその幅ｗａが全長に亘り一定であってＸ方向に対して反時計回りにθ１の角度で延び、第１部分ＰＥａ１の左右のエッジは第２部分ＰＥａ２及び第３部分ＰＥａ３の左右のエッジにそれぞれ接続される。すなわち、第１部分ＰＥａ１の左側のエッジと第２部分ＰＥａ２の左側のエッジは、１本の直線上で延びる。また、第１部分ＰＥａ１の右側のエッジと第３部分ＰＥａ３の右側のエッジは、１本の直線上で延びる。
例えば、図４における画素電極ＰＥを第９変形例における画素電極ＰＥに置き換える場合、第２ラインＬ２の画素ＰＸに配置される画素電極ＰＥの形状は、図２２に示す画素電極ＰＥに対し、Ｙ方向に関して線対称な形状である。
このような構成の画素電極ＰＥであっても、上記実施形態と概ね同様の作用を奏する。

（第１０変形例）
図２３は、第１０変形例に係る画素電極ＰＥを対向基板ＣＴ側から見た平面図である。この画素電極ＰＥは、例えば図４における第１ラインＬ１の画素ＰＸに配置される画素電極である。この画素電極ＰＥを図５に示したものと比べると、第１副画素電極ＰＥｂ１の端部と主画素電極ＰＥａの端部（第２部分ＰＥａ２側の端部）とが繋がり、第２副画素電極ＰＥｂ２の端部と主画素電極ＰＥａの端部（第３部分ＰＥａ３側の端部）とが繋がっている点で異なる。

さらに、この画素電極ＰＥを図５に示したものと比べると、第２部分ＰＥａ２の幅が第１副画素電極ＰＥｂ１に近づくほど拡大し、第３部分ＰＥａ３の幅が第２副画素電極ＰＥｂ２に近づくほど拡大する点で異なる。具体的には、図２３における第２部分ＰＥａ２の右側のエッジがＸ方向に対して反時計回りにθ２の角度で延び、第２部分ＰＥａ２の左側のエッジがＸ方向に対して反時計回りにθ１の角度で延びる。また、図２３における第３部分ＰＥａ３の左側のエッジがＸ方向に対して反時計回りにθ３の角度で延び、第３部分ＰＥａ３の右側のエッジがＸ方向に対して反時計回りにθ１の角度で延びる。

第１部分ＰＥａ１はその幅ｗａが全長に亘り一定であってＸ方向に対して反時計回りにθ１の角度で延び、第１部分ＰＥａ１の左右のエッジは第２部分ＰＥａ２及び第３部分ＰＥａ３の左右のエッジにそれぞれ接続される。すなわち、第１部分ＰＥａ１の左側のエッジと第２部分ＰＥａ２の左側のエッジは、１本の直線上で延びる。また、第１部分ＰＥａ１の右側のエッジと第３部分ＰＥａ３の右側のエッジは、１本の直線上で延びる。
例えば、図４における画素電極ＰＥを第１０変形例における画素電極ＰＥに置き換える場合、第２ラインＬ２の画素ＰＸに配置される画素電極ＰＥの形状は、図２３に示す画素電極ＰＥに対し、Ｙ方向に関して線対称な形状である。
このような構成の画素電極ＰＥであっても、上記実施形態と概ね同様の作用を奏する。また、第１０変形例における画素電極ＰＥを用いて画素ＰＸを形成する場合、各副画素電極ＰＥｂ１，ＰＥｂ２付近で生じる上述の低透過率領域Ｂの範囲を狭め、その影響を弱めることができる。

（第１１変形例）
図２４は、第１１変形例に係る画素電極ＰＥを対向基板ＣＴ側から見た平面図である。この画素電極ＰＥは、例えば図４における第１ラインＬ１の画素ＰＸに配置される画素電極である。この画素電極ＰＥを図５に示したものと比べると、第２副画素電極ＰＥｂ２の端部と主画素電極ＰＥａの端部（第３部分ＰＥａ３側の端部）とが繋がっている点で異なる。

さらに、この画素電極ＰＥを図５に示したものと比べると、第２部分ＰＥａ２の幅が第１副画素電極ＰＥｂ１に近づくほど拡大し、第３部分ＰＥａ３の幅が第２副画素電極ＰＥｂ２に近づくほど拡大する点で異なる。具体的には、図２４における第２部分ＰＥａ２の右側のエッジがＸ方向に対して反時計回りにθ２の角度で延び、第２部分ＰＥａ２の左側のエッジがＸ方向に対して反時計回りにθ１の角度で延びる。また、図２４における第３部分ＰＥａ３の左側のエッジがＸ方向に対して反時計回りにθ３の角度で延び、第３部分ＰＥａ３の右側のエッジがＸ方向に対して反時計回りにθ１の角度で延びる。

第１部分ＰＥａ１はその幅ｗａが全長に亘り一定であってＸ方向に対して反時計回りにθ１の角度で延び、第１部分ＰＥａ１の左右のエッジは第２部分ＰＥａ２及び第３部分ＰＥａ３の左右のエッジにそれぞれ接続される。すなわち、第１部分ＰＥａ１の左側のエッジと第２部分ＰＥａ２の左側のエッジは、１本の直線上で延びる。また、第１部分ＰＥａ１の右側のエッジと第３部分ＰＥａ３の右側のエッジは、１本の直線上で延びる。
例えば、図４における画素電極ＰＥを第１１変形例における画素電極ＰＥに置き換える場合、第２ラインＬ２の画素ＰＸに配置される画素電極ＰＥの形状は、図２４に示す画素電極ＰＥに対し、Ｙ方向に関して線対称な形状である。
このような構成の画素電極ＰＥであっても、上記実施形態と概ね同様の作用を奏する。また、第１１変形例における画素電極ＰＥを用いて画素ＰＸを形成する場合、第２副画素電極ＰＥｂ２付近で生じる上述の低透過率領域Ｂの範囲を狭め、その影響を弱めることができる。

以上例示した変形例の他にも、画素電極ＰＥの形状としては、種々のものを採用し得る。また、画素電極ＰＥを各変形例に示した形状或いは他の形状とする場合にあっては、画素ＰＸを規定するソース配線Ｓを、主画素電極ＰＥａと平行に屈曲した形状としてもよい。また、上記実施形態及び各変形例においては、各ソース配線Ｓによって規定される各ラインに、Ｙ方向に関して線対称の形状を有する画素電極ＰＥが交互に配置される場合を例示した。しかしながら、各ラインに配置される画素電極ＰＥは、いずれも同じ形状であってもよい。

本発明の実施形態或いはその変形例として上述した各構成を基にして、当業者が適宜設計変更して実施し得る全ての構成も、本発明の要旨を包含する限り、本発明の範囲に属する。
また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書の記載から明らかなもの、又は当業者において適宜想到し得るものついては、当然に本発明によりもたらされるものと解される。

ＡＲ…アレイ基板、ＣＴ…対向基板、ＰＸ…画素、Ｇ…ゲート配線、Ｓ…ソース配線、ＰＥ…画素電極、ＰＥａ…主画素電極、ＰＥｂ１…第１副画素電極、ＰＥｂ２…第２副画素電極、ＣＥ…共通電極、ｐｘ，ｐｙ…画素ピッチ、ＳＣ…半導体層、ＡＰ…開口部、Ａ１，Ａ２…非対向領域

Claims (14)

1. 第１方向に延びる第１配線と、前記第１方向と交差する第２方向に延びる第２配線と、前記第１配線及び前記第２配線と電気的に接続されたスイッチング素子と、共通電極と、前記共通電極の上に配置された絶縁膜と、前記スイッチング素子と電気的に接続されるとともに前記絶縁膜の上に配置され、前記絶縁膜を挟んで前記共通電極と対向する画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、
   前記第１配向膜と対向する第２配向膜を備えた第２基板と、
   前記第１配向膜と前記第２配向膜との間に保持された液晶分子を含む液晶層と、を備え、
   前記画素電極は、前記第１配線及び前記第２配線にて規定される画素領域において帯状に延びる１本の主画素電極を有し、
   前記主画素電極の前記第１方向における幅は、複数の前記画素電極が前記第１方向に配列されるピッチとの関係において、
   前記ピッチ×０．５−４．５μｍ≦前記主画素電極の幅
   を満たす、
   液晶表示装置。
2. 前記主画素電極は、前記第１方向に対して異なる角度で傾いて帯状に延びる複数の部分を含む、
   請求項１に記載の液晶表示装置。
3. 前記主画素電極は、
   前記第１方向に対して第１角度で傾いて帯状に延びる第１部分と、
   前記第１部分の両端部にそれぞれ接続され、前記第１方向に対して前記第１角度以下の第２角度で傾いて帯状に延びる第２及び第３部分と、
   を含む、
   請求項２に記載の液晶表示装置。
4. 前記第１角度が７５度以上かつ８７度以下であり、前記第２角度が４５度以上かつ７５度以下である、
   請求項３に記載の液晶表示装置。
5. 前記画素電極は、前記主画素電極の少なくとも一方の端部に、前記第１方向における幅が前記主画素電極よりも大きい副画素電極を有する、
   請求項１に記載の液晶表示装置。
6. 前記主画素電極の少なくとも一方の端部が前記副画素電極の前記第１方向における中間部分に接続された、
   請求項５に記載の液晶表示装置。
7. 前記主画素電極の少なくとも一方の端部が前記副画素電極の前記第１方向における端部に接続された、
   請求項５に記載の液晶表示装置。
8. 前記主画素電極の前記第１方向における幅は、複数の前記画素電極が前記第１方向に配列されるピッチとの関係において、
   前記主画素電極の幅≦前記ピッチ−９μｍ
   を満たす、
   請求項１に記載の液晶表示装置。
9. 第１方向に延びる第１配線と、前記第１方向と交差する第２方向に延びる第２配線と、前記第１配線及び前記第２配線と電気的に接続されたスイッチング素子と、共通電極と、前記共通電極の上に配置された絶縁膜と、前記スイッチング素子と電気的に接続されるとともに前記絶縁膜の上に配置され、前記絶縁膜を挟んで前記共通電極と対向する画素電極と、前記画素電極を覆う第１配向膜と、を備えた第１基板と、
   前記第１配向膜と対向する第２配向膜を備えた第２基板と、
   前記第１配向膜と前記第２配向膜との間に保持された液晶分子を含む液晶層と、を備え、
   前記画素電極は、前記第１配線及び前記第２配線にて規定される画素領域において帯状に延びる１本の主画素電極を有し、
   前記主画素電極は、前記第１方向に対して第１角度で傾いて帯状に延びる第１部分と、前記第１部分の両端部にそれぞれ接続され、前記第１方向に対して前記第１角度以下の第２角度で傾いて帯状に延びる第２及び第３部分と、を含み、
   前記第１角度が７５度以上かつ８７度以下であり、前記第２角度が４５度以上かつ７５度以下である、
   液晶表示装置。
10. 前記画素電極は、前記主画素電極の少なくとも一方の端部に、前記第１方向における幅が前記主画素電極よりも大きい副画素電極を有する、
    請求項９に記載の液晶表示装置。
11. 前記主画素電極の少なくとも一方の端部が前記副画素電極の前記第１方向における中間部分に接続された、
    請求項１０に記載の液晶表示装置。
12. 前記主画素電極の少なくとも一方の端部が前記副画素電極の前記第１方向における端部に接続された、
    請求項１０に記載の液晶表示装置。
13. 前記主画素電極の前記第１方向における幅は、複数の前記画素電極が前記第１方向に配列されるピッチとの関係において、
    前記ピッチ×０．５−４．５μｍ≦前記主画素電極の幅
    を満たす、
    請求項９に記載の液晶表示装置。
14. 前記主画素電極の前記第１方向における幅は、複数の前記画素電極が前記第１方向に配列されるピッチとの関係において、
    前記主画素電極の幅≦前記ピッチ−９μｍ
    を満たす、
    請求項９に記載の液晶表示装置。

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