JP6427403B2 - 表示装置 - Google Patents

Description

本発明の実施形態は、表示装置に関する。

互いに対向する一対の基板を備えた表示装置においては、信号配線、スイッチング素子、画素電極などが形成された一方の基板と、遮光層やカラーフィルタなどが形成された他方の基板とを貼り合わせた構成が広く採用されている。このような表示装置において、一方の基板と他方の基板との合わせずれが生じると、隣り合う画素の色が混ざって視認される混色現象が生じたり、信号配線と対向すべき遮光層の位置がずれることによって開口率が低下したりする。

近年、スマートフォンやタブレット向けの表示装置では、さらなる高解像度化及び高開口率化の要求が高まっている。高解像度化に伴って画素サイズが小さくなると、画素面積に対する信号配線や遮光層の比率が高まるため、開口率が低くなる。特許文献１によれば、高解像度を実現しながら、開口率を確保する技術の一例として、第１色の光を放出する第１副画素及び第２色の光を放出する第２副画素を同一の列ラインに配置し、第３色の光を放出する第３副画素を第１副画素及び第２副画素が配置された列ラインと隣接した列ラインに配置した有機電界発光表示装置が開示されている。

特開２０１１−２４９３３４号公報

本実施形態の目的は、表示品位の劣化を抑制することが可能な表示装置を提供することである。

本実施形態によれば、
第１基板と第２基板との間に液晶層を保持した表示パネルを備え、前記第１基板は、ゲート配線と、前記ゲート配線と交差する第１乃至第３ソース配線と、前記ゲート配線及び前記第１ソース配線と電気的に接続された第１スイッチング素子と、前記ゲート配線及び前記第２ソース配線と電気的に接続された第２スイッチング素子と、前記ゲート配線及び前記第３ソース配線と電気的に接続された第３スイッチング素子と、前記第１ソース配線と前記第２ソース配線との間に位置し、前記第１スイッチング素子と電気的に接続された第1画素電極と、前記第１ソース配線と前記第２ソース配線との間に位置し、前記第２スイッチング素子と電気的に接続された第２画素電極と、前記ゲート配線と交差し、前記第２ソース配線及び前記第３ソース配線を挟んで前記第１画素電極及び前記第２画素電極と隣り合い、前記第３スイッチング素子と電気的に接続された第３画素電極と、を備えた表示装置が提供される。

図１は、液晶表示装置ＤＳＰの構成を概略的に示す斜視図である。 図２は、液晶表示パネルＰＮＬの断面を示す概略図である。 図３は、表示領域ＤＡにおける画素配列の一例を示す図である。 図４は、アレイ基板ＡＲの概略構成を示す平面図である。 図５は、単位画素ＵＰＸ１を示す概略構成図である。 図６は、図５に示した単位画素ＵＰＸ１の一部を示す概略平面図である。 図７は、図６のＡ−Ｂ線に沿って示すアレイ基板ＡＲの概略断面図である。 図８は、図６のＡ−Ｂ線に沿って示す液晶表示パネルＰＮＬの概略断面図である。 図９は、本実施形態の単位画素ＵＰＸＡ及び比較例の単位画素ＵＰＸＢのそれぞれの構成を概略的に示す図である。

以下、一実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。

本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この液晶表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に用いることができる。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。

図１は、液晶表示装置ＤＳＰの構成を概略的に示す斜視図である。ここでは、第１方向Ｘ及び第２方向Ｙは、互いに直交している。第３方向Ｚは、第１方向Ｘ及び第２方向Ｙのそれぞれと互いに直交している。

液晶表示装置ＤＳＰは、アクティブマトリックス型の液晶表示パネルＰＮＬ、液晶表示パネルＰＮＬを駆動する駆動ＩＣチップＩＣ、液晶表示パネルＰＮＬを照明するバックライトユニットＢＬ、制御モジュールＣＭ、フレキシブル配線基板ＦＰＣ１、ＦＰＣ２などを備えている。

液晶表示パネルＰＮＬは、アレイ基板ＡＲと、アレイ基板ＡＲに対向配置された対向基板ＣＴとを備えている。本実施形態において、アレイ基板ＡＲは第１基板として機能し、対向基板ＣＴは第２基板として機能している。液晶表示パネルＰＮＬは、画像を表示する表示領域ＤＡ、及び、表示領域ＤＡを囲む額縁状の非表示領域ＮＤＡを備えている。液晶表示パネルＰＮＬは、表示領域ＤＡにおいて第１方向Ｘ及び第２方向Ｙにマトリクス状に配列された複数の画素（後述する副画素に相当）ＰＸを備えている。

バックライトユニットＢＬは、アレイ基板ＡＲの背面に配置されている。このようなバックライトユニットＢＬとしては、種々の形態が適用可能であるが、詳細な構造については説明を省略する。駆動ＩＣチップＩＣは、アレイ基板ＡＲに実装されている。フレキシブル配線基板ＦＰＣ１は、液晶表示パネルＰＮＬと制御モジュールＣＭとを接続している。フレキシブル配線基板ＦＰＣ２は、バックライトユニットＢＬと制御モジュールＣＭとを接続している。

このような構成の液晶表示装置ＤＳＰは、バックライトユニットＢＬから液晶表示パネルＰＮＬに入射する光を各画素ＰＸで選択的に透過することによって画像を表示する、いわゆる透過型の液晶表示装置に相当する。但し、液晶表示装置ＤＳＰは、外部から液晶表示パネルＰＮＬに向かって入射する外光を各画素ＰＸで選択的に反射することによって画像を表示する反射型の液晶表示装置であっても良いし、透過型及び反射型の双方の機能を備えた半透過型の液晶表示装置であっても良い。

図２は、液晶表示パネルＰＮＬの断面を示す概略図である。

液晶表示パネルＰＮＬは、アレイ基板ＡＲ、対向基板ＣＴ、液晶層ＬＱ、シール材ＳＥ、第１光学素子ＯＤ１、第２光学素子ＯＤ２などを備えている。アレイ基板ＡＲ及び対向基板ＣＴの詳細については後述する。

シール材ＳＥは、非表示領域ＮＤＡに配置され、アレイ基板ＡＲと対向基板ＣＴとを貼り合わせている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に保持されている。第１光学素子ＯＤ１は、アレイ基板ＡＲの液晶層ＬＱに接する面の反対側に配置されている。第２光学素子ＯＤ２は、対向基板ＣＴの液晶層ＬＱに接する面の反対側に配置されている。第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、それぞれ偏光板を備えている。なお、第１光学素子ＯＤ１及び第２光学素子ＯＤ２は、位相差板などの他の光学素子を含んでいても良い。

図３は、表示領域ＤＡにおける画素配列の一例を示す図である。

図３においては、２種類の単位画素ＵＰＸ１及び単位画素ＵＰＸ２を示している。単位画素ＵＰＸ１及び単位画素ＵＰＸ２は、それぞれカラー画像を表示するための最小単位に相当する。これらの単位画素ＵＰＸ１及び単位画素ＵＰＸ２は、いずれも、副画素ＰＸＧ１、副画素ＰＸＲ１、副画素ＰＸＢ、副画素ＰＸＧ２、副画素ＰＸＲ２、及び、副画素ＰＸＷを含んでいる。副画素ＰＸＧ１及び副画素ＰＸＧ２は、第１色を表示する画素であり、第１色のカラーフィルタＣＦ１を備えている。副画素ＰＸＲ１及び副画素ＰＸＲ２は、第１色とは異なる第２色を表示する画素であり、第２色のカラーフィルタＣＦ２を備えている。副画素ＰＸＢは、第１色及び第２色とは異なる第３色を表示する画素であり、第３色のカラーフィルタＣＦ３を備えている。副画素ＰＸＷは、第１色乃至第３色とは異なる第４色を表示する画素であり、第４色のカラーフィルタＣＦ４を備えている。一例では、第１色が緑色であり、第２色が赤色であり、第３色が青色であり、第４色が白色あるいは実質的に透明である。カラーフィルタＣＦ１乃至ＣＦ３は、それぞれ着色された樹脂材料によって形成されている。カラーフィルタＣＦ４は、透明な樹脂材料、あるいは薄く色付いた樹脂材料によって形成されている。

但し、単位画素ＵＰＸ１及び単位画素ＵＰＸ２は、緑色、赤色、青色、白色以外の色を表示する副画素を含んでいても良いし、白色の副画素を省略して緑色、赤色、青色の３色の副画素によって構成されていても良い。また、表示領域ＤＡには、１種類の単位画素ＵＰＸのみ（つまり、単位画素ＵＰＸ１のみ、又は、単位画素ＵＰＸ２のみ）が配列されても良いし、３種類以上の単位画素ＵＰＸ（つまり、単位画素ＵＰＸ１及び単位画素ＵＰＸ２に加えて、単位画素ＵＰＸ１及び単位画素ＵＰＸ２とは異なる構成の単位画素）が配列されていても良い。

本明細書では、一例として、３８０ｎｍ乃至７８０ｎｍの波長範囲の光を「可視光」として定義する。「青色」は、３８０ｎｍ以上４９０ｎｍ未満の第１波長範囲内に透過率ピークを有する色と定義する。「緑色」は、４９０ｎｍ以上５９０ｎｍ未満の第２波長範囲内に透過率ピークを有する色と定義する。「赤色」は、５９０ｎｍ以上７８０ｎｍ以下の第３波長範囲内に透過率ピークを有する色と定義する。「実質的に透明」とは、無着色である場合に加えて、可視光におけるいずれかの色に薄く着色された場合も包含する。

単位画素ＵＰＸ１は、第２方向Ｙに沿って繰り返し配置されている。同様に、単位画素ＵＰＸ２は、第２方向Ｙに沿って繰り返し配置されている。第２方向Ｙに並ぶ単位画素ＵＰＸ１の列と、第２方向Ｙに並ぶ単位画素ＵＰＸ２の列は、第１方向Ｘに沿って交互に繰り返し配置されている。

単位画素ＵＰＸ１及び単位画素ＵＰＸ２において、副画素ＰＸＧ１及び副画素ＰＸＲ１は第２方向Ｙに隣り合い、副画素ＰＸＧ２及び副画素ＰＸＲ２は第２方向Ｙに隣り合い、副画素ＰＸＲ１及び副画素ＰＸＧ２も第２方向Ｙに隣り合う。単位画素ＵＰＸ１において、副画素ＰＸＧ１及び副画素ＰＸＲ１は副画素ＰＸＢと第１方向Ｘに隣り合い、副画素ＰＸＧ２及び副画素ＰＸＲ２は副画素ＰＸＷと第１方向Ｘに隣り合う。単位画素ＵＰＸ２において、副画素ＰＸＧ１及び副画素ＰＸＲ１は副画素ＰＸＷと第１方向Ｘに隣り合い、副画素ＰＸＧ２及び副画素ＰＸＲ２は副画素ＰＸＢと第１方向Ｘに隣り合う。また、単位画素ＵＰＸ１における副画素ＰＸＢは、単位画素ＵＰＸ２における副画素ＰＸＧ１及び副画素ＰＸＲ１と第１方向Ｘに隣り合う。また、単位画素ＵＰＸ１における副画素ＰＸＷは、単位画素ＵＰＸ２における副画素ＰＸＧ２及び副画素ＰＸＲ２と第１方向Ｘに隣り合う。

図３の例では、単位画素ＵＰＸ１及び単位画素ＵＰＸ２のいずれにおいても、副画素ＰＸＧ１、副画素ＰＸＧ２、副画素ＰＸＲ１、副画素ＰＸＲ２がほぼ同一の第１面積を有しており、副画素ＰＸＢ及び副画素ＰＸＷが第１面積よりも大きい第２面積を有している。例えば、第２面積は第１面積の約２倍である。例えば、副画素ＰＸＧ１、副画素ＰＸＧ２、副画素ＰＸＲ１、副画素ＰＸＲ２、副画素ＰＸＢ、及び、副画素ＰＸＷの第１方向Ｘにおける幅は略同一であり、副画素ＰＸＢ及び副画素ＰＸＷの第２方向Ｙにおける幅は副画素ＰＸＧ１、副画素ＰＸＧ２、副画素ＰＸＲ１、及び、副画素ＰＸＲ２の第２方向Ｙにおける幅の約２倍である。すなわち、青色の副画素ＰＸＢ及び白色の副画素ＰＸＷは、そのサイズが赤色の副画素ＰＸＲ１及び副画素ＰＸＲ２、及び、緑色の副画素ＰＸＧ１及び副画素ＰＸＧ２のそれぞれのサイズよりも大きく、且つその数を少なくしたことで、実効的な解像度を落とすことなく単位画素ＵＰＸ１及び単位画素ＵＰＸ２の開口率を向上することが可能となる。

なお、副画素ＰＸＢは、副画素ＰＸＷとは異なる面積を有していても良い。また、副画素ＰＸＧ１、副画素ＰＸＧ２、副画素ＰＸＲ１、及び、副画素ＰＸＲ２は、互いに異なる面積を有していても良い。

また、上記の副画素の形状は、図示したような略平行四辺形の例に限らず、正方形や長方形などであっても良い。

カラーフィルタＣＦ１乃至ＣＦ４については、それぞれ上記の副画素のレイアウトに従って配置され、また、それぞれの副画素のサイズに応じた面積を有している。すなわち、カラーフィルタＣＦ１及びカラーフィルタＣＦ２は、それぞれ島状に形成され、第２方向Ｙに交互に並んでいる。カラーフィルタＣＦ１及びカラーフィルタＣＦ２は、ほぼ同一の第１面積を有している。カラーフィルタＣＦ３及びカラーフィルタＣＦ４は、それぞれ島状に形成され、第２方向Ｙに交互に並んでいる。カラーフィルタＣＦ３及びカラーフィルタＣＦ４は、第１面積よりも大きく、ほぼ同一の第２面積を有している。例えば、第２面積は第１面積の約２倍である。

図４は、アレイ基板ＡＲの概略構成を示す平面図である。

アレイ基板ＡＲは、ゲート配線Ｇ、ソース配線Ｓ、画素電極ＰＥ、スイッチング素子ＳＷ、第１駆動回路ＤＲ１、第２駆動回路ＤＲ２などを備えている。

複数のゲート配線Ｇは、表示領域ＤＡにおいて、第１方向Ｘに延出し、第２方向Ｙに間隔を置いて並んでいる。この実施形態において、ゲート配線Ｇは、第１方向Ｘに直線的に延在している。複数のソース配線Ｓは、表示領域ＤＡにおいて、第２方向Ｙに延在し、複数のゲート配線Ｇと交差し、第１方向Ｘに間隔を置いて並んでいる。なお、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、一部が屈曲していたり、第１方向Ｘ及び第２方向Ｙに交差する方向に延出していたりしても良い。画素電極ＰＥ及びスイッチング素子ＳＷは、各副画素ＰＸに配置されている。スイッチング素子ＳＷは、ゲート線及びソース線と電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続されている。

図示した例において、単位画素ＵＰＸ２は、副画素ＰＸＧ１、副画素ＰＸＲ１、副画素ＰＸＢ、副画素ＰＸＧ２、副画素ＰＸＲ２、及び、副画素ＰＸＷを含んでいる。このような６個の副画素を含む単位画素ＵＰＸ２には、３本のソース配線Ｓと、２本のゲート配線Ｇとが割り当てられている。

第１駆動回路ＤＲ１及び第２駆動回路ＤＲ２は、非表示領域ＮＤＡに配置されている。第１駆動回路ＤＲ１は、非表示領域ＮＤＡに引き出されたゲート配線Ｇと電気的に接続されている。第２駆動回路ＤＲ２は、非表示領域ＮＤＡに引き出されたソース配線Ｓと電気的に接続されている。第１駆動回路ＤＲ１は、各ゲート配線Ｇに制御信号を出力する。第２駆動回路ＤＲ２は、各ソース配線Ｓに画像信号を出力する。

図５は、単位画素ＵＰＸ１を示す概略構成図である。

なお、図示した例では、単位画素ＵＰＸ１は、表示モードとしてＦＦＳ（Fringe Field Switching）モードに対応した構成を有しているが、共通電極の図示は省略している。ゲート配線Ｇ１乃至Ｇ２、ソース配線Ｓ１乃至Ｓ４は、上記のアレイ基板に形成される一方で、遮光層ＳＨは、上記の対向基板に形成される。なお、遮光層ＳＨは、図中に一点鎖線で示している。

副画素ＰＸＧ１、副画素ＰＸＲ１、副画素ＰＸＧ２、及び、副画素ＰＸＲ２は、ソース配線Ｓ１とソース配線Ｓ２との間に形成されている。副画素ＰＸＧ１及び副画素ＰＸＲ１は、ゲート配線Ｇ１を挟んで第２方向Ｙに隣り合う。副画素ＰＸＲ１及び副画素ＰＸＧ２は、いずれのゲート配線も介在することなく第２方向Ｙに隣り合う。副画素ＰＸＧ２及び副画素ＰＸＲ２は、ゲート配線Ｇ２を挟んで第２方向Ｙに隣り合う。副画素ＰＸＢ及び副画素ＰＸＷは、ソース配線Ｓ３とソース配線Ｓ４との間に形成されている。副画素ＰＸＢ及び副画素ＰＸＷは、いずれのゲート配線も介在することなく第２方向Ｙに隣り合う。ゲート配線Ｇ１は、副画素ＰＸＢを横切っている。ゲート配線Ｇ２は、副画素ＰＸＷを横切っている。副画素ＰＸＢは、ソース配線Ｓ２及びソース配線Ｓ３を挟んで、副画素ＰＸＧ１及び副画素ＰＸＲ１と第１方向Ｘに隣り合う。副画素ＰＸＷは、ソース配線Ｓ２及びソース配線Ｓ３を挟んで、副画素ＰＸＧ２及び副画素ＰＸＲ２と第１方向Ｘに隣り合う。

副画素ＰＸＧ１は、ソース配線Ｓ１及びゲート配線Ｇ１と電気的に接続されたスイッチング素子ＳＷＧ１、及び、スイッチング素子ＳＷＧ１と電気的に接続された画素電極ＰＥＧ１を備えている。副画素ＰＸＲ１は、ソース配線Ｓ２及びゲート配線Ｇ１と電気的に接続されたスイッチング素子ＳＷＲ１、及び、スイッチング素子ＳＷＲ１と電気的に接続された画素電極ＰＥＲ１を備えている。副画素ＰＸＧ２は、ソース配線Ｓ１及びゲート配線Ｇ２と電気的に接続されたスイッチング素子ＳＷＧ２、及び、スイッチング素子ＳＷＧ２と電気的に接続された画素電極ＰＥＧ２を備えている。副画素ＰＸＲ２は、ソース配線Ｓ２及びゲート配線Ｇ２と電気的に接続されたスイッチング素子ＳＷＲ２、及び、スイッチング素子ＳＷＲ２と電気的に接続された画素電極ＰＥＲ２を備えている。副画素ＰＸＢは、ソース配線Ｓ３及びゲート配線Ｇ１と電気的に接続されたスイッチング素子ＳＷＢ、及び、スイッチング素子ＳＷＢと電気的に接続された画素電極ＰＥＢを備えている。副画素ＰＸＷは、ソース配線Ｓ３及びゲート配線Ｇ２と電気的に接続されたスイッチング素子ＳＷＷ、及び、スイッチング素子ＳＷＷと電気的に接続された画素電極ＰＥＷを備えている。

画素電極ＰＥＧ１、画素電極ＰＥＲ１、画素電極ＰＥＧ２、及び、画素電極ＰＥＲ２は、ソース配線Ｓ１とソース配線Ｓ２との間に位置している。画素電極ＰＥＧ１及び画素電極ＰＥＲ１は、ゲート配線Ｇ１を挟んで第２方向Ｙに隣り合う。画素電極ＰＥＲ１及び画素電極ＰＥＧ２は、いずれのゲート配線も介在することなく第２方向Ｙに隣り合う。画素電極ＰＥＧ２及び画素電極ＰＥＲ２は、ゲート配線Ｇ２を挟んで第２方向Ｙに隣り合う。画素電極ＰＥＢ及び画素電極ＰＥＷは、ソース配線Ｓ３とソース配線Ｓ４との間に位置している。画素電極ＰＥＢ及び画素電極ＰＥＷは、いずれのゲート配線も介在することなく第２方向Ｙに隣り合う。ゲート配線Ｇ１は、画素電極ＰＥＢを横切っている。ゲート配線Ｇ２は、画素電極ＰＥＷを横切っている。画素電極ＰＥＢは、ソース配線Ｓ２及びソース配線Ｓ３を挟んで、画素電極ＰＥＧ１及び画素電極ＰＥＲ１と第１方向Ｘに隣り合う。画素電極ＰＥＷは、ソース配線Ｓ２及びソース配線Ｓ３を挟んで、画素電極ＰＥＧ２及び画素電極ＰＥ２と第１方向Ｘに隣り合う。

遮光層ＳＨは、帯状に形成され、ゲート配線Ｇ１乃至Ｇ２と、ソース配線Ｓ１乃至Ｓ４と対向している。また、簡略化して図示した各スイッチング素子についても、遮光層ＳＨと対向している。このような遮光層ＳＨによって囲まれた領域は、表示に寄与する領域となる。遮光層ＳＨにおいて、ソース配線Ｓ２及びＳ３と対向する位置の幅は、ソース配線Ｓ１と対向する位置の幅、あるいは、ソース配線Ｓ４と対向する位置の幅よりも大きい。また、遮光層ＳＨにおいて、ゲート配線Ｇ１あるいはゲート配線Ｇ２と対向する位置の幅は、副画素ＰＸＲ１と副画素ＰＸＧ２との間、あるいは、副画素ＰＸＢと副画素ＰＸＷとの間の幅よりも大きい。

図６は、図５に示した単位画素ＵＰＸ１の一部を示す概略平面図である。

スイッチング素子ＳＷＧ１は、半導体層ＳＣ１及び中継電極ＲＥ１を備えている。スイッチング素子ＳＷＲ１は、半導体層ＳＣ２及び中継電極ＲＥ２を備えている。スイッチング素子ＳＷＢは、半導体層ＳＣ３及び中継電極ＲＥ３を備えている。半導体層ＳＣ１乃至ＳＣ３は、いずれもＵ字状に形成され、ゲート配線Ｇ１と２箇所で交差している。すなわち、図示した例では、スイッチング素子ＳＷＧ１、スイッチング素子ＳＷＲ１、及び、スイッチング素子ＳＷＢは、いずれもダブルゲート型の薄膜トランジスタによって構成されている。

半導体層ＳＣ１は、その一端がコンタクトホールＣＨ１１を介してソース配線Ｓ１と電気的に接続され、その他端がコンタクトホールＣＨ１２を介して中継電極ＲＥ１と電気的に接続されている。半導体層ＳＣ２は、その一端がコンタクトホールＣＨ２１を介してソース配線Ｓ２と電気的に接続され、その他端がコンタクトホールＣＨ２２を介して中継電極ＲＥ２と電気的に接続されている。半導体層ＳＣ３は、その一端がコンタクトホールＣＨ３１を介してソース配線Ｓ３と電気的に接続され、その他端がコンタクトホールＣＨ３２を介して中継電極ＲＥ３と電気的に接続されている。

中継電極ＲＥ１乃至ＲＥ３は、ゲート配線Ｇ１に沿って同一直線上に並んでいる。図示した例では、中継電極ＲＥ１乃至ＲＥ２は、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、第１方向Ｘに並んでいる。中継電極ＲＥ３は、ソース配線Ｓ３とソース配線Ｓ４との間に位置し、ソース配線Ｓ２及びソース配線Ｓ３を挟んで中継電極ＲＥ２と第１方向Ｘに並んでいる。

画素電極ＰＥＧ１は、コンタクトホールＣＨ１３を介して中継電極ＲＥ１と電気的に接続されている。画素電極ＰＥＲ１は、コンタクトホールＣＨ２３を介して中継電極ＲＥ２と電気的に接続されている。画素電極ＰＥＢは、コンタクトホールＣＨ３３を介して中継電極ＲＥ３と電気的に接続されている。

画素電極ＰＥＧ１は、櫛歯電極Ｔ１を有している。画素電極ＰＥＲ１は、櫛歯電極Ｔ２を有している。画素電極ＰＥＢは、櫛歯電極Ｔ３を有している。これらの櫛歯電極Ｔ１乃至Ｔ３は、互いに平行に延出しており、図示した例では、第２方向Ｙに対して時計回りに鋭角に交差する方向に延出している。また、櫛歯電極Ｔ１乃至Ｔ３は、いずれもゲート配線Ｇ１から離間する側に向かって延出している。すなわち、櫛歯電極Ｔ１は、ゲート配線Ｇ１を挟んで櫛歯電極Ｔ２とは逆方向に延出している。また、櫛歯電極Ｔ３は、ゲート配線Ｇ１を挟んで両方向にそれぞれ延出している。

図７は、図６のＡ−Ｂ線に沿って示すアレイ基板ＡＲの概略断面図である。

アレイ基板ＡＲは、ガラス基板や樹脂基板などの光透過性を有する第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第５絶縁膜１５、スイッチング素子ＳＷＧ１、画素電極ＰＥＧ１、共通電極ＣＥ、第１配向膜ＡＬ１などを備えている。図示した例では、スイッチング素子ＳＷＧ１は、トップゲート構造であるが、ボトムゲート構造であっても良い。また、図示した例では、スイッチング素子ＳＷＧ１は、ダブルゲート型の薄膜トランジスタによって構成されているが、シングルゲート型の薄膜トランジスタによって構成されていても良い。

第１絶縁膜１１は、第１絶縁基板１０の上に形成されている。スイッチング素子ＳＷＧ１の半導体層ＳＣ１は、第１絶縁膜１１の上に形成されている。半導体層ＳＣ１は、例えば、多結晶シリコンによって形成されているが、アモルファスシリコンや、酸化物半導体などによって形成されていても良い。

第２絶縁膜１２は、第１絶縁膜１１及び半導体層ＳＣ１の上に形成されている。ゲート配線Ｇ１は、第２絶縁膜１２上に形成され、その２箇所で半導体層ＳＣ１と対向している。第３絶縁膜１３は、ゲート配線Ｇ１及び第２絶縁膜１２の上に形成されている。ソース配線Ｓ１及び中継電極ＲＥ１は、第３絶縁膜１３の上に形成されている。ソース配線Ｓ１は、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１１を介して半導体層ＳＣ１にコンタクトしている。中継電極ＲＥ１は、第２絶縁膜１２及び第３絶縁膜１３を貫通するコンタクトホールＣＨ１２を介して半導体層ＳＣ１にコンタクトしている。

第４絶縁膜１４は、第３絶縁膜１３、ソース配線Ｓ１、及び、中継電極ＲＥ１の上に形成されている。共通電極ＣＥは、第４絶縁膜１４の上に形成されている。第５絶縁膜１５は、第４絶縁膜１４及び共通電極ＣＥの上に形成されている。第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、及び、第５絶縁膜１５は、例えばシリコン窒化物（ＳｉＮ）やシリコン酸化物（ＳｉＯ）などの無機材料によって形成されている。第４絶縁膜１４は、例えばアクリル樹脂などの有機材料によって形成されている。

画素電極ＰＥＧ１は、第５絶縁膜１５の上に形成されている。画素電極ＰＥＧ１は、第４絶縁膜１４及び第５絶縁膜１５を貫通するコンタクトホールＣＨ１３を介して中継電極ＲＥ１にコンタクトしている。共通電極ＣＥ及び画素電極ＰＥＧ１は、例えばインジウム・ジンク・オキサイド（ＩＺＯ）やインジウム・ティン・オキサイド（ＩＴＯ）などの透明導電材料によって形成されている。第１配向膜ＡＬ１は、第５絶縁膜１５及び画素電極ＰＥＧ１の上に形成されている。第１配向膜ＡＬ１は、例えば、水平配向性を示す材料によって形成されている。

図８は、図６のＣ−Ｄ線に沿って示す液晶表示パネルＰＮＬの概略断面図である。

アレイ基板ＡＲにおいて、ゲート配線Ｇ１は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。ソース配線Ｓ１乃至Ｓ３は、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。共通電極ＣＥは、第４絶縁膜１４の上に形成され、第５絶縁膜１５によって覆われている。なお、図示した例では、共通電極ＣＥは、ゲート配線Ｇ１、及び、ソース配線Ｓ１乃至Ｓ３と対向する位置にも延在している。画素電極ＰＥＧ１、画素電極ＰＥＲ１、及び、画素電極ＰＥＢは、第５絶縁膜１５の上に形成され、第１配向膜ＡＬ１によって覆われている。画素電極ＰＥＧ１及び画素電極ＰＥＲ１は、ソース配線Ｓ１とソース配線Ｓ２との間において、共通電極ＣＥと対向している。画素電極ＰＥＢは、ソース配線Ｓ２及びソース配線Ｓ３を挟んで画素電極ＰＥＧ１及び画素電極ＰＥＲ１と隣り合い、共通電極ＣＥと対向している。

対向基板ＣＴは、ガラス基板や樹脂基板などの光透過性を有する第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、遮光層ＳＨ、カラーフィルタＣＦ１乃至ＣＦ３、オーバーコート層ＯＣ、第２配向膜ＡＬ２などを備えている。

遮光層ＳＨは、第２絶縁基板２０のアレイ基板ＡＲと対向する側に形成されている。遮光層ＳＨは、ゲート配線Ｇ１及びソース配線Ｓ１乃至Ｓ３と対向する位置に形成されている。カラーフィルタＣＦ１は、画素電極ＰＥＧ１と対向している。カラーフィルタＣＦ２は、画素電極ＰＥＲ１と対向している。カラーフィルタＣＦ３は、画素電極ＰＥＢと対向している。カラーフィルタＣＦ１乃至ＣＦ３のそれぞれの端部は、遮光層ＳＨと重なっている。上記の通り、例えばカラーフィルタＣＦ１は緑色のカラーフィルタであり、カラーフィルタＣＦ２は赤色のカラーフィルタであり、カラーフィルタＣＦ３は青色のカラーフィルタである。オーバーコート層ＯＣは、透明な樹脂材料によって形成され、カラーフィルタＣＦ１乃至ＣＦ３を覆っている。第２配向膜ＡＬ２は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

なお、図示した例では、カラーフィルタＣＦ１乃至ＣＦ３は、対向基板ＣＴに形成されたが、アレイ基板ＡＲに形成されていても良い。

本実施形態によれば、単位画素ＵＰＸは、第１方向Ｘに並んだ２列の画素列によって構成されており、赤色の副画素、緑色の副画素、及び、青色の副画素が第１方向Ｘに並んだ構成の単位画素と比較して、各副画素の第１方向Ｘに沿った幅を約１．５倍にすることが可能となる。すなわち、本実施形態によれば、４００ｐｐｉ以上、さらには６００ｐｐｉクラスの高解像度の表示装置においても比較的大きな幅の副画素を得ることが可能となり、開口率の低下を抑制することができる。

また、各副画素が第１方向Ｘに沿って比較的大きな幅を有するため、第１方向Ｘに隣接する異なる色の副画素間での混色を抑制することが可能となる。すなわち、混色は、液晶表示パネルＰＮＬの主面の法線に対して傾斜した方向から液晶表示パネルＰＮＬに入射した光が、互いに整合しないカラーフィルタを透過することで生じる。一例では、単位画素において赤色の単色を表示する場合、赤色の副画素に配置された赤色カラーフィルタを透過した光のみが表示に寄与すべきところ、赤色の副画素の第１方向Ｘに隣り合う青色の副画素に配置された青色カラーフィルタを透過した光も表示に寄与してしまい、赤色と青色とが混ざった色として視認される。このような隣の副画素のカラーフィルタを透過して混色を招く不整合光は、隣り合う副画素の境界で発生する。副画素のサイズあるいは副画素の第１方向Ｘの幅が大きい場合には、大部分の光が本来表示すべき色のカラーフィルタを透過して表示に寄与するため、不整合光が表示に寄与する割合が極めて小さくなる。このため、副画素が第１方向Ｘに沿って比較的大きな幅を有する場合には、混色が視認されにくくなり、表示品位の劣化を抑制することが可能となる。

また、本実施形態によれば、以下の効果も得られる。
図９は、本実施形態の単位画素ＵＰＸＡ及び比較例の単位画素ＵＰＸＢのそれぞれの構成を概略的に示す図である。

図中の（ａ）に示したように、本実施形態の単位画素ＵＰＸＡには、２本のゲート配線Ｇ１乃至Ｇ２、及び、３本のソース配線Ｓ１乃至Ｓ３が必要である。これに対して、図中の（ｂ）に示したように、比較例の単位画素ＵＰＸＢには、３本のゲート配線Ｇ１乃至Ｇ３、及び、３本のソース配線Ｓ１乃至Ｓ３が必要である。つまり、本実施形態によれば、比較例よりもゲート配線の本数を削減できる。このため、１フレーム期間において、各ゲート配線を選択する選択期間を長く確保することができ、高解像度の表示装置においても各画素への画像信号の書込不足を抑制することが可能となる。

ところで、ゲート配線Ｇやソース配線Ｓなどの信号配線と対向する遮光層ＳＨが対向基板ＣＴに形成された構成では、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、各副画素の開口率が低下する。すなわち、通常、アレイ基板ＡＲ及び対向基板ＣＴは、信号配線の直上に遮光層ＳＨが対向するように位置合わせされる。つまり、Ｘ−Ｙ平面内で、信号配線は遮光層ＳＨと重なる。一方で、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際には、Ｘ−Ｙ平面内で信号配線と遮光層ＳＨとがずれる。このため、表示に寄与しない非表示部の面積が拡大し、各副画素における開口率の低下を招く。

図９の（ｂ）の比較例では、遮光層ＳＨは、ゲート配線Ｇ１乃至Ｇ３及びソース配線Ｓ１乃至Ｓ３と対向する位置に配置される。このような比較例では、第１方向Ｘ及び第２方向Ｙの少なくとも一方の方向に合わせずれが生じた場合、青色の副画素ＰＸＢと比較して、緑色の副画素ＰＸＧ１及びＰＸＧ２、及び、赤色の副画素ＰＸＲ１及びＰＸＲ２での開口率の低下の割合が大きい。このため、合わせずれが生じた結果、カラーバランスが崩れてしまい、所望の白色色度が得られなくなる。

図９の（ａ）の本実施形態では、遮光層ＳＨは、ゲート配線Ｇ１乃至Ｇ２及びソース配線Ｓ１乃至Ｓ３と対向する位置に配置される。このような本実施形態では、第１方向Ｘ及び第２方向Ｙの少なくとも一方の方向に合わせずれが生じたとしても、青色の副画素ＰＸＢ、緑色の副画素ＰＸＧ１及びＰＸＧ２、及び、赤色の副画素ＰＸＲ１及びＰＸＲ２のそれぞれにおいて、開口率の低下の割合がほぼ同等となる。このため、合わせずれが生じたとしても、カラーバランスのバラツキを低減することができ、所望の白色色度に対するバラツキも低減することが可能となる。

さらに、本実施形態によれば、同一のゲート配線に接続されたスイッチング素子と画素電極とを中継する中継電極が同一直線上に並んでいる。図６に示した例では、中継電極ＲＥ１乃至ＲＥ３は、ゲート配線Ｇ１に沿って同一直線上に並んでいる。このため、ゲート配線Ｇ１を挟んで一方の側に中継電極ＲＥ１及びＲＥ３が配置され、他方の側に中継電極ＲＥ２が配置されたレイアウトと比較して、ゲート配線Ｇ１及び中継電極ＲＥ１乃至ＲＥ３と対向する遮光層ＳＨの第２方向Ｙに沿った幅を縮小することができる。また、各副画素において画素電極を配置するためのスペースを大きく確保することが可能となる。したがって、高解像度化した場合であっても、各副画素において表示に寄与する面積を広く確保することができ、表示品位の低下を抑制できる。

以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な表示装置を提供することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＤＳＰ…液晶表示装置 ＰＮＬ…表示パネル Ｇ…ゲート配線 Ｓ…ソース配線 ＳＷ…スイッチング素子 ＰＥ…画素電極 ＣＥ…共通電極 ＣＦ…カラーフィルタ ＳＨ…遮光層

Claims (4)

1. 第１基板と第２基板との間に液晶層を保持した表示パネルを備え、
   前記第１基板は、
   ゲート配線と、
   前記ゲート配線と交差する第１乃至第３ソース配線と、
   前記ゲート配線及び前記第１ソース配線と電気的に接続された第１スイッチング素子と、
   前記ゲート配線及び前記第２ソース配線と電気的に接続された第２スイッチング素子と、
   前記ゲート配線及び前記第３ソース配線と電気的に接続された第３スイッチング素子と、
   前記第１ソース配線と前記第２ソース配線との間に位置し、前記第１スイッチング素子と電気的に接続された第１画素電極と、
   前記第１ソース配線と前記第２ソース配線との間に位置し、前記第２スイッチング素子と電気的に接続された第２画素電極と、
   前記ゲート配線と交差し、前記第２ソース配線及び前記第３ソース配線を挟んで前記第１画素電極及び前記第２画素電極と隣り合い、前記第３スイッチング素子と電気的に接続された第３画素電極と、を備え、
   前記第２基板は、
   前記ゲート配線、及び、前記第１乃至第３ソース配線と対向する遮光層と、
   前記第１画素電極と対向する第１色の第１カラーフィルタと、
   前記第２画素電極と対向し、第１色とは異なる第２色の第２カラーフィルタと、
   前記第３画素電極と対向し、第１色及び第２色とは異なる第３色の第３カラーフィルタと、を備えた表示装置。
2. 前記第３カラーフィルタは、前記第１カラーフィルタ及び前記第２カラーフィルタよりも大きな面積を有する、請求項１に記載の表示装置。
3. 前記第１基板はさらに、
   前記第１スイッチング素子と前記第１画素電極とを中継する第１中継電極と、
   前記第２スイッチング素子と前記第２画素電極とを中継する第２中継電極と、
   前記第３スイッチング素子と前記第３画素電極とを中継する第３中継電極と、を備え、
   前記第１乃至第３中継電極は同一直線上に並んでいる、請求項１に記載の表示装置。
4. 前記第１画素電極は第１櫛歯電極を有し、前記第２画素電極は第２櫛歯電極を有し、前記第３画素電極は第３櫛歯電極を有し、
   前記第１乃至第３櫛歯電極は、互いに平行に延出し、
   前記第１櫛歯電極は、前記ゲート配線を挟んで前記第２櫛歯電極とは逆方向に延出した、請求項３に記載の表示装置。

Images