WO2019167405A1 - 表示装置 - Google Patents

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WO2019167405A1
WO2019167405A1 PCT/JP2018/047600 JP2018047600W WO2019167405A1 WO 2019167405 A1 WO2019167405 A1 WO 2019167405A1 JP 2018047600 W JP2018047600 W JP 2018047600W WO 2019167405 A1 WO2019167405 A1 WO 2019167405A1
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pixel electrode
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contact hole
pixel
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秀樹 椎名
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株式会社ジャパンディスプレイ
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    • G02F2201/56—Substrates having a particular shape, e.g. non-rectangular

Definitions

  • Embodiments of the present invention relate to a display device.
  • a technique in which a dimensional accuracy of a pixel electrode formed by patterning a conductive film is made uniform by disposing a dummy pixel electrode in the same layer as the pixel electrode outside the display portion.
  • An object of the present embodiment is to provide a display device that can suppress a reduction in display quality.
  • a switching element a common electrode, an insulating film covering the common electrode, a first pixel electrode electrically connected to the switching element in a first contact hole penetrating the insulating film, and penetrating the insulating film
  • a transparent conductive film electrically connected to the common electrode in a second contact hole, wherein the first pixel electrode and the transparent conductive film are arranged in a first direction in the same layer, and the first pixel electrode is The transparent conductive film faces the common electrode in a non-display portion surrounding the display portion, and the common electrode is connected to the display portion and the non-display portion.
  • a display device is provided in which the size of the first contact hole is different from the size of the second contact hole in plan view.
  • FIG. 1 is a plan view showing the appearance of the display device DSP of the present embodiment.
  • FIG. 2 is a plan view illustrating a configuration example of the touch sensor TS.
  • FIG. 3 is a plan view showing the sensor electrode Rx and the pixel PX shown in FIG.
  • FIG. 4 is a diagram illustrating a basic configuration and an equivalent circuit of the pixel PX.
  • FIG. 5A is an enlarged plan view of an area AR1 in the vicinity of the straight line portion E14 shown in FIG.
  • FIG. 5B is another plan view in which the area AR1 in the vicinity of the straight line portion E14 shown in FIG. 1 is enlarged.
  • FIG. 6 is an enlarged plan view of the pixel electrode PE11 and the linear electrode EL11 shown in FIG. 5B.
  • FIG. 5A is an enlarged plan view of an area AR1 in the vicinity of the straight line portion E14 shown in FIG.
  • FIG. 5B is another plan view in which the area AR1 in the vicinity of the straight line portion E14 shown in
  • FIG. 7 is a cross-sectional view of the first substrate SUB1 along the line AB shown in FIG.
  • FIG. 8A is a plan view showing a state in which the linear electrode EL11 and the contact hole CH11 overlap each other.
  • FIG. 8B is another plan view showing a state in which the linear electrode EL11 and the contact hole CH11 overlap each other.
  • FIG. 9 is a cross-sectional view of the display panel PNL along the line CD shown in FIG. 5B.
  • FIG. 10 is a plan view showing a configuration example of the area AR2 in the vicinity of the round portion R12 shown in FIG.
  • FIG. 11 is a plan view showing another configuration example of the area AR2 in the vicinity of the round portion R12 shown in FIG.
  • FIG. 12 is a plan view showing another configuration example of the area AR2 near the round portion R12 shown in FIG.
  • a liquid crystal display device will be described as an example of the display device DSP.
  • the main configuration disclosed in this embodiment includes a self-luminous display device having an organic electroluminescence display element, an electronic paper display device having an electrophoretic element, and a MEMS (Micro Electro Mechanical Systems).
  • the present invention can also be applied to a display device to which application is applied or a display device to which electrochromism is applied.
  • FIG. 1 is a plan view showing the appearance of the display device DSP of the present embodiment.
  • the first direction X, the second direction Y, and the third direction Z are orthogonal to each other, but may intersect at an angle other than 90 degrees.
  • the first direction X and the second direction Y correspond to the direction parallel to the main surface of the substrate constituting the display device DSP
  • the third direction Z corresponds to the thickness direction of the display device DSP.
  • the position on the tip side of the arrow indicating the third direction Z is referred to as “up”, and the position opposite to the tip of the arrow is referred to as “down”.
  • the display device DSP includes a display panel PNL, a flexible printed circuit board 1 and an IC chip 2.
  • the display panel PNL is a liquid crystal display panel, and includes a first substrate SUB1, a second substrate SUB2, a liquid crystal layer LC described later, a seal SE, and a light shielding layer LS.
  • the display panel PNL includes a display unit DA that displays an image and a frame-shaped non-display unit NDA that surrounds the display unit DA.
  • the second substrate SUB2 faces the first substrate SUB1.
  • the first substrate SUB1 has a mounting portion MA that extends in the second direction Y from the second substrate SUB2.
  • the seal SE is located in the non-display portion NDA, adheres the first substrate SUB1 and the second substrate SUB2, and seals the liquid crystal layer LC.
  • the light shielding layer LS is located in the non-display portion NDA.
  • the seal SE is provided at a position overlapping the light shielding layer LS in plan view.
  • a region where the seal SE is disposed and a region where the light shielding layer LS are disposed are indicated by different oblique lines, and a region where the seal SE and the light shielding layer LS overlap is indicated by cross hatching.
  • the light shielding layer LS is provided on the second substrate SUB2.
  • the display part DA is located inside the light shielding layer LS.
  • the display unit DA includes a plurality of pixels PX arranged in a matrix in the first direction X and the second direction Y.
  • the display part DA includes a pair of edge parts E1 and E2 extending along the first direction X, a pair of edge parts E3 and E4 extending along the second direction Y, and four round parts R1 to R4. And have.
  • the display panel PNL includes a pair of straight portions E11 and E12 extending along the first direction X, a pair of straight portions E13 and E14 extending along the second direction Y, and two round portions R11 and R12. And have.
  • the round parts R11 and R12 are located outside the round parts R1 and R2, respectively.
  • the curvature radius of the round part R11 may be the same as or different from the curvature radius of the round part R1.
  • the flexible printed circuit board 1 and the IC chip 2 are mounted on the mounting part MA.
  • the IC chip 2 may be mounted on the flexible printed circuit board 1.
  • the IC chip 2 includes a display driver DD that outputs a signal necessary for image display in a display mode for displaying an image.
  • the IC chip 2 includes a touch controller TC that controls a touch sensing mode for detecting the approach or contact of an object to the display device DSP.
  • the display panel PNL of the present embodiment has a transmissive display function for displaying an image by selectively transmitting light from the back side of the first substrate SUB1, and light from the front side of the second substrate SUB2. May be either a reflective type having a reflective display function for displaying an image by selectively reflecting the light, or a transflective type having a transmissive display function and a reflective display function.
  • the detailed configuration of the display panel PNL is omitted here, but the display panel PNL has a display mode that uses a horizontal electric field along the main surface of the substrate and a vertical electric field along the normal of the main surface of the substrate.
  • the display mode using a gradient electric field inclined in an oblique direction with respect to the main surface of the substrate and the display mode using an appropriate combination of the above horizontal electric field, vertical electric field, and gradient electric field Any configuration may be provided.
  • the main surface of the substrate is a plane parallel to the XY plane defined by the first direction X and the second direction Y.
  • FIG. 2 is a plan view showing a configuration example of the touch sensor TS.
  • the touch sensor TS includes a plurality of sensor electrodes Rx (Rx1, Rx2,...) And a plurality of sensor wires L (L1, L2,).
  • the plurality of sensor electrodes Rx are located in the display unit DA and are arranged in a matrix in the first direction X and the second direction Y.
  • One sensor electrode Rx constitutes a sensor block which is a minimum unit capable of touch sensing.
  • the plurality of sensor wires L extend along the second direction Y and are aligned in the first direction X in the display unit DA.
  • Each of the sensor wires L is provided, for example, at a position overlapping with a signal line S described later.
  • Each of the sensor wirings L is drawn out to the non-display portion NDA and is electrically connected to the IC chip 2.
  • the sensor wiring L1 overlaps with the sensor electrodes Rx1 to Rx3 and is electrically connected to the sensor electrode Rx1.
  • the sensor wiring L2 overlaps with the sensor electrodes Rx2 and Rx3 and is electrically connected to the sensor electrode Rx2.
  • the dummy wiring D20 is separated from the sensor wiring L2.
  • the dummy wiring D20 overlaps with the sensor electrode Rx1 and is electrically connected to the sensor electrode Rx1.
  • the sensor wiring L2 and the dummy wiring D20 are located on the same signal line.
  • the sensor wiring L3 overlaps with the sensor electrode Rx3 and is electrically connected to the sensor electrode Rx3.
  • the dummy wiring D31 overlaps with the sensor electrode Rx1 and is electrically connected to the sensor electrode Rx1.
  • the dummy wiring D32 is separated from the dummy wiring D31 and the sensor wiring L3.
  • the dummy wiring D32 overlaps with the sensor electrode Rx2 and is electrically connected to the sensor electrode Rx2.
  • the sensor wiring L3 and the dummy wirings D31 and D32 are located on the same signal line.
  • the touch controller TC applies a touch drive voltage to the sensor wiring L.
  • the touch drive voltage is applied to the sensor electrode Rx, and sensing by the sensor electrode Rx is performed.
  • a sensor signal corresponding to the sensing result at the sensor electrode Rx is output to the touch controller TC via the sensor wiring L.
  • the touch controller TC or an external host detects the presence or absence of an object approaching or contacting the display device DSP and the position coordinates of the object based on the sensor signal.
  • the sensor electrode Rx functions as a common electrode CE to which a common voltage (Vcom) is applied.
  • the common voltage is a voltage different from the touch drive voltage, and is applied from the voltage supply unit included in the display driver DD via the sensor wiring L, for example.
  • wirings WL1 to WL3 are arranged.
  • the wirings WL1 to WL3 are arranged along the straight line part E13, the round part R11, the straight line part E11, the round part R12, and the straight line part E14.
  • the wiring WL2 is closest to the display portion DA.
  • the wiring WL1 is located between the wiring WL2 and the wiring WL3.
  • the potential of the wiring WL1 is a fixed potential that is different from the potentials of the wiring WL2 and the wiring WL3. Further, the potential of the wiring WL2 is the same as the potential of the wiring WL3.
  • the common voltage is applied to the wiring WL2 and the wiring WL3.
  • the potential of the wiring WL1 may be a relatively low potential or a high potential with respect to the potential of the wiring WL2.
  • the wiring WL1 functions as an ion trap wiring that traps positive impurity ions when the potential is lower than the potential of the wiring WL2.
  • the wiring WL1 functions as an ion trap wiring that traps negative impurity ions when the potential is higher than the potential of the wiring WL2.
  • FIG. 3 is a plan view showing the sensor electrode Rx and the pixel PX shown in FIG.
  • a direction that intersects the second direction Y at an acute angle counterclockwise is defined as a direction D1
  • a direction that intersects the second direction Y at an acute angle clockwise is defined as a direction D2.
  • the angle ⁇ 1 formed by the second direction Y and the direction D1 is substantially the same as the angle ⁇ 2 formed by the second direction Y and the direction D2.
  • One sensor electrode Rx is arranged over a plurality of pixels PX.
  • the pixels PX located in the odd rows along the second direction Y extend along the direction D1.
  • the pixels PX located in the even-numbered rows along the second direction Y extend along the direction D2.
  • the pixel PX indicates a minimum unit that can be individually controlled according to a pixel signal, and may be referred to as a sub-pixel.
  • the minimum unit for realizing color display may be referred to as a main pixel MP.
  • the main pixel MP includes a plurality of subpixels PX that display different colors.
  • the main pixel MP includes, as sub-pixels PX, a red pixel that displays red, a green pixel that displays green, and a blue pixel that displays blue.
  • the main pixel MP may include a white pixel that displays white.
  • one sensor electrode Rx has 60 to 70 main pixels MP arranged along the first direction X, and 60 to 70 main pixels MP arranged along the second direction.
  • FIG. 4 is a diagram showing a basic configuration and an equivalent circuit of the pixel PX.
  • the plurality of scanning lines G are connected to the scanning line driving circuit GD.
  • the plurality of signal lines S are connected to the signal line driving circuit SD. Note that the scanning lines G and the signal lines S do not necessarily extend linearly, and some of them may be bent. For example, the signal line S is assumed to extend in the second direction Y even if part of the signal line is bent.
  • the common electrode CE is provided for each sensor block B.
  • the common electrode CE is connected to the voltage supply unit CD of the common voltage (Vcom), and is arranged over the plurality of pixels PX. Further, the common electrode CE is also connected to the touch controller TC as described above, and also functions as the sensor electrode Rx.
  • Each pixel PX includes a switching element SW, a pixel electrode PE, a common electrode CE, a liquid crystal layer LC, and the like.
  • the switching element SW is composed of, for example, a thin film transistor (TFT) and is electrically connected to the scanning line G and the signal line S.
  • the scanning line G is electrically connected to the gate electrode GE of the switching element SW in each of the pixels PX arranged in the first direction X.
  • the signal line S is electrically connected to the source electrode SE of the switching element SW in each of the pixels PX arranged in the second direction Y.
  • the pixel electrode PE is electrically connected to the drain electrode DE of the switching element SW.
  • Each pixel electrode PE faces the common electrode CE, and drives the liquid crystal layer LC by an electric field generated between the pixel electrode PE and the common electrode CE.
  • the storage capacitor CS is formed between, for example, an electrode having the same potential as the common electrode CE and an electrode having the same potential as the pixel electrode PE.
  • FIG. 5A and 5B are enlarged plan views of the area AR1 in the vicinity of the straight line portion E14 shown in FIG. 5A illustrates the semiconductor layer SC, the scanning line G, and the signal line S included in the first substrate SUB1, and FIG. 5B illustrates the scanning line G, the signal line S, and the pixel electrode PE. ing. Note that the layer of the common electrode CE is indicated by a dotted line. Illustration of the configuration between the wiring WL2 and the straight line portion E13 is omitted.
  • the scanning lines G11 to G13 each extend linearly along the first direction X and are arranged at intervals in the second direction Y.
  • the signal lines S11 to S14 each extend substantially along the second direction Y, and are arranged in the first direction X with an interval.
  • the scanning lines G11 to G13 and the signal lines S11 to S14 intersect each other.
  • the common electrode CE is disposed over the display part DA and the non-display part NDA.
  • each of the scanning lines G11 to G13 intersects with the plurality of semiconductor layers SC.
  • a plurality of semiconductor layers SC are electrically connected to each of the signal lines S11 to S14.
  • the pixels PXE1 to PXE3 located between the signal lines S13 and S14 correspond to the outermost pixels in the display unit DA. That is, the pixels PXE1 to PXE3 correspond to the pixel that is closest to the non-display portion NDA or the pixel that is closest to the straight line portion E14 among the pixels PX.
  • the semiconductor layer SC11 in the pixel PXE1 intersects the scanning line G11 at two locations and is electrically connected to the signal line S14 in the contact hole CH1.
  • each of the scanning lines G11 to G13 intersects with the plurality of dummy semiconductor layers DSC.
  • Each dummy semiconductor layer DSC is not electrically connected to any of the signal lines S11 to S14, and is electrically floating.
  • the dummy semiconductor layer DSC adjacent to the display unit DA is superimposed on the common electrode CE.
  • the dummy semiconductor layer DSC separated from the display portion DA is superimposed on the fixed potential wiring WL2.
  • the wiring WL2 is separated from the common electrode CE.
  • the wiring WL2 includes a first layer WL21 and a second layer WL22.
  • the first layer WL21 is a metal layer that is located in the same layer as the signal line S and is formed of the same material as the signal line S.
  • the second layer WL22 is a transparent conductive layer that is located in the same layer as the common electrode CE and is formed of the same material as the common electrode CE, and overlaps the first layer WL21. Note that an insulating film is interposed between the first layer WL21 and the second layer WL22.
  • the pixel electrodes PE are arranged in a matrix in the first direction X and the second direction Y in the display unit DA.
  • Each pixel electrode PE faces the common electrode CE in the display unit DA.
  • the pixel electrode PE1 located between the scanning lines G11 and G12 has a plurality of band electrodes Pa1 extending along the direction D1.
  • the pixel electrode PE2 located between the scanning lines G12 and G13 has a plurality of band electrodes Pa2 extending along the direction D2.
  • the number of band electrodes Pa1 and Pa2 is two, but may be three or more. Further, the number of band electrodes Pa1 may be different from the number of band electrodes Pa2.
  • the pixel electrode PE11 of the pixel PXE1 is electrically connected to the semiconductor layer SC11 illustrated in FIG. 5A.
  • the pixel electrode PE12 of the pixel PXE2 has the same shape as the pixel electrode PE1.
  • the pixel electrode PE11 and the pixel electrode PE13 of the pixel PXE3 have the same shape as the pixel electrode PE2.
  • the linear electrodes EL11 and EL13 are located in the non-display portion NDA.
  • the linear electrodes EL11 and EL13 are both transparent conductive films (or transparent electrodes) that are located in the same layer as the pixel electrode PE and are formed of the same material as the pixel electrode PE.
  • the linear electrodes EL11 and EL13 face the common electrode CE in the non-display portion NDA.
  • the pixel electrode PE11 and the linear electrode EL11 are arranged in the first direction X. Further, the pixel electrode PE12 and the linear electrode EL13 are arranged in the first direction X, and the pixel electrode PE13 and the linear electrode EL13 are also arranged in the first direction X.
  • a signal line S14 is located between the pixel electrode PE11 and the linear electrode EL11 and between the pixel electrode PE12 and the linear electrode EL13.
  • the linear electrode EL13 will be described in more detail.
  • the linear electrode EL13 is provided adjacent to the two pixels PXE2 and PXE3 that intersect with the scanning line G12 and are arranged in the second direction Y.
  • the linear electrode EL13 includes an electrode part 131 extending along the direction D1, an electrode part 132 extending along the direction D2, and a base part 133.
  • the pixel electrode PE12 and the electrode part 131 are arranged in the first direction X
  • the pixel electrode PE13 and the electrode part 132 are arranged in the first direction X.
  • the base 133 is located in the vicinity of the intersection of the scanning line G13 and the signal line S14, and is electrically connected to the common electrode CE in the contact hole CH13.
  • the wiring WL2 further includes a third layer WL23.
  • the third layer WL23 is a transparent conductive layer that is located in the same layer as the pixel electrode PE11, the linear electrode EL11, and the like and is formed of the same material as the pixel electrode PE.
  • the pixel electrode PE11 corresponds to the first pixel electrode.
  • the pixel electrode PE12 corresponds to the first pixel electrode
  • the pixel electrode PE13 corresponds to the second pixel electrode.
  • FIG. 6 is an enlarged plan view of the pixel electrode PE11 and the linear electrode EL11 shown in FIG. 5B.
  • the switching element SW is electrically connected to the scanning line G11 and the signal line S14.
  • the switching element SW in the illustrated example has a double gate structure.
  • the switching element SW includes a semiconductor layer SC11 and a drain electrode DE11.
  • the drain electrode DE11 may be referred to as a source electrode.
  • the semiconductor layer SC11 is arranged so that a part thereof overlaps with the signal line S14, and the other part extends between the signal lines S13 and S14 and is formed in a substantially U shape.
  • the semiconductor layer SC11 intersects with the scanning line G11 in a region overlapping with the signal line S14 and a region between the signal lines S13 and S14. In the scanning line G11, a region overlapping with the semiconductor layer SC11 functions as the gate electrode GE.
  • the signal line S14 is electrically connected to one end SCA of the semiconductor layer SC11 in the contact hole CH1.
  • the drain electrode DE11 is formed in an island shape and is disposed between the signal lines S13 and S14.
  • the drain electrode DE11 is electrically connected to the other end SCB of the semiconductor layer SC11 in the contact hole CH2.
  • the pixel electrode PE11 includes a base BS that is integral with the plurality of band electrodes Pa2.
  • the base BS overlaps with the drain electrode DE11.
  • the base BS is electrically connected to the drain electrode DE11.
  • a connection electrode RE11 is disposed between the drain electrode DE11 and the base BS.
  • connection electrode RE11 is a transparent electrode formed of the same material as the common electrode CE, and is formed in the same process as the common electrode CE.
  • the connection electrode RE11 is electrically connected to the drain electrode DE11 in the contact hole CH3.
  • the base BS is electrically connected to the connection electrode RE11 in the contact hole CH10.
  • the linear electrode EL11 has an electrode part 112 and a base part 113.
  • the base 113 is electrically connected to the common electrode CE in the contact hole CH11.
  • the base 113 overlaps with the entire contact hole CH11 in plan view.
  • the contact hole CH11 is a hole that penetrates the insulating film interposed between the common electrode CE and the base 113, and shows a boundary between the insulating film and the common electrode CE in plan view. That is, the base 113 covers the entire common electrode CE exposed from the contact hole CH11.
  • the width W11 of the strip electrode Pa2 is compared with the width W12 of the electrode portion 112, the width W12 is larger than the width W11.
  • the widths W11 and W12 here are lengths along the first direction X.
  • the electrode part 112 extends in a direction parallel to the band electrode Pa2. In the illustrated example, both the band electrode Pa2 and the electrode portion 112 extend along the direction D2.
  • a distance D11 between the band electrode Pa2 and the signal line S14 is equal to a distance D12 between the electrode portion 112 and the signal line S14.
  • the intervals D11 and D12 are lengths along the first direction X.
  • the size of the contact hole CH10 is different from the size of the contact hole CH11.
  • the size of the contact hole CH11 is larger than the size of the contact hole CH10 in plan view.
  • the size of the contact hole CH10 can be defined as, for example, the area of the connection electrode RE11 in the contact hole CH10.
  • the size of the contact hole CH11 is the area of the common electrode CE in the contact hole CH11.
  • the pixel electrode PE11 corresponds to the first pixel electrode
  • the contact hole CH10 corresponds to the first contact hole
  • the contact hole CH11 corresponds to the second contact hole.
  • FIG. 7 is a cross-sectional view of the first substrate SUB1 along the line AB shown in FIG.
  • the illustrated example corresponds to an example in which an FFS (Fringe Field Switching) mode, which is one of display modes using a horizontal electric field, is applied.
  • FFS Ringe Field Switching
  • the first substrate SUB1 includes an insulating substrate 10, insulating films 11 to 15, a semiconductor layer SC11, a dummy semiconductor layer DSC, a drain electrode DE11, a signal line S14, a connection electrode RE11, a common electrode CE, a pixel electrode PE11, a linear electrode EL11, An alignment film AL1 is provided.
  • the insulating substrate 10 is a light-transmitting substrate such as a glass substrate or a flexible resin substrate.
  • the insulating film 11 is located on the insulating substrate 10.
  • the semiconductor layer SC11 is located on the insulating film 11 and is covered with the insulating film 12.
  • the drain electrode DE11 and the signal line S14 are located on the insulating film 13 and are covered with the insulating film 14.
  • the connection electrode RE11 and the common electrode CE are located on the insulating film 14 and are covered with the insulating film 15.
  • the connection electrode RE11 is in contact with the drain electrode DE11 in a contact hole CH3 that penetrates the insulating film 14.
  • the illustrated common electrode CE is located on the flat upper surface 14A of the insulating film 14 and does not overlap any of the contact holes in the insulating films 11 to 14.
  • the pixel electrode PE11 and the linear electrode EL11 are located on the insulating film 15 and are covered with the alignment film AL1.
  • the base BS of the pixel electrode PE11 is in contact with the connection electrode RE11 in a contact hole CH10 that penetrates the insulating film 15.
  • the base 113 of the linear electrode EL11 is in contact with the common electrode CE in a contact hole CH11 that penetrates the insulating film 15.
  • the alignment film AL1 is directly stacked on the linear electrode EL11 without contacting the common electrode CE in the contact hole CH11.
  • the insulating film 14 is directly stacked on the insulating film 13, and there is no conductive layer in the same layer as the signal line S14. That is, between the dummy semiconductor layer DSC and the common electrode CE, the insulating film 13 is directly stacked on the insulating film 12, the insulating film 14 is directly stacked on the insulating film 13, and the common electrode CE is the dummy semiconductor layer. Not in contact with DSC.
  • the insulating film 15 is directly stacked on the insulating film 14 immediately above the signal line S14.
  • the signal line S14 and the drain electrode DE11 are made of metal materials such as aluminum (Al), titanium (Ti), silver (Ag), molybdenum (Mo), tungsten (W), copper (Cu), chromium (Cr), and the like. It may be formed of an alloy that combines these metal materials, and may have a single layer structure or a multilayer structure.
  • the connection electrode RE11, the common electrode CE, the pixel electrode PE11, and the linear electrode EL11 are transparent electrodes formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO). is there.
  • the insulating films 11 to 13 and the insulating film 15 are inorganic insulating films formed of an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride, and may have a single-layer structure. A multilayer structure may be used.
  • the insulating film 14 is an organic insulating film formed of an organic insulating material such as an acrylic resin, for example.
  • the contact hole CH11 is larger than the contact hole CH10. This is due to the structural difference between the contact holes CH10 and CH11. That is, part of the contact hole CH10 overlaps with the contact hole CH3, and thus is affected by the step of the insulating film 14. On the other hand, the contact hole CH11 overlaps the flat upper surface 14A. For this reason, when the insulating film 14 is etched, the etching conditions are different in the regions corresponding to the contact holes CH10 and CH11, respectively, and the sizes of the contact holes CH10 and CH11 are different.
  • Moisture permeation from the contact hole CH11 may cause peeling between the common electrode CE and the insulating film 15, for example.
  • the liquid crystal applied voltage cannot be held between the pixel electrode PE and the common electrode CE, and display failure (black unevenness).
  • Invite. The inventor prepares a first sample in which the entire contact hole CH11 is covered with a linear electrode and a second sample in which a part of the contact hole CH11 is covered with a linear electrode, and is left in a high temperature and high humidity environment. An experiment was conducted. As experimental conditions, the temperature was 85 ° C., the humidity was 85%, and the standing time was 240 hours.
  • FIGS. 8A and 8B are plan views showing a state in which the linear electrode EL11 and the contact hole CH11 overlap each other.
  • the edge 113E of the base 113 and the edge CHE of the contact hole CH11 are both formed in a rectangular shape, but are not limited to this, and are formed in other shapes such as a circular shape and an elliptical shape. It may be.
  • one end 113A of the base 113 has a width W21
  • the other end 113B of the base 113 has a width W22.
  • the widths W21 and W22 are lengths along the second direction Y.
  • the width W21 is equivalent to the width W22.
  • Contact hole CH11 is located between one end 113A and the other end 113B.
  • the entire edge CHE is superimposed on the base 113. That is, in plan view, the edge 113E does not intersect the edge CHE, and the entire edge 113E is located outside the edge CHE.
  • the shortest distance L between the edge 113E and the edge CHE is 1 ⁇ m or more, preferably 2 ⁇ m or more, and more preferably 2.25 ⁇ m or more.
  • the configuration example shown in FIG. 8B is different from the configuration example shown in FIG. 8A in that the base 113 is expanded. Specifically, the other end 113B is expanded along the second direction Y than the one end 113A.
  • the width W22 is larger than the width W21. Therefore, as compared with the configuration example shown in FIG. 8A, the entire edge 113E is located further outside than the edge CHE, and the shortest distance L between the edge 113E and the edge CHE is increased. According to such a configuration example, even if a relative shift occurs between the linear electrode EL11 and the contact hole CH11, the entire contact hole CH11 is covered with the linear electrode EL11, so that moisture entry is suppressed. can do.
  • FIG. 9 is a cross-sectional view of the display panel PNL along the line CD shown in FIG. 5B.
  • the configuration of the first substrate SUB1 is as described with reference to FIG. Although illustration and description are omitted in FIG. 7, for example, the insulating film 14 is formed in a two-layer structure of an insulating film 141 and an insulating film 142, and the metal wirings ML ⁇ b> 13 and ML ⁇ b> 14 are between the insulating film 141 and the insulating film 142. May be arranged.
  • the metal wiring ML13 is located immediately above the signal line S13 and extends in parallel with the signal line S13.
  • the metal wiring ML14 is located immediately above the signal line S14 and extends in parallel with the signal line S14.
  • These metal wires ML13 and ML14 can form the sensor wires (L1, L2, L3...) Or the dummy wires D of the touch sensor TS described with reference to FIG.
  • the common electrode CE formed in the display part DA is electrically connected to the sensor wiring L through a contact hole formed on the insulating film 142 and formed in the insulating film 142.
  • the insulating film 141 is located between the insulating film 13 and the insulating film 142, covers the switching element, and forms a flat upper surface (a surface in contact with the insulating film 142 or a surface in contact with the sensor wiring L).
  • the insulating film 141 is formed of an organic material, and the insulating film 142 may be formed of the same organic material as the insulating film 141 or may be formed of an inorganic material. Further, a connection electrode made of the same material as that of the sensor wiring L and formed in the same process may be formed between the connection electrode RE11 and the drain electrode DE.
  • the second substrate SUB2 includes an insulating substrate 20, a light shielding layer BM, a color filter CF, an overcoat layer OC, an alignment film AL2, and the like.
  • the insulating substrate 20 is a substrate having optical transparency such as a glass substrate or a flexible resin substrate, like the insulating substrate 10.
  • the light shielding layer BM and the color filter CF are located on the side of the insulating substrate 20 facing the first substrate SUB1.
  • the color filter CF is opposed to the pixel electrode PE11.
  • the overcoat layer OC covers the color filter CF.
  • the overcoat layer OC is formed of a transparent resin.
  • the color filter CF includes a red color filter, a green color filter, a blue color filter, and the like.
  • the alignment film AL2 covers the overcoat layer OC.
  • the alignment films AL1 and AL2 are made of, for example, a material exhibiting horizontal alignment.
  • the first substrate SUB1 and the second substrate SUB2 described above are arranged so that the alignment films AL1 and AL2 face each other.
  • the cell gap between the first substrate SUB1 and the second substrate SUB2 is 2 to 5 ⁇ m, for example.
  • the liquid crystal layer LC is located between the first substrate SUB1 and the second substrate SUB2, and is held between the alignment film AL1 and the alignment film AL2.
  • the liquid crystal layer LC includes liquid crystal molecules LM.
  • the liquid crystal layer LC is composed of a positive type (positive dielectric anisotropy) liquid crystal material or a negative type (negative dielectric anisotropy) liquid crystal material.
  • the optical element OD1 including the polarizing plate PL1 is bonded to the insulating substrate 10.
  • the optical element OD2 including the polarizing plate PL2 is bonded to the insulating substrate 20.
  • the optical elements OD1 and OD2 may include a retardation plate, a scattering layer, an antireflection layer, and the like as necessary.
  • the illumination device IL illuminates the first substrate SUB1 of the display panel PNL with white illumination light.
  • the liquid crystal molecules LM are initially aligned in a predetermined direction between the alignment films AL1 and AL2. ing.
  • the illumination light emitted from the illumination device IL toward the display panel PNL is absorbed by the optical elements OD1 and OD2 and dark display is performed.
  • the liquid crystal molecules LM are aligned in a direction different from the initial alignment direction by the electric field, and the alignment direction is controlled by the electric field. .
  • a part of the illumination light from the illumination device IL is transmitted through the optical elements OD1 and OD2, and a bright display is obtained.
  • FIG. 10 is a plan view showing a configuration example of the area AR2 in the vicinity of the round portion R12 shown in FIG.
  • the number of pixel electrodes PE arranged in the first direction X in each row is different.
  • a row is composed of pixels arranged in the first direction X.
  • the pixel electrode PEX and the linear electrode EL1 arranged in the outermost pixel are arranged in the first direction X.
  • one linear electrode EL1 is provided in each row, and one linear electrode EL1 and one pixel electrode PEX are arranged in the first direction X.
  • an electrode EL2 located in the same layer as the pixel electrode PEX and the linear electrode EL1 is disposed.
  • the electrode EL2 is electrically connected to the common electrode CE in the plurality of contact holes CH20. That is, the linear electrode EL1 and the electric station EL2 are both electrically connected to the common electrode CE and have the same potential.
  • the electrode EL2 is separated not only from the pixel electrode PEX but also from other pixel electrodes PE, and is also separated from the wiring WL2.
  • the electrode EL2 extends over a gap between the pixel electrode PE and the linear electrode EL1 and the wiring WL2.
  • the electrode EL2 has a width W31 between the first portion EL1A of the linear electrode EL1 and the wiring WL2, and has a width W32 between the second portion EL1B of the linear electrode EL1 and the wiring WL2. ing.
  • the first portion EL1A is closer to the contact hole CH11 than the second portion EL1B.
  • the width W31 is larger than the width W32.
  • These widths W31 and W32 are lengths along the first direction X.
  • the electrode EL2 has a width W41 between the pixel electrode PEX and the wiring WL2, and has a width W42 between the linear electrode EL1 and the wiring WL2.
  • the width W41 is larger than the width W42.
  • the pixel electrode PE, the linear electrode EL1, and the electrode EL2 are formed by patterning the same transparent conductive film. According to this configuration example, it is possible to prevent the pixel electrode PEX of the outermost pixel from being thinned compared to the pixel electrode PE near the center of the display unit DA during patterning. Therefore, the dimensional accuracy of the pixel electrode PE can be made uniform.
  • FIG. 11 is a plan view showing another configuration example of the area AR2 in the vicinity of the round portion R12 shown in FIG.
  • the configuration example shown in FIG. 11 is different from the configuration example shown in FIG. 10 in that the linear electrode EL1 is omitted and the pixel electrode PEX and the electrode EL2 are arranged in the first direction X. .
  • the linear electrode EL1 has the same potential as the electrode EL2, the linear electrode can be omitted.
  • the distance D21 between the pixel electrode PEX and the electrode EL2 is equivalent to the distance D22 between the pixel electrode PE and the pixel electrode PEX.
  • These intervals D21 and D22 are lengths along the first direction X. In such a configuration example, the same effect as that of the configuration example shown in FIG. 10 can be obtained.
  • FIG. 12 is a plan view showing another configuration example of the area AR2 near the round portion R12 shown in FIG.
  • the configuration example illustrated is different from the configuration example illustrated in FIG. 1 in that the electrode EL2 is omitted and the linear electrode EL1 is bent in a substantially L shape. That is, the linear electrode EL ⁇ b> 1 has a first electrode part 101 and a second electrode part 102 extending in a direction different from the first electrode part 101.
  • the first electrode portion 101 is closer to the contact hole CH11 than the second electrode portion 102 is.
  • the first electrode unit 101 extends in parallel with the pixel electrode PEX.
  • the pixel electrode PEX and the first electrode unit 101 are arranged in the first direction X.
  • the second electrode unit 102 is connected to the first electrode unit 101.
  • the second electrode portion 102 extends along the first direction X.
  • the second electrode unit 102 and the pixel electrode PEX are arranged in the second direction Y. Further, the second electrode portion 102 is aligned with the other pixel electrode PE in the second direction Y. In such a configuration example, the same effect as that of the configuration example shown in FIG. 10 can be obtained.
  • the pixel widths of the red pixel, the green pixel, and the white pixel are the same, but these pixel widths may be different.
  • the pixel electrodes of the red pixel, the green pixel, and the white pixel have the same shape, but the shape of these pixel electrodes may be different.
  • DSP ... Display device PNL ... Display panel SUB1 ... First substrate SUB2 ... Second substrate LC ... Liquid crystal layer CE ... Common electrode RE ... Connection electrode PE ... Pixel electrode EL1 ... Linear electrode

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Abstract

本実施形態の目的は、表示品位の低下を抑制できる表示装置を提供することにある。　本実施形態の表示装置は、スイッチング素子と、共通電極と、前記共通電極を覆う絶縁膜と、前記絶縁膜を貫通する第１コンタクトホールにおいて前記スイッチング素子と電気的に接続された第１画素電極と、前記絶縁膜を貫通する第２コンタクトホールにおいて前記共通電極と電気的に接続された透明導電膜と、を備え、前記第１画素電極及び前記透明導電膜は、同層において第１方向に並び、前記第１画素電極は、画像を表示する表示部において前記共通電極に対向し、前記透明導電膜は、前記表示部を囲む非表示部において前記共通電極に対向し、前記共通電極は、前記表示部及び前記非表示部に亘って延出し、平面視で、前記第１コンタクトホールの大きさは、前記第２コンタクトホールの大きさとは異なる。

Description

表示装置
　本発明の実施形態は、表示装置に関する。
　近年、表示装置の表示品位を向上するための技術が種々検討されている。一例では、表示部の外側に画素電極と同層のダミー画素電極を配置することで、導電膜をパターニングして形成される画素電極の寸法精度を均一化する技術が開示されている。
特開２０１７－１１１３９６号公報
　本実施形態の目的は、表示品位の低下を抑制できる表示装置を提供することにある。
　本実施形態によれば、
　スイッチング素子と、共通電極と、前記共通電極を覆う絶縁膜と、前記絶縁膜を貫通する第１コンタクトホールにおいて前記スイッチング素子と電気的に接続された第１画素電極と、前記絶縁膜を貫通する第２コンタクトホールにおいて前記共通電極と電気的に接続された透明導電膜と、を備え、前記第１画素電極及び前記透明導電膜は、同層において第１方向に並び、前記第１画素電極は、画像を表示する表示部において前記共通電極に対向し、前記透明導電膜は、前記表示部を囲む非表示部において前記共通電極に対向し、前記共通電極は、前記表示部及び前記非表示部に亘って延出し、平面視で、前記第１コンタクトホールの大きさは、前記第２コンタクトホールの大きさとは異なる、表示装置が提供される。
　本実施形態によれば、表示品位の低下を抑制できる表示装置を提供することができる。
図１は、本実施形態の表示装置ＤＳＰの外観を示す平面図である。 図２は、タッチセンサＴＳの一構成例を示す平面図である。 図３は、図２に示したセンサ電極Ｒｘ及び画素ＰＸを示す平面図である。 図４は、画素ＰＸの基本構成及び等価回路を示す図である。 図５Ａは、図１に示した直線部Ｅ１４付近の領域ＡＲ１を拡大した平面図である。 図５Ｂは、図１に示した直線部Ｅ１４付近の領域ＡＲ１を拡大した他の平面図である。 図６は、図５Ｂに示した画素電極ＰＥ１１及び線状電極ＥＬ１１を拡大した平面図である。 図７は、図６に示したＡ－Ｂ線に沿った第１基板ＳＵＢ１の断面図である。 図８Ａは、線状電極ＥＬ１１とコンタクトホールＣＨ１１とが重畳した状態を示す平面図である。 図８Ｂは、線状電極ＥＬ１１とコンタクトホールＣＨ１１とが重畳した状態を示す他の平面図である。 図９は、図５Ｂに示したＣ－Ｄ線に沿った表示パネルＰＮＬの断面図である。 図１０は、図１に示したラウンド部Ｒ１２付近の領域ＡＲ２の一構成例を示す平面図である。 図１１は、図１に示したラウンド部Ｒ１２付近の領域ＡＲ２の他の構成例を示す平面図である。 図１２は、図１に示したラウンド部Ｒ１２付近の領域ＡＲ２の他の構成例を示す平面図である。
　以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
　本実施形態においては、表示装置ＤＳＰの一例として、液晶表示装置について説明する。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。
　図１は、本実施形態の表示装置ＤＳＰの外観を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端側の位置を上と称し、矢印の先端とは逆側の位置を下と称する。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。
　ここでは、Ｘ－Ｙ平面における表示装置ＤＳＰの平面図を示している。表示装置ＤＳＰは、表示パネルＰＮＬと、フレキシブルプリント回路基板１と、ＩＣチップ２と、を備えている。
　表示パネルＰＮＬは、液晶表示パネルであり、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、後述する液晶層ＬＣと、シールＳＥと、遮光層ＬＳと、を備えている。表示パネルＰＮＬは、画像を表示する表示部ＤＡと、表示部ＤＡを囲む額縁状の非表示部ＮＤＡとを備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも第２方向Ｙに延出した実装部ＭＡを有している。　
　シールＳＥは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着するとともに、液晶層ＬＣを封止している。遮光層ＬＳは、非表示部ＮＤＡに位置している。シールＳＥは、平面視で、遮光層ＬＳと重畳する位置に設けられている。図１において、シールＳＥが配置された領域と、遮光層ＬＳが配置された領域とでは、互いに異なる斜線で示し、シールＳＥと遮光層ＬＳとが重畳する領域はクロスハッチングで示している。遮光層ＬＳは、第２基板ＳＵＢ２に設けられている。
　表示部ＤＡは、遮光層ＬＳによって囲まれた内側に位置している。表示部ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。表示部ＤＡは、第１方向Ｘに沿って延出した一対の縁部Ｅ１及びＥ２と、第２方向Ｙに沿って延出した一対の縁部Ｅ３及びＥ４と、４つのラウンド部Ｒ１乃至Ｒ４と、を有している。表示パネルＰＮＬは、第１方向Ｘに沿って延出した一対の直線部Ｅ１１及びＥ１２と、第２方向Ｙに沿って延出した一対の直線部Ｅ１３及びＥ１４と、２つのラウンド部Ｒ１１及びＲ１２と、を有している。ラウンド部Ｒ１１及びＲ１２は、それぞれラウンド部Ｒ１及びＲ２の外側に位置している。ラウンド部Ｒ１１の曲率半径は、ラウンド部Ｒ１の曲率半径と同一であってもよいし、異なっていてもよい。
　フレキシブルプリント回路基板１及びＩＣチップ２は、実装部ＭＡに実装されている。なお、ＩＣチップ２は、フレキシブルプリント回路基板１に実装されてもよい。ＩＣチップ２は、画像を表示する表示モードにおいて画像表示に必要な信号を出力するディスプレイドライバＤＤを内蔵している。図示した例では、ＩＣチップ２は、表示装置ＤＳＰへの物体の接近又は接触を検出するタッチセンシングモードを制御するタッチコントローラＴＣを内蔵している。
　本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。　
　また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、基板主面に沿った横電界を利用する表示モード、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面と平行な面である。
　図２は、タッチセンサＴＳの一構成例を示す平面図である。ここでは、自己容量方式のタッチセンサＴＳについて説明するが、タッチセンサＴＳは相互容量方式であってもよい。タッチセンサＴＳは、複数のセンサ電極Ｒｘ（Ｒｘ１、Ｒｘ２…）と、複数のセンサ配線Ｌ（Ｌ１、Ｌ２…）と、を備えている。複数のセンサ電極Ｒｘは、表示部ＤＡに位置し、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。１つのセンサ電極Ｒｘは、タッチセンシングが可能な最小単位であるセンサブロックを構成している。複数のセンサ配線Ｌは、表示部ＤＡにおいて、それぞれ第２方向Ｙに沿って延出し、第１方向Ｘに並んでいる。センサ配線Ｌの各々は、例えば後述する信号線Ｓと重畳する位置に設けられている。また、センサ配線Ｌの各々は、非表示部ＮＤＡに引き出され、ＩＣチップ２に電気的に接続されている。
　ここで、第１方向Ｘに並んだセンサ配線Ｌ１乃至Ｌ３と、第２方向Ｙに並んだセンサ電極Ｒｘ１乃至Ｒｘ３との関係に着目する。センサ配線Ｌ１は、センサ電極Ｒｘ１乃至Ｒｘ３と重畳し、センサ電極Ｒｘ１と電気的に接続されている。センサ配線Ｌ２は、センサ電極Ｒｘ２及びＲｘ３と重畳し、センサ電極Ｒｘ２と電気的に接続されている。ダミー配線Ｄ２０は、センサ配線Ｌ２から離間している。ダミー配線Ｄ２０は、センサ電極Ｒｘ１と重畳し、センサ電極Ｒｘ１と電気的に接続されている。センサ配線Ｌ２及びダミー配線Ｄ２０は、同一の信号線上に位置している。センサ配線Ｌ３は、センサ電極Ｒｘ３と重畳し、センサ電極Ｒｘ３と電気的に接続されている。ダミー配線Ｄ３１は、センサ電極Ｒｘ１と重畳し、センサ電極Ｒｘ１と電気的に接続されている。ダミー配線Ｄ３２は、ダミー配線Ｄ３１及びセンサ配線Ｌ３から離間している。ダミー配線Ｄ３２は、センサ電極Ｒｘ２と重畳し、センサ電極Ｒｘ２と電気的に接続されている。センサ配線Ｌ３、ダミー配線Ｄ３１及びＤ３２は、同一の信号線上に位置している。
　タッチセンシングモードにおいては、タッチコントローラＴＣは、センサ配線Ｌにタッチ駆動電圧を印加する。これにより、センサ電極Ｒｘにはタッチ駆動電圧が印加され、センサ電極Ｒｘでのセンシングが行われる。センサ電極Ｒｘでのセンシング結果に対応したセンサ信号は、センサ配線Ｌを介してタッチコントローラＴＣに出力される。タッチコントローラＴＣあるいは外部のホストは、センサ信号に基づいて、表示装置ＤＳＰへの物体の接近又は接触の有無及び物体の位置座標を検出する。　
　なお、表示モードにおいては、センサ電極Ｒｘは、コモン電圧（Ｖｃｏｍ）が印加された共通電極ＣＥとして機能する。コモン電圧は、タッチ駆動電圧とは異なる電圧であり、例えばディスプレイドライバＤＤに含まれる電圧供給部からセンサ配線Ｌを介して印加される。
　非表示部ＮＤＡにおいては、配線ＷＬ１乃至ＷＬ３が配置されている。図示した例では、配線ＷＬ１乃至ＷＬ３は、直線部Ｅ１３、ラウンド部Ｒ１１、直線部Ｅ１１、ラウンド部Ｒ１２、及び、直線部Ｅ１４に沿って配置されている。配線ＷＬ１乃至ＷＬ３のうち、配線ＷＬ２が最も表示部ＤＡに近接している。配線ＷＬ１は、配線ＷＬ２と配線ＷＬ３との間に位置している。一例では、配線ＷＬ１の電位は、配線ＷＬ２及び配線ＷＬ３の電位とは異なる固定電位である。また、配線ＷＬ２の電位は、配線ＷＬ３の電位と同電位である。例えば、配線ＷＬ２及び配線ＷＬ３には、コモン電圧が印加される。配線ＷＬ１の電位は、配線ＷＬ２の電位に対して相対的に低電位であってもよいし、高電位であってもよい。配線ＷＬ１は、その電位が配線ＷＬ２の電位よりも低電位である場合に、正極性の不純物イオンを捕捉するイオントラップ配線として機能する。あるいは、配線ＷＬ１は、その電位が配線ＷＬ２の電位よりも高電位である場合に、負極性の不純物イオンを捕捉するイオントラップ配線として機能する。
　図３は、図２に示したセンサ電極Ｒｘ及び画素ＰＸを示す平面図である。図３において、第２方向Ｙに対して反時計回りに鋭角に交差する方向を方向Ｄ１と定義し、第２方向Ｙに対して時計回りに鋭角に交差する方向を方向Ｄ２と定義する。なお、第２方向Ｙと方向Ｄ１とのなす角度θ１は、第２方向Ｙと方向Ｄ２とのなす角度θ２とほぼ同一である。
　１つのセンサ電極Ｒｘは、複数の画素ＰＸに亘って配置されている。図示した例では、第２方向Ｙに沿って奇数行目に位置する画素ＰＸは、方向Ｄ１に沿って延出している。また、第２方向Ｙに沿って偶数行目に位置する画素ＰＸは、方向Ｄ２に沿って延出している。なお、ここでの画素ＰＸとは、画素信号に応じて個別に制御することができる最小単位を示し、副画素と称する場合がある。また、カラー表示を実現するための最小単位を主画素ＭＰと称する場合がある。主画素ＭＰは、互いに異なる色を表示する複数の副画素ＰＸを備えて構成されるものである。一例では、主画素ＭＰは、副画素ＰＸとして、赤色を表示する赤画素、緑色を表示する緑画素、及び、青色を表示する青画素を備えている。また、主画素ＭＰは、白色を表示する白画素を備えていてもよい。　
　一例では、１つのセンサ電極Ｒｘには、第１方向Ｘに沿って６０～７０個の主画素ＭＰが配置され、第２方向に沿って６０～７０個の主画素ＭＰが配置されている。
　図４は、画素ＰＸの基本構成及び等価回路を示す図である。複数本の走査線Ｇは、走査線駆動回路ＧＤに接続されている。複数本の信号線Ｓは、信号線駆動回路ＳＤに接続されている。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。例えば、信号線Ｓは、その一部が屈曲していたとしても、第２方向Ｙに延出しているものとする。
　共通電極ＣＥは、センサブロックＢ毎にそれぞれ設けられている。共通電極ＣＥは、コモン電圧（Ｖｃｏｍ）の電圧供給部ＣＤに接続され、複数の画素ＰＸに亘って配置されている。また、共通電極ＣＥは、それぞれ上記の通りタッチコントローラＴＣにも接続され、センサ電極Ｒｘとしても機能する。　
　各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷのゲート電極ＧＥと電気的に接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷのソース電極ＳＥと電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷのドレイン電極ＤＥと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
　図５Ａ及び図５Ｂは、図１に示した直線部Ｅ１４付近の領域ＡＲ１を拡大した平面図である。図５Ａでは、第１基板ＳＵＢ１に含まれる半導体層ＳＣ、走査線Ｇ、及び、信号線Ｓの各層を図示し、図５Ｂでは、走査線Ｇ、信号線Ｓ、画素電極ＰＥの各層を図示している。なお、共通電極ＣＥの層は、点線で示している。配線ＷＬ２と直線部Ｅ１３との間の構成については図示を省略している。
　図５Ａに示すように、走査線Ｇ１１乃至Ｇ１３は、それぞれ第１方向Ｘに沿って直線的に延出し、第２方向Ｙに間隔を置いて並んでいる。信号線Ｓ１１乃至Ｓ１４は、それぞれ概ね第２方向Ｙに沿って延出し、第１方向Ｘに間隔をおいて並んでいる。走査線Ｇ１１乃至Ｇ１３、及び、信号線Ｓ１１乃至Ｓ１４は、互いに交差している。共通電極ＣＥは、表示部ＤＡ及び非表示部ＮＤＡに亘って配置されている。　
　表示部ＤＡにおいては、走査線Ｇ１１乃至Ｇ１３の各々と、複数の半導体層ＳＣとが交差している。また、信号線Ｓ１１乃至Ｓ１４の各々には、複数の半導体層ＳＣが電気的に接続されている。信号線Ｓ１３及び１４の間に位置する画素ＰＸＥ１乃至ＰＸＥ３は、表示部ＤＡにおける最外画素に相当する。つまり、画素ＰＸＥ１乃至ＰＸＥ３は、画素ＰＸのうち、最も非表示部ＮＤＡに近接している画素、あるいは、最も直線部Ｅ１４に近接している画素に相当する。例えば、画素ＰＸＥ１における半導体層ＳＣ１１は、走査線Ｇ１１と２か所で交差し、コンタクトホールＣＨ１において信号線Ｓ１４と電気的に接続されている。　
　非表示部ＮＤＡにおいては、走査線Ｇ１１乃至Ｇ１３の各々と、複数のダミー半導体層ＤＳＣとが交差している。各ダミー半導体層ＤＳＣは、いずれの信号線Ｓ１１乃至Ｓ１４とも電気的に接続されず、電気的にフローティングである。表示部ＤＡに近接したダミー半導体層ＤＳＣは、共通電極ＣＥに重畳している。表示部ＤＡから離間したダミー半導体層ＤＳＣは、固定電位の配線ＷＬ２に重畳している。　
　配線ＷＬ２は、共通電極ＣＥから離間している。配線ＷＬ２は、第１層ＷＬ２１及び第２層ＷＬ２２を備えている。第１層ＷＬ２１は、信号線Ｓと同一層に位置し、信号線Ｓと同一材料によって形成された金属層である。第２層ＷＬ２２は、共通電極ＣＥと同一層に位置し、共通電極ＣＥと同一材料によって形成された透明導電層であり、第１層ＷＬ２１の上に重畳している。なお、第１層ＷＬ２１と第２層ＷＬ２２との間には、絶縁膜が介在している。
　図５Ｂに示すように、画素電極ＰＥは、表示部ＤＡにおいて、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。また、各画素電極ＰＥは、表示部ＤＡにおいて共通電極ＣＥに対向している。例えば、走査線Ｇ１１及びＧ１２の間に位置する画素電極ＰＥ１は、方向Ｄ１に沿って延出した複数の帯電極Ｐａ１を有している。また、走査線Ｇ１２及びＧ１３の間に位置する画素電極ＰＥ２は、方向Ｄ２に沿って延出した複数の帯電極Ｐａ２を有している。図示した例では、帯電極Ｐａ１及びＰａ２は、それぞれ２本であるが、３本以上であってもよい。また、帯電極Ｐａ１の本数が帯電極Ｐａ２の本数と異なっていてもよい。　
　画素ＰＸＥ１の画素電極ＰＥ１１は、図５Ａに示した半導体層ＳＣ１１と電気的に接続されている。画素ＰＸＥ２の画素電極ＰＥ１２は、画素電極ＰＥ１と同一形状である。画素電極ＰＥ１１、及び、画素ＰＸＥ３の画素電極ＰＥ１３は、画素電極ＰＥ２と同一形状である。
　線状電極ＥＬ１１及びＥＬ１３は、非表示部ＮＤＡに位置している。線状電極ＥＬ１１及びＥＬ１３は、いずれも、画素電極ＰＥと同層に位置し、画素電極ＰＥと同一材料によって形成された透明導電膜（あるいは透明電極）である。線状電極ＥＬ１１及びＥＬ１３は、非表示部ＮＤＡにおいて、共通電極ＣＥに対向している。画素電極ＰＥ１１及び線状電極ＥＬ１１は、第１方向Ｘに並んでいる。また、画素電極ＰＥ１２及び線状電極ＥＬ１３は、第１方向Ｘに並び、しかも、画素電極ＰＥ１３及び線状電極ＥＬ１３も第１方向Ｘに並んでいる。画素電極ＰＥ１１と線状電極ＥＬ１１との間、及び、画素電極ＰＥ１２と線状電極ＥＬ１３との間には、信号線Ｓ１４が位置している。
　線状電極ＥＬ１３についてより詳細に説明すると、線状電極ＥＬ１３は、走査線Ｇ１２と交差し、第２方向Ｙに並んだ２つの画素ＰＸＥ２及びＰＸＥ３に隣接して設けられている。線状電極ＥＬ１３は、方向Ｄ１に沿って延出した電極部１３１と、方向Ｄ２に沿って延出した電極部１３２と、基部１３３と、を有している。画素電極ＰＥ１２及び電極部１３１が第１方向Ｘに並び、画素電極ＰＥ１３及び電極部１３２が第１方向Ｘに並んでいる。基部１３３は、走査線Ｇ１３と信号線Ｓ１４との交差部の近傍に位置し、コンタクトホールＣＨ１３において共通電極ＣＥと電気的に接続されている。
　配線ＷＬ２は、さらに、第３層ＷＬ２３を備えている。第３層ＷＬ２３は、画素電極ＰＥ１１及び線状電極ＥＬ１１などと同一層に位置し、画素電極ＰＥと同一材料によって形成された透明導電層である。
　図５Ｂに示した例において、画素電極ＰＥ１１は第１画素電極に相当する。あるいは、画素電極ＰＥ１２は第１画素電極に相当し、画素電極ＰＥ１３は第２画素電極に相当する。
　図６は、図５Ｂに示した画素電極ＰＥ１１及び線状電極ＥＬ１１を拡大した平面図である。
　スイッチング素子ＳＷは、走査線Ｇ１１及び信号線Ｓ１４と電気的に接続されている。図示した例のスイッチング素子ＳＷは、ダブルゲート構造を有している。スイッチング素子ＳＷは、半導体層ＳＣ１１と、ドレイン電極ＤＥ１１と、を備えている。なお、スイッチング素子ＳＷにおいて、ドレイン電極ＤＥ１１はソース電極と称される場合がある。半導体層ＳＣ１１は、その一部分が信号線Ｓ１４と重なるように配置され、他の部分が信号線Ｓ１３及びＳ１４の間に延出し、略Ｕ字状に形成されている。半導体層ＳＣ１１は、信号線Ｓ１４と重なる領域、及び、信号線Ｓ１３及びＳ１４の間の領域において、それぞれ走査線Ｇ１１と交差している。走査線Ｇ１１において、半導体層ＳＣ１１と重畳する領域がそれぞれゲート電極ＧＥとして機能する。信号線Ｓ１４は、コンタクトホールＣＨ１において半導体層ＳＣ１１の一端部ＳＣＡと電気的に接続されている。ドレイン電極ＤＥ１１は、島状に形成され、信号線Ｓ１３及びＳ１４の間に配置されている。ドレイン電極ＤＥ１１は、コンタクトホールＣＨ２において半導体層ＳＣ１１の他端部ＳＣＢと電気的に接続されている。　
　画素電極ＰＥ１１は、複数の帯電極Ｐａ２と一体の基部ＢＳを備えている。基部ＢＳは、ドレイン電極ＤＥ１１と重畳している。基部ＢＳは、ドレイン電極ＤＥ１１と電気的に接続される。図示した例において、ドレイン電極ＤＥ１１と画素電極ＰＥ１１との接続構造について簡単に説明する。ドレイン電極ＤＥ１１と基部ＢＳとの間には、接続電極ＲＥ１１が配置されている。接続電極ＲＥ１１は、共通電極ＣＥと同一材料によって形成された透明電極であり、共通電極ＣＥと同じ工程で形成される。接続電極ＲＥ１１は、コンタクトホールＣＨ３においてドレイン電極ＤＥ１１と電気的に接続されている。基部ＢＳは、コンタクトホールＣＨ１０において接続電極ＲＥ１１と電気的に接続されている。
　線状電極ＥＬ１１は、電極部１１２と、基部１１３と、を有している。基部１１３は、コンタクトホールＣＨ１１において共通電極ＣＥと電気的に接続されている。基部１１３は、平面視で、コンタクトホールＣＨ１１の全体と重畳している。ここでのコンタクトホールＣＨ１１とは、共通電極ＣＥと基部１１３との間に介在する絶縁膜を貫通する孔であり、平面視で、絶縁膜と共通電極ＣＥとの境界を示している。つまり、基部１１３は、コンタクトホールＣＨ１１から露出した共通電極ＣＥの全体を覆っている。
　画素電極ＰＥ１１及び線状電極ＥＬ１１に着目する。帯電極Ｐａ２の幅Ｗ１１と、電極部１１２の幅Ｗ１２とを比較すると、幅Ｗ１２は、幅Ｗ１１より大きい。なお、ここでの幅Ｗ１１及びＷ１２は、第１方向Ｘに沿った長さである。　
　電極部１１２は、帯電極Ｐａ２と平行な方向に延出している。図示した例では、帯電極Ｐａ２及び電極部１１２は、いずれも方向Ｄ２に沿って延出している。　
　帯電極Ｐａ２と信号線Ｓ１４との間隔Ｄ１１は、電極部１１２と信号線Ｓ１４との間隔Ｄ１２と同等である。間隔Ｄ１１及びＤ１２は、第１方向Ｘに沿った長さである。　
　コンタクトホールＣＨ１０の大きさは、コンタクトホールＣＨ１１の大きさとは異なる。図示した例では、平面視で、コンタクトホールＣＨ１１の大きさは、コンタクトホールＣＨ１０の大きさより大きい。なお、コンタクトホールＣＨ１０の大きさとは、例えば、コンタクトホールＣＨ１０内における接続電極ＲＥ１１の面積として定義することができ、同様に、コンタクトホールＣＨ１１の大きさとは、コンタクトホールＣＨ１１内における共通電極ＣＥの面積として定義することができる。　
　ダミー半導体層ＤＳＣの一つは、線状電極ＥＬ１１に重畳している。
　図６に示した例において、画素電極ＰＥ１１は第１画素電極に相当し、コンタクトホールＣＨ１０は第１コンタクトホールに相当し、コンタクトホールＣＨ１１は第２コンタクトホールに相当する。
　図７は、図６に示したＡ－Ｂ線に沿った第１基板ＳＵＢ１の断面図である。図示した例は、横電界を利用する表示モードの一つであるＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードが適用された例に相当する。
　第１基板ＳＵＢ１は、絶縁基板１０、絶縁膜１１乃至１５、半導体層ＳＣ１１、ダミー半導体層ＤＳＣ、ドレイン電極ＤＥ１１、信号線Ｓ１４、接続電極ＲＥ１１、共通電極ＣＥ、画素電極ＰＥ１１、線状電極ＥＬ１１、配向膜ＡＬ１などを備えている。
　絶縁基板１０は、ガラス基板や可撓性の樹脂基板などの光透過性を有する基板である。絶縁膜１１は、絶縁基板１０の上に位置している。半導体層ＳＣ１１は、絶縁膜１１の上に位置し、絶縁膜１２によって覆われている。ドレイン電極ＤＥ１１及び信号線Ｓ１４は、絶縁膜１３の上に位置し、絶縁膜１４によって覆われている。接続電極ＲＥ１１及び共通電極ＣＥは、絶縁膜１４の上に位置し、絶縁膜１５によって覆われている。接続電極ＲＥ１１は、絶縁膜１４を貫通するコンタクトホールＣＨ３においてドレイン電極ＤＥ１１にコンタクトしている。図示した共通電極ＣＥは、絶縁膜１４の平坦な上面１４Ａに位置しており、絶縁膜１１乃至１４のいずれのコンタクトホールとも重畳しない。画素電極ＰＥ１１及び線状電極ＥＬ１１は、絶縁膜１５の上に位置し、配向膜ＡＬ１によって覆われている。画素電極ＰＥ１１の基部ＢＳは、絶縁膜１５を貫通するコンタクトホールＣＨ１０において接続電極ＲＥ１１にコンタクトしている。線状電極ＥＬ１１の基部１１３は、絶縁膜１５を貫通するコンタクトホールＣＨ１１において共通電極ＣＥにコンタクトしている。配向膜ＡＬ１は、コンタクトホールＣＨ１１において、共通電極ＣＥとコンタクトすることはなく、線状電極ＥＬ１１の上に直接積層されている。コンタクトホールＣＨ１１の直下においては、絶縁膜１４が絶縁膜１３の上に直接積層され、信号線Ｓ１４と同層の導電層が存在しない。つまり、ダミー半導体層ＤＳＣと共通電極ＣＥとの間では、絶縁膜１３が絶縁膜１２の上に直接積層され、絶縁膜１４が絶縁膜１３の上に直接積層され、共通電極ＣＥはダミー半導体層ＤＳＣにコンタクトしていない。信号線Ｓ１４の直上においては、絶縁膜１５が絶縁膜１４の上に直接積層されている。
　信号線Ｓ１４及びドレイン電極ＤＥ１１は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。接続電極ＲＥ１１、共通電極ＣＥ、画素電極ＰＥ１１、及び、線状電極ＥＬ１１は、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成された透明電極である。　
　絶縁膜１１乃至１３、及び、絶縁膜１５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの無機絶縁材料によって形成された無機絶縁膜であり、単層構造であってもよいし、多層構造であってもよい。絶縁膜１４は、例えば、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁膜である。
　上記の通り、コンタクトホールＣＨ１１は、コンタクトホールＣＨ１０より大きい。これは、コンタクトホールＣＨ１０及びＣＨ１１のそれぞれの下層の構造上の相違に起因している。すなわち、コンタクトホールＣＨ１０は、その一部がコンタクトホールＣＨ３と重なるため、絶縁膜１４の段差の影響を受ける。一方で、コンタクトホールＣＨ１１は、平坦な上面１４Ａと重なる。このため、絶縁膜１４をエッチングする際に、コンタクトホールＣＨ１０及びＣＨ１１にそれぞれ対応した領域でエッチング条件が異なり、コンタクトホールＣＨ１０及びＣＨ１１のそれぞれの大きさに差が生ずる。
　本実施形態では、コンタクトホールＣＨ１１がたとえ拡張されたとしても、コンタクトホールＣＨ１１から露出した共通電極ＣＥは、その全体が線状電極ＥＬ１１によって覆われている。したがって、コンタクトホールＣＨ１１からの水分浸入を抑制することができる。
　コンタクトホールＣＨ１１からの水分浸入は、例えば共通電極ＣＥと絶縁膜１５との剥離を招くおそれがある。表示部ＤＡの画素ＰＸにおいて、共通電極ＣＥと絶縁膜１５との剥離が生じた場合には、画素電極ＰＥと共通電極ＣＥとの間で液晶印加電圧を保持できなくなり、表示不良（黒ムラ）を招く。　
　発明者は、コンタクトホールＣＨ１１の全体が線状電極で覆われた第１サンプルと、コンタクトホールＣＨ１１の一部が線状電極で覆われた第２サンプルとを用意し、高温高湿環境に放置する実験を行った。実験条件として、温度は８５℃であり、湿度は８５％であり、放置時間は２４０時間とした。実験の結果、第２サンプルでは黒ムラが生じたが、第１サンプルでは黒ムラは生じなかった。このような実験によれば、水分浸入による黒ムラ発生を抑制する観点では、コンタクトホールＣＨ１１の全体を線状電極で覆うことが有効であることが確認された。　
　したがって、本実施形態によれば、表示品位の低下を抑制することができる。
　図８Ａ及び図８Ｂの各々は、線状電極ＥＬ１１とコンタクトホールＣＨ１１とが重畳した状態を示す平面図である。図示した各構成例では、基部１１３のエッジ１１３Ｅ及びコンタクトホールＣＨ１１のエッジＣＨＥは、いずれも長方形状に形成されているが、これに限らず、円形状、楕円形状等の他の形状に形成されていてもよい。
　図８Ａに示した構成例では、基部１１３の一端部１１３Ａは幅Ｗ２１を有し、基部１１３の他端部１１３Ｂは幅Ｗ２２を有している。幅Ｗ２１及びＷ２２は、第２方向Ｙに沿った長さである。幅Ｗ２１は、幅Ｗ２２と同等である。コンタクトホールＣＨ１１は、一端部１１３Ａと他端部１１３Ｂとの間に位置している。エッジＣＨＥの全体は、基部１１３に重畳している。つまり、平面視で、エッジ１１３Ｅは、エッジＣＨＥと交差することなく、エッジ１１３Ｅの全体がエッジＣＨＥよりも外側に位置している。エッジ１１３ＥとエッジＣＨＥとの最短距離Ｌは、１μｍ以上であり、望ましくは２μｍ以上であり、より望ましくは２．２５μｍ以上である。
　図８Ｂに示した構成例は、図８Ａに示した構成例と比較して、基部１１３が拡張された点で相違している。具体的には、他端部１１３Ｂが一端部１１３Ａよりも第２方向Ｙに沿って拡張されている。幅Ｗ２２は、幅Ｗ２１より大きい。このため、図８Ａに示した構成例と比較して、エッジ１１３Ｅの全体がエッジＣＨＥよりもさらに外側に位置し、エッジ１１３ＥとエッジＣＨＥとの最短距離Ｌを拡大される。このような構成例によれば、線状電極ＥＬ１１とコンタクトホールＣＨ１１との間に相対的なずれが生じたとしても、コンタクトホールＣＨ１１の全体が線状電極ＥＬ１１によって覆われるため、水分浸入を抑制することができる。
　図９は、図５Ｂに示したＣ－Ｄ線に沿った表示パネルＰＮＬの断面図である。第１基板ＳＵＢ１の構成については、図７を参照して説明した通りである。なお、図７では、図示と説明を省略したが、例えば絶縁膜１４は絶縁膜１４１及び絶縁膜１４２の２層構造で形成され、金属配線ＭＬ１３及びＭＬ１４は絶縁膜１４１と絶縁膜１４２との間に配置されてもよい。金属配線ＭＬ１３は、信号線Ｓ１３の直上に位置し、信号線Ｓ１３と平行に延出している。金属配線ＭＬ１４は、信号線Ｓ１４の直上に位置し、信号線Ｓ１４と平行に延出している。これらの金属配線ＭＬ１３及びＭＬ１４は、図２を参照して説明したタッチセンサＴＳのセンサ配線（Ｌ１、Ｌ２、Ｌ３・・・）あるいはダミー配線Ｄを形成することができる。この場合、表示部ＤＡに形成される共通電極ＣＥは、絶縁膜１４２上に形成され絶縁膜１４２に形成されたコンタクトホールを介してセンサ配線Ｌと電気的に接続される。絶縁膜１４１は、絶縁膜１３と絶縁膜１４２との間に位置し、スイッチング素子を覆い、平坦な上面（絶縁膜１４２と接する面、あるいは、センサ配線Ｌと接する面）を形成する。絶縁膜１４１は有機材料で形成され、絶縁膜１４２は絶縁膜１４１と同じ有機材料で形成されてもよいし、無機材料で形成されてもよい。さらに、センサ配線Ｌと同一材料であり同一工程で形成される接続電極が接続電極ＲＥ１１とドレイン電極ＤＥとの間に形成されてもよい。
　第２基板ＳＵＢ２は、絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、配向膜ＡＬ２などを備えている。絶縁基板２０は、絶縁基板１０と同様に、ガラス基板や可撓性の樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦは、絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。カラーフィルタＣＦは、画素電極ＰＥ１１と対向している。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、透明な樹脂によって形成されている。カラーフィルタＣＦとしては、赤カラーフィルタ、緑カラーフィルタ、青カラーフィルタなどが含まれる。配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。配向膜ＡＬ１及びＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。
　上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、配向膜ＡＬ１及びＡＬ２が対向するように配置されている。第１基板ＳＵＢ１と第２基板ＳＵＢ２との間のセルギャップは、例えば２～５μｍである。　
　液晶層ＬＣは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に位置し、配向膜ＡＬ１と配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、液晶分子ＬＭを備えている。液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。
　偏光板ＰＬ１を含む光学素子ＯＤ１は、絶縁基板１０に接着されている。偏光板ＰＬ２を含む光学素子ＯＤ２は、絶縁基板２０に接着されている。なお、光学素子ＯＤ１及びＯＤ２は、必要に応じて位相差板、散乱層、反射防止層などを備えていてもよい。照明装置ＩＬは、白色の照明光で表示パネルＰＮＬの第１基板ＳＵＢ１を照明する。
　このような表示パネルＰＮＬにおいては、画素電極ＰＥ１１と共通電極ＣＥとの間に電界が形成されていないオフ状態において、液晶分子ＬＭは、配向膜ＡＬ１及びＡＬ２の間で所定の方向に初期配向している。このようなオフ状態では、照明装置ＩＬから表示パネルＰＮＬに向けて照射された照明光は、光学素子ＯＤ１及びＯＤ２によって吸収され、暗表示となる。一方、画素電極ＰＥ１１と共通電極ＣＥとの間に電界が形成されたオン状態においては、液晶分子ＬＭは、電界により初期配向方向とは異なる方向に配向し、その配向方向は電界によって制御される。このようなオン状態では、照明装置ＩＬからの照明光の一部は、光学素子ＯＤ１及びＯＤ２を透過し、明表示となる。
　図１０は、図１に示したラウンド部Ｒ１２付近の領域ＡＲ２の一構成例を示す平面図である。
　図示したように、領域ＡＲ２においては、各行において第１方向Ｘに並んだ画素電極ＰＥの個数が異なる。行とは、第１方向Ｘに並んだ画素によって構成されるものである。各行において、最外画素に配置された画素電極ＰＥＸと線状電極ＥＬ１とは第１方向Ｘに並んでいる。図示した例では、線状電極ＥＬ１は、各行にそれぞれ１つ設けられ、１つの線状電極ＥＬ１と１つの画素電極ＰＥＸとが第１方向Ｘに並んでいる。
　線状電極ＥＬ１と配線ＷＬ２との間には、画素電極ＰＥＸ及び線状電極ＥＬ１と同層に位置する電極ＥＬ２が配置されている。電極ＥＬ２は、複数のコンタクトホールＣＨ２０において、共通電極ＣＥと電気的に接続されている。つまり、線状電極ＥＬ１及び電局ＥＬ２は、いずれも共通電極ＣＥと電気的に接続されており、同電位である。電極ＥＬ２は、画素電極ＰＥＸのみならず、他の画素電極ＰＥから離間しており、配線ＷＬ２からも離間している。電極ＥＬ２は、画素電極ＰＥ及び線状電極ＥＬ１と、配線ＷＬ２との間の隙間に亘って広がっている。
　一例では、電極ＥＬ２は、線状電極ＥＬ１の第１部分ＥＬ１Ａと配線ＷＬ２との間に幅Ｗ３１を有し、線状電極ＥＬ１の第２部分ＥＬ１Ｂと配線ＷＬ２との間に幅Ｗ３２を有している。第１部分ＥＬ１Ａは、第２部分ＥＬ１ＢよりもコンタクトホールＣＨ１１に近接している。幅Ｗ３１は、幅Ｗ３２よりも大きい。これらの幅Ｗ３１及びＷ３２は、第１方向Ｘに沿った長さである。　
　また、電極ＥＬ２は、画素電極ＰＥＸと配線ＷＬ２との間に幅Ｗ４１を有し、線状電極ＥＬ１と配線ＷＬ２との間に幅Ｗ４２を有している。幅Ｗ４１は、幅Ｗ４２よりも大きい。これらの幅Ｗ４１及びＷ４２は、第２方向Ｙに沿った長さである。
　画素電極ＰＥ、線状電極ＥＬ１、及び、電極ＥＬ２は、同一の透明導電膜をパターニングすることで形成される。本構成例によれば、パターニングの際に、最外画素の画素電極ＰＥＸが表示部ＤＡの中央付近の画素電極ＰＥと比較して細線化されることを抑制することができる。したがって、画素電極ＰＥの寸法精度を均一化することができる。
　図１１は、図１に示したラウンド部Ｒ１２付近の領域ＡＲ２の他の構成例を示す平面図である。　
　図１１に示した構成例は、図１０に示した構成例と比較して、線状電極ＥＬ１を省略し、画素電極ＰＥＸと電極ＥＬ２とが第１方向Ｘに並んだ点で相違している。上記の通り、線状電極ＥＬ１は電極ＥＬ２と同電位であるため、線状電極は省略することができる。なお、画素電極ＰＥＸと電極ＥＬ２との間隔Ｄ２１は、画素電極ＰＥと画素電極ＰＥＸとの間隔Ｄ２２と同等である。これらの間隔Ｄ２１及びＤ２２は、第１方向Ｘに沿った長さである。　
　このような構成例においても、図１０に示した構成例と同様の効果が得られる。
　図１２は、図１に示したラウンド部Ｒ１２付近の領域ＡＲ２の他の構成例を示す平面図である。　
　図示した構成例は、図１に示した構成例と比較して、電極ＥＬ２を省略し、線状電極ＥＬ１が略Ｌ字状に屈曲している点で相違している。すなわち、線状電極ＥＬ１は、第１電極部１０１と、第１電極部１０１とは異なる方向に延出した第２電極部１０２と、を有している。第１電極部１０１は、第２電極部１０２よりもコンタクトホールＣＨ１１に近接している。第１電極部１０１は、画素電極ＰＥＸと平行に延出している。画素電極ＰＥＸ及び第１電極部１０１は、第１方向Ｘに並んでいる。第２電極部１０２は、第１電極部１０１に繋がっている。第２電極部１０２は、第１方向Ｘに沿って延出している。第２電極部１０２及び画素電極ＰＥＸは、第２方向Ｙに並んでいる。また、第２電極部１０２は、他の画素電極ＰＥとも第２方向Ｙに並んでいる。　
　このような構成例においても、図１０に示した構成例と同様の効果が得られる。
　以上説明したように、本実施形態によれば、表示品位の低下を抑制することが可能な表示装置を提供することができる。
　なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　例えば、本実施形態においては、赤画素、緑画素、及び、白画素のそれぞれの画素幅が同一であるが、これらの画素幅が異なっていてもよい。また、本実施形態においては、赤画素、緑画素、及び、白画素のそれぞれの画素電極が同一形状を有しているが、これらの画素電極の形状が異なっていてもよい。
　ＤＳＰ…表示装置　ＰＮＬ…表示パネル
　ＳＵＢ１…第１基板　ＳＵＢ２…第２基板　ＬＣ…液晶層
　ＣＥ…共通電極　ＲＥ…接続電極
　ＰＥ…画素電極　ＥＬ１…線状電極

Claims (10)

  1. 　スイッチング素子と、
    　共通電極と、
    　前記共通電極を覆う絶縁膜と、
    　前記絶縁膜を貫通する第１コンタクトホールにおいて前記スイッチング素子と電気的に接続された第１画素電極と、
    　前記絶縁膜を貫通する第２コンタクトホールにおいて前記共通電極と電気的に接続された透明導電膜と、を備え、
    　前記第１画素電極及び前記透明導電膜は、同層において第１方向に並び、
    　前記第１画素電極は、画像を表示する表示部において前記共通電極に対向し、
    　前記透明導電膜は、前記表示部を囲む非表示部において前記共通電極に対向し、
    　前記共通電極は、前記表示部及び前記非表示部に亘って配置され、
    　平面視で、前記第１コンタクトホールの大きさは、前記第２コンタクトホールの大きさとは異なる、表示装置。
  2. 　前記第１画素電極は、複数の帯電極を備え、
    　前記透明導電膜は、線状電極であり、
    　前記線状電極の幅は、前記帯電極の幅より大きい、請求項１に記載の表示装置。
  3. 　前記線状電極は、前記帯電極と平行な方向に延出している、請求項２に記載の表示装置。
  4. 　さらに、前記第１画素電極と前記線状電極との間に位置する信号線を備え、
    　前記帯電極と前記信号線との間隔は、前記線状電極と前記信号線との間隔と同等である、請求項２に記載の表示装置。
  5. 　さらに、前記信号線と交差する走査線と、
    　前記走査線と交差し、前記信号線及び前記第１画素電極と電気的に接続された前記スイッチング素子の半導体層と、
    　前記走査線と交差し、前記線状電極に重畳し、電気的にフローティングのダミー半導体層と、を備えた、請求項４に記載の表示装置。
  6. 　平面視で、前記第２コンタクトホールのエッジと前記透明導電膜のエッジとの距離は、１μｍ以上である、請求項１に記載の表示装置。
  7. 　さらに、無機絶縁膜と、前記無機絶縁膜上に位置する信号線及び前記スイッチング素子のドレイン電極と、前記信号線及び前記ドレイン電極を覆い前記無機絶縁膜に積層された有機絶縁膜と、を備え、
    　前記共通電極は、前記有機絶縁膜上に位置し、
    　前記第１画素電極は、前記有機絶縁膜を貫通する第３コンタクトホールにおいて前記ドレイン電極と電気的に接続され、
    　前記第３コンタクトホール及び前記第１コンタクトホールにおいて、前記ドレイン電極と前記第１画素電極は、接続電極で中継されており、
    　前記第２コンタクトホールの直下において、前記有機絶縁膜が前記無機絶縁膜に積層され、前記信号線と同層の導電層が存在しない、請求項１に記載の表示装置。
  8. 　さらに、第２画素電極を備え、
    　前記第１画素電極及び前記第２画素電極は、第２方向に並び、
    　前記第２画素電極及び前記透明導電膜は、第１方向に並んでいる、請求項１に記載の表示装置。
  9. 　さらに、前記非表示部に位置する固定電位の配線と、
    　前記第１画素電極及び前記透明導電膜と同層に位置し、前記共通電極と電気的に接続された電極と、を備え、
    　前記電極は、前記第１画素電極及び前記配線から離間し、前記第１画素電極と前記配線との間に広がっている、請求項１に記載の表示装置。
  10. 　前記透明導電膜は、第１電極部と、前記第１電極部とは異なる方向に延出した第２電極部とを有し、
    　前記第１画素電極及び前記第１電極部は、第１方向に並び、
    　前記第１画素電極及び前記第２電極部は、第２方向に並んでいる、請求項１に記載の表示装置。
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