WO2019159523A1 - 表示装置及び液晶表示装置 - Google Patents

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WO2019159523A1
WO2019159523A1 PCT/JP2018/046212 JP2018046212W WO2019159523A1 WO 2019159523 A1 WO2019159523 A1 WO 2019159523A1 JP 2018046212 W JP2018046212 W JP 2018046212W WO 2019159523 A1 WO2019159523 A1 WO 2019159523A1
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WO
WIPO (PCT)
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transparent conductive
conductive film
wiring
metal wiring
display device
Prior art date
Application number
PCT/JP2018/046212
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English (en)
French (fr)
Inventor
裕行 阿部
和音 松村
坂本　道昭
Original Assignee
株式会社ジャパンディスプレイ
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Filing date
Publication date
Application filed by 株式会社ジャパンディスプレイ filed Critical 株式会社ジャパンディスプレイ
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    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1339—Gaskets; Spacers; Sealing of cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements

Definitions

  • JP 2017-90794 A Japanese Patent Laid-Open No. 2017-111396
  • a display unit a non-display unit positioned around the display unit, a first metal wiring positioned in the non-display unit, an insulating layer positioned on the first metal wiring, and the insulating layer
  • a first transparent conductive film that is positioned and has the same potential as the first metal wiring and overlaps the first metal wiring; and the first transparent conductive film is positioned between the first transparent conductive film and the display unit;
  • a second transparent conductive film having a potential different from that of the conductive film, wherein the first transparent conductive film has a first edge facing the second transparent conductive film, and the second transparent conductive film
  • the display device has a second edge facing the first transparent conductive film, and the first metal wiring has a third edge located between the first edge and the second edge in plan view.
  • a second portion extending; and a third portion connecting the first portion and the second portion and extending at a third line width, wherein the third line width is the first line width and The third portion is larger than the second line width, and the third portion protrudes to the opposite side of the second metal wiring in a plan view, and a protrusion located between the first gate switch circuit and the second gate switch circuit is provided.
  • a liquid crystal display device is provided.
  • FIG. 7B is an enlarged plan view of the protruding portion SLE1 shown in FIG. 7A and its periphery.
  • FIG. 8 is an enlarged plan view of the area AR2 along the round portion R11 in the non-display portion NDA shown in FIG.
  • FIG. 9 is a cross-sectional view of the display panel PNL along the line GH shown in FIG.
  • FIG. 10 is a diagram showing the relationship between the protrusion rate (%) of the metal wiring SL1 and the electric field strength.
  • FIG. 11 is an enlarged plan view of the area AR3 along the straight line portion E11 in the non-display portion NDA shown in FIG.
  • FIG. 12 is a plan view showing another configuration example of the display device DSP.
  • FIG. 1 is a plan view showing the appearance of the display device DSP of the present embodiment.
  • the first direction X, the second direction Y, and the third direction Z are orthogonal to each other, but may intersect at an angle other than 90 degrees.
  • the first direction X and the second direction Y correspond to the direction parallel to the main surface of the substrate constituting the display device DSP
  • the third direction Z corresponds to the thickness direction of the display device DSP.
  • a direction toward the tip of the arrow indicating the third direction Z is referred to as upward (or simply upward), and a direction opposite from the tip of the arrow is referred to as downward (or simply downward).
  • the seal SEA is provided at a position overlapping the light shielding layer LS in plan view.
  • the region where the seal SEA is arranged and the region where the light shielding layer LS is arranged are indicated by different oblique lines, and the region where the seal SEA and the light shielding layer LS overlap is shown by cross hatching.
  • the light shielding layer LS is provided on the second substrate SUB2.
  • the flexible printed circuit board 1 and the IC chip 2 are mounted on the mounting part MA.
  • the IC chip 2 may be mounted on the flexible printed circuit board 1.
  • the IC chip 2 includes a display driver DD that outputs a signal necessary for image display in a display mode for displaying an image.
  • the IC chip 2 includes a touch controller TC that controls a touch sensing mode for detecting the approach or contact of an object to the display device DSP.
  • the display panel PNL of the present embodiment has a transmissive display function for displaying an image by selectively transmitting light from the back side of the first substrate SUB1, and light from the front side of the second substrate SUB2. May be either a reflective type having a reflective display function for displaying an image by selectively reflecting the light, or a transflective type having a transmissive display function and a reflective display function.
  • the detailed configuration of the display panel PNL is omitted here, but the display panel PNL has a display mode that uses a horizontal electric field along the main surface of the substrate and a vertical electric field along the normal of the main surface of the substrate.
  • the display mode using a gradient electric field inclined in an oblique direction with respect to the main surface of the substrate and the display mode using an appropriate combination of the above horizontal electric field, vertical electric field, and gradient electric field Any configuration may be provided.
  • the main surface of the substrate is a plane parallel to the XY plane defined by the first direction X and the second direction Y.
  • the sensor wiring L1 overlaps with the sensor electrodes Rx1 to Rx3 and is electrically connected to the sensor electrode Rx1.
  • the sensor wiring L2 overlaps with the sensor electrodes Rx2 and Rx3 and is electrically connected to the sensor electrode Rx2.
  • the dummy wiring D20 is separated from the sensor wiring L2.
  • the dummy wiring D20 overlaps with the sensor electrode Rx1 and is electrically connected to the sensor electrode Rx1.
  • the sensor wiring L2 and the dummy wiring D20 are located on the same signal line.
  • the sensor wiring L3 overlaps with the sensor electrode Rx3 and is electrically connected to the sensor electrode Rx3.
  • the dummy wiring D31 overlaps with the sensor electrode Rx1 and is electrically connected to the sensor electrode Rx1.
  • the dummy wiring D32 is separated from the dummy wiring D31 and the sensor wiring L3.
  • the dummy wiring D32 overlaps with the sensor electrode Rx2 and is electrically connected to the sensor electrode Rx2.
  • the sensor wiring L3 and the dummy wirings D31 and D32 are located on the same signal line.
  • wirings WL1 to WL3 are arranged.
  • the wirings WL1 to WL3 are arranged along the straight line part E13, the round part R11, the straight line part E11, the round part R12, and the straight line part E14.
  • the wiring WL2 is closest to the display portion DA.
  • the wiring WL1 is located between the wiring WL2 and the wiring WL3.
  • the wiring WL1 corresponds to a linear first transparent conductive film (hereinafter sometimes referred to as a first wiring) formed of a transparent conductive material
  • the wiring WL2 is a linear conductive film formed of a transparent conductive material.
  • the wiring WL3 may be referred to as a linear third transparent conductive film (hereinafter referred to as a third wiring) formed of a transparent conductive material. ).
  • the potential of the wiring WL1 is different from the potentials of the wiring WL2 and the wiring WL3, and is a fixed potential, for example. Further, the potential of the wiring WL2 is the same as the potential of the wiring WL3. For example, a common voltage is applied to the wiring WL2.
  • the potential of the wiring WL1 may be a relatively low potential or a high potential with respect to the potential of the wiring WL2.
  • the wiring WL1 functions as an ion trap wiring that traps positive impurity ions when the potential is lower than the potential of the wiring WL2.
  • the wiring WL1 functions as an ion trap wiring that traps negative impurity ions when the potential is higher than the potential of the wiring WL2.
  • FIG. 3 is a plan view showing the sensor electrode Rx and the pixel PX shown in FIG.
  • a direction that intersects the second direction Y at an acute angle counterclockwise is defined as a direction D1
  • a direction that intersects the second direction Y at an acute angle clockwise is defined as a direction D2.
  • the angle ⁇ 1 formed by the second direction Y and the direction D1 is substantially the same as the angle ⁇ 2 formed by the second direction Y and the direction D2.
  • One sensor electrode Rx is arranged over a plurality of pixels PX.
  • the pixels PX located in the odd rows along the second direction Y extend along the direction D1.
  • the pixels PX located in the even-numbered rows along the second direction Y extend along the direction D2.
  • the pixel PX indicates a minimum unit that can be individually controlled according to a pixel signal, and may be referred to as a sub-pixel.
  • the minimum unit for realizing color display may be referred to as a main pixel MP.
  • the main pixel MP includes a plurality of subpixels PX that display different colors.
  • the main pixel MP includes, as sub-pixels PX, a red pixel that displays red, a green pixel that displays green, and a blue pixel that displays blue.
  • the main pixel MP may include a white pixel that displays white.
  • one sensor electrode Rx has 60 to 70 main pixels MP arranged along the first direction X, and 60 to 70 main pixels MP arranged along the second direction.
  • FIG. 4 is a diagram showing a basic configuration and an equivalent circuit of the pixel PX.
  • the plurality of scanning lines (gate wirings) G are connected to the scanning line driving circuit GD.
  • the plurality of signal lines S are connected to the signal line driving circuit SD. Note that the scanning lines G and the signal lines S do not necessarily extend linearly, and some of them may be bent. For example, the signal line S is assumed to extend in the second direction Y even if part of the signal line is bent.
  • the common electrode CE is provided for each sensor block SB.
  • the common electrode CE is connected to the voltage supply unit CD of the common voltage (Vcom), and is arranged over the plurality of pixels PX. Further, the common electrode CE is also connected to the touch controller TC as described above, and also functions as the sensor electrode Rx.
  • Each pixel PX includes a switching element SW, a pixel electrode PE, a common electrode CE, a liquid crystal layer LC, and the like.
  • the switching element SW is composed of, for example, a thin film transistor (TFT) and is electrically connected to the scanning line G and the signal line S.
  • the scanning line G is electrically connected to the gate electrode GE of the switching element SW in each of the pixels PX arranged in the first direction X.
  • the signal line S is electrically connected to the source electrode SE of the switching element SW in each of the pixels PX arranged in the second direction Y.
  • the pixel electrode PE is electrically connected to the drain electrode DE of the switching element SW.
  • Each pixel electrode PE faces the common electrode CE, and drives the liquid crystal layer LC by an electric field generated between the pixel electrode PE and the common electrode CE.
  • the storage capacitor CS is formed between, for example, an electrode having the same potential as the common electrode CE and an electrode having the same potential as the pixel electrode PE.
  • FIG. 5 is a plan view showing an example of a pixel layout.
  • the scanning lines G1 to G3 each extend linearly along the first direction X and are arranged at intervals in the second direction Y.
  • the signal lines S1 to S7 each extend substantially along the second direction Y, and are arranged at intervals in the first direction X.
  • a red pixel PR1, a green pixel PG1, a blue pixel PB1, a red pixel PR1, a green pixel PG1, and a white pixel PW1 are arranged in this order along the first direction X between the scanning lines G1 and G2.
  • the signal lines S1 to S3 are arranged at an equal interval W1
  • the signal lines S4 to S7 are arranged at an equal interval W1
  • the interval W2 between the signal lines S3 and S4 is larger than the interval W1.
  • the blue pixel PB1 is located between the signal lines S3 and S4.
  • the intervals W1 and W2 are both lengths along the first direction X.
  • the red pixel PR1 and the green pixel PG1 are each provided with a pixel electrode PE11 having the same shape
  • the blue pixel PB1 is provided with a pixel electrode PE12 larger than the pixel electrode PE11
  • the white pixel PW1 is smaller than the pixel electrode PE11.
  • Pixel electrode PE13 is arranged.
  • the pixel electrodes PE11 and PE13 have the same length Lx1, and the pixel electrode PE12 has the length Lx2 longer than the length Lx1.
  • the pixel electrode PE11 has a length Ly1
  • the pixel electrode PE12 has a length Ly2 longer than the length Ly1
  • the pixel electrode PE13 has a length shorter than the length Ly1.
  • the pixel electrodes PE11 and PE13 are located between the scanning lines G1 and G2.
  • the pixel electrode PE12 is located between the scanning lines G1 and G2, and intersects the scanning line G2.
  • the pixel electrodes PE11 to PE13 have band electrodes Pa1 to Pa3 extending along the direction D1, respectively.
  • the strip electrodes Pa1 to Pa3 are located between the scanning lines G1 and G2.
  • the band electrode Pa1 has a length Ld1
  • the band electrode Pa2 has a length Ld2 longer than the length Ld1
  • the band electrode Pa3 has a length Ld3 shorter than the length Ld1.
  • a red pixel PR2, a green pixel PG2, a white pixel PW2, a red pixel PR2, a green pixel PG2, and a blue pixel PB2 are arranged in this order along the first direction X.
  • the red pixels PR1 and PR2, the green pixels PG1 and PG2, the blue pixel PB1 and the white pixel PW2, and the white pixel PW1 and the blue pixel PB2 are arranged in the second direction Y, respectively.
  • the signal lines S1 to S6 are arranged at an equal interval W1, and the interval W2 between the signal lines S6 and S7 is larger than the interval W1.
  • the blue pixel PB2 is located between the signal lines S6 and S7.
  • the pixel electrode PE21 having the same shape is disposed in each of the red pixel PR2 and the green pixel PG2, the pixel electrode PE22 larger than the pixel electrode PE21 is disposed in the blue pixel PB2, and the white pixel PW2 includes A pixel electrode PE23 smaller than the pixel electrode PE21 is disposed.
  • the pixel electrodes PE21 to PE23 have band electrodes Pb1 to Pb3 extending along the direction D2, respectively.
  • the pixel electrodes PE21 to PE23 have the same shape as the pixel electrodes PE11 to PE13, respectively.
  • the width of the strip electrode Pb3 along the first direction X is larger than the width of the strip electrode Pb1 along the first direction X. Further, the width of the strip electrode Pb2 along the first direction X is smaller than the width of the strip electrode Pb1 along the first direction X.
  • the first substrate SUB1 includes an insulating substrate 10, insulating layers 11 to 16, signal lines S4 and S5, metal wirings ML4 and ML5, a common electrode CE, a pixel electrode PE11, an alignment film AL1, and the like.
  • the insulating substrate 10 is a light transmissive substrate such as a glass substrate or a flexible resin substrate.
  • the insulating layer 11 is located on the insulating substrate 10.
  • the insulating layer 12 is located on the insulating layer 11.
  • the insulating layer 13 is located on the insulating layer 12.
  • the semiconductor layer included in the switching element SW is located between the insulating layer 11 and the insulating layer 12.
  • the scanning line G is located between the insulating layer 12 and the insulating layer 13.
  • the signal lines S4 and S5 are located on the insulating layer 13 and covered with the insulating layer 14.
  • the signal lines S4 and S5 are located in the same layer as other signal lines S (not shown).
  • the signal lines S4 and S5 are made of metal materials such as aluminum (Al), titanium (Ti), silver (Ag), molybdenum (Mo), tungsten (W), copper (Cu), and chromium (Cr), and these metals. It is formed of an alloy that combines materials, and may have a single layer structure or a multilayer structure.
  • the signal lines S4 and S5 are a stacked body in which a layer containing titanium (Ti), a layer containing aluminum (Al), and a layer containing titanium (Ti) are sequentially stacked.
  • the metal wirings ML4 and ML5 are located on the insulating layer 14 and covered with the insulating layer 15.
  • the metal wiring ML4 is located immediately above the signal line S4, and the metal wiring ML5 is located immediately above the signal line S5.
  • the metal wirings ML4 and ML5 are formed of the above metal material or an alloy combining the above metal materials, and may have a single layer structure or a multilayer structure.
  • the metal wirings ML4 and ML5 include a layered body in which a layer including titanium (Ti), a layer including aluminum (Al), and a layer including titanium (Ti) are sequentially stacked, or includes molybdenum (Mo). It is a stacked body in which a layer, a layer containing aluminum (Al), and a layer containing molybdenum (Mo) are sequentially stacked.
  • the common electrode CE is located on the insulating layer 15 and is covered with the insulating layer 16.
  • the common electrode CE is a transparent electrode formed of a transparent conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO).
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • the common electrode CE is electrically connected to the metal wiring ML4 and the like. As described above, the common electrode CE also functions as the sensor electrode Rx, and the metal wiring ML4 also functions as the sensor wiring L and the dummy wiring D that are electrically connected to the sensor electrode Rx.
  • the pixel electrode PE11 is located on the insulating layer 16 and is covered with the alignment film AL1.
  • the pixel electrode PE11 is a transparent electrode formed of a transparent conductive material such as ITO or IZO.
  • the insulating layers 11 to 13 and the insulating layer 16 are inorganic insulating layers formed of an inorganic insulating material such as silicon oxide, silicon nitride, or silicon oxynitride, and may have a single-layer structure. A multilayer structure may be used.
  • the insulating layers 14 and 15 are organic insulating layers formed of an organic insulating material such as acrylic resin, for example.
  • the insulating layer 15 may be an inorganic insulating layer.
  • the second substrate SUB2 includes an insulating substrate 20, a light shielding layer BM, a color filter CF, an overcoat layer OC, an alignment film AL2, and the like.
  • the insulating substrate 20 is a substrate having optical transparency such as a glass substrate or a resin substrate, like the insulating substrate 10.
  • the light shielding layer BM and the color filter CF are located on the side of the insulating substrate 20 facing the first substrate SUB1.
  • the color filter CF is disposed at a position facing the pixel electrode PE11, and a part thereof overlaps the light shielding layer BM.
  • the overcoat layer OC covers the color filter CF.
  • the overcoat layer OC is formed of a transparent resin.
  • the alignment film AL2 covers the overcoat layer OC.
  • the alignment film AL1 and the alignment film AL2 are made of, for example, a material exhibiting horizontal alignment.
  • the first substrate SUB1 and the second substrate SUB2 described above are arranged so that the alignment film AL1 and the alignment
  • the liquid crystal layer LC is located between the first substrate SUB1 and the second substrate SUB2, and is held between the alignment film AL1 and the alignment film AL2.
  • the liquid crystal layer LC includes liquid crystal molecules LM.
  • the liquid crystal layer LC is composed of a positive type (positive dielectric anisotropy) liquid crystal material or a negative type (negative dielectric anisotropy) liquid crystal material.
  • the optical element OD1 including the polarizing plate PL1 is bonded to the insulating substrate 10.
  • the optical element OD2 including the polarizing plate PL2 is bonded to the insulating substrate 20.
  • the optical element OD1 and the optical element OD2 may include a retardation plate, a scattering layer, an antireflection layer, and the like as necessary.
  • the liquid crystal molecules LM are initially in a predetermined direction between the alignment film AL1 and the alignment film AL2. Oriented. In such an off state, the light emitted from the illumination device IL toward the display panel PNL is absorbed by the optical element OD1 and the optical element OD2, and dark display is performed.
  • the liquid crystal molecules LM are aligned in a direction different from the initial alignment direction by the electric field, and the alignment direction is controlled by the electric field. . In such an on state, a part of the light from the illumination device IL is transmitted through the optical element OD1 and the optical element OD2, and a bright display is obtained.
  • FIG. 7A is an enlarged plan view of the area AR1 along the straight line portion E13 in the non-display portion NDA shown in FIG.
  • the non-display portion NDA along the straight line portion E14 also has the same structure as the region AR1 shown in FIG. 7A.
  • the edge E3 of the display part DA corresponds to the edge of the display part DA that is close to the wiring WL2 of the common electrode CE located on the outermost periphery.
  • the straight line portion E13 corresponds to the edge portion of the insulating substrate 10 shown in FIG.
  • the scanning line driving circuit GD shown in FIG. 4 includes a plurality of circuit units GU1 and GU2 that are located between the edge portion E3 and the straight line portion E13 and are arranged along the second direction Y.
  • Each circuit unit includes, for example, a semiconductor layer, a conductive layer in the same layer as the scanning line G, and a plurality of transistors formed using a conductive layer in the same layer as the signal line S.
  • the circuit unit GU1 includes, for example, a shift register (shift register circuit) SR1, gate switches (gate switch circuits) GS1 to GS4, and the like.
  • the other circuit unit GU2 is configured similarly to the circuit unit GU1.
  • the shift register SR1 is located between the straight line portion E13 and the gate switches GS1 to GS4.
  • the gate switches GS1 to GS4 are located between the shift register SR1 and the wiring WL2.
  • the gate switches GS1 to GS4 are arranged along the second direction Y in this order.
  • the wiring WL3 overlaps with the shift register SR1.
  • the wiring WL3 overlaps with part of the gate switches GS1 to GS4.
  • Such a wiring WL3 functions as a shield layer that shields an electric field from the scanning line driving circuit GD such as the shift register SR1.
  • the wiring WL2 overlaps with another part of the gate switches GS1 to GS4.
  • the shift register SR1 is electrically connected to each of the gate switches GS1 and GS2 via the wiring 100, and is electrically connected to each of the gate switches GS3 and GS4 via the wiring 200.
  • the wiring 100 is located between the gate switch GS1 and the gate switch GS2 between the wiring WL1 and the wiring WL3.
  • the wiring 200 is located between the gate switch GS3 and the gate switch GS4 between the wiring WL1 and the wiring WL3.
  • the gate switches GS1 to GS4 are electrically connected to the scanning lines G1 to G4, respectively.
  • the scanning line G1 is drawn from the gate switch GS1 to the side not facing the gate switch GS2, and the scanning line G2 is drawn from the gate switch GS2 to the side facing the gate switch GS3.
  • the scanning line G3 is drawn from the gate switch GS3 to the side facing the gate switch GS2, and is adjacent to the scanning line G2.
  • the scanning line G4 is drawn from the gate switch GS4 to the side not facing the gate switch GS3.
  • the gate switch GS4 and the gate switch GS5 included in the circuit unit GU2 are arranged along the second direction Y.
  • the scanning line G4 is drawn from the gate switch GS4 to the side facing the gate switch GS5.
  • the scanning line G4 is adjacent to the scanning line G5 drawn from the gate switch GS5. That is, when attention is paid between the wirings WL1 and WL3, the gate switches GS1 and GS2 are located between the scanning lines G1 and G2, and no gate switch exists between the scanning lines G2 and G3. Gate switches GS3 and GS4 are located between G3 and G4, and no gate switch exists between the scanning lines G4 and G5.
  • the scanning lines G1 to G5 respectively extend along the first direction X and are arranged at equal intervals in the second direction Y in the display unit DA.
  • the wirings WL1 to WL3 extend along the second direction Y.
  • the metal wiring SL1 is located between the wirings WL2 and WL3 and extends along the second direction Y.
  • the wiring WL1 overlaps with the metal wiring SL1.
  • the metal wiring SL2 is located between the metal wiring SL1 and the edge portion E3 and extends along the second direction Y.
  • the wiring WL2 overlaps with the metal wiring SL2.
  • the wiring WL2 includes a first layer WL21 and a second layer WL22.
  • the first layer WL21 overlaps with the metal wiring SL2, and the second layer WL22 overlaps with the first layer WL21.
  • insulating layers are interposed between the metal wiring SL1 and the wiring WL1 and between the metal wiring SL2 and the wiring WL2, respectively.
  • the scanning lines G1 to G5 intersect with the wirings WL1 and WL2 and also intersect with the metal wirings SL1 and SL2.
  • the wiring WL1 and the metal wiring SL1 are at the same potential, and the first voltage V1 is applied.
  • the wiring WL2 and the metal wiring SL2 are at the same potential, and a second voltage V2 different from the first voltage V1 is applied. That is, the potential of the wiring WL2 is different from the potential of the wiring WL1.
  • the potential of the wiring WL3 is different from the potential of the wiring WL1.
  • the second voltage V2 is applied to the wiring WL3, and the potential of the wiring WL3 is the same as that of the wiring WL2.
  • the first voltage V1 is ⁇ 7V equivalent to the low level of the control signal supplied to the scanning line G
  • the second voltage V2 is 0V equivalent to the common voltage supplied to the common electrode CE.
  • the wiring WL1 and the metal wiring SL1 are set to a potential of ⁇ 7V. Note that the potential of the wiring WL1 and the metal wiring SL1 may be a potential other than ⁇ 7 V, or may be a positive potential
  • the metal wiring SL1 has a protruding portion SLB1 that protrudes from the wiring WL1 toward the wiring WL2.
  • the wiring WL1 has an edge EG11 facing the wiring WL2
  • the wiring WL2 has an edge EG12 facing the wiring WL1
  • the metal wiring SL1 has an edge EG13 located between the edges EG11 and EG12. doing.
  • the edge EG13 does not overlap with any of the edges EG11 and EG12.
  • a portion from the edge EG11 to the edge EG13 corresponds to the protruding portion SLB1.
  • the extending directions of the edges EG11 to EG13 are all parallel to the second direction Y, and are parallel to the extending direction of the wirings WL1 and WL2 or the extending direction of the metal wiring SL1.
  • the first layer WL21 is closer to the wiring WL1 than the second layer WL22, and the edge EG12 of the wiring WL2 is included in the first layer WL21.
  • the present invention is not limited to this.
  • the edge EG12 of the wiring WL2 is included in the second layer WL22.
  • the shortest distance from the edge EG11 to the edge EG12 is defined as the first distance DT1
  • the shortest distance from the edge EG11 to the edge EG13 is defined as the second distance DT2.
  • the first distance DT1 and the second distance DT2 are defined as distances along a direction orthogonal to the extending direction of each edge. In the illustrated example, both the first distance DT1 and the second distance DT2 are distances along the first direction X.
  • the metal wiring SL1 has a protruding portion SLE1 that protrudes from the wiring WL1 toward the wiring WL3 between the scanning lines G2 and G3.
  • the wiring WL1 has an edge EG21 facing the wiring WL3
  • the wiring WL3 has an edge EG22 facing the wiring WL1
  • the metal wiring SL1 has an edge EG23 located between the edges EG21 and EG22.
  • the edge EG23 does not overlap with any of the edges EG21 and EG22.
  • a portion from the edge EG21 to the edge EG23 corresponds to the protruding portion SLE1.
  • the metal wiring SL1 has a protruding portion SLE2 protruding from the wiring WL1 toward the wiring WL3 between the scanning lines G4 and G5.
  • the metal wiring SL1 has no protrusion between the gate switches GS1 and GS2, and has an edge EG24 facing the wiring WL3.
  • the wiring WL1 overlaps with the edge EG24. That is, the edge EG24 is located between the edges EG11 and EG21. In the metal wiring SL1, the edge EG23 is closer to the wiring WL3 than the edge EG24.
  • the metal wiring SL1 has no protrusion between the gate switches GS3 and GS4.
  • the wiring WL2 includes the first layer WL21 and the second layer WL2 as described above, but attention is paid to the first layer WL21 having the edge EG12 closest to the wiring WL1.
  • the metal wiring SL2 has a protruding portion SLB2 that protrudes from the first layer WL21 toward the wiring WL1.
  • the metal wiring SL2 has an edge EG14 located between the edge EG12 and the edge EG13.
  • the edge EG13 does not overlap with any of the edges EG12 and EG13.
  • a portion from the edge EG12 to the edge EG14 corresponds to the protruding portion SLB2.
  • the extending direction of the edge EG14 is parallel to the second direction Y, and parallel to the extending direction of the metal wiring SL2.
  • the conductive layer CL1 is located on the side intersecting with the edge EG11 of the wiring WL1 (side adjacent to the wiring WL2).
  • the conductive layer CL2 is located on the side intersecting with the edge EG21 of the wiring WL1 (side adjacent to the wiring WL3).
  • the metal wiring SL1 is located in a layer different from the conductive layer CL1, and is located in the same layer as the conductive layer CL2. For this reason, in the scanning lines G2 and G3, on the side close to the wiring WL2, the first layer CL1 overlaps with the metal wiring SL1 including the protruding portion SLB1 through the insulating layer. On the other hand, on the side close to the wiring WL3, the second layer CL2 does not overlap with the metal wiring SL1, and does not overlap with the protruding portion SLE1.
  • the wirings WL1 to WL3 and the metal wirings SL1 and SL2 extend along the round part R1 between the round parts R1 and R11.
  • the wiring WL1 is located between the wirings WL2 and WL3 and overlaps with the metal wiring SL1.
  • the wiring WL2 is located between the wiring WL1 and the round part R1, and overlaps with the metal wiring SL2.
  • the wiring WL3 is located between the wiring WL1 and the round part R11.
  • the metal wiring SL1 includes a portion SLP1 between the shift register SR3 and the metal wiring SL2, a portion SLP2 between the shift register SR4 and the metal wiring SL2, and a portion SLP3 connecting the portions SLP1 and SLP2. Yes.
  • the portion SLP1 overlaps the gate switch GS9
  • the portion SLP2 overlaps the gate switch GS10.
  • the portion SLP3 is located between the first wiring part GP9 and the second wiring part GP10.
  • the portion SLP1 has a first line width LW1, the portion SLP2 has a second line width LW2, and the portion SLP3 has a third line width LW3.
  • the line width here is a distance perpendicular to the extending direction of the metal wiring SL1.
  • the third line width LW3 is larger than the first line width LW1 and the second line width LW2.
  • the wirings WL1 to WL3 correspond to first to third wirings
  • the metal wirings SL1 and SL2 respectively correspond to the first metal wiring and the second metal wiring
  • the protruding portion SLB1 corresponds to the first wiring SLB1.
  • the protruding portion SLE3 or SLE4 corresponds to the fourth protruding portion
  • the scanning lines G7 and G8 (or the scanning lines G9 and G10) correspond to the third scanning line and the fourth scanning line, respectively.
  • FIG. 9 is a diagram showing a cross-sectional view of the display panel PNL along the line GH shown in FIG.
  • Insulating layers 14 to 16 are included as insulating layers positioned between the metal wiring SL1 and the wiring WL1.
  • the metal wirings SL1 and SL2 are located on the insulating layer 13 and are covered with the insulating layer.
  • the metal wirings SL1 and SL2 are located in the same layer as the signal line S4 shown in FIG. Further, part of the electrodes or part of the wirings constituting the above-described scanning line driving circuit GD is located on the insulating layer 13.
  • the protruding portion SLE4 is located on the scanning line driving circuit GD side, and the protruding portion SLB1 is located on the metal wiring SL2 side.
  • the insulating layer 15 is stacked on the insulating layer 14.
  • the first layer WL21 of the wiring WL2 is located on the insulating layer 15 and is covered with the insulating layer 16.
  • the first layer WL21 is located in the same layer as the common electrode CE shown in FIG. 6, and is formed of a transparent conductive material that is the same material as the common electrode CE.
  • the insulating layer 16 is stacked on the insulating layer 15.
  • the second layer WL22 of the wiring WL1, the wiring WL3, and the wiring WL2 is located on the insulating layer 16 and is covered with the alignment film AL1.
  • the wiring WL1, the wiring WL3, and the second layer WL22 are located in the same layer as the pixel electrode PE11 shown in FIG. 6 and are formed of a transparent conductive material that is the same material as the pixel electrode PE11.
  • the liquid crystal layer LC overlaps with the wirings WL1 to WL3.
  • the side of the wiring WL3 that is close to the wiring WL1 overlaps with the liquid crystal layer LC, and the side that is separated from the wiring WL1 overlaps with the seal SEA.
  • the protrusion ratio (%) of the protrusion SLB1 is defined as DT2 / DT1. To do.
  • the insulating layer 14 corresponds to a first organic layer
  • the insulating layer 15 corresponds to a second organic layer
  • the insulating layer 16 corresponds to an inorganic layer.
  • the edge EG11 corresponds to the first edge
  • the edge EG12 corresponds to the second edge
  • the edge EG13 corresponds to the third edge.
  • the first voltage V1 is applied to the wiring WL1 and the metal wiring SL1.
  • a second voltage V2 is applied to the wirings WL2 and WL3 and the metal wiring SL2.
  • electric fields are generated between the wiring WL1 and the wiring WL3 and between the wiring WL1 and the wiring WL2, respectively.
  • Such an electric field is effective in capturing the impurity ions contained in the liquid crystal layer LC, and can suppress local aggregation of the impurity ions in the display panel.
  • the metal wiring SL1 located in a layer different from the wiring WL1 includes the protruding portion SLB1 protruding from the wiring WL1 toward the wiring WL2, in addition to the electric field between the wiring WL2 and the wiring WL1, the wiring WL2 And an electric field between the metal wiring SL1 is generated, and the electric field concentration near the edge EG11 of the wiring WL1 is alleviated.
  • the metal wiring SL1 has the protruding portion SLE that protrudes toward the wiring WL3 from the wiring WL1, in addition to the electric field between the wiring WL3 and the wiring WL1, the metal wiring SL1 is connected between the wiring WL3 and the metal wiring SL1.
  • the above configuration is applied to a round portion as well as a straight portion in the display panel PNL even if a sufficient distance cannot be secured between the wiring WL1 and the wiring WL2 and between the wiring WL1 and the wiring WL3. By doing so, corrosion of the wiring WL1 can be suppressed, and a narrow frame can be realized.
  • FIG. 10 is a diagram showing the relationship between the protrusion rate (%) of the metal wiring SL1 and the electric field strength. This is a simulation result in a case where the edge EG12 and the edge EG14 illustrated in FIG.
  • the horizontal axis in the figure is the protrusion rate (%) of the metal wiring SL1, and is a value calculated by the second distance (DT2) / first distance (DT1).
  • the vertical axis in the figure represents the electric field strength (1.0E6V / m).
  • the electric field strength A generated at the edge EG11 is plotted with a solid line
  • the electric field strength B generated at the edge EG12 is plotted with a dotted line.
  • the electric field strength A of the edge EG11 shown by a solid line in FIG. 10 it can be confirmed that the electric field strength tends to decrease as the protrusion rate increases. This is because as the protrusion ratio increases, the metal wiring SL1 comes closer to the wiring WL2, and the electric field generated between the wiring WL2 and the metal wiring SL1 increases. Based on such a tendency, the protrusion rate is desirably 5% or more from the viewpoint of suppressing the corrosion of the wiring WL1. Further, it is more desirable that the protrusion rate at which the electric field intensity is halved from the reference value is 15% or more.
  • the protrusion rate is desirably 5% or more and 50% or less. It is more desirable that it is not less than 30% and not more than 30%.
  • the width of the protruding portion SLB1 (second distance DT2) is 5 ⁇ m to 10 ⁇ m.
  • FIG. 11 is an enlarged plan view of the area AR3 along the straight line portion E11 in the non-display portion NDA shown in FIG.
  • a metal wiring SL3 is provided instead of the scanning line driving circuit GD.
  • the metal wiring SL3 has the same potential as the wiring WL3, and for example, the second voltage V2 is applied.
  • the wiring WL3 overlaps with the metal wiring SL3.
  • the metal wiring SL3 has a protruding portion SLB3 protruding toward the wiring WL1 from the wiring WL3.
  • the wiring WL3 has an edge EG22 facing the wiring WL1, and the metal wiring SL3 has an edge EG31 located between the edges EG21 and EG22.
  • the metal wiring SL3 corresponds to the third metal wiring
  • the protruding portion SLB3 corresponds to the fifth protruding portion.
  • the pixel widths of the red pixel, the green pixel, and the white pixel are the same, but these pixel widths may be different.
  • the pixel electrodes of the red pixel, the green pixel, and the white pixel have the same shape, but the shape of these pixel electrodes may be different.

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Abstract

表示部と、前記表示部の周辺に位置する非表示部と、前記非表示部に位置する第１金属配線と、前記第１金属配線の上に位置する絶縁層と、前記絶縁層の上に位置し、前記第１金属配線と同電位であり、前記第１金属配線と重畳する第１透明導電膜と、前記第１透明導電膜と前記表示部との間に位置し、前記第１透明導電膜とは異なる電位の第２透明導電膜と、を備え、前記第１透明導電膜は、前記第２透明導電膜に対向する第１エッジを有し、前記第２透明導電膜は、前記第１透明導電膜に対向する第２エッジを有し、前記第１金属配線は、平面視において、前記第１エッジと前記第２エッジとの間に位置する第３エッジを有する、表示装置。

Description

表示装置及び液晶表示装置
　本発明の実施形態は、表示装置及び液晶表示装置に関する。
　近年、表示装置の表示品位を向上するための技術が種々検討されている。一例では、表示領域の外側に二つの壁を形成し、二つの壁の上にそれぞれ形成された電極に異なる電位を印加し、二つの壁の間に不純物イオンを捕捉する技術が開示されている。その他の例では、額縁領域に形成された３つの電極にそれぞれ異なる電位を印加し、不純物イオンを額縁領域に捕捉する技術が開示されている。
特開２０１７－９０７９４号公報 特開２０１７－１１１３９６号公報
　本実施形態の目的は、信頼性の低下を抑制できる表示装置及び液晶表示装置を提供することにある。
　本実施形態によれば、
　表示部と、前記表示部の周辺に位置する非表示部と、前記非表示部に位置する第１金属配線と、前記第１金属配線の上に位置する絶縁層と、前記絶縁層の上に位置し、前記第１金属配線と同電位であり、前記第１金属配線と重畳する第１透明導電膜と、前記第１透明導電膜と前記表示部との間に位置し、前記第１透明導電膜とは異なる電位の第２透明導電膜と、を備え、前記第１透明導電膜は、前記第２透明導電膜に対向する第１エッジを有し、前記第２透明導電膜は、前記第１透明導電膜に対向する第２エッジを有し、前記第１金属配線は、平面視において、前記第１エッジと前記第２エッジとの間に位置する第３エッジを有する、表示装置が提供される。
　本実施形態によれば、
　第１直線部と、第２直線部と、前記第１直線部と前記第２直線部とを繋ぐラウンド部と、を有する絶縁基板と、前記ラウンド部に沿って間隔を置いて配置された第１シフトレジスタ回路及び第２シフトレジスタ回路と、前記第１シフトレジスタ回路に接続された第１ゲートスイッチ回路と、前記第２シフトレジスタ回路に接続され前記第１ゲートスイッチ回路と隣り合う第２ゲートスイッチ回路と、前記ラウンド部に沿って延出し、平面視において前記第１ゲートスイッチ回路と前記第２ゲートスイッチ回路のそれぞれに重畳し、第１電圧が印加される第１金属配線と、表示部と前記第１金属配線との間に位置し、前記ラウンド部に沿って延出し、前記第１電圧と異なる第２電圧が印加される第２金属配線と、を備え、前記第１金属配線は、前記第１シフトレジスタ回路と前記第２金属配線との間において第１線幅で延出する第１部分と、前記第２シフトレジスタ回路と前記第２金属配線との間において第２線幅で延出する第２部分と、前記第１部分と前記第２部分とを繋ぎ第３線幅で延出する第３部分と、を有し、前記第３線幅は、前記第１線幅及び前記第２線幅より大きく、前記第３部分は、平面視において前記第２金属配線の反対側に突出し、前記第１ゲートスイッチ回路と前記第２ゲートスイッチ回路との間に位置する突出部を有している、液晶表示装置が提供される。
図１は、本実施形態の表示装置ＤＳＰの外観を示す平面図である。 図２は、タッチセンサＴＳの一構成例を示す平面図である。 図３は、図２に示したセンサ電極Ｒｘ及び画素ＰＸを示す平面図である。 図４は、画素ＰＸの基本構成及び等価回路を示す図である。 図５は、画素レイアウトの一例を示す平面図である。 図６は、図５に示したＥ－Ｆ線に沿った表示パネルＰＮＬの断面図である。 図７Ａは、図１に示した非表示部ＮＤＡのうち直線部Ｅ１３に沿った領域ＡＲ１を拡大した平面図である。 図７Ｂは、図７Ａに示した突出部ＳＬＥ１及びその周辺を拡大した平面図である。 図８は、図１に示した非表示部ＮＤＡのうちラウンド部Ｒ１１に沿った領域ＡＲ２を拡大した平面図である。 図９は、図８に示したＧ－Ｈ線に沿った表示パネルＰＮＬの断面図を示す図である。 図１０は、金属配線ＳＬ１の突出率（％）と電界強度との関係を示した図である。 図１１は、図１に示した非表示部ＮＤＡのうち直線部Ｅ１１に沿った領域ＡＲ３を拡大した平面図である。 図１２は、表示装置ＤＳＰの他の構成例を示す平面図である。
　以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
　本実施形態においては、表示装置ＤＳＰの一例として、液晶表示装置について説明する。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。
　図１は、本実施形態の表示装置ＤＳＰの外観を示す平面図である。一例では、第１方向Ｘ、第２方向Ｙ、及び、第３方向Ｚは、互いに直交しているが、９０度以外の角度で交差していてもよい。第１方向Ｘ及び第２方向Ｙは、表示装置ＤＳＰを構成する基板の主面と平行な方向に相当し、第３方向Ｚは、表示装置ＤＳＰの厚さ方向に相当する。本明細書において、第３方向Ｚを示す矢印の先端に向かう方向を上方（あるいは、単に上）と称し、矢印の先端から逆に向かう方向を下方（あるいは、単に下）と称する。また、第３方向Ｚを示す矢印の先端側に表示装置ＤＳＰを観察する観察位置があるものとし、この観察位置から、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面に向かって見ることを平面視という。
　ここでは、Ｘ－Ｙ平面における表示装置ＤＳＰの平面図を示している。表示装置ＤＳＰは、表示パネルＰＮＬと、フレキシブルプリント回路基板１と、ＩＣチップ２と、を備えている。
　表示パネルＰＮＬは、液晶表示パネルであり、第１基板ＳＵＢ１と、第２基板ＳＵＢ２と、後述する液晶層ＬＣと、シールＳＥＡと、遮光層ＬＳと、を備えている。表示パネルＰＮＬは、画像を表示する表示部ＤＡと、表示部ＤＡを囲む額縁状の非表示部ＮＤＡとを備えている。第２基板ＳＵＢ２は、第１基板ＳＵＢ１に対向している。第１基板ＳＵＢ１は、第２基板ＳＵＢ２よりも第２方向Ｙに延出した実装部ＭＡを有している。　
　シールＳＥＡは、非表示部ＮＤＡに位置し、第１基板ＳＵＢ１と第２基板ＳＵＢ２とを接着するとともに、液晶層ＬＣを封止している。遮光層ＬＳは、非表示部ＮＤＡに位置している。シールＳＥＡは、平面視で、遮光層ＬＳと重畳する位置に設けられている。図１において、シールＳＥＡが配置された領域と、遮光層ＬＳが配置された領域とでは、互いに異なる斜線で示し、シールＳＥＡと遮光層ＬＳとが重畳する領域はクロスハッチングで示している。遮光層ＬＳは、第２基板ＳＵＢ２に設けられている。
　表示部ＤＡは、遮光層ＬＳによって囲まれた内側に位置している。表示部ＤＡは、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置された複数の画素ＰＸを備えている。表示部ＤＡは、第１方向Ｘに沿って延出した一対の縁部Ｅ１及びＥ２と、第２方向Ｙに沿って延出した一対の縁部Ｅ３及びＥ４と、４つのラウンド部Ｒ１乃至Ｒ４と、を有している。表示パネルＰＮＬは、第１方向Ｘに沿って延出した一対の直線部Ｅ１１及びＥ１２と、第２方向Ｙに沿って延出した一対の直線部Ｅ１３及びＥ１４と、２つのラウンド部Ｒ１１及びＲ１２と、を有している。ラウンド部Ｒ１１及びＲ１２は、それぞれラウンド部Ｒ１及びＲ２の外側に位置している。ラウンド部Ｒ１１は直線部Ｅ１１と直線部Ｅ１３とを繋ぎ、ラウンド部Ｒ１２は直線部Ｅ１１と直線部Ｅ１４とを繋いでいる。ラウンド部Ｒ１１の曲率半径は、ラウンド部Ｒ１の曲率半径と同一であってもよいし、異なっていてもよい。
　フレキシブルプリント回路基板１及びＩＣチップ２は、実装部ＭＡに実装されている。なお、ＩＣチップ２は、フレキシブルプリント回路基板１に実装されてもよい。ＩＣチップ２は、画像を表示する表示モードにおいて画像表示に必要な信号を出力するディスプレイドライバＤＤを内蔵している。図示した例では、ＩＣチップ２は、表示装置ＤＳＰへの物体の接近又は接触を検出するタッチセンシングモードを制御するタッチコントローラＴＣを内蔵している。
　本実施形態の表示パネルＰＮＬは、第１基板ＳＵＢ１の背面側からの光を選択的に透過させることで画像を表示する透過表示機能を備えた透過型、第２基板ＳＵＢ２の前面側からの光を選択的に反射させることで画像を表示する反射表示機能を備えた反射型、あるいは、透過表示機能及び反射表示機能を備えた半透過型のいずれであってもよい。　
　また、表示パネルＰＮＬの詳細な構成について、ここでは説明を省略するが、表示パネルＰＮＬは、基板主面に沿った横電界を利用する表示モード、基板主面の法線に沿った縦電界を利用する表示モード、基板主面に対して斜め方向に傾斜した傾斜電界を利用する表示モード、さらには、上記の横電界、縦電界、及び、傾斜電界を適宜組み合わせて利用する表示モードに対応したいずれの構成を備えていてもよい。ここでの基板主面とは、第１方向Ｘ及び第２方向Ｙで規定されるＸ－Ｙ平面と平行な面である。
　図２は、タッチセンサＴＳの一構成例を示す平面図である。ここでは、自己容量方式のタッチセンサＴＳについて説明するが、タッチセンサＴＳは相互容量方式であってもよい。タッチセンサＴＳは、複数のセンサ電極Ｒｘ（Ｒｘ１、Ｒｘ２…）と、複数のセンサ配線Ｌ（Ｌ１、Ｌ２…）と、を備えている。複数のセンサ電極Ｒｘは、表示部ＤＡに位置し、第１方向Ｘ及び第２方向Ｙにマトリクス状に配置されている。１つのセンサ電極Ｒｘは、タッチセンシングが可能な最小単位であるセンサブロックを構成している。複数のセンサ配線Ｌは、表示部ＤＡにおいて、それぞれ第２方向Ｙに沿って延出し、第１方向Ｘに並んでいる。センサ配線Ｌの各々は、例えば後述する信号線Ｓと重畳する位置に設けられている。また、センサ配線Ｌの各々は、非表示部ＮＤＡに引き出され、ＩＣチップ２に電気的に接続されている。
　ここで、第１方向Ｘに並んだセンサ配線Ｌ１乃至Ｌ３と、第２方向Ｙに並んだセンサ電極Ｒｘ１乃至Ｒｘ３との関係に着目する。センサ配線Ｌ１は、センサ電極Ｒｘ１乃至Ｒｘ３と重畳し、センサ電極Ｒｘ１と電気的に接続されている。　
　センサ配線Ｌ２は、センサ電極Ｒｘ２及びＲｘ３と重畳し、センサ電極Ｒｘ２と電気的に接続されている。ダミー配線Ｄ２０は、センサ配線Ｌ２から離間している。ダミー配線Ｄ２０は、センサ電極Ｒｘ１と重畳し、センサ電極Ｒｘ１と電気的に接続されている。センサ配線Ｌ２及びダミー配線Ｄ２０は、同一の信号線上に位置している。　
　センサ配線Ｌ３は、センサ電極Ｒｘ３と重畳し、センサ電極Ｒｘ３と電気的に接続されている。ダミー配線Ｄ３１は、センサ電極Ｒｘ１と重畳し、センサ電極Ｒｘ１と電気的に接続されている。ダミー配線Ｄ３２は、ダミー配線Ｄ３１及びセンサ配線Ｌ３から離間している。ダミー配線Ｄ３２は、センサ電極Ｒｘ２と重畳し、センサ電極Ｒｘ２と電気的に接続されている。センサ配線Ｌ３、ダミー配線Ｄ３１及びＤ３２は、同一の信号線上に位置している。
　タッチセンシングモードにおいては、タッチコントローラＴＣは、センサ配線Ｌにタッチ駆動電圧を印加する。これにより、センサ電極Ｒｘにはタッチ駆動電圧が印加され、センサ電極Ｒｘでのセンシングが行われる。センサ電極Ｒｘでのセンシング結果に対応したセンサ信号は、センサ配線Ｌを介してタッチコントローラＴＣに出力される。タッチコントローラＴＣあるいは外部のホストは、センサ信号に基づいて、表示装置ＤＳＰへの物体の接近又は接触の有無及び物体の位置座標を検出する。　
　なお、表示モードにおいては、センサ電極Ｒｘは、コモン電圧（Ｖｃｏｍ）が印加された共通電極ＣＥとして機能する。コモン電圧は、例えばディスプレイドライバＤＤに含まれる電圧供給部からセンサ配線Ｌを介して印加される。
　非表示部ＮＤＡにおいては、配線ＷＬ１乃至ＷＬ３が配置されている。図示した例では、配線ＷＬ１乃至ＷＬ３は、直線部Ｅ１３、ラウンド部Ｒ１１、直線部Ｅ１１、ラウンド部Ｒ１２、及び、直線部Ｅ１４に沿って配置されている。配線ＷＬ１乃至ＷＬ３のうち、配線ＷＬ２が最も表示部ＤＡに近接している。配線ＷＬ１は、配線ＷＬ２と配線ＷＬ３との間に位置している。　
　一例では、配線ＷＬ１は透明導電材料により形成された線状の第１透明導電膜（以下、第１配線と称する場合がある）に相当し、配線ＷＬ２は透明導電材料により形成された線状の第２透明導電膜（以下、第２配線と称する場合がある）に相当し、配線ＷＬ３は透明導電材料により形成された線状の第３透明導電膜（以下、第３配線と称する場合がある）に相当する。配線ＷＬ１の電位は、配線ＷＬ２及び配線ＷＬ３の電位とは異なり、例えば固定電位である。また、配線ＷＬ２の電位は、配線ＷＬ３の電位と同電位である。例えば、配線ＷＬ２には、コモン電圧が印加される。配線ＷＬ１の電位は、配線ＷＬ２の電位に対して相対的に低電位であってもよいし、高電位であってもよい。配線ＷＬ１は、その電位が配線ＷＬ２の電位よりも低電位である場合に、正極性の不純物イオンを捕捉するイオントラップ配線として機能する。あるいは、配線ＷＬ１は、その電位が配線ＷＬ２の電位よりも高電位である場合に、負極性の不純物イオンを捕捉するイオントラップ配線として機能する。
　図３は、図２に示したセンサ電極Ｒｘ及び画素ＰＸを示す平面図である。図３において、第２方向Ｙに対して反時計回りに鋭角に交差する方向を方向Ｄ１と定義し、第２方向Ｙに対して時計回りに鋭角に交差する方向を方向Ｄ２と定義する。なお、第２方向Ｙと方向Ｄ１とのなす角度θ１は、第２方向Ｙと方向Ｄ２とのなす角度θ２とほぼ同一である。
　１つのセンサ電極Ｒｘは、複数の画素ＰＸに亘って配置されている。図示した例では、第２方向Ｙに沿って奇数行目に位置する画素ＰＸは、方向Ｄ１に沿って延出している。また、第２方向Ｙに沿って偶数行目に位置する画素ＰＸは、方向Ｄ２に沿って延出している。なお、ここでの画素ＰＸとは、画素信号に応じて個別に制御することができる最小単位を示し、副画素と称する場合がある。また、カラー表示を実現するための最小単位を主画素ＭＰと称する場合がある。主画素ＭＰは、互いに異なる色を表示する複数の副画素ＰＸを備えて構成されるものである。一例では、主画素ＭＰは、副画素ＰＸとして、赤色を表示する赤画素、緑色を表示する緑画素、及び、青色を表示する青画素を備えている。また、主画素ＭＰは、白色を表示する白画素を備えていてもよい。　
　一例では、１つのセンサ電極Ｒｘには、第１方向Ｘに沿って６０～７０個の主画素ＭＰが配置され、第２方向に沿って６０～７０個の主画素ＭＰが配置されている。
　図４は、画素ＰＸの基本構成及び等価回路を示す図である。複数本の走査線（ゲート配線）Ｇは、走査線駆動回路ＧＤに接続されている。複数本の信号線Ｓは、信号線駆動回路ＳＤに接続されている。なお、走査線Ｇ及び信号線Ｓは、必ずしも直線的に延出していなくてもよく、それらの一部が屈曲していてもよい。例えば、信号線Ｓは、その一部が屈曲していたとしても、第２方向Ｙに延出しているものとする。
　共通電極ＣＥは、センサブロックＳＢ毎にそれぞれ設けられている。共通電極ＣＥは、コモン電圧（Ｖｃｏｍ）の電圧供給部ＣＤに接続され、複数の画素ＰＸに亘って配置されている。また、共通電極ＣＥは、それぞれ上記の通りタッチコントローラＴＣにも接続され、センサ電極Ｒｘとしても機能する。　
　各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥ、液晶層ＬＣ等を備えている。スイッチング素子ＳＷは、例えば薄膜トランジスタ（ＴＦＴ）によって構成され、走査線Ｇ及び信号線Ｓと電気的に接続されている。走査線Ｇは、第１方向Ｘに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷのゲート電極ＧＥと電気的に接続されている。信号線Ｓは、第２方向Ｙに並んだ画素ＰＸの各々におけるスイッチング素子ＳＷのソース電極ＳＥと電気的に接続されている。画素電極ＰＥは、スイッチング素子ＳＷのドレイン電極ＤＥと電気的に接続されている。画素電極ＰＥの各々は、共通電極ＣＥと対向し、画素電極ＰＥと共通電極ＣＥとの間に生じる電界によって液晶層ＬＣを駆動している。保持容量ＣＳは、例えば、共通電極ＣＥと同電位の電極、及び、画素電極ＰＥと同電位の電極の間に形成される。
　図５は、画素レイアウトの一例を示す平面図である。走査線Ｇ１乃至Ｇ３は、それぞれ第１方向Ｘに沿って直線的に延出し、第２方向Ｙに間隔を置いて並んでいる。信号線Ｓ１乃至Ｓ７は、それぞれ概ね第２方向Ｙに沿って延出し、第１方向Ｘに間隔をおいて並んでいる。
　走査線Ｇ１及びＧ２の間には、赤画素ＰＲ１、緑画素ＰＧ１、青画素ＰＢ１、赤画素ＰＲ１、緑画素ＰＧ１、及び、白画素ＰＷ１が第１方向Ｘに沿ってこの順に並んでいる。　
　走査線Ｇ１及びＧ２の間において、信号線Ｓ１乃至Ｓ３は等しい間隔Ｗ１で配置され、信号線Ｓ４乃至Ｓ７は等しい間隔Ｗ１で配置され、信号線Ｓ３及びＳ４の間隔Ｗ２は間隔Ｗ１より大きい。青画素ＰＢ１は、信号線Ｓ３及びＳ４の間に位置している。なお、間隔Ｗ１及びＷ２は、いずれも第１方向Ｘに沿った長さである。　
　赤画素ＰＲ１及び緑画素ＰＧ１には、それぞれ同一形状の画素電極ＰＥ１１が配置され、青画素ＰＢ１には、画素電極ＰＥ１１より大きな画素電極ＰＥ１２が配置され、白画素ＰＷ１には、画素電極ＰＥ１１より小さな画素電極ＰＥ１３が配置されている。第１方向Ｘに沿った長さＬｘについて、画素電極ＰＥ１１及びＰＥ１３は等しい長さＬｘ１を有し、画素電極ＰＥ１２は長さＬｘ１より長い長さＬｘ２を有している。第２方向Ｙに沿った長さＬｙについて、画素電極ＰＥ１１は長さＬｙ１を有し、画素電極ＰＥ１２は長さＬｙ１より長い長さＬｙ２を有し、画素電極ＰＥ１３は長さＬｙ１より短い長さＬｙ３を有している。画素電極ＰＥ１１及びＰＥ１３は、走査線Ｇ１及びＧ２の間に位置している。画素電極ＰＥ１２は、走査線Ｇ１及びＧ２の間に位置するとともに、走査線Ｇ２と交差している。　
　画素電極ＰＥ１１乃至ＰＥ１３は、それぞれ方向Ｄ１に沿って延出した帯電極Ｐａ１乃至Ｐａ３を有している。図示した例では、帯電極Ｐａ１及びＰａ３は２本であり、帯電極Ｐａ２は３本である。帯電極Ｐａ１乃至Ｐａ３は、走査線Ｇ１及びＧ２の間に位置している。方向Ｄ１に沿った長さＬｄについて、帯電極Ｐａ１は長さＬｄ１を有し、帯電極Ｐａ２は長さＬｄ１より長い長さＬｄ２を有し、帯電極Ｐａ３は長さＬｄ１より短い長さＬｄ３を有している。
　走査線Ｇ２及びＧ３の間には、赤画素ＰＲ２、緑画素ＰＧ２、白画素ＰＷ２、赤画素ＰＲ２、緑画素ＰＧ２、及び、青画素ＰＢ２が第１方向Ｘに沿ってこの順に並んでいる。赤画素ＰＲ１及びＰＲ２、緑画素ＰＧ１及びＰＧ２、青画素ＰＢ１及び白画素ＰＷ２、及び、白画素ＰＷ１及び青画素ＰＢ２は、それぞれ第２方向Ｙに並んでいる。　
　走査線Ｇ２及びＧ３の間において、信号線Ｓ１乃至Ｓ６は等しい間隔Ｗ１で配置され、信号線Ｓ６及びＳ７の間隔Ｗ２は間隔Ｗ１より大きい。青画素ＰＢ２は、信号線Ｓ６及びＳ７の間に位置している。　
　詳述しないが、赤画素ＰＲ２及び緑画素ＰＧ２には、それぞれ同一形状の画素電極ＰＥ２１が配置され、青画素ＰＢ２には、画素電極ＰＥ２１より大きな画素電極ＰＥ２２が配置され、白画素ＰＷ２には、画素電極ＰＥ２１より小さな画素電極ＰＥ２３が配置されている。画素電極ＰＥ２１乃至ＰＥ２３は、それぞれ方向Ｄ２に沿って延出した帯電極Ｐｂ１乃至Ｐｂ３を有している。画素電極ＰＥ２１乃至ＰＥ２３は、それぞれ画素電極ＰＥ１１乃至ＰＥ１３と同様の形状を有している。なお、帯電極Ｐｂ３の第１方向Ｘに沿った幅は、帯電極Ｐｂ１の第１方向Ｘに沿った幅よりも大きい。また、帯電極Ｐｂ２の第１方向Ｘに沿った幅は、帯電極Ｐｂ１の第１方向Ｘに沿った幅よりも小さい。
　図６は、図５に示したＥ－Ｆ線に沿った表示パネルＰＮＬの断面図である。図示した例は、横電界を利用する表示モードの一つであるＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モードが適用された例に相当する。
　第１基板ＳＵＢ１は、絶縁基板１０、絶縁層１１乃至１６、信号線Ｓ４及びＳ５、金属配線ＭＬ４及びＭＬ５、共通電極ＣＥ、画素電極ＰＥ１１、配向膜ＡＬ１などを備えている。　
　絶縁基板１０は、ガラス基板や可撓性の樹脂基板などの光透過性を有する基板である。絶縁層１１は、絶縁基板１０の上に位置している。絶縁層１２は、絶縁層１１の上に位置している。絶縁層１３は、絶縁層１２の上に位置している。なお、図示しないが、スイッチング素子ＳＷが有する半導体層は、絶縁層１１と絶縁層１２との間に位置している。また、走査線Ｇは、絶縁層１２と絶縁層１３との間に位置している。　
　信号線Ｓ４及びＳ５は、絶縁層１３の上に位置し、絶縁層１４によって覆われている。なお、信号線Ｓ４及びＳ５は、図示しない他の信号線Ｓと同一層に位置している。信号線Ｓ４及びＳ５は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの金属材料や、これらの金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、信号線Ｓ４及びＳ５は、チタン（Ｔｉ）を含む層、アルミニウム（Ａｌ）を含む層、及び、チタン（Ｔｉ）を含む層を順に積層した積層体である。
　金属配線ＭＬ４及びＭＬ５は、絶縁層１４の上に位置し、絶縁層１５によって覆われている。金属配線ＭＬ４は信号線Ｓ４の直上に位置し、金属配線ＭＬ５は信号線Ｓ５の直上に位置している。金属配線ＭＬ４及びＭＬ５は、上記の金属材料や、上記の金属材料を組み合わせた合金などによって形成され、単層構造であってもよいし、多層構造であってもよい。一例では、金属配線ＭＬ４及びＭＬ５は、チタン（Ｔｉ）を含む層、アルミニウム（Ａｌ）を含む層、及び、チタン（Ｔｉ）を含む層を順に積層した積層体、あるいは、モリブデン（Ｍｏ）を含む層、アルミニウム（Ａｌ）を含む層、及び、モリブデン（Ｍｏ）を含む層を順に積層した積層体である。
　共通電極ＣＥは、絶縁層１５の上に位置し、絶縁層１６によって覆われている。共通電極ＣＥは、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成された透明電極である。共通電極ＣＥは、金属配線ＭＬ４などと電気的に接続されている。上記の通り、共通電極ＣＥはセンサ電極Ｒｘとしても機能し、金属配線ＭＬ４はセンサ電極Ｒｘと電気的に接続されるセンサ配線Ｌやダミー配線Ｄとしても機能する。
　画素電極ＰＥ１１は、絶縁層１６の上に位置し、配向膜ＡＬ１によって覆われている。画素電極ＰＥ１１は、ＩＴＯやＩＺＯなどの透明な導電材料によって形成された透明電極である。
　絶縁層１１乃至１３、及び、絶縁層１６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの無機絶縁材料によって形成された無機絶縁層であり、単層構造であってもよいし、多層構造であってもよい。絶縁層１４及び１５は、例えば、アクリル樹脂などの有機絶縁材料によって形成された有機絶縁層である。なお、絶縁層１５は、無機絶縁層であってもよい。
　第２基板ＳＵＢ２は、絶縁基板２０、遮光層ＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、配向膜ＡＬ２などを備えている。　
　絶縁基板２０は、絶縁基板１０と同様に、ガラス基板や樹脂基板などの光透過性を有する基板である。遮光層ＢＭ及びカラーフィルタＣＦは、絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。カラーフィルタＣＦは、画素電極ＰＥ１１と対向する位置に配置され、その一部が遮光層ＢＭに重なっている。オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、透明な樹脂によって形成されている。配向膜ＡＬ２は、オーバーコート層ＯＣを覆っている。配向膜ＡＬ１及び配向膜ＡＬ２は、例えば、水平配向性を呈する材料によって形成されている。上述した第１基板ＳＵＢ１及び第２基板ＳＵＢ２は、配向膜ＡＬ１及び配向膜ＡＬ２が対向するように配置されている。
　液晶層ＬＣは、第１基板ＳＵＢ１及び第２基板ＳＵＢ２の間に位置し、配向膜ＡＬ１と配向膜ＡＬ２との間に保持されている。液晶層ＬＣは、液晶分子ＬＭを備えている。液晶層ＬＣは、ポジ型（誘電率異方性が正）の液晶材料、あるいは、ネガ型（誘電率異方性が負）の液晶材料によって構成されている。
　偏光板ＰＬ１を含む光学素子ＯＤ１は、絶縁基板１０に接着されている。偏光板ＰＬ２を含む光学素子ＯＤ２は、絶縁基板２０に接着されている。なお、光学素子ＯＤ１及び光学素子ＯＤ２は、必要に応じて位相差板、散乱層、反射防止層などを備えていてもよい。
　このような表示パネルＰＮＬにおいては、画素電極ＰＥ１１と共通電極ＣＥとの間に電界が形成されていないオフ状態において、液晶分子ＬＭは、配向膜ＡＬ１及び配向膜ＡＬ２の間で所定の方向に初期配向している。このようなオフ状態では、照明装置ＩＬから表示パネルＰＮＬに向けて照射された光は、光学素子ＯＤ１及び光学素子ＯＤ２によって吸収され、暗表示となる。一方、画素電極ＰＥ１１と共通電極ＣＥとの間に電界が形成されたオン状態においては、液晶分子ＬＭは、電界により初期配向方向とは異なる方向に配向し、その配向方向は電界によって制御される。このようなオン状態では、照明装置ＩＬからの光の一部は、光学素子ＯＤ１及び光学素子ＯＤ２を透過し、明表示となる。
　図７Ａは、図１に示した非表示部ＮＤＡのうち直線部Ｅ１３に沿った領域ＡＲ１を拡大した平面図である。なお、直線部Ｅ１４に沿った非表示部ＮＤＡにおいても、図７Ａに示した領域ＡＲ１と同様の構造を有している。ここでは、表示部ＤＡの縁部Ｅ３とは、表示部ＤＡにおいて最外周に位置する共通電極ＣＥの配線ＷＬ２に近接する縁部に相当するものとする。直線部Ｅ１３は、図６に示した絶縁基板１０の縁部に相当する。
　図４に示した走査線駆動回路ＧＤは、縁部Ｅ３と直線部Ｅ１３との間に位置し、第２方向Ｙに沿って並んだ複数の回路ユニットＧＵ１、ＧＵ２を備えている。各回路ユニットは、例えば、半導体層、走査線Ｇと同層の導電層、及び、信号線Ｓと同層の導電層を用いて形成された複数のトランジスタ等で構成されている。回路ユニットＧＵ１は、例えば、シフトレジスタ（シフトレジスタ回路）ＳＲ１、ゲートスイッチ（ゲートスイッチ回路）ＧＳ１乃至ＧＳ４等によって構成されている。他の回路ユニットＧＵ２も、回路ユニットＧＵ１と同様に構成されている。
　シフトレジスタＳＲ１は、直線部Ｅ１３とゲートスイッチＧＳ１乃至ＧＳ４との間に位置している。ゲートスイッチＧＳ１乃至ＧＳ４は、シフトレジスタＳＲ１と配線ＷＬ２との間に位置している。また、ゲートスイッチＧＳ１乃至ＧＳ４は、この順に第２方向Ｙに沿って並んでいる。配線ＷＬ３は、シフトレジスタＳＲ１に重畳している。また、配線ＷＬ３は、ゲートスイッチＧＳ１乃至ＧＳ４の一部に重畳している。このような配線ＷＬ３は、シフトレジスタＳＲ１等の走査線駆動回路ＧＤからの電界を遮蔽するシールド層として機能する。配線ＷＬ２は、ゲートスイッチＧＳ１乃至ＧＳ４の他の一部に重畳している。
　シフトレジスタＳＲ１は、配線１００を介してゲートスイッチＧＳ１及びＧＳ２のそれぞれと電気的に接続され、また、配線２００を介してゲートスイッチＧＳ３及びＧＳ４のそれぞれと電気的に接続されている。配線１００は、配線ＷＬ１と配線ＷＬ３との間において、ゲートスイッチＧＳ１とゲートスイッチＧＳ２との間に位置している。配線２００は、配線ＷＬ１と配線ＷＬ３との間において、ゲートスイッチＧＳ３とゲートスイッチＧＳ４との間に位置している。
　ゲートスイッチＧＳ１乃至ＧＳ４は、それぞれ走査線Ｇ１乃至Ｇ４と電気的に接続されている。走査線Ｇ１はゲートスイッチＧＳ１からゲートスイッチＧＳ２と対向しない側に引き出され、走査線Ｇ２はゲートスイッチＧＳ２からゲートスイッチＧＳ３と対向する側に引き出されている。走査線Ｇ３は、ゲートスイッチＧＳ３からゲートスイッチＧＳ２と対向する側に引き出され、走査線Ｇ２と隣接している。走査線Ｇ４はゲートスイッチＧＳ４からゲートスイッチＧＳ３と対向しない側に引き出されている。　
　ゲートスイッチＧＳ４、及び、回路ユニットＧＵ２に含まれるゲートスイッチＧＳ５は、第２方向Ｙに沿って並んでいる。走査線Ｇ４は、ゲートスイッチＧＳ４からゲートスイッチＧＳ５と対向する側に引き出されている。走査線Ｇ４は、ゲートスイッチＧＳ５から引き出された走査線Ｇ５と隣接している。つまり、配線ＷＬ１及びＷＬ３の間に着目すると、走査線Ｇ１及びＧ２の間にはゲートスイッチＧＳ１及びＧＳ２が位置し、走査線Ｇ２及びＧ３の間にはいずれのゲートスイッチも存在せず、走査線Ｇ３及びＧ４の間にはゲートスイッチＧＳ３及びＧＳ４が位置し、走査線Ｇ４及びＧ５の間にはいずれのゲートスイッチも存在しない。走査線Ｇ１乃至Ｇ５は、表示部ＤＡにおいて、それぞれ第１方向Ｘに沿って延出し、第２方向Ｙに等間隔で並んでいる。
　縁部Ｅ３と直線部Ｅ１３との間において、配線ＷＬ１乃至ＷＬ３は、第２方向Ｙに沿って延出している。金属配線ＳＬ１は、配線ＷＬ２及びＷＬ３の間に位置し、第２方向Ｙに沿って延出している。配線ＷＬ１は、金属配線ＳＬ１の上に重畳している。金属配線ＳＬ２は、金属配線ＳＬ１と縁部Ｅ３との間に位置し、第２方向Ｙに沿って延出している。配線ＷＬ２は、金属配線ＳＬ２の上に重畳している。配線ＷＬ２は、第１層ＷＬ２１及び第２層ＷＬ２２を備えている。第１層ＷＬ２１は金属配線ＳＬ２の上に重畳し、第２層ＷＬ２２は第１層ＷＬ２１の上に重畳している。なお、後に詳述するが、金属配線ＳＬ１と配線ＷＬ１との間、及び、金属配線ＳＬ２と配線ＷＬ２との間には、それぞれ絶縁層が介在している。走査線Ｇ１乃至Ｇ５は、配線ＷＬ１及びＷＬ２と交差するとともに、金属配線ＳＬ１及びＳＬ２と交差している。
　配線ＷＬ１及び金属配線ＳＬ１は、同電位であり、第１電圧Ｖ１が印加される。配線ＷＬ２及び金属配線ＳＬ２は、同電位であり、第１電圧Ｖ１とは異なる第２電圧Ｖ２が印加される。つまり、配線ＷＬ２の電位は、配線ＷＬ１の電位とは異なる。配線ＷＬ３の電位は、配線ＷＬ１の電位とは異なる。一例では、配線ＷＬ３には、第２電圧Ｖ２が印加され、配線ＷＬ３の電位は、配線ＷＬ２と同電位である。例えば、第１電圧Ｖ１は走査線Ｇに供給される制御信号のうちのローレベルと同等の－７Ｖであり、第２電圧Ｖ２は共通電極ＣＥに供給されるコモン電圧と同等の０Ｖである。ここでは、配線ＷＬ１及び金属配線ＳＬ１は、－７Ｖの電位に設定されている。なお、配線ＷＬ１及び金属配線ＳＬ１の電位は－７Ｖ以外の電位でもよく、プラスの電位であってもよい。
　ここで、配線ＷＬ１及び金属配線ＳＬ１に着目する。金属配線ＳＬ１は、配線ＷＬ１よりも配線ＷＬ２に向かって突出した突出部ＳＬＢ１を有している。換言すると、配線ＷＬ１は配線ＷＬ２に対向するエッジＥＧ１１を有し、配線ＷＬ２は配線ＷＬ１に対向するエッジＥＧ１２を有し、金属配線ＳＬ１はエッジＥＧ１１とエッジＥＧ１２との間に位置するエッジＥＧ１３を有している。エッジＥＧ１３は、エッジＥＧ１１及びＥＧ１２のいずれとも重畳しない。金属配線ＳＬ１のうち、エッジＥＧ１１からエッジＥＧ１３までの部分が、突出部ＳＬＢ１に相当する。図示した例では、エッジＥＧ１１乃至ＥＧ１３の延出方向は、いずれも第２方向Ｙと平行であり、配線ＷＬ１及びＷＬ２の延出方向、もしくは、金属配線ＳＬ１の延出方向と平行である。また、図示した例では、第１層ＷＬ２１が第２層ＷＬ２２よりも配線ＷＬ１に近接しており、配線ＷＬ２のエッジＥＧ１２は第１層ＷＬ２１が有しているが、これに限らない。例えば、配線ＷＬ２が第１層を備えていない場合や第２層ＷＬ２２が第１層ＷＬ２１よりも配線ＷＬ１に近接している場合には、配線ＷＬ２のエッジＥＧ１２は第２層ＷＬ２２が有する。
　なお、後に詳述するが、平面視において、エッジＥＧ１１からエッジＥＧ１２までの最短距離を第１距離ＤＴ１と定義し、エッジＥＧ１１からエッジＥＧ１３までの最短距離を第２距離ＤＴ２と定義する。ここでの第１距離ＤＴ１及び第２距離ＤＴ２は、各エッジの延出方向と直交する方向に沿った距離として定義する。図示した例では、第１距離ＤＴ１及び第２距離ＤＴ２は、いずれも第１方向Ｘに沿った距離である。
　また、金属配線ＳＬ１は、走査線Ｇ２及びＧ３の間において、配線ＷＬ１よりも配線ＷＬ３に向かって突出した突出部ＳＬＥ１を有している。換言すると、配線ＷＬ１は配線ＷＬ３に対向するエッジＥＧ２１を有し、配線ＷＬ３は配線ＷＬ１に対向するエッジＥＧ２２を有し、金属配線ＳＬ１は、エッジＥＧ２１とエッジＥＧ２２との間に位置するエッジＥＧ２３を有している。エッジＥＧ２３は、エッジＥＧ２１及びＥＧ２２のいずれとも重畳しない。金属配線ＳＬ１のうち、エッジＥＧ２１からエッジＥＧ２３までの部分が、突出部ＳＬＥ１に相当する。同様に、金属配線ＳＬ１は、走査線Ｇ４及びＧ５の間において、配線ＷＬ１よりも配線ＷＬ３に向かって突出した突出部ＳＬＥ２を有している。
　なお、金属配線ＳＬ１は、ゲートスイッチＧＳ１及びＧＳ２の間においては突出部を有しておらず、配線ＷＬ３と対向するエッジＥＧ２４を有している。配線ＷＬ１は、エッジＥＧ２４の上に重畳している。つまり、エッジＥＧ２４は、エッジＥＧ１１及びＥＧ２１の間に位置している。金属配線ＳＬ１において、エッジＥＧ２３は、エッジＥＧ２４よりも配線ＷＬ３に近接している。同様に、金属配線ＳＬ１は、ゲートスイッチＧＳ３及びＧＳ４の間においても突出部を有していない。
　突出部ＳＬＥ１は、走査線Ｇ２及びＧ３のいずれとも重畳することなく、走査線Ｇ２及びＧ３の間隔ＧＰ１よりも小さい幅ＷＳ１を有している。ここでの間隔ＧＰ１及び幅ＷＳ１は、第２方向Ｙに沿った長さに相当する。同様に、突出部ＳＬＥ２は、走査線Ｇ４及びＧ５のいずれとも重畳することなく、走査線Ｇ４及びＧ５の間隔ＧＰ２よりも小さい幅ＷＳ２を有している。一例では、間隔ＧＰ１は、間隔ＧＰ２と同等であるが、間隔ＧＰ２とは異なっていてもよい。また、幅ＷＳ１は、幅ＷＳ２と同等であるが、幅ＷＳ２とは異なっていてもよい。
　突出部ＳＬＢ１は、走査線Ｇ１乃至Ｇ５の各々と重畳している。また、突出部ＳＬＢ１は、走査線Ｇ１乃至Ｇ５の各々の間においても配線ＷＬ３に向かって突出している。
　次に、配線ＷＬ２及び金属配線ＳＬ２に着目する。配線ＷＬ２は、上記の通り、第１層ＷＬ２１及び第２層ＷＬ２を備えているが、配線ＷＬ１に最も接近したエッジＥＧ１２を有する第１層ＷＬ２１に着目する。金属配線ＳＬ２は、第１層ＷＬ２１よりも配線ＷＬ１に向かって突出した突出部ＳＬＢ２を有している。換言すると、金属配線ＳＬ２は、エッジＥＧ１２とエッジＥＧ１３との間に位置するエッジＥＧ１４を有している。エッジＥＧ１３は、エッジＥＧ１２及びＥＧ１３のいずれとも重畳しない。金属配線ＳＬ２のうち、エッジＥＧ１２からエッジＥＧ１４までの部分が、突出部ＳＬＢ２に相当する。図示した例では、エッジＥＧ１４の延出方向は、第２方向Ｙと平行であり、金属配線ＳＬ２の延出方向と平行である。
　図７Ａで示した例において、配線ＷＬ１乃至ＷＬ３はそれぞれ第１配線乃至第３配線に相当し、金属配線ＳＬ１及びＳＬ２はそれぞれ第１金属配線及び第２金属配線に相当し、突出部ＳＬＢ１は第１突出部に相当し、突出部ＳＬＥ１またはＳＬＥ２は第２突出部に相当し、突出部ＳＬＢ２は第３突出部に相当し、走査線Ｇ２及びＧ３（あるいは走査線Ｇ４及びＧ５）はそれぞれ第１走査線及び第２走査線に相当する。
　図７Ｂは、図７Ａに示した突出部ＳＬＥ１及びその周辺を拡大した平面図である。図示した例では、走査線Ｇ２及びＧ３の各々は、導電層ＣＬ１及びＣＬ２を用いて形成されている。導電層ＣＬ１は、表示部ＤＡにおける走査線Ｇと同一層に位置し、図６に示した絶縁層１２及び１３の間に位置している。導電層ＣＬ２は、表示部ＤＡにおける信号線Ｓと同一層に位置し、図６に示した絶縁層１３及び１４の間に位置している。導電層ＣＬ１及びＣＬ２は、コンタクトホールＣＨを通じて互いに電気的に接続されている。コンタクトホールＣＨは、金属配線ＳＬ１とは重畳することなく、配線ＷＬ１と重畳しており、エッジＥＧ２１とエッジＥＧ２４との間に位置している。
　導電層ＣＬ１は、配線ＷＬ１のエッジＥＧ１１と交差する側（配線ＷＬ２に近接する側）に位置している。導電層ＣＬ２は、配線ＷＬ１のエッジＥＧ２１と交差する側（配線ＷＬ３に近接する側）に位置している。金属配線ＳＬ１は、導電層ＣＬ１とは異なる層に位置し、導電層ＣＬ２と同一層に位置している。このため、走査線Ｇ２及びＧ３において、配線ＷＬ２と近接する側では、第１層ＣＬ１は、絶縁層を介して突出部ＳＬＢ１を含む金属配線ＳＬ１と重畳している。一方、配線ＷＬ３と近接する側では、第２層ＣＬ２は、金属配線ＳＬ１と重畳することはなく、突出部ＳＬＥ１とも重畳していない。
　図８は、図１に示した非表示部ＮＤＡのうちラウンド部Ｒ１１に沿った領域ＡＲ２を拡大した平面図である。なお、ラウンド部Ｒ２に沿った非表示部ＮＤＡにおいても、図８に示した領域ＡＲ２と同様の構造を有している。ここでは、表示部ＤＡのラウンド部Ｒ１とは、表示部ＤＡにおいて最外周に位置する共通電極ＣＥの配線ＷＬ２に近接する縁部に相当するものとする。ラウンド部Ｒ１１は、図６に示した絶縁基板１０の縁部に相当する。
　回路ユニットＧＵ３は、シフトレジスタＳＲ３、ゲートスイッチＧＳ６乃至ＧＳ９等を備えている。回路ユニットＧＵ４は、シフトレジスタＳＲ４、ゲートスイッチＧＳ１０等を備えている。これらの回路ユニットＧＵ３及びＧＵ４の各々の構成は、図７Ａに示した回路ユニットＧＵ１と同様である。シフトレジスタＳＲ３とシフトレジスタＳＲ４とは、ラウンド部Ｒ１１に沿って間隔を置いて配置されている。ゲートスイッチＧＳ６乃至ＧＳ９は、それぞれシフトレジスタＳＲ３に接続されている。ゲートスイッチＧＳ１０はシフトレジスタＳＲ４に接続され、ゲートスイッチＧＳ９と隣り合っている。ゲートスイッチＧＳ６乃至ＧＳ１０は、それぞれ走査線Ｇ６乃至Ｇ１０と電気的に接続されている。走査線Ｇ６乃至Ｇ９は、表示部ＤＡにおいて、それぞれ第１方向Ｘに沿って延出し、第２方向Ｙに等間隔で並んでいる。走査線Ｇ９は、ゲートスイッチＧＳ９において金属配線ＳＬ２よりもシフトレジスタＳＲ３に近い位置から引き出された第１配線部ＧＰ９を有し、走査線Ｇ１０は、ゲートスイッチＧＳ１０において金属配線ＳＬ２よりもシフトレジスタＳＲ４に近い位置から引き出された第２配線部ＧＰ１０を有している。第１配線部ＧＰ９及び第２配線部ＧＰ１０は、それぞれゲートスイッチＧＳ９とゲートスイッチＧＳ１０との間に位置し、お互いに対向している。　
　配線ＷＬ１乃至ＷＬ３、金属配線ＳＬ１及びＳＬ２は、ラウンド部Ｒ１及びＲ１１の間において、ラウンド部Ｒ１に沿って延出している。配線ＷＬ１は、配線ＷＬ２及びＷＬ３の間に位置し、金属配線ＳＬ１の上に重畳している。配線ＷＬ２は、配線ＷＬ１とラウンド部Ｒ１との間に位置し、金属配線ＳＬ２の上に重畳している。配線ＷＬ３は、配線ＷＬ１とラウンド部Ｒ１１との間に位置している。
　金属配線ＳＬ１は、シフトレジスタＳＲ３と金属配線ＳＬ２との間に部分ＳＬＰ１と、シフトレジスタＳＲ４と金属配線ＳＬ２との間に部分ＳＬＰ２と、部分ＳＬＰ１と部分ＳＬＰ２とを繋ぐ部分ＳＬＰ３とを有している。平面視において、部分ＳＬＰ１はゲートスイッチＧＳ９に重畳し、部分ＳＬＰ２はゲートスイッチＧＳ１０に重畳している。部分ＳＬＰ３は第１配線部ＧＰ９と第２配線部ＧＰ１０との間に位置している。部分ＳＬＰ１は第１線幅ＬＷ１を有し、部分ＳＬＰ２は第２線幅ＬＷ２を有し、部分ＳＬＰ３は第３線幅ＬＷ３を有している。ここでの線幅は、金属配線ＳＬ１の延出方向に対して垂直な距離である。第３線幅ＬＷ３は、第１線幅ＬＷ１及び第２線幅ＬＷ２より大きい。
　金属配線ＳＬ１は、配線ＷＬ１よりも配線ＷＬ２に向かって突出した突出部ＳＬＢ１を有している。また、金属配線ＳＬ１は、走査線Ｇ７及びＧ８の間において、配線ＷＬ１よりも配線ＷＬ３に向かって突出した突出部ＳＬＥ３を有している。同様に、金属配線ＳＬ１は、走査線Ｇ９及びＧ１０の間において、配線ＷＬ１よりも配線ＷＬ３に向かって（金属配線ＳＬ２の反対側）突出した突出部ＳＬＥ４を有している。部分ＳＬＰ１は突出部ＳＬ３を有し、部分ＳＬＰ３は突出部ＳＬＥ４を有している。　
　突出部ＳＬＥ３は、走査線Ｇ７及びＧ８のいずれとも重畳することなく、走査線Ｇ７及びＧ８の間隔ＧＰ３よりも小さい幅ＷＳ３を有している。同様に、突出部ＳＬＥ４は、走査線Ｇ９及びＧ１０のいずれとも重畳することなく、走査線Ｇ９及びＧ１０の間隔ＧＰ４よりも小さい幅ＷＳ４を有している。間隔ＧＰ４は間隔ＧＰ３より大きく、幅ＷＳ４は幅ＷＳ３より大きい。また、間隔ＧＰ４は、図７Ａに示した間隔ＧＰ２より大きく、幅ＷＳ４は幅ＷＳ２より大きい。
　図８で示した例において、配線ＷＬ１乃至ＷＬ３はそれぞれ第１配線乃至第３配線に相当し、金属配線ＳＬ１及びＳＬ２はそれぞれ第１金属配線及び第２金属配線に相当し、突出部ＳＬＢ１は第１突出部に相当し、突出部ＳＬＥ３またはＳＬＥ４は第４突出部に相当し、走査線Ｇ７及びＧ８（あるいは走査線Ｇ９及びＧ１０）はそれぞれ第３走査線及び第４走査線に相当する。
　図９は、図８に示したＧ－Ｈ線に沿った表示パネルＰＮＬの断面図を示す図である。金属配線ＳＬ１と配線ＷＬ１との間に位置する絶縁層としては、絶縁層１４乃至１６が含まれる。金属配線ＳＬ１及びＳＬ２は、絶縁層１３の上に位置し、絶縁層１４によって覆われている。金属配線ＳＬ１及びＳＬ２は、図６に示した信号線Ｓ４などと同一層に位置し、信号線Ｓ４と同一材料である金属材料によって形成されている。また、上述の走査線駆動回路ＧＤを構成する電極の一部あるいは配線の一部は、絶縁層１３の上に位置している。金属配線ＳＬ１において、突出部ＳＬＥ４は走査線駆動回路ＧＤ側に位置し、突出部ＳＬＢ１は金属配線ＳＬ２側に位置している。絶縁層１５は、絶縁層１４の上に積層されている。
　配線ＷＬ２の第１層ＷＬ２１は、絶縁層１５の上に位置し、絶縁層１６によって覆われている。第１層ＷＬ２１は、図６に示した共通電極ＣＥと同一層に位置し、共通電極ＣＥと同一材料である透明導電材料によって形成されている。絶縁層１６は、絶縁層１５の上に積層されている。
　配線ＷＬ１、配線ＷＬ３、及び、配線ＷＬ２の第２層ＷＬ２２は、絶縁層１６の上に位置し、配向膜ＡＬ１によって覆われている。配線ＷＬ１、配線ＷＬ３、及び、第２層ＷＬ２２は、図６に示した画素電極ＰＥ１１などと同一層に位置し、画素電極ＰＥ１１と同一材料である透明導電材料によって形成されている。
　液晶層ＬＣは、配線ＷＬ１乃至ＷＬ３と重畳している。図示した例では、配線ＷＬ３のうち、配線ＷＬ１に近接する側と液晶層ＬＣとが重畳し、配線ＷＬ１から離間する側とシールＳＥＡとが重畳している。
　エッジＥＧ１１からエッジＥＧ１２までの最短距離を第１距離ＤＴ１とし、エッジＥＧ１１からエッジＥＧ１３までの最短距離を第２距離ＤＴ２とした時、突出部ＳＬＢ１の突出率（％）を、ＤＴ２／ＤＴ１と定義する。
　図９に示した例において、絶縁層１４は第１有機層に相当し、絶縁層１５は第２有機層に相当し、絶縁層１６は無機層に相当する。また、エッジＥＧ１１は第１エッジに相当し、エッジＥＧ１２は第２エッジに相当し、エッジＥＧ１３は第３エッジに相当する。
　本実施形態によれば、配線ＷＬ１及び金属配線ＳＬ１には、第１電圧Ｖ１が印加される。配線ＷＬ２及びＷＬ３、金属配線ＳＬ２には、第２電圧Ｖ２が印加される。この場合において、配線ＷＬ１と配線ＷＬ３との間、及び、配線ＷＬ１と配線ＷＬ２との間にはそれぞれ電界が生じる。このような電界は、液晶層ＬＣに含まれる不純物イオンを捕捉するのに有効であり、表示パネルにおいて局所的に不純物イオンが凝集することを抑制できる。
　また、配線ＷＬ１とは異なる層に位置する金属配線ＳＬ１が配線ＷＬ１よりも配線ＷＬ２に向かって突出した突出部ＳＬＢ１を有することにより、配線ＷＬ２と配線ＷＬ１との間の電界に加えて、配線ＷＬ２と金属配線ＳＬ１との間の電界が生じるため、配線ＷＬ１のエッジＥＧ１１付近での電界集中が緩和される。　
　同様に、金属配線ＳＬ１が配線ＷＬ１よりも配線ＷＬ３に向かって突出した突出部ＳＬＥを有することにより、配線ＷＬ３と配線ＷＬ１との間の電界に加えて、配線ＷＬ３と金属配線ＳＬ１との間の電界が生じるため、配線ＷＬ１のエッジＥＧ２１付近での電界集中が緩和される。　
　このように、配線ＷＬ１における電界強度が緩和されるため、配線ＷＬ１の腐食（還元）を抑制することができ、しかも、配線ＷＬ１の腐食に起因した気泡の生成を抑制することができる。したがって、表示装置ＤＳＰの信頼性の低下を抑制することができる。
　また、表示パネルＰＮＬにおける直線部のみならずラウンド部においても、配線ＷＬ１と配線ＷＬ２との間、及び、配線ＷＬ１と配線ＷＬ３との間に十分な距離が確保できなくとも、上記の構成を適用することにより、配線ＷＬ１の腐食を抑制することができ、狭額縁化を実現できる。
　なお、走査線Ｇの各々は、配線ＷＬ１及び金属配線ＳＬ１と交差し、走査線Ｇに供給される制御信号は、１フレーム期間のうちのほとんどの期間において配線ＷＬ１の電位と同等のローレベルである。このため、配線ＷＬ１及び金属配線ＳＬ１と交差する走査線Ｇは、配線ＷＬ１における電界強度の緩和に貢献する。
　図１０は、金属配線ＳＬ１の突出率（％）と電界強度との関係を示した図である。これは、平面視で、図７Ａに示したエッジＥＧ１２とエッジＥＧ１４とが重畳している場合におけるシミュレーション結果である。図の横軸は、金属配線ＳＬ１の突出率（％）であり、第２距離（ＤＴ２）／第１距離（ＤＴ１）で算出される値である。図の縦軸は、電界強度（１．０Ｅ６Ｖ／ｍ）である。エッジＥＧ１１に生じる電界強度Ａは実線でプロットし、エッジＥＧ１２に生じる電界強度Ｂは点線でプロットしている。突出率がプラスの場合とは、エッジＥＧ１３がエッジＥＧ１１よりも外側（配線ＷＬ２に近接する側）に位置する場合に相当する。突出率がゼロの場合とは、エッジＥＧ１３がエッジＥＧ１１の直下に位置する場合に相当する。なお、参考値Ｒｅｆとして、エッジＥＧ１３がエッジＥＧ１１よりも内側（配線ＷＬ２から離間する側）に位置する、あるいは、金属配線ＳＬ１が存在しない場合の電界強度も示している。
　図１０において実線で示したエッジＥＧ１１の電界強度Ａに着目すると、突出率が増加するにしたがって、電界強度が低下する傾向が確認できる。これは、突出率が増加するほど、金属配線ＳＬ１が配線ＷＬ２に近接し、配線ＷＬ２と金属配線ＳＬ１との間に生ずる電界が増加するためである。このような傾向に基づくと、配線ＷＬ１の腐食を抑制する観点では、突出率は５％以上であることが望ましい。また、電界強度が参考値から半減する突出率として、１５％以上であることがより望ましい。
　一方で、図１０において点線で示したエッジＥＧ１２の電界強度Ｂに着目すると、突出率が増加するにしたがって、電界強度が増加する傾向が確認できる。これは、突出率が増加するほど、配線ＷＬ２とは異なる電位の金属配線ＳＬ１が配線ＷＬ２に接近するためである。このような傾向に基づくと、配線ＷＬ２の腐食を抑制する観点では、突出率は５０％以下であることが望ましく、３０％以下であることがより望ましい。
　このように、表示装置ＤＳＰの狭額縁化を実現し、且つ、電界集中による配線ＷＬ１及びＷＬ２の腐食を抑制するためには、突出率は、５％以上５０％以下であることが望ましく、１５％以上３０％以下であることがより望ましい。一例では、突出部ＳＬＢ１の幅（第２距離ＤＴ２）は、５μｍ～１０μｍである。
　次に、本実施形態の他の構成例について説明する。
　図１１は、図１に示した非表示部ＮＤＡのうち直線部Ｅ１１に沿った領域ＡＲ３を拡大した平面図である。直線部Ｅ１１に沿った領域ＡＲ３においては、走査線駆動回路ＧＤの代わりに、金属配線ＳＬ３が設けられている。金属配線ＳＬ３は、配線ＷＬ３と同電位であり、例えば第２電圧Ｖ２が印加される。配線ＷＬ３は、金属配線ＳＬ３の上に重畳している。金属配線ＳＬ３は、配線ＷＬ３よりも配線ＷＬ１に向かって突出した突出部ＳＬＢ３を有している。換言すると、配線ＷＬ３は配線ＷＬ１に対向するエッジＥＧ２２を有し、金属配線ＳＬ３はエッジＥＧ２１とエッジＥＧ２２との間に位置するエッジＥＧ３１を有している。エッジＥＧ３１は、エッジＥＧ２１乃至ＥＧ２３のいずれとも重畳しない。金属配線ＳＬ３のうち、エッジＥＧ２２からエッジＥＧ３１までの部分が、突出部ＳＬＢ３に相当する。金属配線ＳＬ３は、金属配線ＳＬ１等と同一層に位置し、金属配線ＳＬ１と同一材料によって形成されている。
　また、金属配線ＳＬ１のエッジＥＧ２３は、領域ＡＲ３のほぼ全域において、配線ＷＬ１のエッジＥＧ２１よりも配線ＷＬ３側に位置している。つまり、金属配線ＳＬ１は、配線ＷＬ３と対向する側に、図７Ａ及び図８に示したような部分的に突出部を有するのではなく、配線ＷＬ３と対向する側のほぼ全域に亘って突出部ＳＬＥを有している。
　図１１に示した例では、金属配線ＳＬ３が第３金属配線に相当し、突出部ＳＬＢ３が第５突出部に相当する。
　このような構成例においても、配線ＷＬ１と配線ＷＬ３との間に電界が生じた際に、配線ＷＬ１と金属配線ＳＬ３との間にも電界が形成され、配線ＷＬ３への電界集中が緩和される。したがって、配線ＷＬ３の腐食を抑制することができる。なお、図示した例では、配線ＷＬ３の直下に、配線ＷＬ３とは異なる電位の配線ＳＬ４が配置されている。配線ＳＬ４は、配線ＷＬ３から配線ＷＬ１に向かって突出せず、配線ＷＬ３及び金属配線ＳＬ３によって囲まれている。このため、配線ＳＬ４からの電界漏れが抑制される。
　図１２は、表示装置ＤＳＰの他の構成例を示す平面図である。配線ＷＬ４は、金属配線ＳＬ１及び配線ＷＬ１と交差している。配線ＷＬ４の電位は、配線ＷＬ１とは異なる。このようなレイアウトにおいて、金属配線ＳＬ１は、配線ＷＬ２に向かって突出した突出部ＳＬＢ１のみならず、配線ＷＬ３に向かって突出した突出部ＳＬＥを有している。配線ＷＬ４は、突出部ＳＬＢ１及び突出部ＳＬＥと重畳している。　
　図１２に示した例では、配線ＳＬ４が第４金属配線に相当し、突出部ＳＬＥが第６突出部に相当する。
　このような構成例においては、配線ＷＬ１と配線ＷＬ４との間に電界が生じた際に、金属配線ＳＬ３と配線ＷＬ４との間にも電界が形成され、配線ＷＬ１への電界集中が緩和される。したがって、配線ＷＬ１の腐食を抑制することができる。
　以上説明したように、本実施形態によれば、信頼性の低下を抑制することが可能な表示装置を提供することができる。
　なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。　
　例えば、本実施形態においては、赤画素、緑画素、及び、白画素のそれぞれの画素幅が同一であるが、これらの画素幅が異なっていてもよい。また、本実施形態においては、赤画素、緑画素、及び、白画素のそれぞれの画素電極が同一形状を有しているが、これらの画素電極の形状が異なっていてもよい。

Claims (17)

  1. 　表示部と、
    　前記表示部の周辺に位置する非表示部と、
    　前記非表示部に位置する第１金属配線と、
    　前記第１金属配線の上に位置する絶縁層と、
    　前記絶縁層の上に位置し、前記第１金属配線と同電位であり、前記第１金属配線と重畳する第１透明導電膜と、
    　前記第１透明導電膜と前記表示部との間に位置し、前記第１透明導電膜とは異なる電位の第２透明導電膜と、を備え、
    　前記第１透明導電膜は、前記第２透明導電膜に対向する第１エッジを有し、
    　前記第２透明導電膜は、前記第１透明導電膜に対向する第２エッジを有し、
    　前記第１金属配線は、平面視において、前記第１エッジと前記第２エッジとの間に位置する第３エッジを有する、表示装置。
  2. 　前記第１金属配線は、平面視において、前記第１透明導電膜よりも前記第２透明導電膜に向かって突出した第１突出部を有している、請求項１に記載の表示装置。
  3. 　さらに、前記非表示部に位置し、前記第２透明導電膜と同電位の第３透明導電膜と、　前記第１金属配線と交差する第１走査線及び第２走査線と、を備え、
    　前記第１透明導電膜は、前記第２透明導電膜と前記第３透明導電膜との間に位置し、　前記第１金属配線は、平面視において、前記第１走査線と前記第２走査線との間で前記第１透明導電膜よりも前記第３透明導電膜に向かって突出した第２突出部を有している、請求項２に記載の表示装置。
  4. 　前記第２突出部の幅は、前記第１走査線と前記第２走査線との間隔よりも小さい、請求項３に記載の表示装置。
  5. 　前記第１突出部は、前記第１走査線及び前記第２走査線と重畳している、請求項４に記載の表示装置。
  6. 　さらに、前記第２透明導電膜と同電位の第２金属配線を備え、
    　前記第２透明導電膜は、前記第２金属配線と重畳し、
    　前記第２金属配線は、平面視において、前記第２透明導電膜よりも前記第１透明導電膜に向かって突出した第３突出部を有している、請求項２に記載の表示装置。
  7. 　さらに、絶縁基板と、
    　前記絶縁基板上に位置し、前記第１金属配線と交差する第３走査線及び第４走査線と、を備え、
    　前記第１金属配線は、平面視において、前記第３走査線と前記第４走査線との間で前記第１透明導電膜よりも前記第３透明導電膜に向かって突出した第４突出部を有し、
    　前記絶縁基板は、ラウンド部と、直線部と、を有し、
    　前記第２突出部は、前記直線部に沿った前記非表示部に位置し、
    　前記第４突出部は、前記ラウンド部に沿った前記非表示部に位置し、
    　前記第４突出部の幅は、前記第２突出部の幅よりも大きい、請求項３に記載の表示装置。
  8. 　さらに、前記非表示部に位置し、前記第２透明導電膜と同電位の第３透明導電膜とを備え、
    　前記絶縁層は、第１有機層と、前記第１有機層に積層された第２有機層と、前記第２有機層に積層された無機層と、を備え、
    　前記第１金属配線は、前記第１有機層によって覆われ、
    　前記第１透明導電膜及び前記第３透明導電膜は、前記無機層上に位置し、
    　前記第２透明導電膜は、前記第２有機層と前記無機層との間、または、前記無機層上に位置している、請求項２に記載の表示装置。
  9. 　さらに、第１基板と、第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
    　前記第１基板は、前記第１透明導電膜、前記第２透明導電膜、及び、前記第３透明導電膜を備え、
    　前記液晶層は、前記第１透明導電膜、前記第２透明導電膜、及び、前記第３透明導電膜と重畳している、請求項８に記載の表示装置。
  10. 　さらに、前記第１基板と前記第２基板とを接着するシールを備え、
    　前記シールは、前記第３透明導電膜と重畳している、請求項９に記載の表示装置。
  11. 　前記第１エッジから前記第２エッジまでの距離を第１距離とし、前記第１エッジから前記第３エッジまでの距離を第２距離としたとき、
    　前記第２距離は、前記第１距離の５％以上５０％以下である、請求項１に記載の表示装置。
  12. 　さらに、前記第３透明導電膜と同電位の第３金属配線を備え、
    　前記第３透明導電膜は、前記第３金属配線と重畳し、
    　前記第３金属配線は、平面視において、前記第３透明導電膜よりも前記第１透明導電膜に向かって突出した第５突出部を有している、請求項３に記載の表示装置。
  13. 　さらに、前記第１金属配線と交差し、前記第１透明導電膜とは異なる電位の第４金属配線を備え、
    　前記第１金属配線は、平面視において、前記第１透明導電膜よりも前記第３透明導電膜に向かって突出した第６突出部を有し、
    　前記第４金属配線は、前記第１突出部及び前記第６突出部と重畳している、請求項３に記載の表示装置。
  14. 　第１直線部と、第２直線部と、前記第１直線部と前記第２直線部とを繋ぐラウンド部と、を有する絶縁基板と、
    　前記ラウンド部に沿って間隔を置いて配置された第１シフトレジスタ回路及び第２シフトレジスタ回路と、
    　前記第１シフトレジスタ回路に接続された第１ゲートスイッチ回路と、
    　前記第２シフトレジスタ回路に接続され前記第１ゲートスイッチ回路と隣り合う第２ゲートスイッチ回路と、
    　前記ラウンド部に沿って延出し、平面視において前記第１ゲートスイッチ回路と前記第２ゲートスイッチ回路のそれぞれに重畳し、第１電圧が印加される第１金属配線と、
    　表示部と前記第１金属配線との間に位置し、前記ラウンド部に沿って延出し、前記第１電圧と異なる第２電圧が印加される第２金属配線と、を備え、
    　前記第１金属配線は、前記第１シフトレジスタ回路と前記第２金属配線との間において第１線幅で延出する第１部分と、前記第２シフトレジスタ回路と前記第２金属配線との間において第２線幅で延出する第２部分と、前記第１部分と前記第２部分とを繋ぎ第３線幅で延出する第３部分と、を有し、
    　前記第３線幅は、前記第１線幅及び前記第２線幅より大きく、
    　前記第３部分は、平面視において前記第２金属配線の反対側に突出し、前記第１ゲートスイッチ回路と前記第２ゲートスイッチ回路との間に位置する突出部を有している、液晶表示装置。
  15. 　さらに、前記第１金属配線と平行に延出する第１透明導電膜と、
    　前記第２金属配線と平行に延出する第２透明導電膜と、を備え、
    　前記第１透明導電膜は前記第１金属配線に重畳し、
    　前記第２透明導電膜は前記第２金属配線に重畳し、
    　前記第１金属配線及び前記第１透明導電膜にはそれぞれ前記第１電圧が印加され、前記第１金属配線及び前記第１透明導電膜はプラスの電位に設定され、
    　前記第２金属配線及び前記第２透明導電膜には、それぞれ前記第２電圧としてのコモン電圧が印加され、
    　前記第１透明導電膜は、前記第２透明導電膜との間に形成される電界によりイオンを捕捉するイオントラップ配線である、請求項１４に記載の液晶表示装置。
  16. 　さらに、前記第１シフトレジスタ回路に接続された第３ゲートスイッチ回路を備え、
    　前記第２ゲートスイッチ回路、前記第１ゲートスイッチ回路、前記第３ゲートスイッチ回路は前記ラウンド部に沿う方向にこの順で並び、
    　前記第１部分は、前記第１ゲートスイッチ回路と前記第３ゲートスイッチ回路との間に前記第１シフトレジスタ回路に向かって突出する第４部分を有し、
    　前記ラウンド部に沿う方向において、前記第３部分は前記第４部分より大きい、請求項１５に記載の液晶表示装置。
  17. 　さらに、前記第１ゲートスイッチ回路から前記表示部に向かって引き出される第１ゲート配線と、
    　前記第２ゲートスイッチ回路から前記表示部に向かって引き出される第２ゲート配線と、を備え、
    　前記第１ゲート配線は、前記第１ゲートスイッチ回路において前記第２金属配線よりも前記第１シフトレジスタ回路に近い位置から引き出される第１配線部を有し、
    　前記第２ゲート配線は、前記第２ゲートスイッチ回路において前記第２金属配線よりも前記第２シフトレジスタ回路に近い位置から引き出される第２配線部を有し、
    　前記第１配線部と前記第２配線部とは、前記第１ゲートスイッチ回路と前記第２ゲートスイッチとの間で互いに対向し、
    　前記第３部分は、前記第１配線部と前記第２配線部との間に位置している、請求項１６に記載の液晶表示装置。
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