JP2015121583A - 液晶表示パネル - Google Patents

Abstract

【課題】優れた表示品位を有する液晶表示装置を提供する。
【解決手段】液晶表示装置は、アレイ基板、対向基板及び液晶層を備えている。アレイ基板は、共通電極ＣＥと、絶縁膜と、第１画素電極ＰＥと、第２画素電極ＰＥと、シールド電極ＳＨ１と、を備えている。絶縁膜は、共通電極ＣＥ上に設けられている。第１画素電極ＰＥ及び第２画素電極ＰＥは、絶縁膜上に設けられ互いに間隔を置いて位置している。シールド電極ＳＨ１は、絶縁膜上に設けられ、第１画素電極ＰＥ及び第２画素電極ＰＥの間に位置し、それぞれ第１画素電極ＰＥ及び第２画素電極ＰＥに隣合っている。
【選択図】図６

Description

本発明の実施形態は、液晶表示パネルに関する。

液晶表示装置は、テレビ受像機、カーナビゲーション装置等の車載用ディスプレイ、ノートパソコンや携帯電話などモバイル用端末等、様々な機器に搭載されている。

例えばＴＮ（Twisted Nematic）モードやＯＣＢ（Optically Compensated Bend）モードの液晶表示装置では、上側基板に備えられた対向電極と、下側基板に設けられた画素電極との間に形成する電界により、両基板間に挟持された液晶層に含まれる液晶分子の配向方向を制御している。

また、ＩＰＳ（In-Plane Switching）モードの液晶表示装置においては、対向電極（この場合ＣＯＭ電極）、画素電極ともに一方の基板に備えられ、両電極間に形成する電界（フリンジ電界）により、液晶層に含まれる液晶分子の配向方向を制御している。ＩＰＳモードの一態様としてのＦＦＳ（Fringe-Field Switching）モードの液晶表示装置は、大きな開口率を確保できるので輝度が高く、かつ視野角特性に優れている。

特開２００９−２８８３７３号公報 特開２００３−２０７７９６号公報

この発明は、優れた表示品位を有する液晶表示装置を提供する。

一実施形態に係る液晶表示装置は、
共通電極と、前記共通電極と同層又は前記共通電極より上層に設けられた第１画素電極と、前記第１画素電極と同層に設けられ前記第１画素電極に間隔を置いて位置した第２画素電極と、前記第１画素電極及び第２画素電極と同層に設けられ前記第１画素電極及び第２画素電極の間に位置しそれぞれ前記第１画素電極及び第２画素電極に隣合ったシールド電極と、を備えたアレイ基板と、
前記アレイ基板に対向配置された対向基板と、
前記アレイ基板と前記対向基板との間に挟持された液晶層と、を備え、
前記第１画素電極及び第２画素電極は、それぞれ前記共通電極との間に形成する電界を前記液晶層に印加するように構成されている。

図１は、第１の実施形態に係る液晶表示装置の構成を模式的に示す斜視図である。 図２は、図１に示した液晶表示パネルの構成及び等価回路を概略的に示す図である。 図３は、図１及び図２に示したアレイ基板における画素の構造を対向基板の側から見た概略平面図である。 図４は、上記アレイ基板を対向基板の側から見た概略平面図であり、ソース配線、画素電極及びシールド電極を取り出して示す図である。 図５は、図３の線Ｖ−Ｖに沿った上記液晶表示装置の概略断面図である。 図６は、図３の線ＶＩ−ＶＩに沿った上記液晶表示パネルの一部を示す概略断面図である。 図７は、上記アレイ基板からシールド部及び電圧配線を取り出して示す概略平面図である。 図８は、上記第１の実施形態に係る液晶表示パネルの一部を示す断面図であり、第１画素がオン状態で第２画素がオフ状態の際に液晶層に印加される電界の一例について説明するための図である。 図９は、比較例の液晶表示パネルの一部を示す断面図であり、第１画素がオン状態で第２画素がオフ状態の際に液晶層に印加される電界の一例について説明するための図である。 図１０は、第２の実施形態に係る液晶表示装置を説明するための図であり、液晶表示パネルの一部を示す概略断面図である。 図１１は、第３の実施形態に係る液晶表示装置を説明するための図であり、液晶表示パネルの一部を示す概略断面図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

始めに、本発明の実施形態の着想について説明する。
液晶表示装置は、アレイ基板、対向基板及び液晶層を備えている。液晶表示装置は、行方向及び列方向に沿って並べられたマトリクス状の複数の画素を形成している。ＩＰＳ（In-Plane Switching）モードの液晶表示装置において、各画素は、画素電極及び共通電極（共通電極の一部）を有している。そして、オン状態の画素では、画素電極が共通電極との間に形成する電界を液晶層に印加する。

ここで、複数の画素のうち、任意の隣合う一対の画素を第１画素及び第２画素とする。また、液晶層のうち、第１画素を形成する領域を第１液晶層、第２画素を形成する領域を第２液晶層とする。例えば、第１画素がオン状態になると、画素内の画素電極と共通電極との間に形成される電界が第１液晶層に印加される。

ところで、第１画素の画素電極は、同一画素の共通電極との間だけでなく他の部材との間にも電界を形成し得る。例えば、オン状態の第１画素から第２液晶層に電界が漏洩し得る。第２液晶層に電界が漏洩した場合、第２液晶層の液晶分子の配向が乱れ、第２画素の正規の画像に影響が及んでしまう。

具体的には、ノーマリーブラック型の液晶表示装置では、オフ状態の第２画素において光漏れが生じる恐れがある。さらに、第１画素及び第２画素が互いに異なる色の画像を表示する場合、混色ムラが生じる恐れがある。例えば、オン状態の第１画素が正規に赤色の画像を表示し、オフ状態の第２画素が不所望に緑色の画像を表示することになると、赤色の画像ではなく、赤色に緑色が混ざった画像が表示されることになる。
このため、優れた表示品位を有するＩＰＳモードの液晶表示装置が望まれている。例えば、第１画素がオン状態、第２画素がオフ状態の際、第１画素が第２画素の表示動作に影響を及ぼさないようにする技術が望まれている。

そこで、上記技術として、第１画素の画素電極と第２画素の画素電極との間の距離を特定値以上にする技術を挙げることができる。
しかしながら、この場合、画素電極間の距離が制約されると言う問題がある。これにより、画素サイズが制約される結果、画素の精細度の低下を招いてしまう。勿論、画素の高精細化を図ることは困難である。なお、画素電極自体のサイズを小さくすれば、高精細化に寄与することはできる。但し、この場合、液晶分子の配向制御が不十分となるドメインが存在することになり得る。大きな開口率を確保することが困難となり、輝度を高くすることが困難となるため、ＩＰＳモードの液晶表示装置の特長を得ることができなくなってしまう。

上述したことから分かるように、画素電極に関する制約があるため、画素の精細度の低下を招くこと及びＩＰＳモードの特長を損なうこと無しに、優れた表示品位を有するＩＰＳモードの液晶表示装置を得ることは困難である。

そこで、本発明の実施形態においては、この課題の原因を解明し、この課題を解決することにより、上述した画素電極に関する制約を受けること無しに、優れた表示品位を有するＩＰＳモードの液晶表示装置を得ることができるものである。次に、本発明の実施形態の課題解決のため、上記着想を具体化する手段や手法について説明する。

以下、図面を参照しながら第１の実施形態に係る液晶表示装置について詳細に説明する。図１は、一実施形態に係る液晶表示装置の構成を模式的に示す斜視図である。
図１に示すように、液晶表示装置１は、アクティブマトリクスタイプの液晶表示パネルＬＰＮ、液晶表示パネルＬＰＮを照明するバックライトユニット４などを備えている。図示した例では、液晶表示装置１は、液晶表示パネルＬＰＮを駆動するのに必要な信号源として、駆動ＩＣチップ２及びフレキシブル配線基板３を備えている。

液晶表示パネルＬＰＮは、ノーマリーブラック型の液晶表示パネルである。液晶表示パネルＬＰＮは、アレイ基板ＡＲと、アレイ基板ＡＲに対向配置された対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に挟持された液晶層（後述する液晶層ＬＱ）と、を備えて構成されている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリア（表示領域）ＡＣＴを備えている。このアクティブエリアＡＣＴには、行方向及び列方向に沿って並べられたｍ×ｎ個のマトリクス状の複数の画素ＰＸが設けられている（但し、ｍ及びｎは正の整数）。

バックライトユニット４は、アレイ基板ＡＲの背面側に配置されている。このようなバックライトユニット４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

図２は、図１に示した液晶表示パネルＬＰＮの構成及び等価回路を概略的に示す図である。
図２に示すように、アレイ基板ＡＲは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）及びｎ本の容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）、各画素ＰＸにおいてゲート配線Ｇ及びソース配線Ｓと電気的に接続されたｍ×ｎ個のスイッチング素子ＳＷ、各画素ＰＸにおいてスイッチング素子ＳＷに各々電気的に接続されたｍ×ｎ個の画素電極ＰＥ、容量線Ｃの一部であり画素電極ＰＥと向かい合う共通電極ＣＥなどを備えている。保持容量Ｃｓは、容量線Ｃと画素電極ＰＥとの間に形成される。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、第１駆動回路ＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、第２駆動回路ＳＤに接続されている。各容量線Ｃは、アクティブエリアＡＣＴの外側に引き出され、第３駆動回路ＣＤに接続されている。これらの第１駆動回路ＧＤ、第２駆動回路ＳＤ及び第３駆動回路ＣＤは、アレイ基板ＡＲに形成され、駆動ＩＣチップ２と接続されている。図示した例では、駆動ＩＣチップ２は、液晶表示パネルＬＰＮのアクティブエリアＡＣＴの外側の非表示領域（額縁領域）において、アレイ基板ＡＲに実装されている。なお、液晶の駆動モードによって、特に容量線Ｃを駆動する必要が無い場合は、第３駆動回路ＣＤは特に必要でなく、各容量線Ｃは何らかの定電位に接続されていてもよい。

また、図示した例の液晶表示パネルＬＰＮは、アレイ基板ＡＲに画素電極ＰＥ及び共通電極ＣＥを備え、これらの間に形成される横電界（特に、フリンジ電界のうちの基板の主面にほぼ平行な電界）を主に利用して液晶層ＬＱを構成する液晶分子をスイッチングするＦＦＳ（Fringe Field Switching）モードを適用している。

図３は、図２に示したアレイ基板ＡＲにおける画素ＰＸの構造を対向基板ＣＴの側から見た概略平面図である。なお、図３において、シールド電極ＳＨ１の図示は省略している。また、ここに示した平面図は画素レイアウトの一例であって、本実施形態はこの画素レイアウトに限定されるものではない。図４は、アレイ基板ＡＲを対向基板ＣＴの側から見た概略平面図であり、図３に示したソース配線Ｓ及び画素電極ＰＥと、図３では省略したシールド電極ＳＨ１とを取り出して示す図である。なお、ここでは、説明に必要な部分のみを図示している。

図３及び図４に示すように、ゲート配線Ｇは、行方向Ｘに沿って延出している。ソース配線Ｓは、行方向Ｘに交差する列方向Ｙに沿って延出している。スイッチング素子ＳＷは、ゲート配線Ｇとソース配線Ｓとの交差部近傍に配置され、例えば、ＴＦＴ（薄膜トランジスタ）によって構成されている。このスイッチング素子ＳＷは、ポリシリコンを利用した半導体層ＳＣを備えている。図３では特に、トップゲート型のポリシリコンＴＦＴを用いて構成した例を示しているが、ＴＦＴはボトムゲート型で構成されても良いし、半導体層としてアモルファスシリコンや酸化物半導体を用いてもよい。

スイッチング素子ＳＷのゲート電極ＷＧは、半導体層ＳＣの直上に位置し、ゲート配線Ｇに電気的に接続されている（図示した例では、ゲート電極ＷＧは、ゲート配線Ｇと一体的に形成されている）。なお、ゲート配線Ｇも半導体層ＳＣの直上に位置している。このため、スイッチング素子ＳＷは、ダブルゲート型のＴＦＴで形成されている。スイッチング素子ＳＷのソース電極ＷＳは、ソース配線Ｓに電気的に接続されている（図示した例では、ソース電極ＷＳは、ソース配線Ｓと一体的に形成されている）。ここで、ソース電極ＷＳはコンタクトホールＣＨ１を通って半導体層ＳＣのソース領域に接続されている。

容量線Ｃは、複数の画素ＰＸに亘って共通に形成された共通電極ＣＥを含んでいる。すなわち、共通電極ＣＥは、各画素ＰＸに配置されるとともに、ソース配線Ｓの上方にも延在し、行方向Ｘに隣接する各画素ＰＸ及び列方向Ｙに隣接する各画素ＰＸに亘って共通に形成されている。このような共通電極ＣＥは、各画素ＰＸにおいて、例えば、略長方形状に形成されている。この共通電極ＣＥは、例えば、コモン電位（例えば、０Ｖ）に設定される。

画素電極ＰＥは、行方向Ｘに沿った長さが列方向Ｙに沿った長さよりも短い略長方形状の各画素ＰＸにおいて、例えば、略長方形状に形成されている。画素電極ＰＥは、列方向Ｙに平行な長軸を有している。この画素電極ＰＥは、共通電極ＣＥの上方に配置されている。また、画素電極ＰＥは、後述する中継電極ＲＥ及びドレイン電極ＷＤを介して半導体層ＳＣのソース領域と電気的に接続されている。これにより、画素電極ＰＥは、スイッチング素子ＳＷと電気的に接続される。画素電極ＰＥの形状については、図３に示した略長方形状の他、長軸／短軸いずれかの軸方向において屈曲部を有する形状であってもよい。

ここで、共通電極ＣＥに着目すると、ドレイン電極ＷＤと画素電極ＰＥとが電気的に接続されるコンタクト領域において、矩形状の開口部ＡＰが形成されている。中継電極ＲＥは、開口部ＡＰの内側に形成されている。中継電極ＲＥと共通電極ＣＥとの間には、環状の隙間領域が形成されている。列方向Ｙに隣接する画素に対応して配置された共通電極ＣＥは、列方向Ｙに沿って延出した接続部ＣＮによって電気的に接続されている。接続部ＣＮは、容量線の一部である。このような接続部ＣＮは、行方向Ｘに隣接する中継電極ＲＥの間に配置されている。中継電極ＲＥについては、ドレイン電極ＷＤと画素電極ＰＥとを良好に接続するために設けているが、製造工程によっては必ずしも設けなくてもよい。

また、この画素電極ＰＥには、共通電極ＣＥと向かい合う複数のスリットＰＳＬが形成されている。図示した例では、１つの画素電極ＰＥが４本のスリットＰＳＬを有しているが、行方向Ｘに沿った画素ピッチがより狭い設定では、画素ＰＸの行方向Ｘに沿った長さがより短くなり、画素電極ＰＥの行方向Ｘに沿った長さがより短くなることから、１つの画素電極ＰＥが２本程度のスリットＰＳＬを有する場合もあり得る。

また、図示した例では、スリットＰＳＬは、列方向Ｙに沿って延出しているが、列方向Ｙに対して５°〜１０°程度傾斜した方向に延出している場合もあり得るし、くの字形に屈曲している場合もあり得る。又は、スリットＰＳＬは、行方向Ｘに沿って延出し、列方向Ｙに間隔を置いて並べられている場合もあり得る。

図５は、図３の線Ｖ−Ｖに沿った液晶表示装置の概略断面図であり、スイッチング素子ＳＷと画素電極ＰＥとのコンタクト領域の断面構造を概略的に示す図である。
図３乃至図５に示すように、アレイ基板ＡＲは、ガラス基板などの光透過性を有する第１絶縁基板２０を用いて形成されている。

第１絶縁基板２０上に、第１絶縁膜１５が形成されている。スイッチング素子ＳＷは第１絶縁膜１５上に形成されている。ここに示したスイッチング素子ＳＷは、トップゲート型の薄膜トランジスタである。半導体層ＳＣは、第１絶縁膜１５の上に形成されている。このような半導体層ＳＣは、第２絶縁膜２１によって覆われている。また、第２絶縁膜２１は、第１絶縁膜１５の上にも配置されている。ここで、第２絶縁膜２１は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を利用して形成されている。

スイッチング素子ＳＷのゲート電極ＷＧは、第２絶縁膜２１の上に形成され、半導体層ＳＣの直上に位置している。このようなゲート電極ＷＧは、第３絶縁膜２２によって覆われている。また、第３絶縁膜２２は、第２絶縁膜２１の上にも配置されている。第３絶縁膜２２は、シリコン（Ｓｉ）を含む透明な無機材料などによって形成されている。ここでは、第３絶縁膜２２は、酸化シリコン（ＳｉＯ）で形成されている。

スイッチング素子ＳＷのソース電極ＷＳ及びドレイン電極ＷＤは、第３絶縁膜２２の上に形成されている。これらのソース電極ＷＳ及びドレイン電極ＷＤは、それぞれ第２絶縁膜２１及び第３絶縁膜２２を貫通するコンタクトホールＣＨ１、ＣＨ２を通って半導体層ＳＣにコンタクトしている。ソース配線Ｓも第３絶縁膜２２の上に形成されている。

ソース電極ＷＳ、ドレイン電極ＷＤ及びソース配線Ｓは、例えばＴＡＴを利用して形成されている。ここで、ＴＡＴは、Ｔｉ（チタン）／Ａｌ（アルミニウム）／Ｔｉの略称で３層構造の金属層である。

ソース電極ＷＳ、ドレイン電極ＷＤ及びソース配線Ｓは、第４絶縁膜２３によって覆われている。また、この第４絶縁膜２３は、第３絶縁膜２２の上にも配置されている。このような第４絶縁膜２３は、スイッチング素子ＳＷの上に配置された有機絶縁膜に相当し、透明な有機材料によって形成されている。また、この第４絶縁膜２３は、略平坦な上面２３Ｔ、及びこの上面２３Ｔからスイッチング素子ＳＷのドレイン電極ＷＤまで貫通したコンタクトホールＣＨ３を有している。

中継電極ＲＥは、第４絶縁膜２３の上に島状に形成されている。中継電極ＲＥは、スイッチング素子ＳＷのドレイン電極ＷＤの上方に配置されている。中継電極ＲＥは、コンタクトホールＣＨ３を通ってドレイン電極ＷＤに電気的に接続されている。共通電極ＣＥは、第４絶縁膜２３の上面２３Ｔの上に形成され、中継電極ＲＥから離間している。

中継電極ＲＥ及び共通電極ＣＥは、ともに透明な導電材料、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などによって形成されている。

中継電極ＲＥ及び共通電極ＣＥは、第５絶縁膜２４によって覆われている。また、この第５絶縁膜２４は、第４絶縁膜２３の上にも配置されている。このような第５絶縁膜２４は、中継電極ＲＥ及び共通電極ＣＥの上に配置された層間絶縁膜に相当し、シリコン（Ｓｉ）を含む透明な無機材料、例えば、窒化シリコン（ＳｉＮ）によって形成されている。共通電極ＣＥ（接続部ＣＮ）と中継電極ＲＥとの間では、第４絶縁膜２３の上に第５絶縁膜２４が積層されている。また、第５絶縁膜２４はコンタクトホールＣＨ４を有している。コンタクトホールＣＨ４は中継電極ＲＥまで貫通している。

図６は、図３の線ＶＩ−ＶＩに沿った液晶表示パネルＬＰＮの一部を示す概略断面図である。
図３乃至図６に示すように、画素電極ＰＥは、第５絶縁膜２４の上に形成され、共通電極ＣＥと対向している。また、この画素電極ＰＥは、コンタクトホールＣＨ４にも形成され、コンタクトホールＣＨ４において、中継電極ＲＥに積層されている。これにより、画素電極ＰＥは、中継電極ＲＥに電気的に接続されている。複数の画素電極ＰＥは、互いに間隔を置いて位置している。複数の画素電極ＰＥは、それぞれ共通電極ＣＥとの間に形成する電界を液晶層ＬＱに印加するように構成されている。また、画素電極ＰＥは、スリットＰＳＬにより互いに離間した複数の電極部ＰＥＡを有している。この実施形態において、電極部ＰＥＡは列方向Ｙに延びている。

シールド電極ＳＨ１は、第５絶縁膜２４の上に設けられている。シールド電極ＳＨ１は、画素電極ＰＥ間に位置し、両側の画素電極ＰＥにそれぞれ隣合っている。シールド電極ＳＨ１は、画素電極ＰＥの長軸に平行な方向（列方向Ｙ）に延在している。シールド電極ＳＨ１は、画素電極ＰＥの長軸に平行な方向に延在した配線の上方に設けられ、上記配線と対向している。ここでは、シールド電極ＳＨ１は、ソース配線Ｓの上方に設けられ、ソース配線Ｓと対向している。シールド電極ＳＨ１は、画素電極ＰＥからの不所望な電界をシールドすることが可能である。

図７は、アレイ基板ＡＲからシールド部ＳＨ及び電圧配線ＰＬを取り出して示す概略平面図である。
図４乃至図７に示すように、複数のシールド電極ＳＨ１は、互いに電気的に接続されている。この実施形態において、複数のシールド電極ＳＨ１は、周辺電極ＳＨ２と一体に形成されている。複数のシールド電極ＳＨ１及び周辺電極ＳＨ２は、シールド部ＳＨを形成している。

周辺電極ＳＨ２は、非表示領域に位置し、アクティブエリアＡＣＴの外周に亘って枠状に形成されている。この実施形態において、アクティブエリアＡＣＴは矩形状であるため、周辺電極ＳＨ２は矩形枠状に形成されている。アクティブエリアＡＣＴの左端及び右端に配置されたシールド電極ＳＨ１の一側縁は、それぞれ周辺電極ＳＨ２に接続されている。また、周辺電極ＳＨ２の幅は、シールド電極ＳＨ１の幅より広い。

画素電極ＰＥ及びシールド部ＳＨは、透明な導電材料、例えば、ＩＴＯやＩＺＯなどによって形成されている。なお、シールド部ＳＨは、金属等の遮光性を示す導電材料で形成されていてもよい。この実施形態において、画素電極ＰＥ及びシールド部ＳＨは、同一の透明な導電材料としてのＩＴＯで形成されている。

電圧配線ＰＬは、非表示領域に位置している。電圧配線ＰＬは、周辺電極ＳＨ２の下方に位置し、周辺電極ＳＨ２と対向している。電圧配線ＰＬは、例えば複数個所で周辺電極ＳＨ２に接続されている。電圧配線ＰＬには、例えば定電位の電源から定電圧が与えられる。このため、シールド電極ＳＨ１（シールド部ＳＨ）にも定電圧が与えられる。

シールド電極ＳＨ１に与えられる電圧の値は、液晶配向に殆ど影響を及ぼさない程度の値に設定されている。シールド電極ＳＨ１が設定される電位としては、正の微小な電位（＋０．３乃至１．０Ｖ）が望ましい。これにより、シールド電極ＳＨ１による電界シールド効果を発揮することができる。なお、上記電界シールド効果が得られるのであれば、シールド電極ＳＨ１の電位は上記の値に限定されるものではなく、種々変更可能である。

また、シールド電極ＳＨ１（シールド部ＳＨ）の電位を、定電位に固定しなくともよく、任意の電位に制御してもよい。例えば、シールド電極ＳＨ１には、隣合う画素電極ＰＥのそれぞれの電圧値に対応したバイアス電圧が電圧配線ＰＬ等を利用してさらに与えられてもよい。

さらに、シールド電極ＳＨ１は、画素電極ＰＥの電位と同極性の電位に設定される方が望ましい。例えば、画素電極ＰＥを極性反転駆動する場合、シールド電極ＳＨ１を画素電極ＰＥの電位と同極性の電位に振った方が望ましい。フレーム反転駆動の場合、シールド電極ＳＨ１は、１フレーム毎、正の微小な電位と負の微小な電位とに交互に設定される。
画素電極ＰＥ及びシールド部ＳＨは、第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１は、アレイ基板ＡＲの液晶層ＬＱに接する面に配置されている。

図５に示すように、一方、対向基板ＣＴは、ガラス基板などの光透過性を有する第２絶縁基板３０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板３０の内面（すなわちアレイ基板ＡＲに対向する面）に、各画素ＰＸを区画するブラックマトリクス３１、カラーフィルタ３２、オーバーコート層３３などを備えている。

ブラックマトリクス３１は、第２絶縁基板３０の内面において、アレイ基板ＡＲに設けられたゲート配線Ｇやソース配線Ｓ、さらにはスイッチング素子ＳＷなどの配線部に対向するように形成されている。カラーフィルタ３２は、第２絶縁基板３０の内面に形成され、互いに異なる複数の色、例えば赤色、青色、緑色といった３原色にそれぞれ着色された着色層３２Ｒ、３２Ｇ、３２Ｂによって形成されている。赤色の着色層３２Ｒは赤色画素に対応して配置され、同様に、青色の着色層３２Ｂは青色画素に対応して配置され、緑色の着色層３２Ｇは緑色画素に対応して配置されている。着色層３２Ｒ、３２Ｇ、３２Ｂは、列方向Ｙに延在し、行方向Ｘに順に並んでいる。

このため、行方向Ｘに隣合う一対の画素ＰＸは、互いに異なる色の画像を表示するように構成されている。そして、同一の列に並んだ複数の画素ＰＸは、同一の色の画像を表示するように構成されている。

オーバーコート層３３は、ブラックマトリクス３１及びカラーフィルタ３２の上に形成されている。このオーバーコート層３３は、ブラックマトリクス３１及びカラーフィルタ３２の表面の凹凸を平坦化する。オーバーコート層３３は、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２は、対向基板ＣＴの液晶層ＬＱに接する面に配置されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、第１配向膜ＡＬ１及び第２配向膜ＡＬ２が向かい合うように配置されている。アレイ基板ＡＲと対向基板ＣＴとの間の隙間は、スペーサにより保持されている。アレイ基板ＡＲと対向基板ＣＴとは、所定のギャップが形成された状態でシール材によって貼り合わせられている。液晶層ＬＱは、アレイ基板ＡＲ、対向基板ＣＴ及びシール材で囲まれた空間に封入された液晶分子を含む液晶組成物によって構成されている。

液晶表示パネルＬＰＮの一方の外面、すなわちアレイ基板ＡＲを構成する第１絶縁基板２０の外面には、第１偏光板ＰＬ１を含む第１光学素子ＯＤ１が配置されている。また、液晶表示パネルＬＰＮの他方の外面、すなわち対向基板ＣＴを構成する第２絶縁基板３０の外面には、第２偏光板ＰＬ２を含む第２光学素子ＯＤ２が配置されている。

第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、Ｘ−Ｙ平面内において、同一方位に配向処理されている。このため、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態では、液晶層ＬＱに含まれる液晶分子は、Ｘ−Ｙ平面内において、第１配向膜ＡＬ１及び第２配向膜ＡＬ２の配向処理方向に初期配向する。画素電極ＰＥと共通電極ＣＥとの間にフリンジ電界が形成された状態では、液晶分子は、Ｘ−Ｙ平面内において、初期配向方向とは異なる方位に配向する。

次に、共通電極ＣＥと画素電極ＰＥとの間に形成される正規の電界について説明する。図８は、本実施形態に係る液晶表示パネルＬＰＮの一部を示す断面図であり、第１画素ＰＸ１がオン状態で第２画素ＰＸ２がオフ状態の際に液晶層ＬＱに印加される電界の一例について説明するための図である。

図８に示すように、オン状態の第１画素ＰＸ１において、共通電極ＣＥと画素電極ＰＥとの間に所定の電圧が印加されている。すると、両電極が相対する部分だけでなく、スリットＰＳＬと対向する液晶層ＬＱの部分にまで電界が回り込む（これをフリンジ電界と呼ぶ）。ＦＦＳモードの液晶表示装置では、フリンジ電界が第１画素ＰＸ１の第１液晶層に印加され、このフリンジ電界により液晶分子の配向方向が制御される。

次に、本実施形態に係る液晶表示装置において、シールド電極ＳＨ１が画素電極ＰＥからの不所望な電界をシールドしているかどうかをシミュレーションした結果について説明する。

図８に示すように、上記シミュレーションを行う際、共通電極ＣＥの電位を０Ｖ、第１画素ＰＸ１の画素電極ＰＥの電位を＋３．８Ｖ、第２画素ＰＸ２の画素電極ＰＥの電位を０Ｖ、シールド電極ＳＨ１の電位を＋１．０Ｖにそれぞれ設定し、第２画素ＰＸ２の光透過率を導出することにより行った。なお、第１画素ＰＸ１はオン状態であり、第２画素ＰＸ２はオフ状態である。また、第１画素ＰＸ１を赤色を表示する画素とし、第２画素ＰＸ２を緑色を表示する画素とした。単色赤ラスタ表示で混色ムラが見え易いためである。

オフ状態の第２画素ＰＸ２の光透過率を導出したところ、０．７％であった。望ましい光透過率である０％に近い値が得られた。上記のことは、第１画素ＰＸ１の画素電極ＰＥがシールド電極ＳＨ１との間に電界を形成し、画素電極ＰＥからの不所望な電界がシールド電極ＳＨ１によってシールドされたためである。言い換えると、第１画素ＰＸ１から第２画素ＰＸ２の第２液晶層に電界が漏洩し難くなったためである。

次に、本実施形態と比較するため、比較例の液晶表示装置を用意し、第２画素ＰＸ２の光透過率を導出した。図９は、比較例の液晶表示パネルＬＰＮの一部を示す断面図であり、第１画素ＰＸ１がオン状態で第２画素ＰＸ２がオフ状態の際に液晶層ＬＱに印加される電界の一例について説明するための図である。

図９に示すように、比較例の液晶表示装置にシールド電極ＳＨ１（シールド部ＳＨ）が設けられていない以外、比較例の液晶表示装置は本実施形態に係る液晶表示装置と同様に形成されている。また、本実施形態に係る液晶表示装置と同様の条件（共通電極ＣＥ＝０Ｖ、第１画素ＰＸ１の画素電極ＰＥ＝＋３．８Ｖ、第２画素ＰＸ２の画素電極ＰＥ＝０Ｖ）で第２画素ＰＸ２の光透過率を導出した。

オフ状態の第２画素ＰＸ２の光透過率を導出したところ、５．６％であった。上記のことは、第１画素ＰＸ１の画素電極ＰＥとの間に電界を形成し得る上記シールド電極ＳＨ１が存在しないため、画素電極ＰＥからの不所望な電界をシールドすることができなかったためである。言い換えると、第１画素ＰＸ１から第２画素ＰＸ２の第２液晶層に電界が漏洩したためである。

そして、上述した２つの光透過率を比較すると、本実施形態に係る第２画素ＰＸ２の光透過率は、比較例の第２画素ＰＸ２の光透過率の１／８との結果となった。このことから、シールド電極ＳＨ１を追加したことにより、オフ状態の第２画素ＰＸ２からの光漏れが１／８に減少したことが分かる。

上記のように構成された第１の実施形態に係る液晶表示装置によれば、液晶表示装置は、アレイ基板ＡＲ、対向基板ＣＴ及び液晶層ＬＱを備え、ＦＦＳモードを利用している。アレイ基板ＡＲは、共通電極ＣＥと、共通電極ＣＥ上に設けられた第５絶縁膜２４と、第５絶縁膜２４上に設けられた第１画素電極ＰＥ、第２画素電極ＰＥ及びシールド電極ＳＨ１と、を備えている。第１画素電極ＰＥ及び第２画素電極ＰＥは、互いに間隔を置いて位置している。シールド電極ＳＨ１は、第１画素電極ＰＥ及び第２画素電極ＰＥの間に位置しそれぞれ第１画素電極ＰＥ及び第２画素電極ＰＥに隣合っている。第１画素電極ＰＥ及び第２画素電極ＰＥは、それぞれ共通電極ＣＥとの間に形成する電界を液晶層ＬＱに印加するように構成されている。

液晶表示装置は、シールド電極ＳＨ１を備えているため、オン状態の第１画素ＰＸ１から第２画素ＰＸ２に電界が漏洩し難い。このため、第１画素ＰＸ１の駆動に伴う第２画素ＰＸ２の第２液晶層の配向乱れを低減することができる。本実施形態に係る液晶表示装置はノーマリーブラック型の液晶表示装置であるため、オフ状態の第２画素ＸＰ２における光漏れを低減することができる。さらに、本実施形態において、第１画素ＰＸ１及び第２画素ＰＸ２は互いに異なる色の画像を表示するため、混色ムラの発生を低減することができる。

上記のことから、画素電極ＰＥに関する制約を緩和することができ、画素ＰＸの精細度の低下を招くこと及びＦＦＳモードの特長を損なうこと無しに、優れた表示品位を有する液晶表示装置を得ることができる。

次に、第２の実施形態に係る液晶表示装置について説明する。図１０は、本実施形態に係る液晶表示装置を説明するための図であり、液晶表示パネルＬＰＮの一部を示す概略断面図である。

図１０に示すように、本実施形態に係る液晶表示装置は、ＦＦＳモードの液晶表示装置であり、画素電極ＰＥと共通電極ＣＥとの位置が逆転した以外、上記第１の実施形態に係る液晶表示装置と同様に形成されている。

この実施形態において、画素電極ＰＥは、共通電極ＣＥの下方に位置している。画素電極ＰＥは、上記スリットＰＳＬ無しに形成されている。この実施形態においても、複数の画素電極ＰＥは、島状に設けられている。
ここで、中継電極ＲＥは、画素電極ＰＥと半導体層ＳＣとの中継にではなく、共通電極ＣＥと上記電圧配線ＰＬとの中継に利用することができる。

共通電極ＣＥには、画素電極ＰＥと向かい合う複数のスリットＰＳＬが形成されている。図示した例では、１つの画素電極ＰＥと対向する領域において、共通電極ＣＥには４本のスリットＣＳＬが形成されている。なお、スリットＣＳＬの本数、サイズ及び形状は、上記スリットＰＳＬと同様、種々変形可能である。

共通電極ＣＥは、スリットＣＳＬにより互いに離間した複数の電極部ＣＥＡを有している。なお、複数の電極部ＣＥＡは同電位に設定される。この実施形態において、電極部ＣＥＡは列方向Ｙに延びている。各画素ＰＸは５個の電極部ＣＥＡを利用している。

ここで、第１画素ＰＸ１の第１画素電極ＰＥと対向した電極部ＣＥＡを第１電極部ＣＥＡ、第２画素ＰＸ２の第２画素電極ＰＥと対向した電極部ＣＥＡを第２電極部ＣＥＡ、とする。第１画素電極ＰＥは、第１電極部ＣＥＡとの間に形成する電界を液晶層ＬＱ（第１液晶層）に印加するように構成されている。第２画素電極ＰＥは、第２電極部ＣＥＡとの間に形成する電界を液晶層ＬＱ（第２液晶層）に印加するように構成されている。

シールド電極ＳＨ１（シールド部ＳＨ）は、共通電極ＣＥと同層に設けられている。第１画素ＰＸ１と第２画素ＰＸ２の間のシールド電極ＳＨ１に着目すると、シールド電極ＳＨ１は、第１電極部ＣＥＡ及び第２電極部ＣＥＡの間に位置し、それぞれ第１電極部ＣＥＡ及び第２電極部ＣＥＡに隣合っている。この実施形態において、共通電極ＣＥ及びシールド部ＳＨは、同一の透明な導電材料としてのＩＴＯで形成されている。

上記のように構成された第２の実施形態に係る液晶表示装置によれば、液晶表示装置は、アレイ基板ＡＲ、対向基板ＣＴ及び液晶層ＬＱを備え、ＦＦＳモードを利用している。アレイ基板ＡＲは、第１画素電極ＰＥと、第２画素電極ＰＥと、第５絶縁膜２４と、共通電極ＣＥと、シールド電極ＳＨ１と、を備えている。

第１画素電極ＰＥ及び第２画素電極ＰＥは、同層に設けられ、互いに間隔を置いて位置している。第５絶縁膜２４は、第１画素電極ＰＥ及び第２画素電極ＰＥ上に設けられている。

共通電極ＣＥは、第５絶縁膜２４上に設けられ、第１電極部ＣＥＡ及び第２電極部ＣＥＡを有している。第１電極部ＣＥＡは第１画素電極ＰＥと対向し、第２電極部ＣＥＡは第２画素電極ＰＥと対向している。

シールド電極ＳＨ１は、共通電極ＣＥと同層に設けられ、第１電極部ＣＥＡ及び第２電極部ＣＥＡの間に位置し、それぞれ第１電極部ＣＥＡ及び第２電極部ＣＥＡに隣合っている。

第１画素ＰＸにおいて、第１画素電極ＰＥは、第１電極部ＣＥＡとの間に形成する電界を液晶層ＬＱ（第１液晶層）に印加するように構成されている。第２画素ＰＸにおいて、第２画素電極ＰＥは、第２電極部ＣＥＡとの間に形成する電界を液晶層ＬＱ（第２液晶層）に印加するように構成されている。

本実施形態においても液晶表装置は、シールド電極ＳＨ１を備えているため、上記第１の実施形態で得られる効果と同様の効果を得ることができる。
上記のことから、画素電極ＰＥに関する制約を緩和することができ、画素ＰＸの精細度の低下を招くこと及びＦＦＳモードの特長を損なうこと無しに、優れた表示品位を有する液晶表示装置を得ることができる。

次に、第３の実施形態に係る液晶表示装置について説明する。図１１は、本実施形態に係る液晶表示装置を説明するための図であり、液晶表示パネルＬＰＮの一部を示す概略断面図である。

図１１に示すように、本実施形態に係る液晶表示装置は、ＩＰＳモードの液晶表示装置であり、画素電極ＰＥと共通電極ＣＥとが同層に位置した以外、上述した実施形態に係る液晶表示装置と同様に形成されている。なお、本実施形態に係る液晶表示装置は、上述した中継電極ＲＥ及び第５絶縁膜２４無しに形成されている。

第１画素ＰＸ１の第１画素電極ＰＥと、第２画素ＰＸ２の第２画素電極ＰＥとは、同層に設けられ、互いに間隔を置いて位置している。共通電極ＣＥは、画素電極ＰＥと同層に設けられ、同電位に設定される第１電極部ＣＥＡ及び第２電極部ＣＥＡを有している。

ここで、第１画素ＰＸ１の第１電極群ＥＧは、第１画素電極ＰＥ及び第１電極部ＣＥＡを含んでいる。第２画素ＰＸ２の第２電極群ＥＧは、第２画素電極ＰＥ及び第２電極部ＣＥＡを含んでいる。第１画素電極ＰＥは、第１電極部ＣＥＡとの間に形成する電界を液晶層ＬＱ（第１液晶層）に印加するように構成されている。第２画素電極ＰＥは、第２電極部ＣＥＡとの間に形成する電界を液晶層ＬＱ（第２液晶層）に印加するように構成されている。

シールド電極ＳＨ１（シールド部ＳＨ）は、画素電極ＰＥ及び共通電極ＣＥと同層に設けられている。第１画素ＰＸ１と第２画素ＰＸ２の間のシールド電極ＳＨ１に着目すると、シールド電極ＳＨ１は、第１電極群ＥＧ及び第２電極群ＥＧの間に位置し、それぞれ第１電極群ＥＧ及び第２電極群ＥＧに隣合っている。この実施形態において、画素電極ＰＥ、共通電極ＣＥ及びシールド部ＳＨは、同一の透明な導電材料としてのＩＴＯで形成されている。

画素電極ＰＥ、共通電極ＣＥ及びシールド電極ＳＨ１は、互いに離間して位置し、電気的に絶縁されるように形成されていればよい。
例えば、この実施形態では、シールド部ＳＨは矩形枠状の周辺電極ＳＨ２無しに形成されている。シールド部ＳＨは、櫛歯状に形成され、シールド電極ＳＨ１がその一部を形成している。画素電極ＰＥ及び共通電極ＣＥも、それぞれ櫛歯状に形成されている。

上記のように構成された第３の実施形態に係る液晶表示装置によれば、液晶表示装置は、アレイ基板ＡＲ、対向基板ＣＴ及び液晶層ＬＱを備え、ＩＰＳモードを利用している。アレイ基板ＡＲは、第１画素電極ＰＥと、第２画素電極ＰＥと、共通電極ＣＥと、シールド電極ＳＨ１と、を備えている。

第１画素電極ＰＥ、第２画素電極ＰＥ、共通電極ＣＥ及びシールド電極ＳＨ１は、同層に設けられ、互いに間隔を置いて位置している。共通電極ＣＥは、同電位に設定される第１電極部ＣＥＡ及び第２電極部ＣＥＡを有している。

交互に配置された第１画素電極ＰＥ及び第１電極部ＣＥＡは、第１電極群ＥＧを形成している。また、交互に配置された第２画素電極ＰＥ及び第２電極部ＣＥＡは、第２電極群ＥＧを形成している。シールド電極ＳＨ１は、第１電極群ＥＧと第２電極群ＥＧとの間に位置し、それぞれ第１電極群ＥＧ及び第２電極群ＥＧに隣合っている。

第１画素ＰＸにおいて、第１画素電極ＰＥは、第１電極部ＣＥＡとの間に形成する電界を液晶層ＬＱ（第１液晶層）に印加するように構成されている。第２画素ＰＸにおいて、第２画素電極ＰＥは、第２電極部ＣＥＡとの間に形成する電界を液晶層ＬＱ（第２液晶層）に印加するように構成されている。

本実施形態においても液晶表装置は、シールド電極ＳＨ１を備えているため、上述した実施形態で得られる効果と同様の効果を得ることができる。
上記のことから、画素電極ＰＥに関する制約を緩和することができ、画素ＰＸの精細度の低下を招くこと及びＩＰＳモードの特長を損なうこと無しに、優れた表示品位を有する液晶表示装置を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、シールド電極ＳＨ１は、列方向Ｙに延在するように形成されているが、これに限定されるものではなく種々変形可能であり、行方向Ｘに延在するように形成されていたり、列方向Ｙ及び行方向Ｘに延在するように形成されていてもよい。これにより、列方向Ｙに隣合う画素ＰＸにシールド電極ＳＨ１を存在させることができるため、列方向Ｙの電界漏れを抑制することができる。

液晶表示パネルＬＰＮは、ノーマリーブラック型の液晶表示パネルに限定されるものではなく、ノーマリーホワイト型の液晶表示パネルであってもよい。この場合も、上述した実施形態と類似した効果を得ることができる。

本実施形態では、ＦＦＳモードの液晶表示装置を含むＩＰＳモードの液晶表示装置を例示したが、その適用例としては各種のＩＰＳモードの液晶表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能であることは言うまでもない。

１…液晶表示装置、ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、ＰＸ，ＰＸ１，ＰＸ２…画素、２４…第５絶縁膜、ＣＥ…共通電極、ＣＥＡ…電極部（第１及び第２電極部）、ＣＳＬ…スリット、ＰＥ…画素電極、ＰＥＡ…電極部（第１及び第２電極部）、ＰＳＬ…スリット、ＥＧ…第１電極群，第２電極群、ＳＨ１…シールド電極、Ｘ…行方向、Ｙ…列方向。

Claims (9)

1. 共通電極と、前記共通電極上に設けられた絶縁膜と、前記絶縁膜上に設けられた第１画素電極と、前記絶縁膜上に設けられ前記第１画素電極に間隔を置いて位置した第２画素電極と、前記絶縁膜上に設けられ前記第１画素電極及び第２画素電極の間に位置しそれぞれ前記第１画素電極及び第２画素電極に隣合ったシールド電極と、を備えたアレイ基板と、
   前記アレイ基板に対向配置された対向基板と、
   前記アレイ基板と前記対向基板との間に挟持された液晶層と、を備え、
   前記第１画素電極及び第２画素電極は、それぞれ前記共通電極との間に形成する電界を前記液晶層に印加するように構成されている液晶表示装置。
2. 第１画素電極と、前記第１画素電極と同層に設けられ前記第１画素電極に間隔を置いて位置した第２画素電極と、前記第１画素電極及び第２画素電極上に設けられた絶縁膜と、同電位に設定される第１電極部及び第２電極部を有し前記絶縁膜上に設けられた共通電極であって前記第１電極部は前記第１画素電極と対向し前記第２電極部は前記第２画素電極と対向した前記共通電極と、前記共通電極と同層に設けられ前記第１電極部及び第２電極部の間に位置しそれぞれ前記第１電極部及び第２電極部に隣合ったシールド電極と、を備えたアレイ基板と、
   前記アレイ基板に対向配置された対向基板と、
   前記アレイ基板と前記対向基板との間に挟持された液晶層と、を備え、
   前記第１画素電極は、前記第１電極部との間に形成する電界を前記液晶層に印加するように構成され、
   前記第２画素電極は、前記第２電極部との間に形成する電界を前記液晶層に印加するように構成されている液晶表示装置。
3. 第１画素電極と、前記第１画素電極と同層に設けられ前記第１画素電極に間隔を置いて位置した第２画素電極と、同電位に設定される第１電極部及び第２電極部を有し前記第１画素電極と同層に設けられた共通電極と、前記第１画素電極と同層に設けられ前記第１画素電極及び第１電極部を含む第１電極群と前記第２画素電極及び第２電極部を含む第２電極群との間に位置しそれぞれ前記第１電極群及び第２電極群に隣合ったシールド電極と、を備えたアレイ基板と、
   前記アレイ基板に対向配置された対向基板と、
   前記アレイ基板と前記対向基板との間に挟持された液晶層と、を備え、
   前記第１画素電極は、前記第１電極部との間に形成する電界を前記液晶層に印加するように構成され、
   前記第２画素電極は、前記第２電極部との間に形成する電界を前記液晶層に印加するように構成されている液晶表示装置。
4. 前記第１画素電極、第２画素電極及びシールド電極は、同一の透明な導電材料で形成されている請求項１乃至３の何れか１項に記載の液晶表示装置。
5. 前記第１画素電極及び第２画素電極は、互いに平行な長軸を有し、
   前記シールド電極は、前記長軸に平行な方向に延在している請求項１乃至３の何れか１項に記載の液晶表示装置。
6. 前記アレイ基板は、前記シールド電極の下方に設けられ前記シールド電極と対向し前記長軸に平行な方向に延在した配線をさらに備えている請求項１乃至３の何れか１項に記載の液晶表示装置。
7. 前記アレイ基板、対向基板及び液晶層は、行方向及び列方向に沿って並べられたマトリクス状の複数の画素を形成し、
   前記複数の画素は、前記第１画素電極を有する第１画素と、前記第１画素に前記行方向に隣合い前記第２画素電極を有する第２画素と、を含み、
   前記複数の画素のうち前記行方向に隣合う一対の画素は、互いに異なる色の画像を表示するように構成されている請求項１乃至３の何れか１項に記載の液晶表示装置。
8. 前記シールド電極には、定電圧が与えられる請求項１乃至３の何れか１項に記載の液晶表示装置。
9. 前記シールド電極には、前記第１画素電極及び第２画素電極のそれぞれの電圧値に対応したバイアス電圧がさらに与えられる請求項８に記載の液晶表示装置。

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