JP2014153709A - アレイ基板及び液晶表示パネル - Google Patents

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Abstract

【課題】本発明は、画像表示におけるフリッカーの問題を解決したアレイ基板及び液晶表示パネルを提供する。
【解決手段】前記アレイ基板は、基板、基板上に交差するように設置されるデータライン及びゲートライン、及び、データラインとゲートラインとに囲まれて得られる、アレイ配列となっているサブ画素ユニットを含み、そのうち、隣接する２行中のサブ画素ユニットをそれぞれ駆動する２本のゲートラインは、前記隣接する２行のサブ画素ユニットの間に位置し、そのうち、それぞれのサブ画素ユニットは、薄膜トランジスタ（ＴＦＴ）及び画素電極を含み、該ＴＦＴと前記画素電極は電気接続してスイッチ素子となり、前記ＴＦＴと前記画素電極の接続区域は、前記サブ画素ユニットの隣接する２本のゲートラインの間に位置し、且つ、前記接続区域と前記２本のゲートラインは、前記アレイ基板における垂直方向の投影に重なる区域がない。
【選択図】図３

Description

本発明の実施例はアレイ基板及び液晶表示パネルに係る。
アドバンスドスーパーディメンジョンスイッチ技術（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎ Ｓｗｉｔｃｈ，ＡＤＳ）は液晶ディスプレイに用いられる平面電界広視野角技術であり、一つの平面内にあるスリット電極の周辺に生じる電界と、スリット電極層とプレート状電極層の間に生成する電界により多次元電界を生成し、これにより液晶セル（ｃｅｌｌ）内の、スリット電極間、電極真上にあるすべての配向液晶分子に回転を生じさせ、これにより液晶の仕事効率を向上させ、さらに光透過効率を増加させた。
市場のＡＤＳ液晶表示製品に対する需要量は絶えず増加しており、製品の開口率を高く、歩留まりを高くすることは、各メーカーが追求してやまない目標である。
本発明の実施例は、アレイ基板及び液晶表示パネルを提供し、画像表示におけるフリッカー（ｆｌｉｃｋｅｒ）の問題を解決する。
本発明の実施例はアレイ基板を提供する。該アレイ基板は、基板、基板上に交差するように設置されるデータライン及びゲートライン、及び、データラインとゲートラインとに囲まれて得られた、アレイ配列となっているサブ画素ユニットを含み、そのうち、隣接する２行中のサブ画素ユニットをそれぞれ駆動する２本のゲートラインは、前記隣接する２行のサブ画素ユニットの間に位置し、そのうち、それぞれのサブ画素ユニットは、薄膜トランジスタ（ＴＦＴ）及び画素電極を含み、該ＴＦＴと前記画素電極は電気接続してスイッチ素子となり、前記ＴＦＴと前記画素電極の接続区域は、前記サブ画素ユニットの隣接する２本のゲートラインの間に位置し、且つその前記アレイ基板の垂直方向における投影と重なる区域がない。
該アレイ基板において、例えば、前記隣接する２行のサブ画素ユニットの間の２本のゲートライン中において、前の行のゲートラインは後の行のサブ画素ユニットに接続し、後の行のゲートラインは前の行のサブ画素ユニットに接続し、２本のゲートラインはそれぞれ、それと接続するサブ画素ユニットを駆動する。
該アレイ基板において、例えば、前記隣接する２行のサブ画素ユニットの間の２本のゲートライン中において、前の行のゲートラインは前の行のサブ画素ユニットに接続し、後の行のゲートラインは後の行のサブ画素ユニットに接続し、２本のゲートラインはそれぞれ、それと接続するサブ画素ユニットを駆動する。
該アレイ基板において、例えば、前記それぞれのサブ画素ユニットのＴＦＴは、該サブ画素ユニットを駆動する一本のゲートライン上に設置し、前記ＴＦＴのドレイン電極と、前記サブ画素ユニット中のサブ画素電極は接続し、前記ドレイン電極と前記２本のゲートライン中のもう一本は垂直方向の投影に重なる区域がない。
該アレイ基板において、例えば、前記隣接する２行のサブ画素ユニット中の、同じ列に位置する二のサブ画素ユニットのＴＦＴは、交互に設置されている。
該アレイ基板において、例えば、前記画素電極は、該画素ユニットの隣接の２本のゲートラインの間にある部分及び２本のゲートラインにある外側の部分を含み、前記ドレイン電極と、前記画素電極中の、前記２本のゲートラインの間の部分は接続している。
該アレイ基板において、例えば、そのうち、それぞれのサブ画素ユニットはさらに共通電極を含み、前記共通電極、該サブ画素ユニットに対応する前記ゲートライン及び画素電極は、異なる層に位置し、且つ互いに絶縁している。
該アレイ基板において、例えば、前記共通電極は前記画素電極の下方、及び該サブ画素ユニットの前記ゲートラインの上方に位置し、該サブ画素ユニットに対応する前記ゲートラインは、前記共通電極の垂直方向における投影区域内にある。
例えば、前記共通電極の下方に位置し、前記共通電極と互いに絶縁している複数本の共通電極ラインを含み、前記共通電極ラインの一つは、第二バイアホールを介して、前記共通電極と接続する。
該アレイ基板において、例えば、前記複数本の共通電極ラインは、前記アレイ基板の表示区域及び外周区域に分布している。
該アレイ基板において、例えば、前記ドレイン電極と前記画素電極は異なる層に位置し、且つ第一バイアホールを介して電気接続されている。
本発明のもう一つの実施例は、液晶表示パネルを提供し、向かい合うように設置されている対向基板、及び前記いずれかに記載のアレイ基板を含む。
該液晶表示パネルにおいて、例えば、前記ゲートラインの投影は、前記対向基板上のブラックマトリックスの投影内にある。
該液晶表示パネルにおいて、例えば、前記対向基板において、一つの画素ユニットが３種類の色のサブ画素ユニットからなる場合、前記ゲートラインと対応するブラックマトリックスと、前記共通電極ラインが対応するブラックマトリックスの幅は同じであり、一つの画素ユニットが少なくとも四種類の色のサブ画素ユニットから構成される場合、前記ゲートラインと対応するブラックマトリックスと前記共通電極ラインが対応するブラックマトリックスの幅は異なる。
本発明実施例の技術案をさらに明確に説明するために、以下に実施例の図面について簡単に紹介し、明らかなように、以下に記載の図面は本発明の一部の実施例に係るものに過ぎず、本発明を制限するものではない。
図１はＴＦＴアレイ基板構造の局部上面模式図である。 図２は図１に示すアレイ基板中のゲートライン及び画素電極稼動シーケンス図である。 図３は本発明実施例が提供する、「Ｉ」型ＴＦＴを採用したアレイ基板構造の上面模式図である。 図４は図３に記載のアレイ基板のＡ−Ａ’方向における断面模式図である。 図５は図４に示された第一バイアホールと第二ゲートラインの間の位置関係の局部拡大図である。 図６は本発明実施例が提供する、第二バイアホールを有するアレイ基板構造の上面模式図である。 図７は本発明実施例が提供する、もう一種類の「Ｉ」型ＴＦＴを採用したアレイ基板構造の上面模式図である。 図８は発明実施例が提供する、Ｕ型ＴＦＴを採用したアレイ基板構造の上面模式図である。 図９は発明実施例が提供する、Ｌ型ＴＦＴを採用したアレイ基板構造の上面模式図である。 図１０は本発明実施例が提供する、Ｒ、Ｇ、Ｂサブ画素ユニットからなる画素ユニットの前提における、ブラックマトリックス設置構造の模式図である。 図１1は本発明実施例が提供する、Ｒ、Ｇ、Ｂ、Ｗサブ画素ユニットからなる画素ユニットの前提における、ブラックマトリックス設置構造の模式図である。 図１2は本発明実施例が提供する、液晶表示パネルの断面模式図である。
本発明の実施例の目的、技術構成及びメリットをさらに明確にするため、以下に本発明の実施例の図面を参照して、本発明の実施例の技術構成について明確に、完全に記載する。明らかなように、記載される実施例は本発明の一部の実施例であり、全部の実施例ではない。記載される本発明の実施例に基づいて、当業者が進歩性を有する労働を必要としない前提において得られるその他の実施例も、本発明が保護を求める範囲に属するものである。
別途定義する場合を除き、ここで使用する技術用語または科学技術用語は、本発明が属する分野における一般的な技能を有する者が理解する通常の意味である。本発明の特許出願明細書及び請求の範囲において使用される「第一」、「第二」及び類似の用語は、いかなる順序、数量または重要性も示さず、異なる構成部材を区分するためのみに使われる。同じように、「一つ」または「一」などの類似用語は数量の制限を示していなく、少なくとも一つ存在するという意味である。「Ａは、Ｂを含む」または「Ａは、Ｂを備える」などの類似の表現は、Ａという素子または部材が、Ｂとして列挙された素子または部材、及びその均等物を含むことを意味し、且つ、その他の素子または部材を排除しない。「接続」または「連結」などの類似の用語は、物理的または機械的な接続に限られず、電気的な接続を含み、直接でも間接でも構わない。「上」、「下」、「左」、「右」などは相対的な位置関係の表示のみに用いるものであり、記載される対象の絶対的位置が変わった場合、その相対的な位置関係も相応に変化する可能性がある。
図１は高開口率のアレイ基板の局部模式図である。該アレイ基板は交差するように設置されているゲートライン１０１及びデータライン１０２を含み、ゲートライン１０１は横方向に延伸している。データライン１０２は縦方向に延伸している。共通電極ライン１０３はゲートライン１０１と平行するように延伸し、データライン１０２とゲートライン１０１、共通電極ライン１０３は囲むことで、サブ画素ユニットを形成する。図１は垂直方向において隣接する２行のサブ画素ユニット中の上下二つのサブ画素ユニットを示している。それぞれのサブ画素ユニットは、スイッチ素子としての薄膜トランジスタ（ＴＦＴ）１０４及び画素電極１０５を含み、該薄膜トランジスタ１０４と画素電極１０５は電気接続し、該画素電極１０５を制御する。隣接する２行のゲートライン１０１は、隣接する２行のサブ画素ユニットの間に位置し、且つ該隣接する２行のサブ画素ユニットにおいて、同じ列の二つのサブ画素ユニットのＴＦＴのゲート電極は、交互に（千鳥型に）向かい合っている。図中において、隣接する２行の共通電極ライン１０３の間は、２行のサブ画素ユニットを隔てている。図１に示すように、同じ列の前の行に位置するサブ画素ユニットのＴＦＴ１０４のドレイン電極Ｄと、画素電極１０５とが接続する第一バイアホール１０６は、後の行に位置するサブ画素ユニットのＴＦＴ１０４のゲートライン１０１の区域内に位置する。即ち、光の透過方向において、該第一バイアホール１０６の投影は、完全に後の行のサブ画素ユニットのゲートライン１０１の投影内にある。このようなレイアウト設計方式により、アレイ基板の開口率は比較的高く、しかしこれによりアレイ基板内にフリッカー現象が発生することになる。
具体的に、前記レイアウト設計において、それぞれのサブ画素ユニットのＴＦＴは、それと向かい合うように設置しているサブ画素ユニットのゲートラインを駆動し、両者の垂直方向における投影には重なる区域がある。このレイアウト設計において、サブ画素ユニットの画素電極の電圧は、ゲートライン電圧に従って変化し、図２に示すとおりである。図２に示すように、第一及び第二ゲートライン上に、相前後に走査シグナルが印加され、且つ図中の画素電極は、第一ゲートラインに対応するサブ画素ユニットの画素電極である。該画素電極の電圧は、所属の画素ユニットに対応するゲートラインの充電が完了した後に一回降下を示し、これが通常で言う画素電極の電圧降下ΔＶｐである。同時に、画素電極と接続するＴＦＴと、隣接する画素ユニットのゲートラインは、垂直方向において重なる区域を有し、隣接するゲートラインの電圧降下は、本画素電極の電圧に影響し、電圧は再度降下し、二回目の電圧降下をもたらす。よって、前記レイアウト設計では、画像表示にフリッカーの不良現象をもたらすことがある。
前記問題に対して、本発明の実施例はアレイ基板及び液晶表示基板を提供し、液晶表示パネルが画像を表示する過程におけるフリッカーの問題を解決する。
以下において、図面を参照しながら、本発明の実施例の技術案を具体的に説明する。
図３を参照すれば、本発明の一つの実施例が提供するアレイ基板１００は、基板１、基板１上に位置する複数本の縦横に交差するように設置されるゲートライン２及びデータライン３、並びに共通電極ライン４を含む。図３において、ゲートライン２は横方向に延伸するように設置され、データライン３は縦方向に延伸して設置され、共通電極ライン４とゲートライン２は平行するように横方向に設置されている。該基板１は例えばガラスまたはプラスチックサブストレート基板である。
ゲートライン２、データライン３及び共通電極ライン４は囲むことでサブ画素ユニットを形成する。複数のサブ画素ユニットはアレイ状に配列し、例えば、マトリックス状の周期的な配列となる。図３に示すように、点線で囲まれる区域はサブ画素ユニットの主体的な部分である。サブ画素ユニットのアレイ基板上における区域は光透過区域Ａであり、隣接するサブ画素ユニットの間の区域は光非透過区域Ｂであり、例えば、該アレイ基板１００上の共通電極ライン、データライン３及びゲートライン２の所在する区域は光非透過区域Ｂである。
図３に示すように、隣接する２行のサブ画素ユニットの間には、２本の互いに一定の距離を置いているゲートライン２があり、この２本のゲートラインは、この隣接する２行のサブ画素ユニットを駆動するものである。
この２本のゲートライン２を一組のゲートラインとした場合、共通電極ライン４は、隣接する二組のゲートラインの間に位置する。例えば、基板１の光非透過区域Ｂ、共通電極ライン４、及び２本の隣接するゲートライン２（一組のゲートライン）は交互に間隔をおいて配置される。例えば、一本の共通電極ライン４は、隣接する２行のサブ画素ユニットの間に位置することができ、２本の隣接するゲートライン２（一組のゲートライン）は、その他の２行の隣接するサブ画素ユニットの間に位置する。
図３に示す例のように、隣接する２行のゲートライン２の両側のサブ画素ユニットにおいて、同じ列のサブ画素ユニットが向かい合うように設置され、即ち、２本のゲートライン２を隔てて互いに向かい合っている。該向かい合う設置は、図３に示すように完全に正面で向かい合っているものに限らず、一定のズレがあってもよい。
本発明の実施例中において、一組のゲートラインを隔てて隣接する２行のサブ画素ユニットは、前の行のサブ画素ユニットに最も近いゲートライン（前の行のゲートライン）は、前の行のサブ画素ユニットを駆動することができ、後の行のサブ画素ユニットを駆動することもできる。対応するように、後の行のゲートラインは、前の行のゲートラインに駆動されていない、後の行のサブ画素ユニットまたは前の行のサブ画素ユニットを駆動することができる。よって、具体的には以下二種類の駆動方式がある。
第一の駆動方式は以下である。前の行のサブ画素ユニットにもっと近いゲートライン（図中の上寄りのゲートライン）と後の行のサブ画素ユニットは対応し、即ち前の行のサブ画素ユニットに最も近いゲートラインは後の行のサブ画素ユニットを駆動する。後の行のサブ画素ユニットに近いゲートライン（図中の下寄りのゲートライン）と、前の行のサブ画素ユニットは対応し、即ち、最後の行のサブ画素ユニットに最も近いゲートラインは前の行のサブ画素ユニットを駆動する。
第二の駆動方式は以下である。前の行のサブ画素ユニットに近いゲートライン（図中の最も上寄りのゲートラインは、前の行のサブ画素ユニットに対応し、即ち、前の行のサブ画素ユニットにもっと近い方のゲートラインは、前の行のサブ画素ユニットを駆動する。後の行のサブ画素ユニットに最も近いゲートライン（図中の下寄りのゲートライン）と、後の行のサブ画素ユニットは対応し、即ち、該後の行のサブ画素ユニットに最も近いゲートラインは、前の行のサブ画素ユニットを駆動する。
図３に示す例のアレイ基板のゲートライン駆動方式は、前記第一の駆動方式である。
図３に示すように、それぞれのサブ画素ユニットは、光非透過区域にあるＴＦＴ５、及び光透過区域にある画素電極６を有し、ＴＦＴ５はスイッチ素子として、画素電極６と電気接続して、該画素電極６を制御する。例えば、ＴＦＴ５のソース電極Ｓと、データライン３は電気接続し（または一体形成され）、ＴＦＴ５のドレイン電極Ｄと、画素電極６は電気接続し、ＴＦＴ５のゲート電極Ｇと、対応するゲートライン２は接続している（または一体形成される）。ＴＦＴ５のドレイン電極Ｄと、隣接する２行のゲートライン２中のいずれか一本の、該アレイ基板の垂直方向（以下において「垂直方向」）における投影は、重なる区域がなく、即ち垂直方向上において重ならない。
ドレイン電極Ｄと画素電極６の接続位置は、図３に示すＴＦＴ５と画素電極６の接続区域７であり、該接続区域７は、該サブユニットと隣接する２本のゲートラインの間にある。ドレイン電極Ｄと隣接する２本のゲートライン２中のいずれもが、垂直方向において重なる区域がない場合、対応するように、接続区域７とゲートライン２の垂直方向における投影には、重なる区域がなく、即ち垂直方向において重ならない。
比較的好ましくは、図３に示す接続区域７は、光透過区域Ａまたは光非透過区域Ｂに位置する。しかし、接続区域７を、光透過区域Ａに設置することは、画素の開口率が低下するとの問題を起こす。
比較的好ましくは、接続区域７は、光非透過区域Ｂに位置し、この際光透過区域Ａにある画素電極６は、さらに光非透過区域Ｂにある突起部を含み、ＴＦＴ５のドレイン電極Ｄと、画素電極６の光非透過区域Ｂにある突起部は、電気接続されている。これにより、画素の開口率低下の問題を回避できる。
同じ列に属し、向かい合うように設置されている二つのサブ画素ユニットの画素電極６上の突起部は、向かい合うように交互に設置され、図３に示すとおりであり、ゲートラインの延伸方向上において、一つは左寄りに設置し、もう一つは右寄りに設置する。
比較的好ましくは、前記隣接する２本のゲートラインとそれぞれ接続する二つのＴＦＴのドレイン電極と、向かい合うように設置しているサブ画素ユニット中の画素電極はそれぞれ接続し、一本のゲートラインと接続するＴＦＴのドレイン電極と、対応する画素電極の接続区域と、該ゲートラインと対応するように設置しているゲートライン（即ち隣接するゲートライン）の、垂直方向の投影は重なる部分がなく、即ち垂直方向上において重ならない。
例えば、前記隣接する２行のサブ画素ユニット中の、同じ列にある二つのサブ画素ユニットのＴＦＴは交互に配置している。この際、データライン３と、その両側に位置するサブ画素ユニットのＴＦＴは交互に接続する。図３に示すように、データライン３と、四つの画素の右上側と左下側のサブ画素ユニットのＴＦＴは接続している。
図３において、データライン３の折り曲げ部分とデータライン２のゲート電極Ｇとしての突起部分は重なることでＴＦＴのソース電極Ｓを構成し、しかし本発明の実施例はこれに限定されず、例えばデータライン３は縦方向上に直線に延伸し、ＴＦＴのソース電極を形成する導電部分は、データライン３から延伸する突起部分であっても良い。
より明確に前記実施例が提供したアレイ基板上のそれぞれの部分の間の位置関係をより明確に説明するために、以下は図４を参照しながら説明し、図４は図３が示すアレイ基板のＡ−Ａ’方向における断面図である。
図４は本発明の実施例のアレイ基板１００の部分的な断面模式図である。該アレイ基板１００は、基板１、基板１上の第一ゲート電極２１及び第二ゲート電極２２を含む。第一ゲート電極２１は、図３に示すアレイ基板の部分の下寄りのゲートラインと対応し、第二ゲートライン２２は、図３に示すアレイ基板の部分の上寄りの一つのゲートラインと対応する。
該アレイ基板１００はさらに、第一ゲート電極２１と第二ゲート電極２２の上方のゲート絶縁層（ＧＩ）８、第一ゲート電極２１上方にあるアクティブ層（Ａｃｔ）９、アクティブ層９上方にあるソースードレイン電極層１０、ソースードレイン電極層１０上方の、及び第二ゲートライン２２上方にある樹脂層１１を含む。第一ゲート電極２１、ゲート電極絶縁層（ＧＩ）８、アクティブ層９、及びソースードレイン電極層１０は一つのＴＦＴを構成し、即ち一つの図３に示す右上の画素電極と接続するＴＦＴを構成する。該ソースードレイン電極層１０は、ＴＦＴのソース電極Ｓ及びドレイン電極Ｄを含む。アクティブ層９はシリコン半導体材料（例えば単結晶シリコン）、酸化物半導体材料（例えばＩＧＺＯ）または有機半導体材料などによって制作される。
該アレイ基板１００はさらに、樹脂層１１上方に位置するそれぞれのサブ画素ユニットの画素電極６を含む。該画素電極６は、さらに光透過区域Ａにある部分及び光非透過区域Ｂにある部分を含む。例えば、光非透過区域Ｂ中の画素電極の部分は、第一バイアホール１５を介して、その下方にあるＴＦＴのソースードレイン電極層１０中のドレイン電極と電気接続されている。
本発明の実施例が提供するアレイ基板中において、隣接する２行のサブ画素ユニットの間の２本の隣接するゲートラインはそれぞれ、前記隣接する２行のサブ画素ユニット中のいずかれ一行を駆動するものである。本発明の実施例中において、それぞれのサブ画素ユニットのＴＦＴはアレイ基板の光非透過区域Ｂに位置するため、該画素ユニットの開口率に影響しない。
本発明の実施例が提供するアレイ基板中において、それぞれのサブ画素ユニットに対して、光非透過区域ＢにあるＴＦＴドレイン電極は、光非透過区域Ｂに位置する画素電極部分と電気接続し、これにより画素の開口率に影響しないことを保障する。また、それぞれのサブ画素ユニットのＴＦＴのドレイン電極と、このＴＦＴのゲートラインに対応し、向かい合うように設置しているゲートラインは、垂直方向の投影において、重なる区域がない。このようにすることで、画像の表示に存在する、フリッカー（ｆｌｉｃｋｅｒ）の問題を解決できる。フリッカーの主な原因の一つは、ＴＦＴがゲートラインに影響されるためである。画素電極とゲートラインは垂直方向において重なる区域が存在すれば、画素電極とゲートラインの間には、一定のプラスコンデンサーＣがあり、これにより、既に充電され且つ一定値にある画素電極の電圧を降下させる。電圧の降下により電圧降下ΔＶｐが生じ、うまく処理できなければ、画像を表示する際に「揺れ」の現象が生じ、即ち、画素を表示する際にフリッカー現象が生じてしまう。本発明実施例のアレイ基板は以下の条件を満たす。一組のゲートラインに対して、ＴＦＴのドレイン電極と画素電極の接続区域（即ちＴＦＴと画素電極の接続区域）と、該ＴＦＴのゲートラインに対応するように設置されるゲートラインは、垂直方向における投影は、重なる区域がない。これにより、ＴＦＴのドレイン電極と画素電極の接続区域と、該ゲートラインに対応して向かい合うように設置されているゲートラインの間には、プラスのコンデンサーＣが生じなく、電圧降下ΔＶｐの値が小さくなり、これにより画素電極の電圧は、充電終了後に２回に渡り低下することなく、これによりフリッカーという重大な問題を減軽または解決した。
図４を参照すれば、本発明実施例が提供するアレイ基板１００は、さらに画素電極６と樹脂層１１との間の共通電極１６を含むことができ、共通電極１６は、第二バイアホール（図４に示していない）を介して、図３に示す共通電極線４とが接続できる。該例示中のアレイ基板は水平電界型であるが、本発明実施例が提供するアレイ基板が垂直電界型であれば、アレイ基板は、液晶を駆動する電界の共通電極を含まず、アレイ基板と組み合わせて使用する対向基板上に、共通電極を設置することができる。
図４に示すアレイ基板１００は、さらに共通電極１６及び画素電極６の間の不活性化保護層（ＰＶＸ）１７を含むことができる。
図３における画素電極６は輪郭上概ね長方形である。本発明の実施例中の異なる層上にある画素電極及び共通電極は、プレート状電極またはスリット電極（例えばクシ状電極）を含むことができ、例えば上層の画素電極はスリット電極であり、下層において共通電極はプレート状電極であり、または上層の画素電極がスリット電極であり、下層の共通電極もスリット電極とすることができる。
アレイ配列となるそれぞれのサブ画素ユニットの共通電極は互いに一体化することもでき、即ち共通電極はアレイ基板上（スリット、バイアホールなどのパターンを含むことができる）全体に一体形成することもできる。この際、アレイ基板には共通電極ラインがなくでも良い。
比較的好ましくは、図５に示すように、サブ画素ユニットの画素電極６が、その下方の第二ゲートライン２２の影響を避け、これにより第二ゲートライン２２の画素電極６の仕事電圧を低下させることによるフリッカーを避けるために、本発明実施例が提供する共通電極１６は、仕事電圧の降下によるフリッカー不良をもたらし、本発明実施例が提供する共通電極１６は、第二ゲートライン２２の全体の幅を覆い、これにより第二ゲートライン２２の画素電極６の降下による影響を防止する。即ち、共通電極１６は、画素電極６の下方及び第二ゲートライン２２の上方に位置し、第二ゲートライン２２は、共通電極１６の垂直方向における投影エリア内に位置する。よって、共通電極１６は、光透過区域Ａにある部分を有する以外に、さらに光非透過区域Ｂにある部分を具備する。
図４に示すように、ＴＦＴと画素電極を連結するための第一バイアホール１５の最大断面の、垂直方向における投影と、第二ゲートライン２２は重なる区域がなく、該第一バイアホール１５は、図３に示す接続区域７中に位置している。例えば、図５に示しているのは第二ゲートライン２２と共通電極１６、及び第一バイアホール１５の最大断面の間の位置関係の局部拡大模式図である。第二ゲートライン２２は、共通電極１６の垂直方向における投影区域内にあり、且つ第一バイアホール１５は、第二ゲートライン２２の所在する区域外に位置している。
共通電極ライン４はアレイ基板上において、周期的または非周期的に配列されている。図３に示すアレイ基板、共通電極ライン４は、アレイ基板上において周期的に配置されている。即ち、隣接する２行の共通電極ライン４の間は、複数行のサブ画素ユニットの間隔があり、任意の隣接する２行の共通電極線４の間の、サブ画素ユニットの行数は同じまたは異なるものである。複数本の共通電極ライン４は、アレイ基板の表示区域内においてサブ画素ユニットの共通電極と接続し、またはアレイ基板の周辺の非表示区域内において接続することもできる。
共通電極ライン４と、サブ画素ユニットの共通電極の接続関係は以下の状況である。それぞれの共通電極ライン４は、第二バイアホールを介して、対応するサブ画素ユニットの共通電極と接続している。具体的には、共通電極ラインは、第二バイアホールにより周期的に、その上方にある共通電極と電気的に接続し、抵抗を並列連続させ、共通電極の抵抗を低減させる役割を果たす。
図６は基板１上の共通電極ライン４と、その上方にある共通電極１６の、第二バイアホール１８を介して接続する上面模式図である。
また、外周区域に位置する共通電極ライン４は、第二バイアホール１８を介して、対応するサブ画素ユニットの共通電極１６と接続している。
例えば、図６に示すように、共通電極ライン４はバイアホール１８を介して、サブ画素ユニットの共通電極と接続し、且つそれぞれの共通電極ライン４とサブ画素ユニットの共通電極とが接続する第二バイアホール１８の数は少なくとも二つである。
図３に示すＴＦＴアレイ基板１００は、さらに図７に示す変形例を採用できる。図７に示す実施例と、図３に示す実施例の区別は、ＴＦＴの所在の位置の違いのみである。また、図３及び図７中に示すＴＦＴはいずれも「Ｉ」型ＴＦＴであり、しかし本発明はこの構造のＴＦＴを採用することに限らず、「Ｕ」型及び「Ｌ」型のＴＦＴを採用することができ、それぞれ図８及び図９に示すとおりである。ここにおいて、「Ｉ」型、「Ｕ」型及び「Ｌ型」は、一つのＴＦＴのチャネル部分（互いに向かい合うソース電極及びドレイン電極の間の部分）の輪郭形状に対応する。
本発明実施例が提供するアレイ基板中のデータラインの形状は、前記及び図中の形状に限定されず、その他の、ＴＦＴに対する接続形状を採用することもできる。ＴＦＴドレイン電極と画素電極はバイアホールを介しての接続ではなく、その他の方式を用いることもでき、例えば直接搭載する方式で接続しても良く、接続を実現できれば良い。
前記ＴＦＴアレイ基板は、本発明が提供する液晶表示パネルに応用することができ、即ち、該表示パネルは、向かい合うように設置され、液晶セルを形成する対向基板（例えばカラーフィルター基板）及び前記アレイ基板を含む。
図１２に示すように、該表示パネル１０は、向かい合うように設置している対向基板３００、及び前記いずれかの実施例のアレイ基板２００を含む。対向基板３００は、アレイ基板２００の画素ユニットに対応するブラックマトリックスを含む。アレイ基板２００は、対向基板３００と互いに向かいあって、液晶セルを形成する。液晶セルは封止ゲル３５０で密封され、液晶セル中において、液晶材料４００が充填されている。該対向基板３００は例えばカラーフィルター基板であり、その上のブラックマトリックスは、アレイ基板２００上の画素ユニットに対応する画素ユニットを定義する。カラーフィルターのそれぞれの画素ユニット中には、カラーフィルターが設けられ、例えばＲＧＢフィルターである。これらの例において、該液晶表示装置１０はさらに、バックライト用のバックライト光源５００を含み、それは例えば、アレイ基板３００の下方にある。
比較的好ましくは、該液晶表示パネル中において、前記アレイ基板上のゲートラインの投影は、対向基板（例えばカラーフィルター）上のブラックマトリックスの投影内にある。
比較的好ましくは、前記液晶表示パネルは、対向基板（例えばカラーフィルター）側に位置し、前記ゲートラインと対応するブラックマトリックスと、前記共通電極ラインと対応するブラックマトリックスの形状も同じであり、状況によって決まる。
一つの画素ユニットが複数のサブ画素ユニットからなる場合、ゲートラインが対応するブラックマトリックスと、前記共通電極ラインが対応するブラックマトリックスの形状は同じであり、これにより横縞の不良現象を回避できる。
例えば、一つの画素ユニットが赤（Ｒ）、緑（Ｇ）、青（Ｂ）のサブ画素ユニットから構成される場合、ゲートラインの対応するブラックマトリックスと前記共通電極ラインの対応するブラックマトリックス形状は同じであれば、横縞の不良現象を回避できる。
図１０に示すように、一つの画素ユニットは赤色サブ画素ユニット（Ｒ）、緑色サブ画素ユニット（Ｇ）、青色サブ画素ユニット（Ｂ）から構成されるアレイ基板の構造模式図である。それぞれの行のサブ画素ユニット中において、隣接する三つのＲ、Ｇ、Ｂサブ画素ユニットは一つ画素ユニットを構成する。
図１０に示すように、ゲートライン２の所在する光非透過区域（点線で囲まれている区域に対応する）はカラーフィルター基板上のブラックマトリックスに対応し、該ゲートラインの所在する光非透過区域の、カラーフィルター基板上におけるブラックマトリックスの幅はＡである。
共通電極ライン４が所在の光非透過区域（点線で囲まれている区域に対応する）は、カラーフィルター基板上のブラックマトリックスに対応し、該共通電極ラインが所在する光非透過区域の、カラーフィルター基板上にあるブラックマトリックスの幅はＢであり、例えばＡ＝Ｂである。
即ち、一つの画素ユニットは赤色サブ画素ユニット（Ｒ）及び緑色サブ画素ユニット（Ｇ）、青色サブ画素ユニット（Ｂ）から構成され、且つカラーフィルター基板上の、ゲートラインが対応するブラックマトリックスの幅が、共通電極ラインの対応する区域のブラックマトリックスの幅（Ａ＝Ｂ）と同じである場合、上下の隣接の二つのサブ画素ＴＦＴが向かい合い、前記ブラックマトリックスの外延とゲート電極ラインの外延は平行し、通常のＲＧＢサブ画素が並列配列する場合において、すべての画素の開口の大きさは同じであり、且つ外観は一致し、隣接するブラックマトリックス間の差異によって生じる横縞を回避できる。
明らかなように、一つの画素ユニットを組成する三つの色のサブ画素ユニットは、前記の赤、緑、青の三種に限られず、例えばシアン、マゼンタ 、イエローの三原色とすることもできる（ＣＭＹ）。
一つの画素ユニットが、少なくとも四種類のサブ画素ユニットから構成される場合、ゲートラインが対応するブラックマトリックスと、前記共通電極ラインが対応するブラックマトリックスの形状は、異なるものであってもよい。
例えば、一つの画素ユニットが赤（Ｒ）、緑（Ｇ）、青（Ｂ）及びホワイト（Ｗ）色のサブ画素ユニットからなる場合、ゲートラインが対応するブラックマトリックスと、前記共通電極ラインが対応するブラックマトリックスの形状は異なる。
図１１に示すように、一つの画素ユニットは２行のＲ、Ｇ、Ｂ、Ｗという四つのサブ画素（例えばブラックマトリックス枠中に示されるＲ、Ｇ、Ｂ、Ｗ）からなる場合、上下２行の四つのサブ画素ユニットは一つの画素ユニットを構成し、よってゲートライン（またはＴＦＴ）上方のＢＭの幅と、共通電極ライン上方のＢＭの幅は異なることもでき、即ちＡ≠Ｂである。Ｒ、Ｇ、Ｂ、Ｗサブ画素は一つの画素ユニットとし、該画素ユニットには横嶋が現れず、且つ画素ユニット間の間隔は周期的に且つ同じ幅で設置し、よって画素ユニットの間には横嶋が生じない。
同じように、一つの画素ユニットを構成する四つの色のサブ画素ユニットは、前記の赤、緑、青、白の四種類に限らず、例えばシアン、マゼンタ 、イエロー、ブラックの四つ（ＣＭＹＫ）であっても良い。
本発明の実施例はさらに表示装置を提供し、前記液晶表示パネルを含む。表示装置はＡ ＤＳモードの液晶パネル、液晶表示装置、液晶テレビなどである。
本発明の実施例が提供するＴＦＴアレイ基板、液晶表示パネル及び表示装置は、以下の条件を満たす。サブ画素ユニットのＴＦＴ及び画素電極の接続区域とサブ画素ユニットを駆動するゲートラインとは、垂直方向において重なる部分がなく、例えばＴＦＴのドレイン電極と、該ＴＦＴと対応するゲートラインに向かい合うように設置しているゲートラインは、垂直方向の投影において重なる部分がなく、これにより画像の表示におけるフリッカーの問題が回避できる。本発明の実施例は、さらに画素電極の真下のゲート電極またはゲートラインの画素電極の画像表示に対する影響を回避でき、さらにフリッカーの発生を回避でき、画像の表示品質を向上できる。
明らかなように、本分野の技術者は、本発明の精神及び範囲を離脱しない前提で、本発明に対し各種変更または変形を行うことができる。このように、本発明のこれらの修正及び変形が本発明の請求項及びその均等的な技術範囲に属するものでれば、本発明はこれらの改変及び変形を含むことを意図する。
１ 基板
２ ゲートライン
３ データライン
４ 共通電極ライン
５ ＴＦＴ
６ 画素電極
７ 接続区域
８ ゲート絶縁層
９ アクティブ層
１０ ソース−ドレイン電極層
１１ 樹脂層
１５ 第一バイアホール
１６ 共通電極
１７ 不活性化保護層（ＰＶＸ）
１８ 第二バイアホール
２１ 第一ゲートライン
２２ 第二ゲートライン

Claims (14)

  1. 基板、
    基板上に交差するように設置されるデータライン及びゲートライン、及び、
    データラインとゲートラインとに囲まれて得られる、アレイ配列となっているサブ画素ユニットを含み、
    そのうち、隣接する２行中のサブ画素ユニットをそれぞれ駆動する２本のゲートラインは、前記隣接する２行のサブ画素ユニットの間に位置し、
    そのうち、それぞれのサブ画素ユニットは、薄膜トランジスタ（ＴＦＴ）及び画素電極を含み、該ＴＦＴと前記画素電極は電気接続してスイッチ素子となり、前記ＴＦＴと前記画素電極の接続区域は、前記サブ画素ユニットの隣接する２本のゲートラインの間に位置し、且つ、前記接続区域と前記２本のゲートラインは、前記アレイ基板における垂直方向の投影に重なる区域がないことを特徴とする、アレイ基板。
  2. 前記隣接する２行のサブ画素ユニットの間の２本のゲートライン中において、前の行のゲートラインは後の行のサブ画素ユニットに接続し、後の行のゲートラインは前の行のサブ画素ユニットに接続し、２本のゲートラインはそれぞれ、それと接続するサブ画素ユニットを駆動することを特徴とする、請求項１に記載の前記アレイ基板。
  3. 前記隣接する２行のサブ画素ユニットの間の２本のゲートライン中において、前の行のゲートラインは前の行のサブ画素ユニットに接続し、後の行のゲートラインは後の行のサブ画素ユニットに接続し、２本のゲートラインはそれぞれ、それと接続するサブ画素ユニットを駆動することを特徴とする、請求項１に記載の前記アレイ基板。
  4. 前記それぞれのサブ画素ユニットのＴＦＴは、該サブ画素ユニットを駆動する一本のゲートライン上に設置し、前記ＴＦＴのドレイン電極と、前記サブ画素ユニット中のサブ画素電極は接続し、前記ドレイン電極と前記２本のゲートライン中のもう一本は、垂直方向の投影に重なる区域がないことを特徴とする、請求項２または３に記載のアレイ基板。
  5. 前記隣接する２行のサブ画素ユニット中の、同じ列に位置する２つのサブ画素ユニットのＴＦＴは、交互に設置されていることを特徴とする、請求項２または３に記載のアレイ基板。
  6. 前記画素電極は、該画素ユニットの隣接の２本のゲートラインの間にある部分及び２本のゲートラインの外側にある部分を含み、前記ドレイン電極と、前記画素電極中の前記２本のゲートラインの間の部分は接続されていることを特徴とする、請求項４に記載のアレイ基板。
  7. そのうち、それぞれのサブ画素ユニットはさらに共通電極を含み、前記共通電極、該サブ画素ユニットに対応する前記ゲートライン及び画素電極は、異なる層に位置し、且つ互いに絶縁していることを特徴とする、請求項１〜６のいずれかに記載のアレイ基板。
  8. 前記共通電極は前記画素電極の下方、及び該サブ画素ユニットの前記ゲートラインの上方に位置し、該サブ画素ユニットに対応する前記ゲートラインは、前記共通電極の垂直方向における投影区域内にあることを特徴とする、請求項７に記載のアレイ基板。
  9. さらに、前記共通電極の下方に位置し、前記共通電極と互いに絶縁している複数本の共通電極ラインを含み、前記共通電極ラインの一つは、第二バイアホールを介して、前記共通電極と接続されることを特徴とする、請求項７に記載のアレイ基板。
  10. 前記複数本の共通電極ラインは、前記アレイ基板の表示区域及び外周区域に分布していることを特徴とする、請求項９に記載のアレイ基板。
  11. 前記ドレイン電極と前記画素電極は異なる層に位置し、且つ第一バイアホールを介して電気接続されていることを特徴とする、請求項１に記載のアレイ基板。
  12. 向かい合うように設置されている対向基板、及びアレイ基板を有し、
    そのうち、前記アレイ基板は、請求項１〜１１のいずれかに記載のアレイ基板であることを特徴とする、液晶表示パネル。
  13. 前記ゲートラインの投影は、前記対向基板上のブラックマトリックスの投影内にあることを特徴とする、請求項１２に記載の液晶表示パネル。
  14. 一つの画素ユニットが、３種類の色のサブ画素ユニットからなる場合、前記ゲートラインと対応するブラックマトリックスと、前記共通電極ラインが対応するブラックマトリックスの幅は同じであり、
    一つの画素ユニットが少なくとも４種類の色のサブ画素ユニットから構成される場合、前記ゲートラインと対応するブラックマトリックスと前記共通電極ラインが対応するブラックマトリックスの幅は異なることを特徴とする、請求項１２に記載の液晶表示パネル。
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