CN107093415B - 栅极驱动电路、驱动方法和显示装置 - Google Patents

栅极驱动电路、驱动方法和显示装置 Download PDF

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Abstract

本发明提供一种栅极驱动电路、驱动方法和显示装置。所述栅极驱动电路包括A个栅极驱动子电路以及A‑1个设置于每两个相邻设置的栅极驱动子电路之间的信号传递子电路；每一所述栅极驱动子电路包括输出控制单元以及依次设置的相互级联的B级移位寄存器单元；每一所述信号传递子电路包括相互级联的C级信号传递单元；A、B和C都为大于1的整数；所述输出控制单元根据由所述输出控制端输入的输出控制信号和所述B级移位寄存器单元的栅极驱动信号输出端分别输出的栅极驱动信号，向相应的B×D行栅线分别提供栅极驱动信号；D为大于1的整数。本发明能减少栅极驱动电路中的晶体管的数目，利于实现窄边框的问题。

Description

栅极驱动电路、驱动方法和显示装置
技术领域
本发明涉及显示驱动技术领域，尤其涉及一种栅极驱动电路、驱动方法和显示装置。
背景技术
随着LCD(Liquid Crystal Display,液晶显示)技术的快速发展，对LCD面板的美观要求提出了更高的要求。边框的宽度也越来越受到消费者的重视。在传统的栅极驱动电路中，每个移位寄存器单元具有相同的结构，每个移位寄存器单元驱动一行栅线，现有的移位寄存器单元由于设置数量较多的TFT(Thin Film Transistor，薄膜晶体管)管，所占空间很难进一步压缩。
发明内容
本发明的主要目的在于提供一种栅极驱动电路、驱动方法和显示装置，解决现有技术中不能减少栅极驱动电路中的晶体管的数目，不利于实现窄边框的问题。
为了达到上述目的，本发明提供了一种栅极驱动电路，包括A个栅极驱动子电路以及A-1个设置于每两个相邻设置的栅极驱动子电路之间的信号传递子电路；每一所述栅极驱动子电路包括输出控制单元以及依次设置的相互级联的B级移位寄存器单元；每一所述信号传递子电路包括相互级联的C级信号传递单元；A、B和C都为大于1的整数；每一级移位寄存器单元包括输入端、复位端和栅极驱动信号输出端；
每一级所述信号传递单元包括输入控制信号端、复位控制信号端和传递信号输出端，该信号传递单元用于根据该输入控制信号端输入的输入控制信号以及该复位控制信号端输入的复位控制信号，以控制所述传递信号输出端输出的信号；
所述信号传递子电路包括的第n级信号传递单元的传递信号输出端与所述信号传递子电路包括的第n+1级信号传递单元的输入控制信号端连接，所述信号传递子电路包括的第n+1级信号传递单元的传递信号输出端与所述信号传递子电路包括的第n级信号传递单元的复位控制信号端连接；n为正整数，n+1小于或等于C；
第p信号传递子电路包括的最后一级信号传递单元的传递信号输出端与第p+1栅极驱动子电路包括的第一级移位寄存器单元的输入端连接；p+1小于或等于A，p为正整数；
第a栅极驱动子电路包括的最后一级移位寄存器单元的栅极驱动信号输出端与第a信号传递子电路包括的第一级信号传递单元的输入控制信号端连接，该第一级信号传递单元的传递信号输出端与该最后一级移位寄存器单元的复位端连接；a为小于A的正整数；
所述输出控制单元分别与输出控制端、所述B级移位寄存器单元的栅极驱动信号输出端和B×D行栅线连接，用于根据由所述输出控制端输入的输出控制信号和所述B级移位寄存器单元的栅极驱动信号输出端分别输出的栅极驱动信号，向相应的B×D行栅线分别提供栅极驱动信号；D为大于1的整数。
实施时，所述栅极驱动子电路包括的第m级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动子电路包括的第m+1级移位寄存器单元的输入端连接，所述栅极驱动子电路包括的第m+1级移位寄存器单元的栅极驱动信号端与所述栅极驱动子电路包括的第m级移位寄存器单元的复位端连接；m+1小于或等于B；m为正整数；
当所述栅极驱动子电路为所述栅极驱动电路包括的第一级栅极驱动子电路时，该第一级栅极驱动子电路包括的第一级移位寄存器单元的输入端与起始信号输入端连接；
B等于2N，C等于2N，D等于2N，N为正整数，N等于1或偶数。
实施时，所述移位寄存器单元包括：
上拉节点控制模块，分别与输入端、复位端、第一时钟信号输入端、上拉节点、下拉节点和第一电平输入端连接，用于在所述输入端和所述第一时钟信号输入端的控制下控制所述上拉节点是否与所述输入端连接，并在所述复位端和所述下拉节点的控制下控制所述上拉节点是否与所述第一电平输入端连接；
下拉控制节点控制模块，分别与所述第一时钟信号输入端、下拉控制节点、所述上拉节点和所述第一电平输入端连接，用于在所述第一时钟信号输入端的控制下控制所述下拉控制节点是否与所述第一时钟信号输入端连接，在所述上拉节点的控制下控制所述下拉控制节点是否与所述第一电平输入端连接；
下拉节点控制模块，分别与所述第一时钟信号输入端、所述下拉控制节点、所述下拉节点、所述上拉节点和所述第一电平输入端连接，用于在所述下拉控制节点的控制下控制所述下拉节点是否与所述第一时钟信号输入端连接，在所述上拉节点的控制下控制所述下拉节点是否与所述第一电平输入端连接；
第一存储电容模块，连接于所述上拉节点与栅极驱动信号输出端之间；以及，
输出模块，分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、所述复位端、所述第一时钟信号输入端、第二时钟信号输入端以及所述第一电平输入端连接，用于在所述上拉节点的控制下控制所述栅极驱动信号输出端是否与所述第二时钟信号输入端连接，并用于在所述下拉节点、所述第一时钟信号输入端和所述复位端的控制下控制所述栅极驱动信号输出端是否与所述第一电平输入端连接。
实施时，所述上拉节点控制模块包括：
第一上拉节点控制晶体管，栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接；
第二上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述输入端连接，第二极与所述上拉节点连接；
第三上拉节点控制晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第一电平输入端连接；以及
第四上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电平输入端连接；
所述下拉控制节点控制模块包括：
第一下拉控制节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接；以及，
第二下拉控制节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述第一电平输入端连接；
所述下拉节点控制模块包括：
第一下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述下拉节点连接；以及，
第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电平输入端连接；
所述输出模块包括：
第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；
第二输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接；
第三输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接；以及，
第四输出晶体管，栅极与所述复位端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接。
实施时，所述信号传递单元还包括：
上拉控制节点控制模块，分别与所述输入控制信号端和上拉控制节点连接，用于在所述输入控制信号端的控制下控制所述上拉控制节点是否与所述输入控制信号端连接；
第二存储电容模块，连接于所述上拉控制节点和所述传递信号输出端之间；
复位模块，分别与所述复位控制信号端、所述上拉控制节点、所述传递信号输出端和第一电平输入端之间，用于在所述复位控制信号端的控制下，控制所述上拉控制节点是否与所述第一电平输入端连接，并控制所述传递信号输出端是否与所述第一电平输入端连接；以及，
上拉模块，分别与所述上拉控制节点、第二时钟信号输入端和所述传递信号输出端连接，用于在所述上拉控制节点的控制下控制所述传递信号输出端是否与所述第二时钟信号输入端连接。
实施时，所述输出控制单元分别与2N个输出控制端连接；所述输出控制单元包括2N×2N个输出控制晶体管；
所述栅极驱动子电路包括的每一级移位寄存器单元的栅极驱动信号输出端分别通过2N个所述输出控制晶体管与2N行栅线连接，每一所述输出控制晶体管的栅极分别与一所述输出控制端连接。
实施时，当N等于1时，所述输出控制单元包括：
第一输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第一行栅线连接；
第二输出控制晶体管，栅极与所述第一输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第二行栅线连接；
第三输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第三行栅线连接；以及，
第四输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第四行栅线连接；
当N等于2时，所述输出控制单元包括：
第一输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第一行栅线连接；
第二输出控制晶体管，栅极与所述第一输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第二行栅线连接；
第三输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第三行栅线连接；
第四输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第四行栅线连接；
第五输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第五行栅线连接；
第六输出控制晶体管，栅极与所述第二输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第六行栅线连接；
第七输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第七行栅线连接；
第八输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第八行栅线连接；
第九输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第九行栅线连接；
第十输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十行栅线连接；
第十一输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十一行栅线连接；
第十二输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十二行栅线连接；
第十三输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十三行栅线连接；
第十四输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十四行栅线连接；
第十五输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十五行栅线连接；以及，
第十六输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十六行栅线连接。
本发明还提供给了一种栅极驱动电路的驱动方法，应用于上述的栅极驱动电路，所述驱动方法包括：
输出控制单元根据由输出控制端输入的输出控制信号和B级移位寄存器单元的栅极驱动信号输出端分别输出的栅极驱动信号，向相应的B×D行栅线分别提供栅极驱动信号；
信号传递单元根据输入控制信号端输入的输入控制信号以及复位控制信号端输入的复位控制信号，以控制传递信号输出端输出的信号，以使得第a信号传递子电路包括的最后一级信号传递单元为通过其传递信号输出端为第a+1栅极驱动子电路包括的第一级栅极驱动单元提供起始信号；
a为小于A的正整数，A、B、D都为大于1的整数。
实施时，当B和D都等于2N，N为正整数，所述输出控制单元包括2N个输出控制端和2N×2N个输出控制晶体管，并每一所述移位寄存器单元分别与第一时钟信号输入端和第二时钟信号输入端连接时，由第一时钟信号输入端输入的第一时钟信号和由第二时钟信号输入端输入的第二时钟信号同频反相；
当N等于1时，所述输出控制单元包括的第一输出控制端输入的第一输出控制信号和所述输出控制单元包括的第二输出控制端输入的第二输出控制信号同频反相，所述第一时钟信号的占空比和所述第一输出控制信号的占空比都为1/2，所述第一输出控制信号的周期为所述第一时钟信号的周期的2倍；
当N等于2时，所述第一时钟信号的周期为T，所述输出控制单元包括的第一输出控制端输入的第一输出控制信号的周期、所述输出控制单元包括的第二输出控制端输入的第二输出控制信号的周期、所述输出控制单元包括的第三输出控制端输入的第三输出控制信号的周期和所述输出控制单元包括的第四输出控制端输入的第四输出控制信号的周期都为8T，所述第一输出控制信号的占空比、所述第二输出控制信号的占空比、所述第三输出控制信号的占空比和所述第四输出控制信号的占空比都为1/4，所述第二输出控制信号比所述第一输出控制信号推迟T/4，所述第三输出控制信号比所述第二输出控制信号推迟T/4，所述第四输出控制信号比所述第三输出控制信号推迟T/4。
本发明还提供了一种显示装置，包括上述栅极驱动电路。
与现有技术相比，本发明所述的栅极驱动电路、驱动方法和显示装置通过输出控制单元控制每一级移位寄存器单元为多行栅线提供相应的栅极驱动信号，采用包含晶体管数目较少的信号传递单元来为相邻下一栅极驱动子电路包括的第一级移位寄存器单元的输入端提供起始信号，从而可以减少栅极驱动电路中的晶体管的数目，利于实现窄边框。
附图说明
图1是本发明实施例所述的栅极驱动电路的结构图；
图2是本发明所述的栅极驱动电路包括的移位寄存器单元的一实施例的结构框图；
图3本发明所述的栅极驱动电路包括的移位寄存器单元的一具体实施例的电路图；
图4是本发明如图3所示的移位寄存器单元的具体实施例的工作时序图；
图5是本发明所述的栅极驱动电路包括的信号传递单元的一实施例的结构框图；
图6是本发明所述的栅极驱动电路包括的信号传递单元的一具体实施例的电路图；
图7是本发明如图6所示的信号传递单元的具体实施例的工作时序图；
图8是本发明所述的栅极驱动电路的一具体实施例的结构图；
图9是本发明如图8所示的栅极驱动电路的具体实施例的工作时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例所述的栅极驱动电路包括A个栅极驱动子电路以及A-1个设置于每两个相邻设置的栅极驱动子电路之间的信号传递子电路；
每一所述栅极驱动子电路包括输出控制单元以及依次设置的相互级联的B级移位寄存器单元；每一级移位寄存器单元包括复位端和栅极驱动信号输出端；
每一所述信号传递子电路包括相互级联的C级信号传递单元；A、B和C都为大于1的整数；
每一级所述信号传递单元包括输入控制信号端、复位控制信号端和传递信号输出端，该信号传递单元用于根据该输入控制信号端输入的输入控制信号以及该复位控制信号端输入的复位控制信号，以控制所述传递信号输出端输出的信号；
所述信号传递子电路包括的第n级信号传递单元的传递信号输出端与所述信号传递子电路包括的第n+1级信号传递单元的输入控制信号端连接，所述信号传递子电路包括的第n+1级信号传递单元的传递信号输出端与所述信号传递子电路包括的第n级信号传递单元的复位控制信号端连接；n为正整数，n+1小于或等于C；
第p信号传递子电路包括的最后一级信号传递单元的传递信号输出端与第p+1栅极驱动子电路包括的第一级移位寄存器单元的输入端连接；p+1小于或等于A，p为正整数；
第a栅极驱动子电路包括的最后一级移位寄存器单元的栅极驱动信号输出端与第a信号传递子电路包括的第一级信号传递单元的输入控制信号端连接，该第一级信号传递单元的传递信号输出端与该最后一级移位寄存器单元的复位端连接；a为小于A的正整数；
所述输出控制单元分别与输出控制端、所述B级移位寄存器单元的栅极驱动信号输出端和B×D行栅线连接，用于根据由所述输出控制端输入的输出控制信号和所述B级移位寄存器单元的栅极驱动信号输出端分别输出的栅极驱动信号，向相应的B×D行栅线分别提供栅极驱动信号；D为大于1的整数。
本发明实施例所述的栅极驱动电路通过输出控制单元控制每一级移位寄存器单元为多行栅线提供相应的栅极驱动信号，采用包含晶体管数目较少的信号传递单元来为相邻下一栅极驱动子电路包括的第一级移位寄存器单元的输入端提供起始信号，从而可以减少栅极驱动电路中的晶体管的数目，利于实现窄边框。
具体的，所述栅极驱动子电路包括的第m级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动子电路包括的第m+1级移位寄存器单元的输入端连接，所述栅极驱动子电路包括的第m+1级移位寄存器单元的栅极驱动信号端与所述栅极驱动子电路包括的第m级移位寄存器单元的复位端连接；m+1小于或等于B；m为正整数；
当所述栅极驱动子电路为所述栅极驱动电路包括的第一级栅极驱动子电路时，该第一级栅极驱动子电路包括的第一级移位寄存器单元的输入端与起始信号输入端连接；
在具体实施时，B可以等于2N，C可以等于2N，D可以等于2N，N可以为正整数，N等于1或偶数。
下面以A、B、C、D都等于2(以上A的取值、B的取值、C的取值和D的取值仅用于举例说明，实际取值并不限于此)的实施例结合附图来说明：
如图1所示，本发明实施例所述的栅极驱动电路包括第一栅极驱动子电路、第二栅极驱动子电路以及设置于每第一栅极驱动子电路和第二栅极驱动子电路之间的第一信号传递子电路；
所述第一栅极驱动子电路包括第一输出控制单元101以及依次设置的相互级联的第一级移位寄存器单元G1和第二级移位寄存器单元G2；
第一级移位寄存器单元G1包括第一输入端INPUT1、第一复位端RESET1和第一级栅极驱动信号输出端G[1]；
第二级移位寄存器单元G2包括第二输入端INPUT2、第二复位端RESET2和第二级栅极驱动信号输出端G[2]；
第一信号传递子电路包括相互级联的第一级信号传递单元D-G1和第二级信号传递单元D-G2；
第一级信号传递单元D-G1包括第一输入控制信号端Input1、第一复位控制信号端Reset1和第一级传递信号输出端D-G[1]；
第二级信号传递单元D-G2包括第二输入控制信号端Input2、第二复位控制信号端Reset2和第二级传递信号输出端D-G[2]；
所述第二栅极驱动子电路包括第二输出控制单元102以及依次设置的相互级联的第三级移位寄存器单元G3和第四级移位寄存器单元G4；
第三级移位寄存器单元G3包括第三输入端INPUT3、第三复位端RESET3和第三级栅极驱动信号输出端G[3]；
第四级移位寄存器单元G4包括第四输入端INPUT4、第四复位端RESET4和第四级栅极驱动信号输出端G[4]；
所述第一级移位寄存器单元G1的第一级栅极驱动信号输出端G[1]与所述第二级移位寄存器单元G2的第二输入端INPUT2连接，所述第二级移位寄存器单元G2的第二级栅极驱动信号端G[2]与所述第一级移位寄存器单元的第一复位端RESET1连接；
所述第一级移位寄存器单元G1的第一输入端INPUT1与起始端STV连接；
所述第二级移位寄存器单元G2的第二级栅极驱动信号输出端G[2]与第一级信号传递单元D-G1的第一输入控制信号端Input1连接；
所述第一级信号传递单元D-G1的第一级传递信号输出端D-G[1]与所述第二级信号传递单元D-G2的第二输入控制信号端Input2连接，所述第二级信号传递单元D-G2的第二级传递信号输出端D-G[2]与所述第一级信号传递单元D-G1的第一复位控制信号端Reset1连接；
第二级信号传递单元D-G2的第二级传递信号输出端D-G[2]与第第三级移位寄存器单元G3的第三输入端INPUT3连接；
该第一级信号传递单元D-G1的第一级传递信号输出端D-G[1]与该第二级移位寄存器单元G2的第二复位端RESET2连接；
所述第一输出控制单元101分别与输出控制端TC、所述第一级移位寄存器单元G1的第一栅极驱动信号输出端G[1]、所述第二级移位寄存器单元G2的第二栅极驱动信号输出端G[2]、第一行栅线Gate1、第二行栅线Gate2、第三行栅线Gate3和第四行栅线Gate4连接，用于根据由所述输出控制端TC输入的输出控制信号、所述第一级移位寄存器单元G1的第一栅极驱动信号输出端G[1]输出的栅极驱动信号，以及所述第二级移位寄存器单元G2的第二栅极驱动信号输出端G[2]输出的栅极驱动信号，向第一行栅线Gate1、第二行栅线Gate2、第三行栅线Gate3和第四行栅线Gate3分别提供栅极驱动信号；
所述第三级移位寄存器单元G3的第三级栅极驱动信号输出端G[3]与所述第四级移位寄存器单元G4的第四输入端INPUT4连接，所述第四级移位寄存器单元G4的第四级栅极驱动信号端G[4]与所述第三级移位寄存器单元的第三复位端RESET3连接；
所述第二输出控制单元102分别与所述输出控制端TC、所述第三级移位寄存器单元G3的第三栅极驱动信号输出端G[3]、所述第四级移位寄存器单元G4的第四栅极驱动信号输出端G[4]、第五行栅线Gate5、第六行栅线Gate6、第七行栅线Gate7和第八行栅线Gate8连接，用于根据由所述输出控制端TC输入的输出控制信号、所述第三级移位寄存器单元G3的第三栅极驱动信号输出端G[3]输出的栅极驱动信号，以及所述第四级移位寄存器单元G4的第四栅极驱动信号输出端G[4]输出的栅极驱动信号，向第五行栅线Gate5、第六行栅线Gate6、第七行栅线Gate7和第八行栅线Gate8分别提供栅极驱动信号。
在具体实施时，在需要驱动八行栅线时，G1、G2、G3、G4可以分别包括12个晶体管和1个电容，D-G1、D-G2可以分别包括4个晶体管和1个电容，比起现有的栅极驱动电路需要采用八级分别包括12个晶体管和1个电容的移位寄存器单元而言，本发明如图1所示的栅极驱动电路的具体实施例采用的晶体管数目少的多，从而在不影响栅极驱动的前提下，利于实现窄边框。
在图1中，CLKA为第二控制时钟信号，CLKB为第一控制时钟信号，VSS为低电平。
如图2所示，根据一种具体实施方式，所述移位寄存器单元可以包括：
上拉节点控制模块21，分别与输入端INPUT、复位端RESET、第一时钟信号输入端CLK1、上拉节点PU、下拉节点PD和第一电平输入端VT1连接，用于在所述输入端INPUT和所述第一时钟信号输入端CLK1的控制下控制所述上拉节点PU是否与所述输入端INPUT连接，并在所述复位端RESET和所述下拉节点PD的控制下控制所述上拉节点PU是否与所述第一电平输入端VT1连接；
下拉控制节点控制模块22，分别与所述第一时钟信号输入端CLK1、下拉控制节点PD_CN、所述上拉节点PU和所述第一电平输入端VT1连接，用于在所述第一时钟信号输入端CLK1的控制下控制所述下拉控制节点PD_CN是否与所述第一时钟信号输入端CLK1连接，在所述上拉节点PU的控制下控制所述下拉控制节点PD_CN是否与所述第一电平输入端VT1连接；
下拉节点控制模块23，分别与所述第一时钟信号输入端CLK1、所述下拉控制节点PD_CN、所述下拉节点PD、所述上拉节点PU和所述第一电平输入端VT1连接，用于在所述下拉控制节点PD_CN的控制下控制所述下拉节点PD是否与所述第一时钟信号输入端CLK1连接，在所述上拉节点PU的控制下控制所述下拉节点PD是否与所述第一电平输入端VT1连接；
第一存储电容模块24，连接于所述上拉节点PU与栅极驱动信号输出端OUTPUT之间；以及，
输出模块25，分别与所述上拉节点PU、所述下拉节点PD、所述栅极驱动信号输出端OUTPUT、所述复位端RESET、所述第一时钟信号输入端CLK1、第二时钟信号输入端CLK2以及所述第一电平输入端VT1连接，用于在所述上拉节点PU的控制下控制所述栅极驱动信号输出端OUTPUT是否与所述第二时钟信号输入端CLK2连接，并用于在所述下拉节点PD、所述第一时钟信号输入端CLK1和所述复位端RESET的控制下控制所述栅极驱动信号输出端OUTPUT是否与所述第一电平输入端VT1连接。
在实际操作时，由第一时钟信号输入端CLK1输入的第一时钟信号和由第二时钟信号输入端CLK2输入的第二时钟信号为同频反相的时钟信号；第一电平输入端VT1可以输入低电平VSS。
在图1所示的实施例中，G1的第一时钟信号输入端接入第一控制时钟信号CLKB，G2的第二时钟信号输入端接入第二控制时钟信号CLKA；G2的第一时钟信号输入端接入第二控制时钟信号CLKA，G2的第二时钟信号输入端接入第一控制时钟信号CLKB；G3的第一时钟信号输入端接入第一控制时钟信号CLKB，G3的第二时钟信号输入端接入第二控制时钟信号CLKA；G4的第一时钟信号输入端接入第二控制时钟信号CLKA，G4的第二时钟信号输入端接入第一控制时钟信号CLKB；也即，奇偶级移位寄存器单元的结构的区别仅在于第一时钟信号、第二时钟信号互换。
具体的，所述上拉节点控制模块可以包括：
第一上拉节点控制晶体管，栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接；
第二上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述输入端连接，第二极与所述上拉节点连接；
第三上拉节点控制晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第一电平输入端连接；以及
第四上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电平输入端连接；
所述下拉控制节点控制模块可以包括：
第一下拉控制节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接；以及，
第二下拉控制节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述第一电平输入端连接；
所述下拉节点控制模块可以包括：
第一下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述下拉节点连接；以及，
第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电平输入端连接；
所述输出模块可以包括：
第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；
第二输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接；
第三输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接；以及，
第四输出晶体管，栅极与所述复位端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接。
如图3所示，本发明所述的栅极驱动电路包括的移位寄存器单元的一具体实施例包括上拉节点控制模块、下拉控制节点控制模块、下拉节点控制模块、第一存储电容模块和输出模块，其中，
所述上拉节点控制模块包括：
第一上拉节点控制晶体管M1，栅极和漏极都与输入端INPUT连接，源极与上拉节点PU连接；
第二上拉节点控制晶体管M13，栅极与第一时钟信号输入端CLK1连接，漏极与所述输入端INPUT连接，源极与所述上拉节点PU连接；
第三上拉节点控制晶体管M2，栅极与复位端RESET连接，漏极与所述上拉节点PU连接，源极与输入低电平VSS的低电平输入端连接；以及
第四上拉节点控制晶体管M10，栅极与下拉节点PD连接，漏极与所述上拉节点PU连接，源极与输入低电平VSS的低电平输入端连接；
所述下拉控制节点控制模块包括：
第一下拉控制节点控制晶体管M9，栅极和漏极都与所述第一时钟信号输入端CLK1连接，源极与下拉控制节点PD_CN连接；以及，
第二下拉控制节点控制晶体管M8，栅极与所述上拉节点PU连接，漏极与所述下拉控制节点PD_CN连接，源极与输入低电平VSS的低电平输入端连接；
所述下拉节点控制模块包括：
第一下拉节点控制晶体管M5，栅极与所述下拉控制节点PD_CN连接，漏极与所述第一时钟信号输入端CLK1连接，漏极与所述下拉节点PD连接；以及，
第二下拉节点控制晶体管M6，栅极与所述上拉节点PU连接，漏极与所述下拉节点PD连接，源极与输入低电平VSS的低电平输入端连接；
所述输出模块包括：
第一输出晶体管M3，栅极与所述上拉节点PU连接，漏极与第二时钟信号输入端CLK2连接，源极与栅极驱动信号输出端OUTPUT连接；
第二输出晶体管M11，栅极与所述下拉节点PD连接，漏极与所述栅极驱动信号输出端OUTPUT连接，源极与输入低电平VSS的低电平输入端连接；
第三输出晶体管M12，栅极与所述第一时钟信号输入端CLK1连接，漏极与所述栅极驱动信号输出端OUTPUT连接，源极与输入低电平VSS的低电平输入端连接；以及，
第四输出晶体管M11，栅极与所述复位端RESET连接，漏极与所述栅极驱动信号输出端OUTPUT连接，源极与所述输入低电平VSS的低电平输入端连接；
所述第一存储电容模块包括：第一存储电容C1，连接于所述上拉节点PU与所述栅极驱动信号输出端OUTPUT之间。
在如图3所示的移位寄存器单元的具体实施例中，所有的晶体管都为n型晶体管，但是在实际操作时，以上晶体管也可以被替换为p型，仅需相应修改控制信号的时序即可，在此对晶体管的类型不作限定。
假设在如图3所示的移位寄存器单元的具体实施例中，CLK1接入第一控制时钟信号CLKB，CLK2接入第二控制时钟信号CLKA，CLKA和CLKB同频反相，当需要本发明如图3所示的移位寄存器单元的具体实施例输出具有两个脉冲的栅极驱动信号时，如图4所示，该移位寄存器单元的具体实施例的工作过程如下：
在第一阶段S1，INPUT输入高电平，RESET输入低电平，CLKA为低电平，CLKB为高电平，M1打开，M2关闭，PU与INPUT连接，INPUT通过打开的M1对C1充电，从而PU的电位为高电平，M3打开，OUTPUT输出低电平；由于此时CLKB为高电平，并PU的电位也为高电平，从而M9和M8都打开，通过设置M9的宽长比和M8的宽长比，以使得此时PD的电位为低电平，M11和M4都关闭；M12打开，以进一步使得OUTPUT接入VSS；
在第二阶段S2，INPUT输入低电平，RESET输入低电平，CLKA为高电平，CLKB为低电平，M1、M2和M3都关闭，M9关闭，C1自举拉升PU的电位，使得M3打开，OUTPUT接入CLKA，从而OUTPUT输出高电平；M8和M6都打开，从而将PD_CN的电位和PD的电位拉低；M2、M4、M11和M12都关闭；
在第三阶段S3，INPUT输入高电平，RESET输入高电平，CLKA为低电平，CLKB为高电平，M1打开，M9打开，M13打开，M2打开，通过设置M1的宽长比和M2的宽长比，使得此时PU的电位为高电平，M3打开，OUTPUT输出低电平；由于此时CLKB为高电平，并PU的电位也为高电平，从而M9和M8都打开，通过设置M9的宽长比和M8的宽长比，以使得此时PD的电位为低电平，M11关闭；M4和M12都开启，以使得OUTPUT接入VSS；
在第四阶段S4，INPUT输入低电平，RESET输入低电平，CLKA为高电平，CLKB为低电平，M1、M2、M13和M9都关闭，C1自举拉升PU的电位，使得M3打开，OUTPUT接入CLKA，从而OUTPUT输出高电平，M8和M6都打开，从而将PD_CN的电位和PD的电位拉低；M2、M4、M11和M12都关闭；
在第五阶段S5，INPUT输入低电平，RESET输入高电平，CLKA为低电平，CLKB为高电平，M1关闭，M13和M9打开，M2关闭，PU接入VSS，从而PU的电位变为低电平，M9打开以使得PD_CN的电位变为高电平，从而控制M5打开，使得PD接入CLKB，PD的电位变为高电平，M3关闭，M11打开，M4打开，M12打开，以使得OUTPUT接入VSS，OUTPUT输出低电平。
根据一种具体实施方式，如图5所示，所述信号传递单元包括：输入控制信号端Input、复位控制信号端Reset和传递信号输出端Output；所述信号传递单元可以还包括：
上拉控制节点控制模块51，分别与所述输入控制信号端Input和上拉控制节点PU_CN连接，用于在所述输入控制信号端Input的控制下控制所述上拉控制节点PU_CN是否与所述输入控制信号端Input连接；
第二存储电容模块52，连接于所述上拉控制节点PU_CN和所述传递信号输出端Output之间；
复位模块53，分别与所述复位控制信号端Reset、所述上拉控制节点PU_CN、所述传递信号输出端Output和第一电平输入端VT1之间，用于在所述复位控制信号端Reset的控制下，控制所述上拉控制节点PU_CN是否与所述第一电平输入端VT1连接，并控制所述传递信号输出端Output是否与所述第一电平输入端VT1连接；以及，
上拉模块54，分别与所述上拉控制节点PU_CN、第二时钟信号输入端CLK2和所述传递信号输出端Output连接，用于在所述上拉控制节点PU_CN的控制下控制所述传递信号输出端Output是否与所述第二时钟信号输入端CLK2连接。
如图6所示，在图5所示的信号传递单元的实施例的基础上，
所述上拉控制节点控制模块51包括上拉控制节点控制晶体管MUC；
所述上拉控制节点控制晶体管MUC的栅极和所述上拉控制节点控制晶体管MUC的漏极都与所述输入控制信号端Input连接；所述上拉控制节点控制晶体管MUC的源极与所述上拉控制节点PU_CN连接；
所述第二存储电容模块52包括：第二存储电容C2，连接于所述上拉控制节点PU_CN和传递信号输出端Output之间；
所述复位模块53包括第一复位晶体管MR1和第二复位晶体管MR2；
所述第一复位晶体管MR1的栅极与所述复位控制信号端Reset连接，所述第一复位晶体管MR1的漏极与所述上拉控制节点PU_CN连接，所述第一复位晶体管MR1的源极与输入低电平VSS的低电平输入端连接；
所述第二复位晶体管MR1的栅极与所述复位控制信号端Reset连接，所述第二复位晶体管MR1的漏极与所述传递信号输出端Output连接，所述第二复位晶体管MR1的源极与输入低电平VSS的低电平输入端连接；
所述上拉模块54包括上拉晶体管MU；
所述上拉晶体管MU的栅极与所述上拉控制节点PU_CN连接，所述上拉晶体管MU的漏极与第二时钟信号输入端CLK2连接。
在实际操作时，当如图6所示的信号传递单元为奇数级信号传递单元时，CLK2接入CLKA，当如图6所示的信号传递单元为奇数级信号传递单元时，CLK2接入CLKB。
如图7所示，本发明如图6所示的信号传递单元的具体实施例在工作时，假设此时CLK2接入CLKA，
在第一信号传递阶段t1，Input输入高电平，Reset输入低电平，CLKA输入低电平，MUC打开，MR1和MR2关闭，PU_CN与Input连接，从而Input通过打开的MUC向C2充电，PU_CN的电位为高电平，MU打开，Output输出低电平；
在第二信号传递阶段t2，Input输入低电平，Reset输入低电平，CLKA输入高电平，MUC关闭，MR1和MR2都关闭，C2自举拉升PU_CN的电位，MU继续打开，Output输出高电平；
在第三信号传递阶段t3，Input输入高电平，Reset输入高电平，CLKA输入低电平，MUC打开，MR1和MR2都打开，通过设置MUC的宽长比和MR1的宽长比，以使得此时PU_CN的电位为高电平，MU打开，Output与CLKA连接并Output通过打开的MR2接入VSS，Output输出低电平；
在第四信号传递阶段t4，Input输入低电平，Reset输入低电平，CLKA输入高电平，MUC、MR1和MR2都关闭，PU_CN的电位维持为高电平，MU打开，从而Output与CLKA连接，Output输出高电平；
在第五信号传递阶段t5，Input输入低电平，Reset输入高电平，MR1和MR2打开，MUC关闭，PU_CN接入VSS，从而PU_CN的电位为低电平，MU关闭，Output通过打开的MR2接入VSS，Output输出低电平。
在实际操作时，所述输出控制单元与2N个输出控制端连接；所述输出控制单元可以包括2N×2N个输出控制晶体管；
所述栅极驱动子电路包括的每一级移位寄存器单元的栅极驱动信号输出端分别通过2N个所述输出控制晶体管与2N行栅线连接，每一所述输出控制晶体管的栅极分别与一所述输出控制端连接。
具体的，当N等于1时，所述输出控制单元可以包括：
第一输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第一行栅线连接；
第二输出控制晶体管，栅极与所述第一输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第二行栅线连接；
第三输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第三行栅线连接；以及，
第四输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第四行栅线连接。
具体的，当N等于2时，所述输出控制单元包括：
第一输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第一行栅线连接；
第二输出控制晶体管，栅极与所述第一输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第二行栅线连接；
第三输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第三行栅线连接；
第四输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第四行栅线连接；
第五输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第五行栅线连接；
第六输出控制晶体管，栅极与所述第二输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第六行栅线连接；
第七输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第七行栅线连接；
第八输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第八行栅线连接；
第九输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第九行栅线连接；
第十输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十行栅线连接；
第十一输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十一行栅线连接；
第十二输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十二行栅线连接；
第十三输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十三行栅线连接；
第十四输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十四行栅线连接；
第十五输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十五行栅线连接；以及，
第十六输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十六行栅线连接。
下面通过一具体实施例来说明所述输出控制单元的结构。
如图8所示，在如图1所示的栅极驱动电路的实施例的基础上，所述第一输出控制单元101分别与第一输出控制端T1和第二输出控制端T2连接；
所述第一输出控制单元101包括：
第一输出控制晶体管M1011，栅极与第一输出控制端T1连接，漏极与所述第一级移位寄存器单元G1的第一级栅极驱动信号输出端G[1]连接，源极与所述第一行栅线Gate1连接；
第二输出控制晶体管M1012，栅极与所述第一输出控制端T1连接，漏极与所述第二级移位寄存器单元G2的第二级栅极驱动信号输出端G[2]连接，源极与所述第二行栅线Gate2连接；
第三输出控制晶体管M1013，栅极与第二输出控制端T2连接，漏极与所述第一级移位寄存器单元G1的第一级栅极驱动信号输出端G[1]连接，源极与所述第三行栅线Gate3连接；以及，
第四输出控制晶体管M1014，栅极与第二输出控制端T2连接，漏极与所述第二级移位寄存器单元G2的第二级栅极驱动信号输出端G[2]连接，源极与所述第四行栅线Gate4连接；
所述第二输出控制单元102包括：
第五输出控制晶体管M1021，栅极与第一输出控制端T1连接，漏极与所述第三级移位寄存器单元G3的第三级栅极驱动信号输出端G[3]连接，源极与所述第五行栅线Gate5连接；
第六输出控制晶体管M1022，栅极与所述第一输出控制端T1连接，漏极与所述第四级移位寄存器单元G4的第四级栅极驱动信号输出端G[4]连接，源极与所述第六行栅线Gate6连接；
第七输出控制晶体管M1023，栅极与第二输出控制端T2连接，漏极与所述第三级移位寄存器单元G3的第三级栅极驱动信号输出端G[3]连接，源极与所述第七行栅线Gate7连接；以及，
第八输出控制晶体管M1024，栅极与第二输出控制端T2连接，漏极与所述第四级移位寄存器单元G4的第四级栅极驱动信号输出端G[4]连接，源极与所述第八行栅线Gate8连接。
在图8所示的具体实施例中，所有的输出控制晶体管都为n型晶体管，但是在实际操作时，以上输出控制晶体管也可以被替换为p型晶体管，仅需相应修改控制信号的时序即可，在此对输出控制晶体管的类型不作限定。
本发明实施例所述的栅极驱动电路包括多级移位寄存器单元和多级信号传递单元，移位寄存器单元用于产生用于驱动栅线的栅极驱动信号，信号传递单元仅用于信号传递，信号传递单元输出的信号不用于栅线的驱动。
在本发明实施例所述的栅极驱动电路包括的中，当N等于1时，输入各级移位寄存器单元的输入端的输入信号在每一显示周期内具有2个脉冲；当N等于2时，输入各级移位寄存器单元的输入端的输入信号在每一显示周期内具有4个脉冲；当N等于4时，输入各级移位寄存器单元的输入端的输入信号在每一显示周期内具有8个脉冲，以此类推。VSS为直流低电平。
如图9所示，T1输入的第一输出控制信号的周期和T2输入的第二输出控制信号的周期相等，T1输入的第一输出控制信号的周期和T2输入的第二输出控制信号的周期为CLKA的周期的两倍，所述第一输出控制信号和所述第二输出控制信号同频反相；并由于在图8所示的具体实施例中，N等于1，因此在图9中，STV输入的起始信号在每一显示周期内具有两个脉冲。
如图9所示，本发明如图8所示的栅极驱动电路的具体实施例在工作时，
第一级移位寄存器单元G1的输入端INPUT1与起始端STV连接；
当STV输入的第一个脉冲输入到第一级移位寄存器单元G1的第一输入端INPUT1时，第一级移位寄存器单元G1包括的第一上拉节点控制晶体管M1开启，第一级移位寄存器单元G1中的上拉节点的电位升到高电平；当第一级移位寄存器单元的第一输入端INPUT1接入的STV输入的起始信号变为低电平时，第一级移位寄存器单元G1包括的第一上拉节点控制晶体管M1关闭，第一级移位寄存器单元G1中的上拉节点的电位由于第一存储电容C1的存在电位继续升高，此时第一级移位寄存器单元G1包括的第一输出晶体管M3打开，CLKA的高电平信号输入到第一级移位寄存器单元G1的第一级栅极驱动信号输出端G[1]，此时T1输入的第一输出控制信号为高电平，M1011和M1012都打开，T2输入的第二输出控制信号为低电平，M1013和M1014都关闭，此时G[1]输出至第一行栅线Gate1；当第一级移位寄存器单元G1的第一复位端RESET1输入高电平时，G[1]输出至第一行栅线Gate1的第一行栅极驱动信号的电位被拉低，这样完成第一行栅线驱动；
当G[1]输出高电平至第二级移位寄存器单元G2的第二输入端INPUT2时，第二级移位寄存器单元G2包括的第一上拉节点控制晶体管M1开启，第二级移位寄存器单元G2中的上拉节点的电位升到高电平；当第二级移位寄存器单元G2的第二输入端INPUT2接入的G[1]输出的信号变为低电平时，第二级移位寄存器单元G2包括的第一上拉节点控制晶体管M1关闭，第二级移位寄存器单元G2中的上拉节点的电位由于第一存储电容C1的存在而继续升高，此时第二级移位寄存器单元G2包括的第一输出晶体管M3打开，CLKB的高电平信号输入到第二级移位寄存器单元G2的第二级栅极驱动信号输出端G[2]，此时T1输入的第一输出控制信号为高电平，M1011和M1012都打开，T2输入的第二输出控制信号为低电平，M1013和M1014都关闭，此时G[2]输出到第二行栅线Gate2；当第二级移位寄存器单元G2的第二复位端RESET2输入高电平时，G[2]输出至第二行栅线Gate2的第二行栅极驱动信号的电位被拉低，这样完成第二行栅线驱动；
当STV输入的第二个脉冲输入到第一级移位寄存器单元G1的第一输入端INPUT1时，第一级移位寄存器单元G1包括的第一上拉节点控制晶体管M1开启，第一级移位寄存器单元G1中的上拉节点的电位升到高电平；当第一级移位寄存器单元G1的第一输入端INPUT1接入的STV输入的起始信号变为低电平时，第一级移位寄存器单元G1包括的第一上拉节点控制晶体管M1关闭，第一级移位寄存器单元G1中的上拉节点的电位由于第一存储电容C1的存在而继续升高，此时第一级移位寄存器单元G1包括的第一输出晶体管M3打开，CLKA的高电平信号输入到第一级移位寄存器单元G1的第一级栅极驱动信号输出端G[1]，此时T1输入的第一输出控制信号为低电平，M1011和M1012都关闭，T2输入的第二输出控制信号为高电平，M1013和M1014都打开，此时G[1]输出至第三行栅线Gate3；当第一级移位寄存器单元G1的第一复位端RESET1输入高电平时，G[1]输出至第三行栅线Gate3的第三级栅极驱动信号的电位被拉低，这样完成第三行栅线驱动；
当G[1]输出高电平至第二级移位寄存器单元G2的第二输入端INPUT2时，第二级移位寄存器单元G2包括的第一上拉节点控制晶体管M1开启，第二级移位寄存器单元G2中的上拉节点的电位升到高电平；当第二级移位寄存器单元G2的第二输入端INPUT2接入的G[1]输出的信号变为低电平时，第二级移位寄存器单元G2包括的第一上拉节点控制晶体管M1关闭，第二级移位寄存器单元G2中的上拉节点的电位由于第一存储电容C1的存在而继续升高，此时第二级移位寄存器单元G2包括的第一输出晶体管M3打开，CLKB的高电平信号输入到第二级移位寄存器单元G2的第二级栅极驱动信号输出端G[2]，此时T1输出的第一输出控制信号为低电平，M1011和M1012都关闭，T2输入的第二输出控制信号为高电平，M1013和M1014都打开，此时G[2]输出至第四行栅线Gate4；当第二级移位寄存器单元G2的第二复位端RESET2输入高电平时，G[2]输出至第四行栅线Gate4的第四行栅极驱动信号的电位被拉低，这样完成第四行栅线驱动；
第一级信号传递单元D-G1和第二级信号传递单元D-G2完成信号传递后将信号输入到第三级移位寄存器单元G3；第三级移位寄存器单元G3的工作过程和第四级移位寄存器单元G4的工作过程同上，完成第五行栅线至第八行栅线的驱动。
在图9所示的时序图中，CLKA为第二控制时钟信号，CLKB为第一控制时钟信号，STV为起始端，T1为第一输出控制端，T2为第二输出控制端，G[1]为第一级栅极驱动信号输出端，G[2]为第二级栅极驱动信号输出端，G[3]为第三级栅极驱动信号输出端，G[4]为第四级栅极驱动信号输出端，D-G[1]为第一级传递信号输出端，D-G[2]为第二级传递信号输出端，Gate1为第一行栅线，Gate2为第二行栅线，Gate3为第三行栅线，Gate4为第四行栅线，Gate5为第五行栅线，Gate6为第六行栅线，Gate7为第七行栅线，Gate8为第八行栅线。
在本发明如图8所示的栅极驱动电路的具体实施例中，一级移位寄存器单元产生两个栅极驱动信号，分别驱动两行栅线。本发明实施例通过改变起始信号和栅极驱动电路的结构，以有效减少栅极驱动电路采用的晶体管的数量，可以实现LCD(Liquid CrystalDisplay，液晶显示器)面板窄边框的设计，同时达到降低功耗的目的。
在本发明所述的栅极驱动电路的另一具体实施例中，N可以等于2，此时本发明实施例所述的栅极驱动电路A个栅极驱动子电路以及A-1个设置于每两个相邻设置的栅极驱动子电路之间的信号传递子电路；每一所述栅极驱动子电路包括输出控制单元以及依次设置的相互级联的四级移位寄存器单元；每一所述信号传递子电路包括相互级联的四级信号传递单元；A为大于1的整数；
输入第一级移位寄存器单元的输入端的起始信号在每一显示周期内具有4个脉冲；
假设所述第一时钟信号的周期为T，则所述输出控制单元包括的第一输出控制端输入的第一输出控制信号的周期、所述输出控制单元包括的第二输出控制端输入的第二输出控制信号的周期、所述输出控制单元包括的第三输出控制端输入的第三输出控制信号的周期和所述输出控制单元包括的第四输出控制端输入的第四输出控制信号的周期都为8T，所述第一输出控制信号的占空比、所述第二输出控制信号的占空比、所述第三输出控制信号的占空比和所述第四输出控制信号的占空比都为1/4，所述第二输出控制信号比所述第一输出控制信号推迟T/4，所述第三输出控制信号比所述第二输出控制信号推迟T/4，所述第四输出控制信号比所述第三输出控制信号推迟T/4；
并且在本发明所述的栅极驱动电路的该具体实施例中，所述输出控制单元分别与第一输出控制端、第二输出控制端、第三输出控制端和第四输出控制端连接；
所述输出控制单元包括：
第一输出控制晶体管，栅极与第一输出控制端连接，第一极与第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与第一行栅线连接；
第二输出控制晶体管，栅极与所述第一输出控制端连接，第一极与第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与第二行栅线连接；
第三输出控制晶体管，栅极与第一输出控制端连接，第一极与第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与第三行栅线连接；
第四输出控制晶体管，栅极与第一输出控制端连接，第一极与第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与第四行栅线连接；
第五输出控制晶体管，栅极与第二输出控制端连接，第一极与所述第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与第五行栅线连接；
第六输出控制晶体管，栅极与所述第二输出控制端连接，第一极与所述第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与第六行栅线连接；
第七输出控制晶体管，栅极与第二输出控制端连接，第一极与所述第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与第七行栅线连接；
第八输出控制晶体管，栅极与第二输出控制端连接，第一极与所述第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与第八行栅线连接；
第九输出控制晶体管，栅极与第三输出控制端连接，第一极与所述第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与第九行栅线连接；
第十输出控制晶体管，栅极与第三输出控制端连接，第一极与所述第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与第十行栅线连接；
第十一输出控制晶体管，栅极与第三输出控制端连接，第一极与所述第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与第十一行栅线连接；
第十二输出控制晶体管，栅极与第三输出控制端连接，第一极与所述第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与第十二行栅线连接；
第十三输出控制晶体管，栅极与第四输出控制端连接，第一极与所述第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与第十三行栅线连接；
第十四输出控制晶体管，栅极与第四输出控制端连接，第一极与所述第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与第十四行栅线连接；
第十五输出控制晶体管，栅极与第四输出控制端连接，第一极与所述第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与第十五行栅线连接；以及，
第十六输出控制晶体管，栅极与第四输出控制端连接，第一极与所述第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与第十六行栅线连接；
通过如上的输出控制单元的结构设置，可以通过一栅极驱动子电路包括的四级移位寄存器驱动十六行栅线。
本发明实施例所述的栅极驱动电路的驱动方法，应用于上述的栅极驱动电路，所述驱动方法包括：
输出控制单元根据由输出控制端输入的输出控制信号和B级移位寄存器单元的栅极驱动信号输出端分别输出的栅极驱动信号，向相应的B×D行栅线分别提供栅极驱动信号；
信号传递单元根据输入控制信号端输入的输入控制信号以及复位控制信号端输入的复位控制信号，以控制传递信号输出端输出的信号，以使得第a信号传递子电路包括的最后一级信号传递单元为通过其传递信号输出端为第a+1栅极驱动子电路包括的第一级栅极驱动单元提供起始信号；
a为小于A的正整数，A、B、D都为大于1的整数。
本发明实施例所述的栅极驱动电路的驱动方法通过输出控制单元控制每一级移位寄存器单元为多行栅线提供相应的栅极驱动信号，采用包含晶体管数目较少的信号传递单元来为相邻下一栅极驱动子电路包括的第一级移位寄存器单元的输入端提供起始信号，从而可以减少栅极驱动电路中的晶体管的数目，利于实现窄边框。
在具体实施时，当B和D可以都等于2N，N为正整数，所述输出控制单元包括2N个输出控制端和2N×2N个输出控制晶体管，并每一所述移位寄存器单元分别与第一时钟信号输入端和第二时钟信号输入端连接时，由第一时钟信号输入端输入的第一时钟信号和由第二时钟信号输入端输入的第二时钟信号同频反相；
当N等于1时，所述输出控制单元包括的第一输出控制端输入的第一输出控制信号和所述输出控制单元包括的第二输出控制端输入的第二输出控制信号同频反相，所述第一时钟信号的占空比和所述第一输出控制信号的占空比都为1/2，所述第一输出控制信号的周期为所述第一时钟信号的周期的2倍；
当N等于2时，所述第一时钟信号的周期为T，所述输出控制单元包括的第一输出控制端输入的第一输出控制信号的周期、所述输出控制单元包括的第二输出控制端输入的第二输出控制信号的周期、所述输出控制单元包括的第三输出控制端输入的第三输出控制信号的周期和所述输出控制单元包括的第四输出控制端输入的第四输出控制信号的周期都为8T，所述第一输出控制信号的占空比、所述第二输出控制信号的占空比、所述第三输出控制信号的占空比和所述第四输出控制信号的占空比都为1/4，所述第二输出控制信号比所述第一输出控制信号推迟T/4，所述第三输出控制信号比所述第二输出控制信号推迟T/4，所述第四输出控制信号比所述第三输出控制信号推迟T/4。
本发明实施例所述的显示装置包括上述栅极驱动电路。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种栅极驱动电路，其特征在于，包括A个栅极驱动子电路以及A-1个设置于每两个相邻设置的栅极驱动子电路之间的信号传递子电路；每一所述栅极驱动子电路包括输出控制单元以及依次设置的相互级联的B级移位寄存器单元；每一所述信号传递子电路包括相互级联的C级信号传递单元；A、B和C都为大于1的整数；每一级移位寄存器单元包括输入端、复位端和栅极驱动信号输出端；
每一级所述信号传递单元包括输入控制信号端、复位控制信号端和传递信号输出端，该信号传递单元用于根据该输入控制信号端输入的输入控制信号以及该复位控制信号端输入的复位控制信号，以控制所述传递信号输出端输出的信号；
所述信号传递子电路包括的第n级信号传递单元的传递信号输出端与所述信号传递子电路包括的第n+1级信号传递单元的输入控制信号端连接，所述信号传递子电路包括的第n+1级信号传递单元的传递信号输出端与所述信号传递子电路包括的第n级信号传递单元的复位控制信号端连接；n为正整数，n+1小于或等于C；
第p信号传递子电路包括的最后一级信号传递单元的传递信号输出端与第p+1栅极驱动子电路包括的第一级移位寄存器单元的输入端连接；p+1小于或等于A，p为正整数；
第a栅极驱动子电路包括的最后一级移位寄存器单元的栅极驱动信号输出端与第a信号传递子电路包括的第一级信号传递单元的输入控制信号端连接，该第一级信号传递单元的传递信号输出端与该最后一级移位寄存器单元的复位端连接；a为小于A的正整数；
所述输出控制单元分别与输出控制端、所述B级移位寄存器单元的栅极驱动信号输出端和B×D行栅线连接，用于根据由所述输出控制端输入的输出控制信号和所述B级移位寄存器单元的栅极驱动信号输出端分别输出的栅极驱动信号，向相应的B×D行栅线分别提供栅极驱动信号；D为大于1的整数。
2.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动子电路包括的第m级移位寄存器单元的栅极驱动信号输出端与所述栅极驱动子电路包括的第m+1级移位寄存器单元的输入端连接，所述栅极驱动子电路包括的第m+1级移位寄存器单元的栅极驱动信号端与所述栅极驱动子电路包括的第m级移位寄存器单元的复位端连接；m+1小于或等于B；m为正整数；
当所述栅极驱动子电路为所述栅极驱动电路包括的第一级栅极驱动子电路时，该第一级栅极驱动子电路包括的第一级移位寄存器单元的输入端与起始信号输入端连接；
B等于2N，C等于2N，D等于2N，N为正整数，N等于1或偶数。
3.如权利要求2所述的栅极驱动电路，其特征在于，所述移位寄存器单元包括：
上拉节点控制模块，分别与输入端、复位端、第一时钟信号输入端、上拉节点、下拉节点和第一电平输入端连接，用于在所述输入端和所述第一时钟信号输入端的控制下控制所述上拉节点是否与所述输入端连接，并在所述复位端和所述下拉节点的控制下控制所述上拉节点是否与所述第一电平输入端连接；
下拉控制节点控制模块，分别与所述第一时钟信号输入端、下拉控制节点、所述上拉节点和所述第一电平输入端连接，用于在所述第一时钟信号输入端的控制下控制所述下拉控制节点是否与所述第一时钟信号输入端连接，在所述上拉节点的控制下控制所述下拉控制节点是否与所述第一电平输入端连接；
下拉节点控制模块，分别与所述第一时钟信号输入端、所述下拉控制节点、所述下拉节点、所述上拉节点和所述第一电平输入端连接，用于在所述下拉控制节点的控制下控制所述下拉节点是否与所述第一时钟信号输入端连接，在所述上拉节点的控制下控制所述下拉节点是否与所述第一电平输入端连接；
第一存储电容模块，连接于所述上拉节点与栅极驱动信号输出端之间；以及，
输出模块，分别与所述上拉节点、所述下拉节点、所述栅极驱动信号输出端、所述复位端、所述第一时钟信号输入端、第二时钟信号输入端以及所述第一电平输入端连接，用于在所述上拉节点的控制下控制所述栅极驱动信号输出端是否与所述第二时钟信号输入端连接，并用于在所述下拉节点、所述第一时钟信号输入端和所述复位端的控制下控制所述栅极驱动信号输出端是否与所述第一电平输入端连接。
4.如权利要求3所述的栅极驱动电路，其特征在于，所述上拉节点控制模块包括：
第一上拉节点控制晶体管，栅极和第一极都与所述输入端连接，第二极与所述上拉节点连接；
第二上拉节点控制晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述输入端连接，第二极与所述上拉节点连接；
第三上拉节点控制晶体管，栅极与所述复位端连接，第一极与所述上拉节点连接，第二极与所述第一电平输入端连接；以及
第四上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极与所述第一电平输入端连接；
所述下拉控制节点控制模块包括：
第一下拉控制节点控制晶体管，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点连接；以及，
第二下拉控制节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉控制节点连接，第二极与所述第一电平输入端连接；
所述下拉节点控制模块包括：
第一下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述下拉节点连接；以及，
第二下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极与所述第一电平输入端连接；
所述输出模块包括：
第一输出晶体管，栅极与所述上拉节点连接，第一极与所述第二时钟信号输入端连接，第二极与所述栅极驱动信号输出端连接；
第二输出晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接；
第三输出晶体管，栅极与所述第一时钟信号输入端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接；以及，
第四输出晶体管，栅极与所述复位端连接，第一极与所述栅极驱动信号输出端连接，第二极与所述第一电平输入端连接。
5.如权利要求2所述的栅极驱动电路，其特征在于，所述信号传递单元还包括：
上拉控制节点控制模块，分别与所述输入控制信号端和上拉控制节点连接，用于在所述输入控制信号端的控制下控制所述上拉控制节点是否与所述输入控制信号端连接；
第二存储电容模块，连接于所述上拉控制节点和所述传递信号输出端之间；
复位模块，分别与所述复位控制信号端、所述上拉控制节点、所述传递信号输出端和第一电平输入端之间，用于在所述复位控制信号端的控制下，控制所述上拉控制节点是否与所述第一电平输入端连接，并控制所述传递信号输出端是否与所述第一电平输入端连接；以及，
上拉模块，分别与所述上拉控制节点、第二时钟信号输入端和所述传递信号输出端连接，用于在所述上拉控制节点的控制下控制所述传递信号输出端是否与所述第二时钟信号输入端连接。
6.如权利要求2至5中任一权利要求所述的栅极驱动电路，其特征在于，所述输出控制单元分别与2N个输出控制端连接；所述输出控制单元包括2N×2N个输出控制晶体管；
所述栅极驱动子电路包括的每一级移位寄存器单元的栅极驱动信号输出端分别通过2N个所述输出控制晶体管与2N行栅线连接，每一所述输出控制晶体管的栅极分别与一所述输出控制端连接。
7.如权利要求6所述的栅极驱动电路，其特征在于，
当N等于1时，所述输出控制单元包括：
第一输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第一行栅线连接；
第二输出控制晶体管，栅极与所述第一输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第二行栅线连接；
第三输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第三行栅线连接；以及，
第四输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第四行栅线连接；
当N等于2时，所述输出控制单元包括：
第一输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第一行栅线连接；
第二输出控制晶体管，栅极与所述第一输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第二行栅线连接；
第三输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第三行栅线连接；
第四输出控制晶体管，栅极与第一输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第四行栅线连接；
第五输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第五行栅线连接；
第六输出控制晶体管，栅极与所述第二输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第六行栅线连接；
第七输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第七行栅线连接；
第八输出控制晶体管，栅极与第二输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第八行栅线连接；
第九输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第九行栅线连接；
第十输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十行栅线连接；
第十一输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十一行栅线连接；
第十二输出控制晶体管，栅极与第三输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十二行栅线连接；
第十三输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第一级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十三行栅线连接；
第十四输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第二级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十四行栅线连接；
第十五输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第三级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十五行栅线连接；以及，
第十六输出控制晶体管，栅极与第四输出控制端连接，第一极与所述栅极驱动子电路包括的第四级移位寄存器单元的栅极驱动信号输出端连接，第二极与所述2N×2N行栅线中的第十六行栅线连接。
8.一种栅极驱动电路的驱动方法，应用于如权利要求1至7中任一权利要求所述的栅极驱动电路，其特征在于，所述驱动方法包括：
输出控制单元根据由输出控制端输入的输出控制信号和B级移位寄存器单元的栅极驱动信号输出端分别输出的栅极驱动信号，向相应的B×D行栅线分别提供栅极驱动信号；
信号传递单元根据输入控制信号端输入的输入控制信号以及复位控制信号端输入的复位控制信号，以控制传递信号输出端输出的信号，以使得第a信号传递子电路包括的最后一级信号传递单元为通过其传递信号输出端为第a+1栅极驱动子电路包括的第一级栅极驱动单元提供起始信号；
a为小于A的正整数，A、B、D都为大于1的整数。
9.如权利要求8所述的栅极驱动电路的驱动方法，其特征在于，当B和D都等于2N，N为正整数，所述输出控制单元包括2N个输出控制端和2N×2N个输出控制晶体管，并每一所述移位寄存器单元分别与第一时钟信号输入端和第二时钟信号输入端连接时，由第一时钟信号输入端输入的第一时钟信号和由第二时钟信号输入端输入的第二时钟信号同频反相；
当N等于1时，所述输出控制单元包括的第一输出控制端输入的第一输出控制信号和所述输出控制单元包括的第二输出控制端输入的第二输出控制信号同频反相，所述第一时钟信号的占空比和所述第一输出控制信号的占空比都为1/2，所述第一输出控制信号的周期为所述第一时钟信号的周期的2倍；
当N等于2时，所述第一时钟信号的周期为T，所述输出控制单元包括的第一输出控制端输入的第一输出控制信号的周期、所述输出控制单元包括的第二输出控制端输入的第二输出控制信号的周期、所述输出控制单元包括的第三输出控制端输入的第三输出控制信号的周期和所述输出控制单元包括的第四输出控制端输入的第四输出控制信号的周期都为8T，所述第一输出控制信号的占空比、所述第二输出控制信号的占空比、所述第三输出控制信号的占空比和所述第四输出控制信号的占空比都为1/4，所述第二输出控制信号比所述第一输出控制信号推迟T/4，所述第三输出控制信号比所述第二输出控制信号推迟T/4，所述第四输出控制信号比所述第三输出控制信号推迟T/4。
10.一种显示装置，其特征在于，包括如权利要求1至7中任一权利要求所述栅极驱动电路。
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