CN108133694A - 栅极驱动电路、驱动方法和显示装置 - Google Patents

栅极驱动电路、驱动方法和显示装置 Download PDF

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Abstract

本公开提供了一种栅极驱动电路、驱动方法和显示装置，涉及显示技术领域。栅极驱动电路包括级联的多级栅极驱动单元和复位调节单元。每级栅极驱动单元包括：上拉模块，用于在输入信号的控制下，将上拉节点的电位拉高；第一输出模块，用于在时钟信号的控制下，将上拉节点的电位拉高，并将时钟信号输出到第一输出端；第二输出模块，用于在上拉节点的电位被拉高的情况下，将栅极驱动信号输出到第二输出端；复位模块，用于在复位端的复位信号的控制下，将上拉节点、第一和第二输出端的电位拉低。复位调节单元用于将前一级栅极驱动单元的复位端的复位信号输入到后一级的复位模块，将后一级栅极驱动单元的复位端的复位信号输入到前一级的复位模块。

Description

栅极驱动电路、驱动方法和显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种栅极驱动电路、驱动方法和显示装置。
背景技术
随着能耗标准的不断提高，降低功耗成为诸如TFT-LCD(thin film transistor-liquid crystal display，薄膜晶体管液晶显示器)的显示器的重要发展方向。
相关技术主要通过变换数据信号的极性反转方式来降低显示功耗，例如，将点反转方式变为列反转方式或行反转方式可以降低显示功耗。然而，列反转方式或行反转方式会使得显示器发生闪烁等现象，影响显示器的显示效果。
发明内容
基于上述问题，本公开实施例提出一种栅极驱动电路，在不影响显示效果的前提下，可以降低显示功耗。
根据本公开实施例的一方面，提供一种栅极驱动电路，包括：级联的多级栅极驱动单元和复位调节单元。每级栅极驱动单元包括：上拉模块，用于在输入信号的控制下，将上拉节点的电位拉高；第一输出模块，用于在时钟信号的控制下，将所述上拉节点的电位拉高，并将时钟信号输出到第一输出端；第二输出模块，用于在所述上拉节点的电位被拉高的情况下，将栅极驱动信号输出到第二输出端；以及复位模块，用于在复位端的复位信号的控制下，将所述上拉节点、所述第一输出端和所述第二输出端的电位拉低。复位调节单元用于在第一控制信号和第二控制信号的控制下，将级联的两个栅极驱动单元中前一级栅极驱动单元的复位端的复位信号输入到后一级栅极驱动单元的复位模块，将所述后一级栅极驱动单元的复位端的复位信号输入到所述前一级栅极驱动单元的复位模块。
在一些实施例中，所述复位调节单元还用于在所述第一控制信号和所述第二控制信号的控制下，将所述前一级栅极驱动单元的复位端的复位信号输入到所述前一级栅极驱动单元的复位模块，将所述后一级栅极驱动单元的复位端的复位信号输入到所述后一级栅极驱动单元的复位模块。
在一些实施例中，所述复位调节单元包括：第一晶体管，所述第一晶体管的栅极用于接收所述第一控制信号，所述第一晶体管的第一电极连接到所述前一级栅极驱动单元的复位端，所述第一晶体管的第二电极连接到所述后一级栅极驱动单元的复位模块；第二晶体管，所述第二晶体管的栅极用于接收所述第一控制信号，所述第二晶体管的第一电极连接到所述后一级栅极驱动单元的复位端，所述第二晶体管的第二电极连接到所述前一级栅极驱动单元的复位模块；第三晶体管，所述第三晶体管的栅极用于接收所述第二控制信号，所述第三晶体管的第一电极连接到所述前一级栅极驱动单元的复位端，所述第三晶体管的第二电极连接到所述前一级栅极驱动单元的复位模块；和第四晶体管，所述第四晶体管的栅极用于接收所述第二控制信号，所述第四晶体管的第一电极连接到所述后一级栅极驱动单元的复位端，所述第四晶体管的第二电极连接到所述后一级栅极驱动单元的复位模块。
在一些实施例中，所述上拉模块包括：第五晶体管，所述第五晶体管的栅极用于接收所述输入信号，所述第五晶体管的第一电极连接到第一电压端，所述第五晶体管的第二电极连接到所述上拉节点。
在一些实施例中，所述第一输出模块包括：第六晶体管，所述第六晶体管的栅极连接到所述上拉节点，所述第六晶体管的第一电极用于接收所述时钟信号，所述第六晶体管的第二电极连接到所述第一输出端；和电容，所述电容的第一端连接到所述上拉节点，所述电容的第二端连接到所述第一输出端。
在一些实施例中，所述第二输出模块包括：第七晶体管，所述第七晶体管的栅极连接到所述上拉节点，所述第七晶体管的第一电极用于接收所述栅极驱动信号，所述第七晶体管的第二电极连接到所述第二输出端。
在一些实施例中，所述复位模块包括：第八晶体管，所述第八晶体管的栅极连接到所述复位调节单元，所述第八晶体管的第一电极连接到所述上拉节点，所述第八晶体管的第二电极连接到第二电压端；和第九晶体管，所述第九晶体管的栅极连接到所述复位调节单元，所述第九晶体管的第一电极连接到所述第二输出端，所述第九晶体管的第二电极连接到所述第二电压端。
在一些实施例中，所述复位模块还包括：第一控制子模块，用于在所述上拉节点的电位被拉低的情况下，将所述第一下拉节点的电位拉高；和第一保持子模块，用于在所述第一下拉节点的电位被拉高的情况下，将所述上拉节点、所述第一输出端和所述第二输出端的电位拉低。
在一些实施例中，所述复位模块还包括：第二控制子模块，用于在所述上拉节点的电位被拉低的情况下，将所述第二下拉节点的电位拉高；和第二保持子模块，用于在所述第二下拉节点的电位被拉高的情况下，将所述上拉节点、所述第一输出端和所述第二输出端的电位拉低。
根据本公开实施例的另一方面，提供一种显示装置，包括：上述任意一个实施例所述的栅极驱动电路。
根据本公开实施例的又一方面，提供一种如上述任意一个实施例所述的栅极驱动电路的驱动方法，包括：在第一控制信号和第二控制信号的控制下，将级联的两个栅极驱动单元中后一级栅极驱动单元的复位端的复位信号输入到前一级栅极驱动单元的复位模块，将所述前一级栅极驱动单元的复位端的复位信号输入到所述后一级栅极驱动单元的复位模块。
本公开实施例提供的栅极驱动电路中，复位调节单元可以控制级联的两个栅极驱动单元被复位的顺序互换，可以减小点反转方式下数据信号极性改变的次数，从而可以在不影响显示效果的前提下降低显示功耗。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本公开的原理，在附图中：
图1是根据本公开一些实施例的栅极驱动电路的结构示意图；
图2是根据本公开一些实施例的栅极驱动信号输出的示意图；
图3是根据本公开另一些实施例的栅极驱动电路的结构示意图；
图4是根据本公开又一些实施例的栅极驱动电路的结构示意图；
图5是根据本公开一些实施例的一组栅极驱动单元的时序图；
图6是根据本公开一些实施例的显示装置的结构示意图。
应当明白，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。此外，相同或类似的参考标号表示相同或类似的构件。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。对示例性实施例的描述仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。本公开可以以许多不同的形式实现，不限于这里所述的实施例。提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员充分表达本公开的范围。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、材料的组分、数字表达式和数值应被解释为仅仅是示例性的，而不是作为限制。
本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的部分。“包括”或者“包含”等类似的词语意指在该词前的要素涵盖在该词后列举的要素，并不排除也涵盖其他要素的可能。“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
在本公开中，当描述到特定部件位于第一部件和第二部件之间时，在该特定部件与第一部件或第二部件之间可以存在居间部件，也可以不存在居间部件。当描述到特定部件连接其它部件时，该特定部件可以与所述其它部件直接连接而不具有居间部件，也可以不与所述其它部件直接连接而具有居间部件。
本公开使用的所有术语(包括技术术语或者科学术语)与本公开所属领域的普通技术人员理解的含义相同，除非另外特别定义。还应当理解，在诸如通用字典中定义的术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
图1是根据本公开一些实施例的栅极驱动电路的结构示意图。如图1所示，栅极驱动电路可以包括级联的多级栅极驱动单元100和复位调节单元200。这里，图1仅示意性地示出了任意级联的两级栅极驱动单元，即栅极驱动单元101A和栅极驱动单元101B。
在下文的描述中，栅极驱动单元101A也可以称为前一级栅极驱动单元，栅极驱动单元101B也可以称为后一级栅极驱动单元。两级栅极驱动单元按照前一级栅极驱动单元、后一级栅极驱动单元的顺序依次开始向对应的栅极线输出栅极驱动信号。
参见图1，每级栅极驱动单元可以包括上拉模块111、第一输出模块121、第二输出模块131和复位模块141。
以下以第一栅极驱动单元101A为例对各模块的作用进行说明。
上拉模块111连接到信号输入端INPUT、上拉节点PU和第一电压端VGH1，用于在信号输入端INPUT的输入信号的控制下，将上拉节点PU的电位拉高，例如拉高至第一电压端VGH1的高电位。
第一输出模块121连接到上拉节点PU、时钟信号端CLK和第一输出端OUT_c，用于在时钟信号端CLK的时钟信号的控制下，将上拉节点PU的电位拉高，并将时钟信号输出到第一输出端OUT_c。可以理解的是，上拉节点PU的电位在被上拉模块111拉高后，可以被第一输出模块121进一步拉高。
第二输出模块131连接到上拉节点PU、栅极驱动信号端VGH2和第二输出端Gout，用于在上拉节点PU的电位被拉高的情况下，将栅极驱动信号端VGH2的栅极驱动信号输出到第二输出端Gout。
复位模块141连接到上拉节点PU、第一输出端OUT_c和第二输出端Gout，用于在复位端RESET1的复位信号的控制下，将上拉节点PU、第一输出端OUT_c和第二输出端Gout的电位拉低，例如，拉低至第二电压端LVGL的低电位。
第二栅极驱动单元101B中各模块的作用可以参照上面的描述，不同的是，复位模块141用于在复位端RESET2的复位信号的控制下，将上拉节点PU、第一输出端OUT_c和第二输出端Gout的电位拉低。
复位调节单元200用于在第一控制信号S1和第二控制信号S2的控制下，将级联的两个栅极驱动单元中前一级栅极驱动单元101A的复位端RESET1的复位信号输入到后一级栅极驱动单元101B的复位模块141，将后一级栅极驱动单元101B的复位端RESET2的复位信号输入到前一级栅极驱动单元101A的复位模块141。
通常情况下，复位端RESET1的复位信号用于复位前一级栅极驱动单元101A，复位端RESET2的复位信号用于复位后一级栅极驱动单元101B，也即，前一级栅极驱动单元101A早于后一级栅极驱动单元101B被复位，从而实现栅极驱动信号的正常输出。
举例来说，假设在一个图像帧内，t1时刻早于t2时刻，t2时刻早于t3时刻，t3时刻早于t4时刻。在t1时刻，前一级栅极驱动单元101A开始输出栅极驱动信号G1；在t2时刻，后一级栅极驱动单元101B开始输出栅极驱动信号G2；在t3时刻，前一级栅极驱动单元101A停止输出栅极驱动信号G1；在t4时刻，后一级栅极驱动单元101B停止输出栅极驱动信号G2。
通过设置复位调节单元200，可以利用复位端RESET1的复位信号复位后一级栅极驱动单元101B，利用复位端RESET2的复位信号复位前一级栅极驱动单元101A，这使得级联的两个栅极驱动单元被复位的顺序互换，从而实现栅极驱动信号的错位输出。
举例来说，在t1时刻，前一级栅极驱动单元101A开始输出栅极驱动信号G1；在t2时刻，后一级栅极驱动单元101B开始输出栅极驱动信号G2；在t3时刻，后一级栅极驱动单元101B停止输出栅极驱动信号G2；在t4时刻，前一级栅极驱动单元101A停止输出栅极驱动信号G1。
可见，在正常输出模式下，前一级栅极驱动单元101A在t3时刻被复位，后一级栅极驱动单元101B在t4时刻被复位。而在在错位输出模式下，后一级栅极驱动单元101B在t3时刻被复位，前一级栅极驱动单元101A在t4时刻被复位。也就是说，与正常输出模式相比，在错位输出模式下，级联的两个栅极驱动单元被复位的顺序互换。
需要说明的是，在实际应用中，针对需要实现错位输出的两级栅极驱动单元，可以设置一个对应的复位调节单元200。
上述实施例中，复位调节单元可以控制级联的两个栅极驱动单元被复位的顺序互换，可以减小点反转方式下数据信号极性改变的次数，从而可以在不影响显示效果的前提下降低显示功耗。
可选地，复位调节单元200还用于在第一控制信号S1和第二控制信号S2的控制下，将前一级栅极驱动单元101A的复位端RESET1的复位信号输入到前一级栅极驱动单元101A的复位模块141，将后一级栅极驱动单元101B的复位端RESET2的复位信号输入到后一级栅极驱动单元101B的复位模块141，从而实现正常输出。如此，复位调节单元200可以实现栅极驱动信号的正常输出与错位输出的相互切换。
图2是根据本公开一些实施例的栅极驱动信号输出的示意图。需要说明的是，图2示出的栅极驱动信号是在施加期望极性的数据信号的时间段对应的栅极驱动信号，施加非期望极性的数据信号的时间段并未示出。
在正常输出模式下，各级栅极驱动单元依次向对应的栅极线输出栅极驱动信号Gn，即依次输出G1、G2、G3…Gn-1和Gn。相应地，例如，第一列像素被施加的数据信号的极性按照点反转的方式依次进行反转，即依次为正(+)、负(－)、正(+)、负(－)…。
在错位输出模式下，第一级栅极驱动单元和第二级栅极驱动单元依次输出栅极驱动信号G1和G2，对于第三级栅极驱动单元和第四级栅极驱动单元来说，可以通过复位调节单元控制栅极驱动信号G3和G4的输出结束时间，从而使得G4的输出结束时间早于G3的输出结束时间。如此，第一列像素中与G4对应的像素被施加期望极性(－)的数据信号的时间可以早于与G3对应的像素被施加期望极性(+)的数据信号的时间，即，第一列像素被施加数据信号的极性可以按照以下方式进行反转：正(+)、负(－)、负(－)、正(+)…。
通过以上分析可知，在错位输出模式下，可以减小点反转方式下数据信号极性改变的次数，从而可以在不影响显示效果的前提下降低显示功耗。
另外，在错位输出模式下，与点反转方式类似地，也可以减小行反转方式下数据信号极性改变的次数，从而在行反转方式下可以进一步降低显示功耗。
图3是根据本公开另一些实施例的栅极驱动电路的结构示意图。如图3所示，复位调节单元200可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4。
第一晶体管M1的栅极用于接收第一控制信号S1，第一晶体管M1的第一电极连接到前一级栅极驱动单元101A的复位端RESET1，第一晶体管M1的第二电极连接到后一级栅极驱动单元101B的复位模块141。第二晶体管M2的栅极用于接收第一控制信号S1，第二晶体管M2的第一电极连接到后一级栅极驱动单元101B的复位端RESER2，第二晶体管M2的第二电极连接到前一级栅极驱动单元101A的复位模块141。第三晶体管M3的栅极用于接收第二控制信号S2，第三晶体管M3的第一电极连接到前一级栅极驱动单元101A的复位端RESET1，第三晶体管M3的第二电极连接到前一级栅极驱动单元101A的复位模块141。第四晶体管M4的栅极用于接收第二控制信号S2，第四晶体管M4的第一电极连接到后一级栅极驱动单元101B的复位端RESET2，第四晶体管M4的第二电极连接到后一级栅极驱动单元101B的复位模块141。
下面以第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4为NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管为例对复位调节单元200的工作原理进行说明。
在第一控制信号S1为高电平、第二控制信号S2为低电平的情况下，第一晶体管M1和第二晶体管M2导通，第三晶体管M3和第四晶体管M4截止，从而可以将前一级栅极驱动单元101A的复位端RESET1的复位信号被输入到后一级栅极驱动单元101B的复位模块141，将后一级栅极驱动单元101B的复位端RESET2的复位信号输入到前一级栅极驱动单元101A的复位模块141。
在第一控制信号S1为低电平、第二控制信号S2为高电平的情况下，第一晶体管M1和第二晶体管M2截止，第三晶体管M3和第四晶体管M4导通，从而可以将前一级栅极驱动单元101A的复位端RESET1的复位信号输入到前一级栅极驱动单元101A的复位模块141，将后一级栅极驱动单元101B的复位端RESET2的复位信号输入到后一级栅极驱动单元101B的复位模块141。
应理解，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4并不限于NMOS晶体管。例如，第一晶体管M1、第二晶体管M2可以为NMOS晶体管，而第三晶体管M3和第四晶体管M4可以为PMOS(P-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)晶体管；又例如，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4也可以都为PMOS晶体管。还应理解，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4也不限于MOS晶体管。
图4是根据本公开又一些实施例的栅极驱动电路的结构示意图。
以下结合图4介绍上拉模块141、第一输出模块121、第二输出模块131和复位模块141的示例性实现方式。本领域技术人员明白，栅极驱动单元各模块的具体实现方式并非必然全部按照图4所示的具体实现方式来实现。
上拉模块141可以包括第五晶体管M5。第五晶体管M5的栅极用于接收来自信号输入端INPUT的输入信号，第五晶体管M5的第一电极连接到第一电压端VGH1，第五晶体管M5的第二电极连接到上拉节点PU。
第一输出模块121可以包括第六晶体管M6和电容C1。第六晶体管M6的栅极连接到上拉节点PU，第六晶体管M6的第一电极用于接收来自时钟信号端CLK的时钟信号，第六晶体管M6的第二电极连接到第一输出端OUT_c。电容C1的第一端连接到上拉节点PU，电容C1的第二端连接到第一输出端OUT_c。
第二输出模块131可以包括第七晶体管M7。第七晶体管M7的栅极连接到上拉节点PU，第七晶体管M7的第一电极用于接收来自栅极驱动信号端的栅极驱动信号，第七晶体管M7的第二电极连接到第二输出端Gout。
复位模块141可以包括第八晶体管M8和第九晶体管M9。第八晶体管M8的栅极连接到复位调节单元200(例如第二晶体管M2的第二电极)，第八晶体管M8的第一电极连接到上拉节点PU，第八晶体管M8的第二电极连接到第二电压端LVGL。第九晶体管M9的栅极连接到复位调节单元200(例如第二晶体管M2的第二电极)，第九晶体管M9的第一电极连接到第二输出端Gout，第九晶体管M9的第二电极连接到第二电压端LVGL。
在一些实现方式中，复位模块141还可以包括第一控制子模块1411和第一保持子模块1412。第一控制子模块1411用于在上拉节点PU的电位被拉低的情况下，将第一下拉节点PD1的电位拉高；在上拉节点PU的电位被拉高的情况下，将第一下拉节点PD1的电位拉低。第一保持子模块1412用于在第一下拉节点PD1的电位被拉高的情况下，将上拉节点PU、第一输出端OUT_c和第二输出端Gout的电位拉低，例如，将上拉节点PU、第一输出端OUT_c的电位拉低至第二电压端LVGL的低电位，将第二输出端Gout的电位拉低至第三电压端VGL的低电位。
在第一控制子模块1411和第一保持子模块1412出现异常的情况下，为了保证栅极驱动电路仍能正常工作，复位模块还可以包括备用的第二控制子模块1413和第二保持子模块1414。第二控制子模块1413用于在上拉节点PU的电位被拉低的情况下，将第二下拉节点PD2的电位拉高；在上拉节点PU的电位被拉高的情况下，将第二下拉节点PD2的电位拉低。第二保持子模块1414用于在第二下拉节点PD2的电位被拉高的情况下，将上拉节点PU、第一输出端OUT_c和第二输出端Gout的电位拉低。
下面结合图4介绍第一控制子模块1411、第一保持子模块1412、第二控制子模块1413和第二保持子模块1414的示例性实现方式。
参见图4，第一控制子模块1411可以包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第十三晶体管M13。第十晶体管M10的栅极和第一电极连接到第四电压端VDD1，第十晶体管M10的第二电极连接到第十一晶体管M11的栅极。第十一晶体管M11的第一电极连接到第四电压端VDD1，第十一晶体管M11的第二电极连接到第一下拉节点PD1。第十二晶体管M12的栅极连接到上拉节点PU，第十二晶体管M12的第一电极连接到第十晶体管M10的第二电极，第十二晶体管M12的第二电极连接到第二电压端LVGL。第十三晶体管M13的栅极连接到上拉节点PU，第十三晶体管M13的第一电极连接到第一下拉节点PD1，第十三晶体管M13的第二电极连接到第二电压端LVGL。
第一保持子模块1412可以包括第十四晶体管M14、第十五晶体管M15和第十六晶体管M16。第十四晶体管M14的栅极连接到第一下拉节点PD1，第十四晶体管M14的第一电极连接到上拉节点PU，第十四晶体管M14的第二电极连接到第二电压端LVGL。第十五晶体管M15的栅极连接到第一下拉节点PD1，第十五晶体管M15的第一电极连接到第一输出端OUT_c，第十五晶体管M15的第二电极连接到第二电压端LVGL。第十六晶体管M16的栅极连接到第一下拉节点PD1，第十六晶体管M16的第一电极连接到第二输出端Gout，第十六晶体管M16的第二电极连接到第三电压端VGL。
第二控制子模块1413可以包括第十七晶体管M17、第十八晶体管M18、第十九晶体管M19和第二十晶体管M20。第十七晶体管M17的栅极和第一电极连接到第五电压端VDD2，第十七晶体管M17的第二电极连接到第十八晶体管M18的栅极。第十八晶体管M18的第一电极连接到第五电压端VDD2，第十八晶体管M18的第二电极连接到第二下拉节点PD2。第十九晶体管M19的栅极连接到上拉节点PU，第十九晶体管M19的第一电极连接到第十七晶体管M17的第二电极，第十九晶体管M19的第二电极连接到第二电压端LVGL。第二十晶体管M20的栅极连接到上拉节点PU，第二十晶体管M20的第一电极连接到第二下拉节点PD2，第二十晶体管的第二电极连接到第二电压端LVGL。
第二保持子模块1414可以包括第二十一晶体管M21、第二十二晶体管M22和第二十三晶体管M23。第二十一晶体管M21的栅极连接到第二下拉节点PD2，第二十一晶体管M21的第一电极连接到上拉节点PU，第二十一晶体管M21的第二电极连接到第二电压端LVGL。第二十二晶体管M22的栅极连接到第二下拉节点PD2，第二十二晶体管M22的第一电极连接到第一输出端OUT_c，第二十二晶体管M22的第二电极连接到第二电压端LVGL。第二十三晶体管M23的栅极连接到第二下拉节点PD2，第二十三晶体管M23的第一电极连接到第二输出端Gout，第二十三晶体管M23的第二电极连接到第三电压端VGL。
可以通过控制第四电压端VDD1和第五电压端VDD2的电位来控制第一控制子模块和第一保持子模块工作，控制第二控制子模块和第二保持子模块不工作；或者，控制第一控制子模块和第一保持子模块不工作，控制第二控制子模块和第二保持子模块工作。例如，可以每隔预定时间改变第四电压端VDD1和第五电压端VDD2的电位，从而实现两组控制子模块和保持子模块工作状态的切换。
以下结合图4以栅极驱动单元101A为例介绍每个栅极驱动单元的工作过程。
在第一阶段，信号输入端INPUT的输入信号为低电平，上拉节点PU的电位为低电位，第一输出端OUT_c和第二输出端Gout均无输出。
在第二阶段，信号输入端INPUT的输入信号为高电平，时钟信号端CLK的时钟信号为低电平，复位端RESET1的复位信号为低电平。这种情况下，第五晶体管M5导通，上拉节点PU的电位被拉高，第六晶体管M6和第七晶体管M7导通，第一输出端OUT_c输出低电平的时钟信号，第二输出端Gout输出高电平的栅极驱动信号。另外，VDD1为高电平，第十晶体管M10和第十一晶体管M11导通，第十二晶体管M12和第十三晶体管M13在上拉节点PU的控制下导通，从而将第一下拉节点PD1的电位拉低至第二电压端LVGL的低电位。
在第三阶段，信号输入端INPUT的输入信号为高电平，时钟信号端CLK的时钟信号为高电平，复位端RESET1的复位信号为低电平。这种情况下，在电容C1的作用下，上拉节点PU的电位被进一步拉高，第一输出端OUT_c输出高电平的时钟信号，第二输出端Gout输出栅极驱动信号。其他晶体管保持第一阶段的状态。
在第四阶段，复位端RESET1的复位信号变为高电平，第二晶体管M2和第九晶体管M9导通，从而将上拉节点PU和第一输出端的电位拉低至第二电压端LVGL的电位。在上拉节点PU的电位被拉低的情况下，第十二晶体管M12和第十三晶体管M13截止，从而将第一下拉节点PD1的电位拉高至第四电压端VDD的高电位。第十四晶体管M14、第十五晶体管M15和第十六晶体管M16在第一下拉节点PD1的电位被拉高的情况下导通，从而将上拉节点PU和第一输出端OUT_c的电位拉低至第二电压端LVGL的低电位，将第二输出端Gout的电位拉低至第三电压端VGL的低电位。
回到第一阶段，第一输出端OUT_c和第二输出端Gout均无输出，直到下一个图像帧。
在栅极驱动电路中，可以以M个栅极驱动单元组成一组栅极驱动单元，M为大于或等于4的偶数。以下结合图5，以每组栅极驱动单元包括6个级联的栅极驱动单元为例介绍各栅极驱动单元之间的关系。
图5是根据本公开一些实施例的一组栅极驱动单元的时序图。如图5所示，每组栅极驱动单元中的第一至第六个栅极驱动单元的时钟信号分别为CLK1、CLK2、CLK3、CLK4、CLK5和CLK6，VGH2为高电平，VGL为低电平。STV1作为前三级栅极驱动单元的输入信号，除前三级栅极驱动单元之外，第N级栅极驱动单元的第一输出端OUT_c将时钟信号输出到第N+3级栅极驱动单元的信号输入端。除最后四级栅极驱动单元之外，第N+4级栅极驱动单元的第一输出端OUT_c将时钟信号输出到第N级栅极驱动单元的复位端。
图6是根据本公开一些实施例的显示装置的结构示意图。如图6所示，显示装置600可以包括上述任意一个实施例的栅极驱动电路601。作为一个示例，显示装置600可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。显示装置600还可以包括源极驱动电路、栅极线、数据线等。
本公开还提供了一种如前述任意一个实施例的栅极驱动电路的驱动方法。驱动方法可以包括：在第一控制信号和第二控制信号的控制下，将级联的两个栅极驱动单元中后一级栅极驱动单元的复位端的复位信号输入到前一级栅极驱动单元的复位模块，将前一级栅极驱动单元的复位端的复位信号输入到后一级栅极驱动单元的复位模块，从而实现栅极驱动信号的错位输出。
在一些实施例中，驱动方法还可以包括：在第一控制信号和第二控制信号的控制下，将前一级栅极驱动单元的复位端的复位信号输入到前一级栅极驱动单元的复位模块，将后一级栅极驱动单元的复位端的复位信号输入到后一级栅极驱动单元的复位模块，从而实现栅极驱动信号的正常输出。
至此，已经详细描述了本公开的各实施例。为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。本领域的技术人员应该理解，可在不脱离本公开的范围和精神的情况下，对以上实施例进行修改或者对部分技术特征进行等同替换。本公开的范围由所附权利要求来限定。

Claims (11)

1.一种栅极驱动电路，包括：
级联的多级栅极驱动单元，每级栅极驱动单元包括：
上拉模块，用于在输入信号的控制下，将上拉节点的电位拉高；
第一输出模块，用于在时钟信号的控制下，将所述上拉节点的电位拉高，并将时钟信号输出到第一输出端；
第二输出模块，用于在所述上拉节点的电位被拉高的情况下，将栅极驱动信号输出到第二输出端；和
复位模块，用于在复位端的复位信号的控制下，将所述上拉节点、所述第一输出端和所述第二输出端的电位拉低；和
复位调节单元，用于在第一控制信号和第二控制信号的控制下，将级联的两个栅极驱动单元中前一级栅极驱动单元的复位端的复位信号输入到后一级栅极驱动单元的复位模块，将所述后一级栅极驱动单元的复位端的复位信号输入到所述前一级栅极驱动单元的复位模块。
2.根据权利要求1所述的栅极驱动电路，其中，
所述复位调节单元还用于在所述第一控制信号和所述第二控制信号的控制下，将所述前一级栅极驱动单元的复位端的复位信号输入到所述前一级栅极驱动单元的复位模块，将所述后一级栅极驱动单元的复位端的复位信号输入到所述后一级栅极驱动单元的复位模块。
3.根据权利要求2所述的栅极驱动电路，其中，所述复位调节单元包括：
第一晶体管，所述第一晶体管的栅极用于接收所述第一控制信号，所述第一晶体管的第一电极连接到所述前一级栅极驱动单元的复位端，所述第一晶体管的第二电极连接到所述后一级栅极驱动单元的复位模块；
第二晶体管，所述第二晶体管的栅极用于接收所述第一控制信号，所述第二晶体管的第一电极连接到所述后一级栅极驱动单元的复位端，所述第二晶体管的第二电极连接到所述前一级栅极驱动单元的复位模块；
第三晶体管，所述第三晶体管的栅极用于接收所述第二控制信号，所述第三晶体管的第一电极连接到所述前一级栅极驱动单元的复位端，所述第三晶体管的第二电极连接到所述前一级栅极驱动单元的复位模块；和
第四晶体管，所述第四晶体管的栅极用于接收所述第二控制信号，所述第四晶体管的第一电极连接到所述后一级栅极驱动单元的复位端，所述第四晶体管的第二电极连接到所述后一级栅极驱动单元的复位模块。
4.根据权利要求1所述的栅极驱动电路，其中，所述上拉模块包括：
第五晶体管，所述第五晶体管的栅极用于接收所述输入信号，所述第五晶体管的第一电极连接到第一电压端，所述第五晶体管的第二电极连接到所述上拉节点。
5.根据权利要求1所述的栅极驱动电路，其中，所述第一输出模块包括：
第六晶体管，所述第六晶体管的栅极连接到所述上拉节点，所述第六晶体管的第一电极用于接收所述时钟信号，所述第六晶体管的第二电极连接到所述第一输出端；和
电容，所述电容的第一端连接到所述上拉节点，所述电容的第二端连接到所述第一输出端。
6.根据权利要求1所述的栅极驱动电路，其中，所述第二输出模块包括：
第七晶体管，所述第七晶体管的栅极连接到所述上拉节点，所述第七晶体管的第一电极用于接收所述栅极驱动信号，所述第七晶体管的第二电极连接到所述第二输出端。
7.根据权利要求1所述的栅极驱动电路，其中，所述复位模块包括：
第八晶体管，所述第八晶体管的栅极连接到所述复位调节单元，所述第八晶体管的第一电极连接到所述上拉节点，所述第八晶体管的第二电极连接到第二电压端；和
第九晶体管，所述第九晶体管的栅极连接到所述复位调节单元，所述第九晶体管的第一电极连接到所述第二输出端，所述第九晶体管的第二电极连接到所述第二电压端。
8.根据权利要求7所述的栅极驱动电路，其中，所述复位模块还包括：
第一控制子模块，用于在所述上拉节点的电位被拉低的情况下，将所述第一下拉节点的电位拉高；和
第一保持子模块，用于在所述第一下拉节点的电位被拉高的情况下，将所述上拉节点、所述第一输出端和所述第二输出端的电位拉低。
9.根据权利要求8所述的栅极驱动电路，其中，所述复位模块还包括：
第二控制子模块，用于在所述上拉节点的电位被拉低的情况下，将所述第二下拉节点的电位拉高；和
第二保持子模块，用于在所述第二下拉节点的电位被拉高的情况下，将所述上拉节点、所述第一输出端和所述第二输出端的电位拉低。
10.一种显示装置，包括：如权利要求1-9任意一项所述的栅极驱动电路。
11.一种如权利要求1-9任意一项所述的栅极驱动电路的驱动方法，包括：
在第一控制信号和第二控制信号的控制下，将级联的两个栅极驱动单元中后一级栅极驱动单元的复位端的复位信号输入到前一级栅极驱动单元的复位模块，将所述前一级栅极驱动单元的复位端的复位信号输入到所述后一级栅极驱动单元的复位模块。
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