CN106601181B - 移位寄存器、栅极驱动电路、显示面板及驱动方法 - Google Patents

Abstract

一种移位寄存器、栅极驱动电路、显示面板及驱动方法，该移位寄存器包括输入电路、复位电路、输出电路、上拉节点下拉电路、第一下拉节点第一下拉电路、输出下拉电路、第一存储电路、第一下拉节点上拉电路和滤波电路。滤波电路与第一下拉节点、第二下拉节点、第一电源端及第二电源端分别连接，被配置为将第一下拉节点的电压滤波后传输到第二下拉节点。该移位寄存器可以降低移位寄存器的噪声、提高移位寄存器的稳定性。

Description

移位寄存器、栅极驱动电路、显示面板及驱动方法

技术领域

本公开的实施例涉及一种移位寄存器、栅极驱动电路、显示面板及驱动方法。

背景技术

随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driver on Array，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应一行栅线(例如，每个移位寄存器给一行栅线提供扫描驱动信号)，以实现对显示面板的扫描驱动。这种集成技术可以节省栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。

GOA的可靠性直接影响到显示面板的可靠性，因此，如何提高GOA的可靠性也成为研究的重点之一。

发明内容

本公开的实施例提供一种移位寄存器，包括：输入电路，与上拉节点连接，被配置为将第一输入信号写入所述上拉节点；复位电路，与所述上拉节点连接，被配置为将第二输入信号写入所述上拉节点；输出电路，与所述上拉节点及输出端分别连接，被配置为将第一时钟信号写入所述输出端；上拉节点下拉电路，与所述上拉节点、第一下拉节点、及第一电源端分别连接；第一下拉节点第一下拉电路，与所述第一下拉节点、所述上拉节点及所述第一电源端分别连接；输出下拉电路，与所述输出端、第二下拉节点及所述第一电源端分别连接；第一存储电路，与所述上拉节点及所述输出端分别连接；第一下拉节点上拉电路，被配置为响应于第二时钟信号和/或复位控制信号上拉所述第一下拉节点的电压；以及滤波电路，与所述第一下拉节点、所述第二下拉节点、所述第一电源端及所述第二电源端分别连接，被配置为将所述第一下拉节点的电压滤波后传输到所述第二下拉节点。

例如，在本公开实施例提供的移位寄存器中，所述输入电路包括第一晶体管，所述第一晶体管的第一极与第一输入信号端连接以接收所述第一输入信号，所述第一晶体管的栅极与输入控制端连接以接收输入控制信号，所述第一晶体管的第二极与所述上拉节点连接；所述复位电路包括第二晶体管，所述第二晶体管的第一极与第二输入信号端连接以接收所述第二输入信号，所述第二晶体管的栅极与复位控制端连接以接收所述复位控制信号，所述第二晶体管的第二极与所述上拉节点连接；所述输出电路包括第三晶体管，所述第三晶体管的第一极与第一时钟信号端连接以接收所述第一时钟信号，所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第二极与所述输出端连接；所述第一存储电路包括第一电容，所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述输出端连接。

例如，在本公开实施例提供的移位寄存器中，所述上拉节点下拉电路包括第四晶体管，所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的栅极与所述第一下拉节点连接，所述第四晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

例如，在本公开实施例提供的移位寄存器中，所述第一下拉节点第一下拉电路包括第五晶体管，所述第五晶体管的第一极与所述第一下拉节点连接，所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

例如，在本公开实施例提供的移位寄存器中，所述输出下拉电路包括第六晶体管，所述第六晶体管的第一极与所述输出端连接，所述第六晶体管的栅极与所述第二下拉节点连接，所述第六晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

例如，在本公开实施例提供的移位寄存器中，所述第一下拉节点上拉电路包括：第七晶体管和第八晶体管，所述第七晶体管的第一极与第二时钟信号端连接以接收所述第二时钟信号，所述第七晶体管的栅极与所述第二时钟信号端连接以接收所述第二时钟信号，所述第七晶体管的第二极与所述第一下拉节点连接，所述第八晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第八晶体管的栅极与复位控制端连接以接收所述复位控制信号，所述第八晶体管的第二极与所述第一下拉节点连接。

例如，本公开实施例提供的移位寄存器，还包括第一下拉节点第二下拉电路，其中，所述第一下拉节点第二下拉电路包括第九晶体管，所述第九晶体管的第一极与所述第一下拉节点连接，所述第九晶体管的栅极与所述输出端连接，所述第九晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

例如，本公开实施例提供的移位寄存器，还包括第十晶体管，所述第十晶体管的第一极与所述输入电路、复位电路及上拉节点下拉电路连接，所述第十晶体管的栅极与所述第二电源端连接以接收第二电源电压，所述第十晶体管的第二极与所述第一存储电路、所述输出电路及所述第一下拉节点第一下拉电路连接。

例如，本公开实施例提供的移位寄存器，还包括第二存储电路和第三存储电路，其中，所述第二存储电路与所述上拉节点及所述第一电源端分别连接，被配置为保持所述上拉节点与所述第一电源端之间的电压差，所述第三存储电路与所述第二下拉节点及所述第一电源端分别连接，被配置为保持所述第二下拉节点与所述第一电源端之间的电压差，所述第二存储电路包括第二电容，所述第二电容的第一端与所述上拉节点连接，所述第二电容的第二端与所述第一电源端连接，所述第三存储电路包括第三电容，所述第三电容的第一端与所述第二下拉节点连接，所述第三电容的第二端与所述第一电源端连接。

例如，在本公开实施例提供的移位寄存器中，所述滤波电路包括第一滤波晶体管、第二滤波晶体管、第三滤波晶体管、第四滤波晶体管、第五滤波晶体管、第六滤波晶体管、第七滤波晶体管、第八滤波晶体管、第九滤波晶体管、第十滤波晶体管、第十一滤波晶体管和第十二滤波晶体管，所述第一滤波晶体管、所述第二滤波晶体管、所述第五滤波晶体管、所述第七滤波晶体管、所述第八滤波晶体管和所述第十一滤波晶体管均为P型晶体管，所述第三滤波晶体管、所述第四滤波晶体管、所述第六滤波晶体管、所述第九滤波晶体管、所述第十滤波晶体管和所述第十二滤波晶体管均为N型晶体管，所述第一滤波晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第一滤波晶体管的栅极与所述第一下拉节点连接，所述第一滤波晶体管的第二极与第一节点连接，所述第二滤波晶体管的第一极与所述第一节点连接，所述第二滤波晶体管的栅极与所述第一下拉节点连接，所述第二滤波晶体管的第二极与第二节点连接，所述第三滤波晶体管的第一极与所述第二节点连接，所述第三滤波晶体管的栅极与所述第一下拉节点连接，所述第三滤波晶体管的第二极与第三节点连接，所述第四滤波晶体管的第一极与所述第三节点连接，所述第四滤波晶体管的栅极与所述第一下拉节点连接，所述第四滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，所述第五滤波晶体管的第一极与所述第一节点连接，所述第五滤波晶体管的栅极与所述第二节点连接，所述第五滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，所述第六滤波晶体管的第一极与所述第三节点连接，所述第六滤波晶体管的栅极与所述第二节点连接，所述第六滤波晶体管的第二极与所述第二电源端连接以接收第二电源电压，所述第七滤波晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第七滤波晶体管的栅极与所述第二节点连接，所述第七滤波晶体管的第二极与第四节点连接，所述第八滤波晶体管的第一极与所述第四节点连接，所述第八滤波晶体管的栅极与所述第二节点连接，所述第八滤波晶体管的第二极与第二下拉节点连接，所述第九滤波晶体管的第一极与所述第二下拉节点连接，所述第九滤波晶体管的栅极与所述第二节点连接，所述第九滤波晶体管的第二极与第五节点连接，所述第十滤波晶体管的第一极与所述第五节点连接，所述第十滤波晶体管的栅极与所述第二节点连接，所述第十滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，所述第十一滤波晶体管的第一极与所述第四节点连接，所述第十一滤波晶体管的栅极与所述第二下拉节点连接，所述第十一滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，所述第十二滤波晶体管的第一极与所述第五节点连接，所述第十二滤波晶体管的栅极与所述第二下拉节点连接，所述第十二滤波晶体管的第二极与所述第二电源端连接以接收第二电源电压。

例如，在本公开实施例提供的移位寄存器中，所述滤波电路包括第一滤波晶体管、第二滤波晶体管、第三滤波晶体管和第四滤波晶体管，所述第一滤波晶体管和所述第三滤波晶体管为P型晶体管，所述第二滤波晶体管和所述第四滤波晶体管为N型晶体管，所述第一滤波晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第一滤波晶体管的栅极与所述第一下拉节点连接，所述第一滤波晶体管的第二极与第六节点连接，所述第二滤波晶体管的第一极与所述第六节点连接，所述第二滤波晶体管的栅极与所述第一下拉节点连接，所述第二滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，所述第三滤波晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第三滤波晶体管的栅极与所述第六节点连接，所述第三滤波晶体管的第二极与所述第二下拉节点连接，所述第四滤波晶体管的第一极与所述第二下拉节点连接，所述第四滤波晶体管的栅极与所述第六节点连接，所述第四滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压。

本公开的实施例还提供一种栅极驱动电路，包括本公开任一实施例所述的移位寄存器。

例如，本公开实施例提供的栅极驱动电路，包括级联的多个本公开任一实施例提供的移位寄存器，其中，除第一级和最后一级移位寄存器之外，本级移位寄存器的输入控制端与上一级移位寄存器的输出端连接；本级移位寄存器的复位控制端与下一级移位寄存器的输出端连接。

本公开的实施例还提供一种显示面板，包括本公开任一实施例提供的栅极驱动电路。

本公开的实施例还提供一种本公开任一实施例提供的移位寄存器的驱动方法，包括：利用滤波电路对第一下拉节点的电压滤波；以及，将滤波后的电压传输到第二下拉节点。

本公开实施例提供的移位寄存器、栅极驱动电路、显示面板及驱动方法可以降低移位寄存器的噪声、提高移位寄存器的稳定性。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。

图1是本公开实施例提供的一种移位寄存器的示意图之一；

图2是本公开实施例提供的一种移位寄存器的示意图之二；

图3是本公开实施例提供的一种移位寄存器的示意图之三；

图4是本公开实施例提供的一种移位寄存器的示意图之四；

图5是本公开实施例提供的一种移位寄存器的驱动时序图；

图6是本公开实施例提供的一种栅极驱动电路的示意图；

图7是本公开实施例提供的一种显示面板的示意图；以及

图8是本公开实施例提供的一种移位寄存器的驱动方法的流程图。

具体实施方式

下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。所给出的示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，这些示例不应被理解为对本公开的实施例的范围的限制。

除非另外特别定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本公开各个实施例中，相同或类似的参考标号表示相同或类似的构件。

本公开实施例提供一种移位寄存器、栅极驱动电路、显示面板及驱动方法，可以降低移位寄存器的噪声、提高移位寄存器的稳定性。

本公开的实施例提供一种移位寄存器100，如图1所示，该移位寄存器100包括输入电路110、复位电路120、输出电路130、上拉节点下拉电路140、第一下拉节点第一下拉电路150、输出下拉电路160、第一存储电路170、第一下拉节点上拉电路180和滤波电路190。

例如，输入电路110与上拉节点PU连接，被配置为将第一输入信号CN1写入上拉节点PU。又例如，输入电路110与上拉节点PU、输入控制端(被配置为提供输入控制信号INPUT)及第一输入信号端(被配置为提供第一输入信号CN1)分别连接；输入电路110被配置为：响应于输入控制信号INPUT控制输入电路110导通时(即，当输入控制信号INPUT使得输入电路110的连接第一输入信号CN1的一端和连接上拉节点PU的一端相互导通时)，将第一输入信号CN1传输到上拉节点PU。

例如，复位电路120与上拉节点PU连接，被配置为将第二输入信号CN2写入上拉节点PU。又例如，复位电路120与上拉节点PU、复位控制端(被配置为提供复位控制信号RESET)及第二输入信号端(被配置为提供第二输入信号CN2)分别连接，复位电路120被配置为响应于复位控制信号RESET使得复位电路120导通时(即，当复位控制信号RESET使得复位电路120的连接第二输入信号CN2的一端和连接上拉节点PU的一端相互导通时)，将第二输入信号CN2写入上拉节点PU。

例如，输出电路130与上拉节点PU及输出端OUTPUT分别连接，被配置为将第一时钟信号CK1写入输出端OUTPUT。又例如，输出电路130与上拉节点PU、输出端OUTPUT及第一时钟信号端(被配置为提供第一时钟信号CK1)分别连接，输出电路130被配置为当上拉节点PU的电压为能使输出电路130导通的电压时，将第一时钟信号CK1写入输出端OUTPUT。例如，当上拉节点PU的电压使得输出电路130的连接第一时钟信号CK1的一端和连接OUTPUT的一端相互导通时，输出电路130将第一时钟信号CK1传输至输出端OUTPUT。

例如，上拉节点下拉电路140与上拉节点PU、第一下拉节点PD1、及第一电源端(例如，第一电源端被配置为提供第一电源电压VGL)分别连接。又例如，上拉节点下拉电路140被配置为当第一下拉节点PD1的电压为能使上拉节点下拉电路140导通的电压时，将第一电源电压VGL写入上拉节点PU。

例如，第一下拉节点第一下拉电路150与第一下拉节点PD1、上拉节点PU及第一电源端分别连接。又例如，第一下拉节点第一下拉电路150被配置为当上拉节点PU的电压为能使第一下拉节点第一下拉电路150导通的电压时，将第一电源电压VGL写入第一下拉节点PD1。

例如，输出下拉电路160与输出端OUTPUT、第二下拉节点PD2及第一电源端分别连接。又例如，输出下拉电路160被配置为当第二下拉节点PD2的电压为能使输出下拉电路160导通的电压时，将第一电源电压VGL写入输出端OUTPUT。

例如，第一存储电路170与上拉节点PU及输出端OUTPUT分别连接。又例如，第一存储电路170被配置为存储电荷以保持上拉节点PU和输出端OUTPUT之间的电压差。

例如，第一下拉节点上拉电路180被配置为响应于第二时钟信号CK2和/或复位控制信号RESET，上拉第一下拉节点PD1的电压。又例如，第一下拉节点上拉电路180被配置为：当第二时钟信号CK2和/或复位控制信号RESET使得第一下拉节点上拉电路180的至少部分子电路导通时，将第二电源电压VGH写入第一下拉节点PD1，即上拉第一下拉节点PD1的电压。

例如，滤波电路190与第一下拉节点PD1、第二下拉节点PD2、第一电源端及第二电源端(例如，第二电源端被配置为提供第二电源电压VGH)分别连接，滤波电路190被配置为将第一下拉节点PD1的电压滤波后传输到第二下拉节点PD2。

例如，第一电源电压VGL为低电平电压(例如0V、1V或其他电压)；第二电源电压VGH为高电平电压(例如5V、10V或其他电压)。需要说明的是，低电平电压和高电平电压是相对而言的，低电平电压小于高电平电压。在不同的实施方式中，高电平的数值可能不同，低电平的数值也可能不同。

例如，如图2所示，在本公开实施例提供的移位寄存器100中，输入电路110包括第一晶体管T1。第一晶体管T1的第一极与第一输入信号端连接以接收第一输入信号CN1，第一晶体管T1的栅极与输入控制端连接以接收输入控制信号INPUT，第一晶体管T1的第二极与上拉节点PU连接。

例如，如图2所示，复位电路120包括第二晶体管T2。第二晶体管T2的第一极与第二输入信号端连接以接收第二输入信号CN2，第二晶体管T2的栅极与复位控制端连接以接收复位控制信号RESET，第二晶体管T2的第二极与上拉节点PU连接。

例如，如图2所示，输出电路130包括第三晶体管T3。第三晶体管T3的第一极与第一时钟信号端连接以接收第一时钟信号CK1，第三晶体管T3的栅极与上拉节点PU连接，第三晶体管T3的第二极与输出端OUTPUT连接。

例如，如图2所示，第一存储电路170包括第一电容C1。第一电容C1的第一端与上拉节点PU连接，第一电容C1的第二端与输出端OUTPUT连接。

例如，如图2所示，在本公开实施例提供的移位寄存器100中，上拉节点下拉电路140包括第四晶体管T4。第四晶体管T4的第一极与上拉节点PU连接，第四晶体管T4的栅极与第一下拉节点PD1连接，第四晶体管T4的第二极与第一电源端连接以接收第一电源电压VGL。

例如，如图2所示，在本公开实施例提供的移位寄存器100中，第一下拉节点第一下拉电路150包括第五晶体管T5。第五晶体管T5的第一极与第一下拉节点PD1连接，第五晶体管T5的栅极与上拉节点PU连接，第五晶体管T5的第二极与第一电源端连接以接收第一电源电压VGL。

例如，如图2所示，在本公开实施例提供的移位寄存器100中，输出下拉电路160包括第六晶体管T6。第六晶体管T6的第一极与输出端OUTPUT连接，第六晶体管T6的栅极与第二下拉节点PD2连接，第六晶体管T6的第二极与第一电源端连接以接收第一电源电压VGL。

例如，如图2所示，在本公开实施例提供的移位寄存器100中，第一下拉节点上拉电路180包括第七晶体管T7和第八晶体管T8。第七晶体管T7的第一极与第二时钟信号端连接以接收第二时钟信号CK2，第七晶体管T7的栅极与第二时钟信号端连接以接收第二时钟信号CK2，第七晶体管T7的第二极与第一下拉节点PD1连接。第八晶体管T8的第一极与第二电源端连接以接收第二电源电压VGH，第八晶体管T8的栅极与复位控制端连接以接收复位控制信号RESET，第八晶体管T8的第二极与第一下拉节点PD1连接。需要说明的是，第一下拉节点上拉电路180可以仅包括第七晶体管T7和第八晶体管T8中的一个，即可实现第一下拉节点PD1电压的上拉。例如，当第二时钟信号CK2为高电平时，第七晶体管T7导通，将高电平的第二时钟信号CK2写入第一下拉节点PD1。例如，当复位控制信号RESET为高电平时，第八晶体管T8导通，将高电平的第二电源电压VGH写入第一下拉节点PD1。

例如，如图3所示，本公开实施例提供的移位寄存器100还包括第一下拉节点第二下拉电路191。第一下拉节点第二下拉电路191包括第九晶体管T9，第九晶体管T9的第一极与第一下拉节点PD1连接，第九晶体管T9的栅极与输出端OUTPUT连接，第九晶体管T9的第二极与第一电源端连接以接收第一电源电压VGL。例如，第一下拉节点第二下拉电路191可以响应于输出端OUTPUT的高电平电压，将第一电源电压VGL写入第一下拉节点PD1。例如，第一下拉节点第二下拉电路191可以配合第一下拉节点第一下拉电路150下拉第一下拉节点PD1的电压，提高移位寄存器的稳定性。

例如，如图3所示，本公开实施例提供的移位寄存器100还包括第十晶体管T10。第十晶体管T10的第一极与输入电路110、复位电路120及上拉节点下拉电路140连接，第十晶体管T10的栅极与第二电源端连接以接收第二电源电压VGH，第十晶体管T10的第二极与第一存储电路170、输出电路130及第一下拉节点第一下拉电路150连接。例如，第十晶体管T10处于常开的状态。又例如，第十晶体管T10的第一极与第一晶体管T1、第二晶体管T2和第四晶体管T4连接在一起，第十晶体管T10的第二极与第三晶体管T3、第五晶体管T5和第一电容C1连接在一起。例如，设置第十晶体管T10可以提高移位寄存器的稳定性。

例如，如图3所示，本公开实施例提供的移位寄存器100还包括第二存储电路192和第三存储电路193。第二存储电路192与上拉节点PU及第一电源端分别连接，被配置为保持上拉节点PU与第一电源端之间的电压差。第三存储电路193与第二下拉节点PD2及第一电源端分别连接，被配置为保持第二下拉节点PD2与第一电源端之间的电压差。例如，设置第二存储电路192和第三存储电路193可以相应地滤除上拉节点PU和第二下拉节点PD2电压的杂波，提高移位寄存器的稳定性。

例如，如图3所示，第二存储电路192包括第二电容C2，第二电容C2的第一端与上拉节点PU连接(例如，第十晶体管T10处于导通状态，第二电容C2的第一端通过第十晶体管T10与上拉节点PU连接)，第二电容C2的第二端与第一电源端连接。第三存储电路193包括第三电容C3，第三电容C3的第一端与第二下拉节点PD2连接，第三电容C3的第二端与第一电源端连接。

需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V)，关闭电压为高电平电压(例如，5V)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V)，关闭电压为低电平电压(例如，0V)。本公开的实施例以第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9和第十晶体管T10均为N型晶体管为例进行说明。基于本公开对该实现方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够容易想到本公开实施例采用P型晶体管或N型和P型晶体管组合的实现方式，因此，这些实现方式也是在本公开的保护范围内的。

例如，在一个示例中，如图3所示，滤波电路190包括第一滤波晶体管M1、第二滤波晶体管M2、第三滤波晶体管M3、第四滤波晶体管M4、第五滤波晶体管M5、第六滤波晶体管M6、第七滤波晶体管M7、第八滤波晶体管M8、第九滤波晶体管M9、第十滤波晶体管M10、第十一滤波晶体管M11和第十二滤波晶体管M12。例如，第一滤波晶体管M1、第二滤波晶体管M2、第五滤波晶体管M5、第七滤波晶体管M7、第八滤波晶体管M8和第十一滤波晶体管M11均为P型晶体管；第三滤波晶体管M3、第四滤波晶体管M4、第六滤波晶体管M6、第九滤波晶体管M9、第十滤波晶体管M10和第十二滤波晶体管M12均为N型晶体管。例如，第一滤波晶体管M1的第一极与第二电源端连接以接收第二电源电压VGH，第一滤波晶体管M1的栅极与第一下拉节点PD1连接，第一滤波晶体管M1的第二极与第一节点N1连接；第二滤波晶体管M2的第一极与第一节点N1连接，第二滤波晶体管M2的栅极与第一下拉节点PD1连接，第二滤波晶体管M2的第二极与第二节点N2连接；第三滤波晶体管M3的第一极与第二节点N2连接，第三滤波晶体管M3的栅极与第一下拉节点PD1连接，第三滤波晶体管M3的第二极与第三节点N3连接；第四滤波晶体管M4的第一极与第三节点N3连接，第四滤波晶体管M4的栅极与第一下拉节点PD1连接，第四滤波晶体管M4的第二极与第一电源端连接以接收第一电源电压VGL；第五滤波晶体管M5的第一极与第一节点N1连接，第五滤波晶体管M5的栅极与第二节点N2连接，第五滤波晶体管M5的第二极与第一电源端连接以接收第一电源电压VGL；第六滤波晶体管M6的第一极与第三节点N3连接，第六滤波晶体管M6的栅极与第二节点N2连接，第六滤波晶体管M6的第二极与第二电源端连接以接收第二电源电压VGH；第七滤波晶体管M7的第一极与第二电源端连接以接收第二电源电压VGH，第七滤波晶体管M7的栅极与第二节点N2连接，第七滤波晶体管M7的第二极与第四节点N4连接；第八滤波晶体管M8的第一极与第四节点N4连接，第八滤波晶体管M8的栅极与第二节点N2连接，第八滤波晶体管M8的第二极与第二下拉节点PD2连接；第九滤波晶体管M9的第一极与第二下拉节点PD2连接，第九滤波晶体管M9的栅极与第二节点N2连接，第九滤波晶体管M9的第二极与第五节点N5连接；第十滤波晶体管M10的第一极与第五节点N5连接，第十滤波晶体管M10的栅极与第二节点N2连接，第十滤波晶体管M10的第二极与第一电源端连接以接收第一电源电压VGL；第十一滤波晶体管M11的第一极与第四节点N4连接，第十一滤波晶体管M11的栅极与第二下拉节点PD2连接，第十一滤波晶体管M11的第二极与第一电源端连接以接收第一电源电压VGL；第十二滤波晶体管M12的第一极与第五节点N5连接，第十二滤波晶体管M12的栅极与第二下拉节点PD2连接，第十二滤波晶体管M12的第二极与第二电源端连接以接收第二电源电压VGH。

例如，在另一个示例中，如图4所示，滤波电路190包括第一滤波晶体管M1、第二滤波晶体管M2、第三滤波晶体管M3和第四滤波晶体管M4。第一滤波晶体管M1和第三滤波晶体管M3为P型晶体管；第二滤波晶体管M2和第四滤波晶体管M4为N型晶体管。例如，第一滤波晶体管M1的第一极与第二电源端连接以接收第二电源电压VGH，第一滤波晶体管M1的栅极与第一下拉节点PD1连接，第一滤波晶体管M1的第二极与第六节点N6连接；第二滤波晶体管M2的第一极与第六节点N6连接，第二滤波晶体管M2的栅极与第一下拉节点PD1连接，第二滤波晶体管M2的第二极与第一电源端连接以接收第一电源电压VGL；第三滤波晶体管M3的第一极与第二电源端连接以接收第二电源电压VGH，第三滤波晶体管M3的栅极与第六节点N6连接，第三滤波晶体管M3的第二极与第二下拉节点PD2连接；第四滤波晶体管M4的第一极与第二下拉节点PD2连接，第四滤波晶体管M4的栅极与第六节点N6连接，第四滤波晶体管M4的第二极与第一电源端连接以接收第一电源电压VGL。

例如，滤波电路190可以对第一下拉节点PD1的电压进行滤波，并将滤波后的电压传输到第二下拉节点PD2。设置滤波电路可以使第二下拉节点PD2的电压更加稳定平滑、降低移位寄存器的噪声、提高移位寄存器的稳定性。

需要说明的是，图3和图4中所示的滤波电路仅为示例性的实施方式，本公开实施例提供的滤波电路包括但不局限于图3或图4中所示的滤波电路。

例如，图5是本公开实施例提供的一种移位寄存器100的驱动时序图。接下来以图3或图4所示的移位寄存器和图5所示的驱动时序为例介绍本公开实施例提供的移位寄存器的工作原理。例如，本公开实施例提供的移位寄存器100可以实现正向扫描和反向扫描，也就是说，输入电路115和复位电路120的功能可以交换，在下文中以正向扫描为例说明。例如，在正向扫描时，第一输入信号CN1为高电平电压，第二输入信号CN2为低电平电压；在反向扫描时，第一输入信号CN1为低电平电压，第二输入信号CN2为高电平电压。

例如，如图5所示，在第一时段t1，第一时钟信号CK1为低电平电压，第二时钟信号CK2为低电平电压，输入控制信号INPUT为高电平电压，复位控制信号RESET为低电平电压。由于输入控制信号INPUT为高电平电压，第一晶体管T1开启，上拉节点PU变为第一高电平电压(第一高电平电压为高电平的第一输入信号CN1的电压)，第一电容C1和第二电容C2充电，第五晶体管T5开启，第一下拉节点PD1的电压为低电平的第一电源电压VGL。相应地，经过滤波电路190滤波后的第一下拉节点PD1的电压被传输到第二下拉节点PD2，因此，第二下拉节点PD2也为低电平电压。

例如，如图5所示，在第二时段t2，第一时钟信号CK1为高电平电压，第二时钟信号CK2为低电平电压，输入控制信号INPUT为低电平电压，复位控制信号RESET为低电平电压。由于第一电容C1的自举作用，当第一时钟信号CK1变为高电平电压时，上拉节点PU的电压变为第二高电平电压(第二高电平电压为高电平的第一输入信号CN1的电压与高电平的第一时钟信号CK1的电压之和)，也就是说，第二高电平电压大于第一高电平电压，从而使得第三晶体管T3更充分地开启，第三晶体管T3将高电平的第一时钟信号CK1的电压传输到输出端OUTPUT，第九晶体管T9开启，将低电平的第一电源电压VGL写入第一下拉节点PD1。

例如，如图5所示，在第三时段t3，第一时钟信号CK1为低电平电压，第二时钟信号CK2为高电平电压，输入控制信号INPUT为低电平电压，复位控制信号RESET为高电平电压。由于第二时钟信号CK2为高电平电压，第七晶体管T7开启，将高电平的第二时钟信号CK2写入第一下拉节点PD1。由于复位控制信号RESET为高电平电压，第八晶体管T8开启，将高电平的第二电源电压VGH写入第一下拉节点PD1。例如，将高电平的第二时钟信号CK2的电压与第二电源电压VGH相等。由于第一下拉节点PD1为高电平电压，第四晶体管T4开启，将低电平的第一电源电压VGL写入上拉节点PU。相应地，经过滤波电路190滤波后的第一下拉节点PD1的电压被传输到第二下拉节点PD2，因此，第二下拉节点PD2也为高电平电压。由于第二下拉节点PD2为高电平电压，第三电容C3充电，第六晶体管T6开启，将低电平的第一电源电压VGL写入输出端OUTPUT，输出端OUTPUT的电压变为低电平电压。

下面结合图3中所示的滤波电路190介绍其工作过程。第一滤波晶体管M1、第二滤波晶体管M2、第五滤波晶体管M5、第七滤波晶体管M7、第八滤波晶体管M8和第十一滤波晶体管M11均为P型晶体管，第三滤波晶体管M3、第四滤波晶体管M4、第六滤波晶体管M6、第九滤波晶体管M9、第十滤波晶体管M10和第十二滤波晶体管M12均为N型晶体管。因此，当第一下拉节点PD1的电压为高电平电压(例如高电平的第二电源电压VGH)时，第三滤波晶体管M3和第四滤波晶体管M4开启，第二节点N2为低电平电压，第七滤波晶体管M7和第八滤波晶体管M8开启，将高电平的第二电源电压VGH写入第二下拉节点PD2，也就是说，滤波电路将高电平的第一下拉节点PD1的电压(VGH)滤波后传输到了第二下拉节点PD2；当第一下拉节点PD1的电压为低电平电压(例如低电平的第一电源电压VGL)时，第一滤波晶体管M1和第二滤波晶体管M2开启，第二节点N2为高电平电压，第九滤波晶体管M9和第十滤波晶体管M10开启，将低电平的第一电源电压VGL写入第二下拉节点PD2，也就是说，滤波电路将低电平的第一下拉节点PD1的电压(VGL)滤波后传输到了第二下拉节点PD2。

下面结合图4中所示的滤波电路190介绍其工作过程。第一滤波晶体管M1和第三滤波晶体管M3为P型晶体管、第二滤波晶体管M2和第四滤波晶体管M4为N型晶体管。因此，当第一下拉节点PD1的电压为高电平电压(例如高电平的第二电源电压VGH)时，第二滤波晶体管M2开启，第六节点N6的电压为低电平电压，第三滤波晶体管M3开启，将高电平的第二电源电压VGH写入第二下拉节点PD2，也就是说，滤波电路将高电平的第一下拉节点PD1的电压(VGH)滤波后传输到了第二下拉节点PD2；当第一下拉节点PD1的电压为低电平电压(例如低电平的第一电源电压VGL)时，第一滤波晶体管M1开启，第六节点N6的电压为高电平电压，第四滤波晶体管M4开启，将低电平的第一电源电压VGL写入第二下拉节点PD2，也就是说，滤波电路将低电平的第一下拉节点PD1的电压(VGL)滤波后传输到了第二下拉节点PD2。

本公开的实施例还提供一种栅极驱动电路10，如图6所示，栅极驱动电路10包括本公开任一实施例的移位寄存器100。

例如，本公开实施例提供的栅极驱动电路10，包括级联的多个本公开任一实施例提供的移位寄存器100，除第一级和最后一级移位寄存器100之外，本级移位寄存器100的输入控制端(被配置为提供输入控制信号INPUT)与上一级移位寄存器100的输出端OUTPUT连接；本级移位寄存器100的复位控制端(被配置为提供复位控制信号RESET)与下一级移位寄存器100的输出端OUTPUT连接。

例如，第一级移位寄存器的输入端与第一触发信号端连接以接收第一触发信号STV1；最后一级移位寄存器的复位信号端与第二触发信号端连接以接收第二触发信号STV2。

例如，当栅极驱动电路10正向扫描时，第一触发信号STV1作为第一级移位寄存器的输入信号，第二触发信号STV2作为最后一级移位寄存器的复位信号；当栅极驱动电路10反向扫描时，第二触发信号STV2作为最后一级移位寄存器的输入信号，第一触发信号STV1作为第一级移位寄存器的复位信号。例如，在正向扫描和反向扫描切换时，移位寄存器的输入电路与复位电路的功能互换。

例如，如图6所示，栅极驱动电路10包括n级移位寄存器SR1、SR2……SRn，这些移位寄存器SR1、SR2……SRn均可以是本公开任一实施例提供的移位寄存器100。移位寄存器SR1、SR2……SRn的输出端OUTPUT分别与栅线G1、G2……Gn对应连接。

需要说明的是，由于本公开实施例提供的栅极驱动电路10可以实现正向扫描和逆向扫描，在扫描方向切换时，时序上的“上一级”和“下一级”会相应变换，因此，上述的“上一级”和“下一级”并不是指扫描时序上的上一级和下一级，而是指物理连接上的上一级和下一级。

本公开的实施例还提供一种显示面板1，如图7所示，显示面板1包括本公开任一实施例提供的栅极驱动电路10。

例如，如图7所示，本公开实施例提供的显示面板1还包括栅线11、数据线12以及由栅线11和数据线12交叉限定的多个像素单元13，栅极驱动电路10被配置为向栅线11提供栅极驱动信号。

例如，栅线11可以包括图6中所示的栅线G1、G2……Gn，移位寄存器SR1、SR2……SRn中每级移位寄存器用于向对应的栅线G1、G2……Gn输出一行栅极驱动信号。

本公开的实施例还提供一种本公开任一实施例提供的移位寄存器的驱动方法，如图8所示，该方法包括如下步骤：

步骤S10：利用滤波电路对第一下拉节点的电压滤波；以及，

步骤S20：将滤波后的电压传输到第二下拉节点。

例如，本公开实施例中的滤波是指对某个电压进行的整形、消除噪声或杂波以使电压保持精准和稳定的操作。

本公开实施例提供的移位寄存器、栅极驱动电路、显示面板及驱动方法可以降低移位寄存器的噪声、提高移位寄存器的稳定性。

虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。

Claims (15)

1.一种移位寄存器，包括：

输入电路，与上拉节点连接，被配置为将第一输入信号写入所述上拉节点；

复位电路，与所述上拉节点连接，被配置为将第二输入信号写入所述上拉节点；

输出电路，与所述上拉节点及输出端分别连接，被配置为将第一时钟信号写入所述输出端；

上拉节点下拉电路，与所述上拉节点、第一下拉节点、及第一电源端分别连接；

第一下拉节点第一下拉电路，与所述第一下拉节点、所述上拉节点及所述第一电源端分别连接；

输出下拉电路，与所述输出端、第二下拉节点及所述第一电源端分别连接；

第一存储电路，与所述上拉节点及所述输出端分别连接；

第一下拉节点上拉电路，被配置为响应于第二时钟信号和/或复位控制信号上拉所述第一下拉节点的电压；以及

滤波电路，与所述第一下拉节点、所述第二下拉节点、所述第一电源端及第二电源端分别连接，被配置为将所述第一下拉节点的电压滤波后传输到所述第二下拉节点。

2.根据权利要求1所述的移位寄存器，其中，

所述输入电路包括第一晶体管，所述第一晶体管的第一极与第一输入信号端连接以接收所述第一输入信号，所述第一晶体管的栅极与输入控制端连接以接收输入控制信号，所述第一晶体管的第二极与所述上拉节点连接；

所述复位电路包括第二晶体管，所述第二晶体管的第一极与第二输入信号端连接以接收所述第二输入信号，所述第二晶体管的栅极与复位控制端连接以接收所述复位控制信号，所述第二晶体管的第二极与所述上拉节点连接；

所述输出电路包括第三晶体管，所述第三晶体管的第一极与第一时钟信号端连接以接收所述第一时钟信号，所述第三晶体管的栅极与所述上拉节点连接，所述第三晶体管的第二极与所述输出端连接；

所述第一存储电路包括第一电容，所述第一电容的第一端与所述上拉节点连接，所述第一电容的第二端与所述输出端连接。

3.根据权利要求1所述的移位寄存器，其中，所述上拉节点下拉电路包括第四晶体管，所述第四晶体管的第一极与所述上拉节点连接，所述第四晶体管的栅极与所述第一下拉节点连接，所述第四晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

4.根据权利要求1所述的移位寄存器，其中，所述第一下拉节点第一下拉电路包括第五晶体管，所述第五晶体管的第一极与所述第一下拉节点连接，所述第五晶体管的栅极与所述上拉节点连接，所述第五晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

5.根据权利要求1所述的移位寄存器，其中，所述输出下拉电路包括第六晶体管，所述第六晶体管的第一极与所述输出端连接，所述第六晶体管的栅极与所述第二下拉节点连接，所述第六晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

6.根据权利要求1所述的移位寄存器，其中，所述第一下拉节点上拉电路包括：

第七晶体管和第八晶体管，

所述第七晶体管的第一极与第二时钟信号端连接以接收所述第二时钟信号，所述第七晶体管的栅极与所述第二时钟信号端连接以接收所述第二时钟信号，所述第七晶体管的第二极与所述第一下拉节点连接，

所述第八晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第八晶体管的栅极与复位控制端连接以接收所述复位控制信号，所述第八晶体管的第二极与所述第一下拉节点连接。

7.根据权利要求1所述的移位寄存器，还包括第一下拉节点第二下拉电路，其中，所述第一下拉节点第二下拉电路包括第九晶体管，所述第九晶体管的第一极与所述第一下拉节点连接，所述第九晶体管的栅极与所述输出端连接，所述第九晶体管的第二极与所述第一电源端连接以接收所述第一电源电压。

8.根据权利要求1所述的移位寄存器，还包括第十晶体管，所述第十晶体管的第一极与所述输入电路、复位电路及上拉节点下拉电路连接，所述第十晶体管的栅极与所述第二电源端连接以接收第二电源电压，所述第十晶体管的第二极与所述第一存储电路、所述输出电路及所述第一下拉节点第一下拉电路连接。

9.根据权利要求1所述的移位寄存器，还包括第二存储电路和第三存储电路，其中，

所述第二存储电路与所述上拉节点及所述第一电源端分别连接，被配置为保持所述上拉节点与所述第一电源端之间的电压差，

所述第三存储电路与所述第二下拉节点及所述第一电源端分别连接，被配置为保持所述第二下拉节点与所述第一电源端之间的电压差，

所述第二存储电路包括第二电容，所述第二电容的第一端与所述上拉节点连接，所述第二电容的第二端与所述第一电源端连接，

所述第三存储电路包括第三电容，所述第三电容的第一端与所述第二下拉节点连接，所述第三电容的第二端与所述第一电源端连接。

10.根据权利要求1-9任一项所述的移位寄存器，其中，所述滤波电路包括第一滤波晶体管、第二滤波晶体管、第三滤波晶体管、第四滤波晶体管、第五滤波晶体管、第六滤波晶体管、第七滤波晶体管、第八滤波晶体管、第九滤波晶体管、第十滤波晶体管、第十一滤波晶体管和第十二滤波晶体管，

所述第一滤波晶体管、所述第二滤波晶体管、所述第五滤波晶体管、所述第七滤波晶体管、所述第八滤波晶体管和所述第十一滤波晶体管均为P型晶体管，

所述第三滤波晶体管、所述第四滤波晶体管、所述第六滤波晶体管、所述第九滤波晶体管、所述第十滤波晶体管和所述第十二滤波晶体管均为N型晶体管，

所述第一滤波晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第一滤波晶体管的栅极与所述第一下拉节点连接，所述第一滤波晶体管的第二极与第一节点连接，

所述第二滤波晶体管的第一极与所述第一节点连接，所述第二滤波晶体管的栅极与所述第一下拉节点连接，所述第二滤波晶体管的第二极与第二节点连接，

所述第三滤波晶体管的第一极与所述第二节点连接，所述第三滤波晶体管的栅极与所述第一下拉节点连接，所述第三滤波晶体管的第二极与第三节点连接，

所述第四滤波晶体管的第一极与所述第三节点连接，所述第四滤波晶体管的栅极与所述第一下拉节点连接，所述第四滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，

所述第五滤波晶体管的第一极与所述第一节点连接，所述第五滤波晶体管的栅极与所述第二节点连接，所述第五滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，

所述第六滤波晶体管的第一极与所述第三节点连接，所述第六滤波晶体管的栅极与所述第二节点连接，所述第六滤波晶体管的第二极与所述第二电源端连接以接收第二电源电压，

所述第七滤波晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第七滤波晶体管的栅极与所述第二节点连接，所述第七滤波晶体管的第二极与第四节点连接，

所述第八滤波晶体管的第一极与所述第四节点连接，所述第八滤波晶体管的栅极与所述第二节点连接，所述第八滤波晶体管的第二极与第二下拉节点连接，

所述第九滤波晶体管的第一极与所述第二下拉节点连接，所述第九滤波晶体管的栅极与所述第二节点连接，所述第九滤波晶体管的第二极与第五节点连接，

所述第十滤波晶体管的第一极与所述第五节点连接，所述第十滤波晶体管的栅极与所述第二节点连接，所述第十滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，

所述第十一滤波晶体管的第一极与所述第四节点连接，所述第十一滤波晶体管的栅极与所述第二下拉节点连接，所述第十一滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，

所述第十二滤波晶体管的第一极与所述第五节点连接，所述第十二滤波晶体管的栅极与所述第二下拉节点连接，所述第十二滤波晶体管的第二极与所述第二电源端连接以接收第二电源电压。

11.根据权利要求1-9任一项所述的移位寄存器，其中，所述滤波电路包括第一滤波晶体管、第二滤波晶体管、第三滤波晶体管和第四滤波晶体管，

所述第一滤波晶体管和所述第三滤波晶体管为P型晶体管，所述第二滤波晶体管和所述第四滤波晶体管为N型晶体管，

所述第一滤波晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第一滤波晶体管的栅极与所述第一下拉节点连接，所述第一滤波晶体管的第二极与第六节点连接，

所述第二滤波晶体管的第一极与所述第六节点连接，所述第二滤波晶体管的栅极与所述第一下拉节点连接，所述第二滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压，

所述第三滤波晶体管的第一极与所述第二电源端连接以接收第二电源电压，所述第三滤波晶体管的栅极与所述第六节点连接，所述第三滤波晶体管的第二极与所述第二下拉节点连接，

所述第四滤波晶体管的第一极与所述第二下拉节点连接，所述第四滤波晶体管的栅极与所述第六节点连接，所述第四滤波晶体管的第二极与所述第一电源端连接以接收第一电源电压。

12.一种栅极驱动电路，包括如权利要求1-11任一项所述的移位寄存器。

13.根据权利要求12所述的栅极驱动电路，包括级联的多个如权利要求1-11任一项所述的移位寄存器，其中，除第一级和最后一级移位寄存器之外，本级移位寄存器的输入控制端与上一级移位寄存器的输出端连接；本级移位寄存器的复位控制端与下一级移位寄存器的输出端连接。

14.一种显示面板，包括如权利要求12或13所述的栅极驱动电路。

15.一种如权利要求1-11任一项所述的移位寄存器的驱动方法，包括：

利用所述滤波电路对所述第一下拉节点的电压滤波；以及

将滤波后的电压传输到所述第二下拉节点。