CN108682396A - 移位寄存器以及栅极驱动装置 - Google Patents

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Abstract

本申请公开了一种移位寄存器包括输入模块，其包括第一输入支路和第二输入支路，输入模块配置为通过第一输入支路的第一节点来提供所接收到的输入信号，通过第二输入支路的第二节点来提供内部级联信号；输出模块，配置为存储输入信号，并在时钟信号的影响下，将输入信号传输到第一输出端和第二输出端；反相模块，其被配置为基于所述内部级联信号来向低电平维持模块提供所述下拉控制信号；以及低电平维持模块，配置为基于下拉控制信号在输入信号经由输出模块输出后并在输入模块接收到下一个输入信号之前，至少将第一输出端、第二输出端、第一输入支路的第一节点和第二输入支路的第二节点的电位维持在低电平，其中下拉控制信号与内部级联信号相关联。

Description

移位寄存器以及栅极驱动装置
技术领域
本申请属于信息显示领域，尤其涉及一种用于像素电路的移位寄存器、栅极驱动装置以及相应的方法。
背景技术
随着显示技术的发展，目前对像素电路的显示性能要求越来越高。为了精确控制像素电路，往往需要与之相匹配的驱动电路。在驱动电路中，需要提供低电平维持信号，以使得像素电路具有足够的动态范围。一般而言，反相器的输出端OUT提供低电平维持信号。
一般来说，TFT显示器的栅极驱动电路包括彼此耦接的输入模块、反相模块、输出模块、下拉和低电平维持模块等。输出模块中的输出驱动晶体管栅极的节点一般被称为Q点。Q点在预充电阶段耦合到处于高电平的输入信号，但是与输出驱动晶体管耦合的时钟信号此时一般是低电平，因此栅极驱动电路的输出端在预充电阶段的输出是低电平。在自举阶段，与输出驱动晶体管耦合的时钟信号跳变到高电平，输出端电位也达到高电平，从而Q点电位被自举到高于高电平的更高的电位。在下拉阶段Q点放电，在低电平维持阶段，Q点的电位维持在低电平。
一般情况下，低电平维持模块的控制信号是由反向模块提供的，而反相模块的输入端一般是耦合到Q点的。反相模块可以包括如图1a所示的传统TFT反相器电路，图1b为图1a中电路的工作波形图。
如图1a所示，反相器模块可以包括反相器100，其包括晶体管T1、T2、T3以及T4，其中，晶体管T4的控制极(节点Q)用于接收输入信号，晶体管T4的第一极耦合到晶体管T3的第二极，用来提供输出信号OUT。
在反相器100中，节点Q为自举节点。换而言之，当节点Q处于预充电阶段P1和自举阶段P2时，反相器输出端OUT为低电平，此时，不对节点Q和输出端进行低电平维持。在其他阶段(即，低电平维持阶段P3、P4)，反相器输出端为高电平，通过控制下拉晶体管来维持节点Q的低电平。
然而，由于输出驱动晶体管的寄生电容的存在，节点Q会受到时钟馈通效应的影响，尤其当电路在长时间工作后，下拉晶体管的阈值电压会漂移，Q点的电位会产生纹波。TFT晶体管构成的反相器，无法向CMOS晶体管构成的反相器那样滤除纹波。这是因为TFT晶体管一般都是N型，因此无法像CMOS反相器那样控制充电和放电晶体管，而是只能控制放电晶体管，因此，当Q点电位存在纹波的情况下，会导致在低电平维持阶段反相器的输出不够高，从而影响低电平维持效果。并且，这个问题会随着下拉晶体管阈值电压的增大而越发严重。
因此，亟需一种能够具有较好稳定性的驱动装置。
发明内容
本申请针对上述问题，提供了一种移位寄存器单元，包括输入模块，其包括第一输入支路和第二输入支路，所述输入模块配置为通过所述第一输入支路的第一节点提供所接收到的输入信号，并且通过所述第二输入支路的第二节点来提供内部级联信号；输出模块，其配置为存储所述输入信号，并在时钟信号的影响下，将所述输入信号传输到第一输出端和第二输出端；反相模块，其配置为基于所述内部级联信号来向低电平维持模块提供所述下拉控制信号；以及低电平维持模块，其配置为基于下拉控制信号在所述输入信号经由所述输出模块输出后并在所述输入模块接收到下一个输入信号之前，至少将所述第一输出端、所述第二输出端、第一输入支路的第一节点和第二输入支路的第二节点的电位维持在低电平，其中，所述下拉控制信号与所述内部级联信号相关联。
特别的，所述移位寄存器单元还包括辅助放电模块，其被配置为在所述输入信号的影响下，对所述反相模块的输出端进行放电。
特别的，所述反相模块还包括一个或多个反相器，在包括多个反相器的情况下，所述多个反相器轮流工作，所述下拉控制信号由所述多个反相器中的处于工作周期的反相器来提供。
特别的，所述低电平维持模块包括基于所述下拉控制信号而工作的多个下拉支路，所述多个下拉支路包括第一下拉支路，其耦合到所述第一输入支路，被配置为基于所述下拉控制信号来将所述第一节点的电位维持在低电平；第二下拉支路，其耦合到所述第二输入支路，被配置为基于所述下拉控制信号来将所述第二节点的电位维持在低电平；第三下拉支路，其耦合到所述第一输出端，被配置为基于所述下拉控制信号来将所述第一输出端的电位维持在低电平；以及第四下拉支路，其耦合到所述第二输出端，被配置为基于所述下拉控制信号来将所述第二输出端的电位维持在低电平。
特别的，所述辅助放电模块包括分别与所述反相器的输出端相耦合的一个或多个辅助放电支路，其中，所述辅助放电支路基于所述输入信号来对与其相对应的所述反相器的输出端进行放电。
特别的，所述输出模块包括第一驱动管，其第一极用于接收所述时钟信号，控制极耦合到所述第一节点，第二极耦合到所述第一输出端；第二驱动管，其第一极用于接收所述时钟信号，控制极耦合到所述第一节点，第二极耦合到所述第二输出端；以及容性元件，其耦合在所述第二驱动管的控制极和第二极之间，被配置为存储所述输入信号，并在所述时钟信号的影响下基于所存储的输入信号来驱动所述第一驱动管和所述第二驱动管。
特别的，所述第一输入支路包括第一晶体管，其控制极和第一极用于接收所述输入信号；第二晶体管，其第一极耦合到所述第一晶体管的第二极，并且所述第二晶体管的第二极耦合到低电平；所述第二输入支路包括第三晶体管，其控制极和第一极用于接收所述输入信号；第四晶体管，其第一极耦合到所述第三晶体管的第二极，并且所述第四晶体管的第二极耦合到低电平；所述第二晶体管和所述第四晶体管的控制极配置为接收重置信号。
本申请还提供了一种栅极驱动装置，包括M个级联的如前任一所述的移位寄存器单元，其中第1级移位寄存器单元至第i级移位寄存器单元的输入端用于接收初始脉冲信号，第j级移位寄存器单元的输入端耦合到第j-i级移位寄存器单元的第一输出端，所述第1级移位寄存器单元至第M-k-1级移位寄存器单元中的每一个移位寄存器的复位端耦合到与其相隔k+1级的移位寄存器单元的第二输出端，其中，i、j均为大于1的整数，k为大于等于1的整数，i、j、k均与相邻级所述移位寄存器所接收的时钟信号的交叠比例相关联，并且j大于i且小于等于M；以及所述M个级联的移位寄存器中，第M-k级至第M级作为所述驱动装置的虚设移位寄存器用于向相应的在先移位寄存器提供重置信号。
本申请还提供了一种显示设备，其包括像素阵列，其包括排列成行和/或列的像素装置；数据驱动装置，其包括多条数据线，并配置为通过所述多条数据线来向所述像素阵列提供数据电压信息；以及如前所述的栅极驱动装置，其被配置为通过多条扫描线向所述像素阵列提供开关信号。
本申请还提供了一种栅极驱动方法，包括由栅极驱动装置的每级移位寄存器单元的执行以下操作，其中每级移位寄存器单元包括依次耦合的输入模块、反相模块、低电平维持模块和输出模块。输入模块接收输入信号，并通过输入模块中的第一输入支路和第二输入支路分别提供所接收到的输入信号和内部级联信号；反相模块在所述内部级联信号的控制下产生下拉控制信号；在时钟信号的影响下，输出模块将所述输入信号传输到所述装置的输出端；以及在输出结束后并在所述输入模块接收到下一个输入信号之前，在所述下拉控制信号的控制下，低电平维持模块将所述第一输入支路上提供所述输入信号的节点、所述第二输入支路上提供所述内部级联信号的节点以及所述装置的输出端的电位下拉并维持在低电平。
通过实施本申请的技术方案，避免了因长期使用而导致的阈值电压的漂移的情形，减少了电路中的纹波，提升了电路的稳定性。
附图说明
参考附图示出并阐明实施例。这些附图用于阐明基本原理，从而仅仅示出了对于理解基本原理必要的方面。这些附图不是按比例的。在附图中，相同的附图标记表示相似的特征。
图1a为传统的TFT反相器电路图；
图1b为图1a中反相器电路的工作波形图；
图2为依据本申请实施例的移位寄存器的架构图；
图3a为依据本申请实施例的移位寄存器的电路示意图；
图3b为图3a中移位寄存器的工作时序图；
图4a为依据本申请实施例的栅极驱动电路框图；
图4b为图4a中栅极驱动电路的工作时序图；
图5为依据本申请实施例的显示设备的架构示意图；
图6为依据本申请实施例的栅极驱动方法的流程图。
具体实施方式
在以下优选的实施例的具体描述中，将参考构成本申请一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本申请的特定的实施例。示例的实施例并不旨在穷尽根据本申请的所有实施例。可以理解，在不偏离本申请的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本申请的范围由所附的权利要求所限定。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。对于附图中的各单元之间的连线，仅仅是为了便于说明，其表示至少连线两端的单元是相互通信的，并非旨在限制未连线的单元之间无法通信。
在以下的详细描述中，可以参看作为本申请一部分用来说明本申请的特定实施例的各个说明书附图。在附图中，相似的附图标记在不同图式中描述大体上类似的组件。本申请的各个特定实施例在以下进行了足够详细的描述，使得具备本领域相关知识和技术的普通技术人员能够实施本申请的技术方案。应当理解，还可以利用其它实施例或者对本申请的实施例进行结构、逻辑或者电性的改变。
晶体管可指任何结构的晶体管，例如场效应晶体管(FET)或者双极型晶体管(BJT)。当晶体管为场效应晶体管时，其控制极是指场效应晶体管的栅极，第一极可以为场效应晶体管的漏极或源极，对应的第二极可以为场效应晶体管的源极或漏极；当晶体管为双极型晶体管时，其控制极是指双极型晶体管的基极，第一极可以为双极型晶体管的集电极或发射极，对应的第二极可以为双极型晶体管的发射极或集电极。本申请中的发光器件可以是有机发光二极管(OLED)、量子点发光二极管(QLED)、无机发光二极管(LED)等等。
发明人通过大量的实践发现，图1a中的节点Q在受到时钟信号馈通的影响时，用于下拉节点Q电位的下拉管的阈值电压会产生漂移，进而导致下拉管的放电能力退化，导致节点Q处的电压信号会产生纹波。另外，相较于以CMOS工艺实现的反相器，以TFT工艺实现的反相器无法滤除低于中间电平的输入端纹波，从而导致在低电平维持阶段，图1a中的反相器的输出无法达到VDD-VTH。节点Q的纹波不仅会影响反相器的输出，还会导致晶体管T2、T4漏电，进而增大功耗。这个问题，也会随着下拉管阈值电压的增大越来越严重。
针对上述问题，本申请提出利用额外的电路结构为反相模块提供与节点Q同相位且更加平稳的信号，来作为反向模块的输入信号，从而能够得到更加有效的反相模块输出，来保证电路在长时间工作下的稳定性。如此，在不改变电路功能的前提下，使反相模块的输出不再随时间而退化改变，延长了电路的寿命。
下面结合附图对本申请的具体实施方式进行详细描述。
图2为依据本申请实施例的移位寄存器单元的架构图。
移位寄存器单元200包括输入模块201、反相模块202、辅助放电模块203、低电平维持模块204以及输出模块205。
具体而言，输入模块201包括第一输入支路和第二输入支路，其中，当接收到输入信号VIN(高电平有效)时，第一输入支路在节点Q处提供所接收到的输入信号，第二输入支路在节点Qs处提供内部级联信号。由于节点Qs与节点Q保持相同的相位，从而可以代替节点Q来耦合到反相模块202。换而言之，内部级联信号表示近在寄存器单元200内部进行传输，而不向寄存器外输出。
反相模块202包括第一反相器和第二反相器，并且通过一对低频反相时钟来控制该两个反相器轮流工作，从而避免了晶体管因长期工作而导致阈值漂移，增强了电路的稳定性。换而言之，每个反相器均有各自的工作周期，当反相器处于其工作周期时，才会根据节点Qs处的电平确定是否反转。第一反相器和第二反相器的输入耦合到节点Qs，从而第一反相器和第二反相器可以响应于节点Qs的电位来输出。因此，该两个反相器的输出基于输入信号而产生。可以理解的，第一反相器和第二反相器的轮流工作也可以通过其它方式来实现，譬如，低频脉冲信号。
输出模块205对输入信号VIN进行存储，并且将输入信号VIN进行移位并输出，譬如，第一输出端(即，节点COUT)和第二输出端(即，节点OUT)。低电平维持模块204以第一反相器和第二反相器的输出信号作为下拉控制信号，并且耦合到输入模块201和输出模块205以形成多个放电支路。可以理解的，该下拉控制信号由处于工作周期的反相器来提供。
当输入信号VIN由高电平转为低电平时，第一反相器和/或第二反相器输出高电平，低电平维持模块204通过前述的放电支路来对输入模块201和输出模块205中相应的节点进行低电平维持。
由上可知，在输入信号VIN经由输出模块输出后、在输入模块接收到下一个输入信号之前，低电平维持模块将把节点Qs、Q、COUT、OUT的电位维持在低电平。
发明人还发现当反相模块202的输出信号作为低电平维持模块204的输入信号时，由于反相模块202的输出信号无法快速进行高低电平的切换，因此低电平维持模块204会同时对节点Qs放电，进而导致节点Qs和节点Q的电平建立速度变慢。
为了提升节点Qs和节点Q的电平建立速度，辅助放电模块203被配置为与输入模块201同时工作，即当对节点Qs开始充电时，辅助放电模块203对反相模块202的输出端进行放电，从而使得节点Qs的电平建立速度变快。
下面结合具体的电路图进行阐述。图3a为依据本申请一个实施例的移位寄存器单元的电路示意图，图3b为图3a中移位寄存器单元的时序图。
如图3a所示，输入模块301包括并联的第一输入支路和第二输入支路，其中，第一输入支路包括串联连接的晶体管T31、T32，并且第一输入支路的输出用来提供节点Q的电位；第二输入支路包括串联连接的晶体管T31s、T32s，并且第二输入支路的输出用来提供节点Qs的电位。具体而言，晶体管T31、T31s的第一极、控制极均耦合到输入端VIN，以接收输入信号VIN；晶体管T31、T31s的第二极分别耦合到晶体管T32、T32s的第一极，并且晶体管T32、T32s的控制极用来接收复位信号RST，晶体管T32、T32s的第二极都耦合到VL1(低电平)。如此，当输入信号VIN由低电平变换为高电平时，且信号RST为低电平时，节点Q、Qs将随之变换为高电平。由此可知，节点Qs可以与节点Q保持相同的相位，从而可以代替节点Q来向反相模块202提供输入信号。
根据一个实施例，反相模块302可以包括第一反相器和第二反相器，其中，第一反相器包括晶体管T33O、T34O、T35O、T36O，第二反相器包括晶体管T33E、T34E、T35E、T36E。
根据一个实施例，第一反相器中的晶体管T33o、T35o的第一极均用来接收信号VHO，并且晶体管T33o的控制极与其第一极相连，晶体管T35o的控制极与晶体管T33o的第二极相连。第一反相器中的晶体管T34o、T36o的第一极分别耦合到晶体管T33o、T35o的第二极，晶体管T34o、T36o的控制极用于接收节点Qs所提供的信号，晶体管T34o、T36o的第二极都耦合到VL1(低电平)，并且晶体管T36o的第一极用来提供第一反相器的输出信号。
根据一个实施例，相较于第一反相器，第二反相器中的晶体管T33E、T35E的第一极则是用来接收信号VHE，其他的连接相似，在此不再赘述。
在本实施例中，信号VHE和VHO构成一对低频反相时钟，因此，可以通过信号VHE和VHO来控制第一反相器和第二反相器轮流工作。
虽然本实施例中第一、第二反相器均包括四个晶体管，但本领域技术人员可以理解的是，其它形式的反相器也可以适用于本申请。
根据一个实施例，低电平维持模块304包括分别用来对Q、QS、COUT和OUT四个节点进行低电平维持的四个下拉支路，并且每个下拉支路将第一反相器和第二反相器的输出信号作为下拉控制信号。可以理解的，在其它实施方式中，低电平维持模块304所包括的下拉支路的数目可以进行相应地进行调整。
具体而言，低电平维持模块304中的四个下拉支路中每一个下拉支路均包括一个晶体管对，分别为第一晶体管对(T38O、T38E)、第二晶体管对(T39O、T39E)、第三晶体管对(T311O、T311E)以及第四晶体管对(T313O、T313E)。
根据一个实施例，晶体管T38O、T38E的控制极分别用来接收第一、第二反相器的输出信号，晶体管T38O、T38E的第一极都耦合到节点Qs。当第一或第二反相器的输出为高电平时，晶体管T38O或T38E导通，从而形成将节点Qs的电位维持在低电平。类似地，晶体管T39O、T39E用来根据第一、第二反相器的输出信号来决定是否将节点Q的电位维持在低电平；晶体管T311O、T311E用来根据第一、第二反相器的输出信号来决定是否将节点COUT的电位维持在低电平；晶体管T313O、T313E用来根据第一、第二反相器的输出信号来决定是否将节点OUT的电位维持在低电平。
可以理解的，虽然本实施例通过晶体管对来实现下拉支路，但是在其它实施方式中，下拉支路还可以包括更多连接形式的晶体管，譬如，以放大器形式连接的晶体管。
本领域技术人员能够理解的是，在给节点Qs充电时，需要先建立起节点Qs的电平，才能使得反相模块302的输出从高变低，从而使由反相器输出控制的晶体管关断。然而，在对节点Qs刚开始充电时，正在工作的反相器的输出仍保持为高电平，如此，会使得晶体管T38O、T39O对节点Qs和Q放电，进而导致节点Qs和节点Q的电平建立速度变慢。
可选的根据一个实施例，为了提升节点Qs、Q的电平建立速度，可以设置辅助放电模块303，包括晶体管T37O和T37E，并且该两个晶体管的控制极均用于接收输入信号VIN，第一极分别连接到第一反相器和第二反相器的输出端。如此，当输入信号VIN由低电平转换为高电平时，晶体管T37O和T37E也随之导通，从而加快反相模块302的输出电平由高变低的速度，进而更快地关闭低电平维持模块204中的下拉支路。如图3b所示，当节点Qs在时刻T1至T2之间为高电平时，晶体管T7O和T7E在信号VIN的控制下将导通并对第一反相器和第二反相器的输出进行放电，从而使得节点Qs的电平建立速度变快。
输出模块305包括电容器C1、第一驱动管T310和第二驱动管T312，其中，电容器C31耦合在第二驱动管T312的控制极(即节点Q)和第二极之间。驱动管T310和T312的控制信号均由节点Q来提供。通过节点Q的自举效应，可以实现对节点COUT和节点OUT的快速充电。
下面以VHE为高电平、VHO为低电平为例，结合图3b对图3a中的电路工作各个阶段进行阐述。由前述可知，此时第一反相器不工作，第二反相器工作。
1)预充电阶段：时刻T1-T2
在此阶段，输入信号VIN由低电平变为高电平，晶体管T31、T31s导通，而晶体管T32、T32s截止，因此，节点Q和Qs将由信号VIN进行充电，使之上升为高电平。可选的，辅助放电模块303中的晶体管T37E对第二反相器的输出端进行放电。节点Qs电平建立之后，第二反相器输出低电平，进而关断低电平维持模块304中的晶体管T38E、T39E、T311E和T313E，避免低电平维持模块304对节点Qs进行放电。通过预充电阶段，节点Qs、Q均处于高电平。
2)自举阶段：时刻T2-T3
在此阶段，时钟信号CLK由低电平变为高电平，节点Q在前一阶段被充电至高电平。由于此时信号VIN和RST均为低电平并且低电平维持模块304也被关闭，因此，节点Q、Qs无法通过晶体管T32、T32s、低电平维持模块304来放电。当时钟信号CLK通过晶体管T310和T312对节点COUT和OUT充电时，随着节点COUT和OUT处的电平上升，节点Q的电位会因为电容器C31的耦合作用而抬升，以致超过VDD电平，形成自举效应。通过节点Q的自举效应，能够保证节点COUT和OUT的充电速度。
3)放电或下拉阶段：时刻T3～T4
在此阶段，时钟信号CLK由高变低，节点COUT和OUT通过第一、第二驱动管T310和T312放电到低电平，而节点Q则继续保持高电平。
4)低电平维持阶段：时刻T4之后
在此阶段，复位信号RST由低变高，使得晶体管T32、T32s导通，进而分别对节点Q、Qs进行放电。节点Qs放电为低电平之后，第二反相器开始输出高电平，从而晶体管T38E、T39E、T311E和T313E导通，将节点Q、Qs、COUT和OUT处的电位维持在低电平。
通过上述实施方式可以看出，图3a中的各个模块均采用了受低频反相时钟影响的两组元件。换而言之，基于上述配置，可以使得晶体管(T34o、T36o、T38o、T39o、T311o、T313o)和(T34E、T36E、T38E、T39E、T311E、T313E)轮流工作，对晶体管构成低频AC的应力，进而避免了因长期使用而导致的阈值电压的漂移的情形，如此，晶体管的放电能力不会降低，节点Q、Qs处的电压信号不会产生纹波，提升了电路的稳定性。另外，通过设置辅助放电模块303，能够在建立节点Q和Qs的电位时，对反相模块302的输出进行放电，进而提升电位建立速度。
基于上述移位寄存器单元的结构，本申请还提出了一种栅极驱动装置，该装置包括M个级联的移位寄存器单元。每个所述移位寄存器单元均包括用于接收相应的时钟信号的时钟输入端。
具体而言，M个级联的移位寄存器单元中，第M-k级至第M级作为栅极驱动装置的虚设移位寄存器单元(即，为dummy级)，dummy级的移位寄存器的复位端接收复位信号(RST)。
在本实施例中，相邻级的移位寄存器单元所接收到的时钟信号是具有1/i的交叠(譬如，1/4)，相应地，相邻的移位寄存器单元所产生的输出信号也是具有1/i的交叠。另外，dummy级的移位寄存器单元的数目范围可以是i至2i。
在具体应用时，第1级至第i级的移位寄存器单元的所能利用的预充电的周期最短，因此，通过外部信号(即，初始脉冲信号STV)可以弥补预充电周期较短的缺陷，因为初始脉冲信号STV的驱动能力足够强。
对于其他级的移位寄存器单元，第j级移位寄存器单元的第一输入端VIN耦合到第j-i级移位寄存器单元的第一输出端COUT。第1级移位寄存器单元至第M-k-1级移位寄存器单元中的每一个移位寄存器的复位端耦合到与其前相隔k+1级的移位寄存器单元的第二输出端。这里的“前相隔”是指前向相隔，譬如，第1级移位寄存器单元复位端耦合到第k+2级的移位寄存器单元的第二输出端。这里，i、k均与相邻级移位寄存器单元所接收的时钟信号的交叠区域相关联，并且j大于i且小于等于M。可以理解的，i、j、k均是用来表示不同级移位寄存器单元之间的关系，j用来指示第i+1至第M级之间的任一级。譬如，第1级移位寄存器单元至第M-k-1级移位寄存器单元同样包括第j级移位寄存器单元。
下面以i＝4、k＝5为例进行阐述。
图4a为依据本申请实施例的栅极驱动电路框图，图4b为图4a中电路的时序图。由于信号VHE、VHO、VL1和VL2为全局连线，因此未在级联框图中画出。这里，k＝5说明有6个dummy级移位寄存器单元。
栅极驱动电路400包括M个寄存器单元，其中，最后6级为dummy级，前M-6级电路正常工作，用来产生输出脉冲(即开关信号)，dummy级只产生前级移位寄存器单元需要的复位信号，而不在外部负载上进行输出。如此，可以按顺序将脉冲移位，依次打开像素阵列的一行，进而可以确定是否对像素电路写入数据。
由图4a可知，每个移位寄存器单元均包括时钟输入端CLK、第一输入端VIN、第二输入端RST、第一输出端OUT以及第二输出端COUT，其中，第一输出端OUT用于提供栅极驱动电路400的输出信号OUT<n>，第二输出端COUT则用于提供移位寄存器单元之间的级联信号COUT<n>。
移位寄存器单元401-404的第一输入端VIN用来接收初始脉冲信号STV，第二输入端RST分别用来接收移位寄存器单元407-410的第二输出端COUT所输出的信号COUT<7>至COUT<10>。
图4b示出了以下信号：低频反相时钟信号(VHE、VHO)、移位寄存器时钟信号CK1～CK8、初始脉冲信号STV、复位信号RST、低电平信号VL1和VL2、前四级的输出OUT<1>～OUT<4>(由于COUT<n>与OUT<n>波形相同，这里以OUT<n>作为示例)，第N级移位寄存器单元的输出信号OUT<N>和最后一个dummy移位寄存器单元的输出信号OUT<N+6>。
根据一个实施例，当初始脉冲信号STV作为第一级移位寄存器单元401的输入信号时，其预充电的周期最短，但是由于初始脉冲信号STV是由外部产生(即，非移位寄存器内部所产生)，其驱动能力足够强，能够在预充电周期较短的情况下完成充电。根据一个实施例，第1至第i级移位寄存器单元的输入端都可以配置为接收STV信号，其中i可以是大于1的整数。根据另一实施例，第j级的移位寄存器单元的输入端可以耦合到第j-i级移位寄存器单元的输出端OUT，其中j可以是大于1的整数，且j>i。
根据一个实施例，可以将dummy移位寄存器单元的输出COUT作为RST信号提供给与其相应的前级移位寄存器单元，例如第一级移位寄存器单元的RST信号可以是第七级的移位寄存器单元的COUT，第二级移位寄存器单元单元的RST信号可以是第八级移位寄存器单元的COUT等等，那么第M级的dummy移位寄存器单元的COUT可以耦合到M-k级的相应的移位寄存器单元，例如k可以是大于等于1的整数，例如6，其中M和k可以是大于1的整数，且k<M，i<j<M。
根据一个实施例，时钟信号CK1～CK8可以是两两25％交叠，因此移位寄存器单元产生的输出信号OUT<n>也可以是两两25％交叠，如此可以降低时钟的频率，也可以延长充电的时间。在本实施方式中，dummy级移位寄存器单元的数目可以是4至8。
本申请还提出了一种显示设备，图5为依据本申请实施例的显示设备的架构示意图。
显示设备500包括像素阵列510、数据驱动电路520以及栅极驱动电路530。具体而言，像素阵列510包括排列成行和/或列的像素装置；数据驱动电路520包括多条数据线，并通过该多条数据线来向像素阵列510提供数据电压信息D；栅极驱动电路530用于经由多条扫描线向像素阵列510提供开关信号OUT<n>。基于上述配置，栅极驱动电路530可以依次打开像素阵列510的至少一行/列，以使得像素阵列510能够读取数据驱动电路520所输出的数据信号。
本申请还提出了通过移位寄存器来产生栅极开关信号的驱动方法，图6为依据本申请实施例的栅极驱动方法的流程图。如前述，移位寄存器单元包括输入模块301、反相模块302、辅助放电模块303、低电平维持模块304以及输出模块305。结合图3a、图3b来对图6中的流程进行阐述。
步骤S601：输入模块接收输入信号，并通过输入模块中的第一输入支路和第二输入支路分别提供所接收到的输入信号和内部级联信号。
在该步骤中，输入模块301接收输入信号VIN，并基于该输入信号分别建立向输出模块305输出所接收到的输入信号，向反相模块302输出内部级联信号。在对节点Qs开始充电时，辅助放电模块303对反相模块302的输出端进行放电以使得低电平维持模块304关闭，而不对节点Qs进行放电。
步骤S602：基于时钟信号CLK的变化，输出模块将输入信号传输到输出端。
在该步骤中，输出模块305当时钟信号CLK对通过晶体管T10和T12对节点COUT和OUT充电，节点Q的电位会因为电容耦合而超过VDD电平，进而输出模块305将输入信号传输到输出端。
步骤S603：反相模块在所述内部级联信号的控制下产生下拉控制信号；
步骤S604：低电平维持模块在输出结束后将输出端的电压维持在低电平并在输入模块接收到下一个输入信号之前，将电路输出端的电位以及节点Q和Qs的电位维持在低电平。
在该步骤中，低电平维持模块304在输入信号在输出端输出后，并且输入模块接收到下一个输入信号之前，将第一输入支路上提供输入信号的节点Q、第二输入支路上提供内部级联信号的节点Qs、输出端电位维持在低电平。换而言之，当输入模块接收到输入信号时，低电平维持模块304不对输入模块301、输出模块305进行低电平维持；当输入信号经由输出端传输完成后，低电平维持模块304对输入模块301、输出模块305进行低电平维持，以减少电路中纹波的出现。
因此，虽然参照特定的示例来描述了本申请，其中这些特定的示例仅仅旨在是示例性的，而不是对本申请进行限制，但对于本领域普通技术人员来说显而易见的是，在不脱离本申请的精神和保护范围的基础上，可以对所公开的实施例进行改变、增加或者删除。

Claims (10)

1.一种移位寄存器单元，包括：
输入模块，其包括第一输入支路和第二输入支路，所述输入模块配置为通过所述第一输入支路的第一节点提供所接收到的输入信号，并且通过所述第二输入支路的第二节点来提供内部级联信号；
输出模块，其配置为存储所述输入信号，并在时钟信号的影响下，将所述输入信号传输到第一输出端和第二输出端；
反相模块，其配置为基于所述内部级联信号来向低电平维持模块提供所述下拉控制信号；以及
低电平维持模块，其配置为基于下拉控制信号在所述输入信号经由所述输出模块输出后并在所述输入模块接收到下一个输入信号之前，至少将所述第一输出端、所述第二输出端、第一输入支路的第一节点和第二输入支路的第二节点的电位维持在低电平，其中，所述下拉控制信号与所述内部级联信号相关联。
2.如权利要求1所述的移位寄存器单元，还包括：
辅助放电模块，其被配置为在所述输入信号的影响下，对所述反相模块的输出端进行放电。
3.如权利要求2所述的移位寄存器单元，其中，所述反相模块还包括一个或多个反相器，在包括多个反相器的情况下，所述多个反相器轮流工作，所述下拉控制信号由所述多个反相器中的处于工作周期的反相器来提供。
4.如权利要求3所述的移位寄存器单元，其中，所述低电平维持模块包括基于所述下拉控制信号而工作的多个下拉支路，所述多个下拉支路包括：
第一下拉支路，其耦合到所述第一输入支路，被配置为基于所述下拉控制信号来将所述第一节点的电位维持在低电平；
第二下拉支路，其耦合到所述第二输入支路，被配置为基于所述下拉控制信号来将所述第二节点的电位维持在低电平；
第三下拉支路，其耦合到所述第一输出端，被配置为基于所述下拉控制信号来将所述第一输出端的电位维持在低电平；以及
第四下拉支路，其耦合到所述第二输出端，被配置为基于所述下拉控制信号来将所述第二输出端的电位维持在低电平。
5.如权利要求3所述的移位寄存器单元，其中，所述辅助放电模块包括分别与所述反相器的输出端相耦合的一个或多个辅助放电支路，其中，所述辅助放电支路基于所述输入信号来对与其相对应的所述反相器的输出端进行放电。
6.如权利要求1所述的移位寄存器单元，其中，所述输出模块包括：
第一驱动管，其第一极用于接收所述时钟信号，控制极耦合到所述第一节点，第二极耦合到所述第一输出端；
第二驱动管，其第一极用于接收所述时钟信号，控制极耦合到所述第一节点，第二极耦合到所述第二输出端；以及
容性元件，其耦合在所述第二驱动管的控制极和第二极之间，被配置为存储所述输入信号，并在所述时钟信号的影响下基于所存储的输入信号来驱动所述第一驱动管和所述第二驱动管。
7.如权利要求1所述的移位寄存器单元，其中，
所述第一输入支路包括：
第一晶体管，其控制极和第一极用于接收所述输入信号；
第二晶体管，其第一极耦合到所述第一晶体管的第二极，并且所述第二晶体管的第二极耦合到低电平；
所述第二输入支路包括：
第三晶体管，其控制极和第一极用于接收所述输入信号；
第四晶体管，其第一极耦合到所述第三晶体管的第二极，并且所述第四晶体管的第二极耦合到低电平；
所述第二晶体管和所述第四晶体管的控制极配置为接收重置信号。
8.一种栅极驱动装置，包括M个级联的如权利要求1至7中任一项所述的移位寄存器单元，其中，
第1级移位寄存器单元至第i级移位寄存器单元的输入端用于接收初始脉冲信号，第j级移位寄存器单元的输入端耦合到第j-i级移位寄存器单元的第一输出端，所述第1级移位寄存器单元至第M-k级移位寄存器单元中的每一个移位寄存器单元的复位端耦合到与其相隔k级的移位寄存器单元的第二输出端，其中，i、j、M均为大于1的整数，k为大于等于1的整数，i、j、k均与相邻级所述移位寄存器单元所接收的时钟信号的交叠比例相关联，并且i<j<M，k<M；以及
所述M个级联的移位寄存器单元中，第M-k+1级至第M级作为所述驱动装置的虚设移位寄存器用于向相应的在先移位寄存器单元提供重置信号。
9.一种显示设备，其包括：
像素阵列，其包括排列成行和/或列的像素装置；
数据驱动装置，其包括多条数据线，并配置为通过所述多条数据线来向所述像素阵列提供数据电压信息；以及
如权利要求8所述的栅极驱动装置，其被配置为通过多条扫描线向所述像素阵列提供开关信号。
10.一种栅极驱动方法，包括由栅极驱动装置的每级移位寄存器单元的执行以下操作，其中每级移位寄存器单元包括依次耦合的输入模块、反相模块、低电平维持模块和输出模块。
输入模块接收输入信号，并通过输入模块中的第一输入支路和第二输入支路分别提供所接收到的输入信号和内部级联信号；
在时钟信号的影响下，输出模块将所述输入信号传输到所述装置的输出端；
反相模块在所述内部级联信号的控制下产生下拉控制信号；以及
在输出结束后并在所述输入模块接收到下一个输入信号之前，在所述下拉控制信号的控制下，低电平维持模块将所述第一输入支路上提供所述输入信号的节点、所述第二输入支路上提供所述内部级联信号的节点以及所述装置的输出端的电位下拉并维持在低电平。
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