CN112997311B - 显示面板 - Google Patents

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Abstract

本发明提供一种显示面板。显示面板包括至少一个具有拆分结构的晶体管，所述具有拆分结构的晶体管包括控制极、第一电极和第二电极；所述第一电极包括N个第一电极部，所述第二电极包括N个第二电极部；N为大于2的整数；所述N个第一电极部之间电连接，所述N个第二电极部之间电连接；所述显示面板具有多个间隔设置的晶体管区域，第n个第一电极部和第n个第二电极部位于同一个晶体管区域内，第m个第一电极部和第m+1个第一电极部分别位于相邻的两个晶体管区域内，n和m为正整数，n小于或等于N，m小于或等于N‑1。本发明避免在制作大尺寸的晶体管时容易由于曝光不足形成短路不良的情况。

Description

显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种显示面板。
背景技术
在相关技术中，在生产显示面板时，在GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)区域，在制作大尺寸的晶体管时，容易由于曝光不足形成短路不良的情况。
发明内容
在一个方面中，本发明实施例提供了一种显示面板，包括至少一个具有拆分结构的晶体管，所述具有拆分结构的晶体管包括控制极、第一电极和第二电极；
所述第一电极包括N个第一电极部，所述第二电极包括N个第二电极部；N为大于2的整数；
所述N个第一电极部之间电连接，所述N个第二电极部之间电连接；
所述显示面板具有多个间隔设置的晶体管区域，第n个第一电极部和第n个第二电极部位于同一个晶体管区域内，第m个第一电极部和第m+1个第一电极部分别位于相邻的两个晶体管区域内，n和m为正整数，n小于或等于N，m小于或等于N-1。
可选的，本发明至少一实施例所述的显示面板还包括栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器单元；
所述移位寄存器单元中包括的至少一晶体管为所述具有拆分结构的晶体管。
可选的，所述移位寄存器单元包括栅极驱动信号输出端、输入端和时钟信号线；所述具有拆分结构的晶体管的第一电极或所述具有拆分结构的晶体管的第二电极与所述栅极驱动信号输出端、所述输入端或时钟信号端电连接。
可选的，所述移位寄存器单元包括输出晶体管、输出下拉晶体管、输入晶体管、输入复位晶体管和存储电容；
所述输出晶体管的控制极与上拉节点电连接，所述输出晶体管的第一电极与时钟信号线电连接，所述输出晶体管的第二电极与栅极驱动信号输出端电连接；
所述输出下拉晶体管的控制极与复位端电连接，所述输出下拉晶体管的第一电极与所述栅极驱动信号输出端电连接，所述输出下拉晶体管的第二电极与第一电压端电连接；
所述输入晶体管的控制极和所述输入晶体管的第一电极与所述输入端电连接，所述输入晶体管的第二电极与所述上拉节点电连接；
所述输入复位晶体管的控制极与所述复位端电连接，所述输入复位晶体管的第一电极与上拉节点电连接，所述输入复位晶体管的第二电极与所述第一电压端电连接；
所述存储电容的第一极板与所述输出晶体管的控制极电连接，所述存储电容的第二极板与所述输出晶体管的第二电极电连接；
所述输出晶体管、所述输出下拉晶体管、所述输入晶体管、所述输入复位晶体管中的至少一个为所述具有拆分结构的晶体管。
可选的，所述移位寄存器单元包括的存储电容具有第一极板和第二极板，所述第二极板包括至少一个极板部；所述极板部与至少一个所述晶体管区域相邻。
可选的，所述显示面板具有多个间隔设置的电容区域，所述第二极板包括多个极板部，所述多个极板部分别位于一个所述电容区域内。
可选的，至少一个所述晶体管区域位于相邻的所述电容区域之间；或者，至少一个所述电容区域位于相邻的所述晶体管区域之间。
可选的，同一个所述具有拆分结构的晶体管包括的第一电极位于的晶体管区域与所述电容区域交替排布。
可选的，所述移位寄存器单元包括输出晶体管；
所述同一个所述具有拆分结构的晶体管为所述输出晶体管，所述输出晶体管的第二电极与所述栅极驱动信号输出端电连接；
所述第一极板与所述输出晶体管的栅极同层设置；所述第二极板与所述输出晶体管的第一电极同层设置。
可选的，任意两个所述晶体管区域的长度之间的差值的绝对值小于预定长度差值；所述预定长度差值为所述晶体管区域的最小长度的1/d，d为正数，d大于5。
可选的，所述第n个第一电极部包括A个第一子电极部，所述第n个第二电极部包括B个第二子电极部；A-B等于1或-1；A和B都为正整数；
所述第一子电极部和所述第二子电极部交替排列，相邻的所述第一子电极部和所述第二子电极部之间形成沟道区域。
可选的，所述第n个第一电极部为叉指电极，所述第n个第二电极部为叉指电极；
所述第n个第一电极部包括梳状的A个第一子电极部，所述第n个第二电极部包括梳状的B个第二子电极部；A-B等于1或-1；A和B都为正整数；
所述第一子电极部和所述第二子电极部交替排列，相邻的所述第一子电极部和所述第二子电极部之间形成沟道区域。
可选的，B等于A+1；
所述第n个第一电极部包括的第一子电极部设置于所述第n个第二电极部包括的两个第二子电极部之间；
所述第n个第一电极部包括的该第一子电极部与所述第n个第二电极部包括的该两个第二子电极部之间分别形成沟道区域。
可选的，所述显示面板包括移位寄存器单元，所述移位寄存器单元包括存储电容；所述显示面板具有多个间隔设置的电容区域；所述存储电容包括第一极板和第二极板，所述第二极板包括多个极板部，所述多个极板部分别位于一个所述电容区域内；
所述第n个第一电极部和所述第n个第二电极部都设置于第n个晶体管区域内；
至少一个电容区域与所述第n个晶体管区域相邻；所述第n个晶体管区域中的一所述第二子电极部和与所述第n个晶体管区域相邻的所述电容区域中的极板部相邻；
与所述第n个晶体管区域相邻的所述电容区域中的极板部与该第n个晶体管区域中的与该极板部相邻的第二子电极部之间形成伪沟道区域。
可选的，相邻的两个所述晶体管区域之间的最短距离大于阈值距离；
所述阈值距离为沟道区域的最大宽度的K倍，K大于等于2而小于等于3，K为正数。
本发明至少一实施例所述的显示面板将大尺寸的晶体管小块化，避免相关技术中在制作大尺寸的晶体管时容易由于曝光不足形成短路不良的情况。
附图说明
图1A是GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)电路包括的一级移位寄存器单元的至少一实施例的电路图；
图1B是GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)电路包括的一级移位寄存器单元的至少一实施例的电路图；
图2是本发明至少一实施例所述的显示面板包括的移位寄存器单元中的具有拆分结构的晶体管包括的第一个第一电极部，以及，该晶体管包括的第一个第二电极部的结构示意图；
图3是在图2的基础上增加了第一个极板部C31和第二个极板部C32的结构示意图；
图4是本发明至少一实施例所述的显示面板包括的移位寄存器单元中的具有拆分结构的晶体管包括的第一个第一电极部，以及，该晶体管包括的第一个第二电极部的结构示意图；
图5是在图4的基础上增加了第一个极板部C31和第二个极板部C32的结构示意图；
图6是本发明至少一实施例所述的显示面板包括的移位寄存器单元中的具有拆分结构的晶体管包括的第一个第一电极部，以及，该晶体管包括的第一个第二电极部的结构示意图；
图7是本发明所述的显示面板包括的移位寄存器单元的至少一实施例中的输出晶体管的第一电极、输出晶体管的第二电极、存储电容的第二极板和输出晶体管的栅极的结构示意图；
图8是本发明所述的显示面板包括的移位寄存器单元的至少一实施例中的输出晶体管的第一电极、输出晶体管的第二电极、存储电容的第二极板和输出晶体管的栅极的结构示意图；
图9是本发明所述的显示面板包括的移位寄存器单元的至少一实施例中的第一晶体管的第一电极、第一晶体管的第二电极、第二晶体管的第一电极、第二晶体管的第二电极和存储电容的第二极板的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明至少一实施例所述的显示面板，包括至少一个具有拆分结构的晶体管；所述具有拆分结构的晶体管包括栅极、第一电极和第二电极；
所述第一电极包括N个第一电极部，所述第二电极包括N个第二电极部；N为大于2的整数；
所述N个第一电极部之间电连接，所述N个第二电极部之间电连接；
所述显示面板具有多个间隔设置的晶体管区域，第n个第一电极部和第n个第二电极部位于同一个晶体管区域内，第m个第一电极部和第m+1个第一电极部分别位于相邻的两个晶体管区域内；
n和m为正整数，n小于或等于N，m小于或等于N-1。
本发明至少一实施例所述的显示面板将具有拆分结构的晶体管的第一电极设置为包括N个第一电极部，将具有拆分结构的晶体管的第二电极设置为包括N个第二电极部，并将第n个第一电极部和第n个第二电极部都设置在同一个晶体管区域内，不同的晶体管区域之间间隔设置以将大尺寸的晶体管小块化，避免相关技术中在制作大尺寸的晶体管时容易由于曝光不足形成短路不良的情况。
在本发明至少一实施例中，具有拆分结构的晶体管指的是：该晶体管的第一电极被拆分为N个第一电极部(所述N个第一电极部之间电连接)，该晶体管的第二电极被拆分为N个第二电极部(所述N个第二电极部之间电连接)，并第n个第一电极部和第n个第二电极部都设置于第n个晶体管区域(N个晶体管区域间隔排布)内，但不以此为限。
在本发明至少一实施例中，相邻的两个所述晶体管区域之间的最短距离可以大于阈值距离。所述阈值距离可以为沟道区域的最大宽度的K倍，K大于等于2而小于等于3，K为正数。
例如，所述阈值距离可以大于或等于10微米，但不以此为限。
在本发明至少一实施例中，所述的第一电极可以为源极，所述第二电极可以为漏极；或者，所述第一电极可以为漏极，所述第二电极可以为源极；但不以此为限。
在本发明至少一实施例中，第n个第一电极部和第n个第二电极部设置于同一个晶体管区域内，第m个第一电极部和第m+1个第一电极部分别位于相邻的两个晶体管区域内指的可以是：
当N等于2时，第一个第一电极部和第一个第二电极部设置于第一个晶体管区域内，第二个第一电极部和第二个第二电极部设置于第二个晶体管区域内；第一个晶体管区域和第二个晶体管区域相邻；
当N等于3时，第一个第一电极部和第一个第二电极部设置于第一个晶体管区域内，第二个第一电极部和第二个第二电极部设置于第二个晶体管区域内，第三个第一电极部和第三个第二电极部设置于第三个晶体管区域内；第一个晶体管区域和第二个晶体管区域相邻，第二个晶体管区域和第三个晶体管区域相邻；
当N等于4时，第一个第一电极部和第一个第二电极部设置于第一个晶体管区域内，第二个第一电极部和第二个第二电极部设置于第二个晶体管区域内，第三个第一电极部和第三个第二电极部设置于第三个晶体管区域内，第四个第一电极部和第四个第二电极部设置于第四个晶体管区域内；第一个晶体管区域和第二个晶体管区域相邻，第二个晶体管区域和第三个晶体管区域相邻，第三个晶体管区域和第四个晶体管区域相邻；
也即，所述N个第一电极部中的每一个第一电极部和第N个第二电极部中的每一个第二电极部都设置于相应的晶体管区域内。
本发明至少一实施例将所述具有拆分结构的晶体管包括的源漏金属图形分段，也即将第一电极分成至少两个第一电极部，将所述具有拆分结构的晶体管的漏极分成至少两个第二电极部，以将大尺寸的晶体管小块化。
可选的，本发明至少一实施例所述的显示面板还可以包括栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器单元；
所述移位寄存器单元中包括的至少一晶体管为所述具有拆分结构的晶体管。
在具体实施时，所述栅极驱动电路可以设置于GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)区域，本发明至少一实施例所述的移位寄存器单元可以避免GOA区域大面积光刻保护胶和大面积曝光弱区，提升工艺均一性，增加工艺制程中的波动范围，提升产品良率和品质。
在本发明至少一实施例中，所述具有拆分晶体管的第一电极和所述具有拆分结构的晶体管的第二电极可以位于同一层，也即，所述具有拆分结构的晶体管的第一极和所述具有拆分结构的晶体管的第二电极可以通过一次构图工艺制成。
在相关技术中，GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)区域中设置有大量的TFT(薄膜晶体管)，工艺环境(包括曝光显影和刻蚀等)与其他区域存在差异，容易出现短路和Open(短路或开路)等制程不良。尤其是部分TFT(例如输出晶体管)的尺寸较大，在工艺波动导致均一性较差时，十分容易出现短路等不良，影响显示产品良率。基于此，本发明至少一实施例所述的显示面板将GOA区域中的具有拆分结构的晶体管的第一电极设置为包括N个第一电极部，将GOA区域中的具有拆分结构的晶体管的第二电极设置为包括N个第二电极部，以将大尺寸的TFT小块化。
可选的，所述移位寄存器单元还可以包括栅极驱动信号输出端、输入端和时钟信号线；所述具有拆分结构的晶体管的第一电极或所述具有拆分结构的晶体管的第二电极与所述栅极驱动信号输出端、所述输入端或时钟信号端电连接。
在具体实施时，所述移位寄存器单元包括的用于充放电的晶体管一般尺寸较大，因此该用于充放电的晶体管可以为具有拆分结构的晶体管。所述具有拆分结构的晶体管的第一电极或所述具有拆分结构的晶体管的第二电极可以与所述栅极驱动信号输出端电连接，所述具有拆分结构的晶体管的第一电极或所述具有拆分结构的晶体管的第二电极可以与所述输入端端电连接，或者，所述具有拆分结构的晶体管的第一电极或所述具有拆分结构的晶体管的第二电极也可以与所述时钟信号端电连接，但不以此为限。
可选的，所述移位寄存器单元的至少一实施例可以包括输出晶体管、输出下拉晶体管、输入晶体管、输入复位晶体管和存储电容；
所述输出晶体管的控制极与上拉节点电连接，所述输出晶体管的第一电极与时钟信号线电连接，所述输出晶体管的第二电极与栅极驱动信号输出端电连接；
所述输出下拉晶体管的控制极与复位端电连接，所述输出下拉晶体管的第一电极与所述栅极驱动信号输出端电连接，所述输出下拉晶体管的第二电极与第一电压端电连接；
所述输入晶体管的控制极和所述输入晶体管的第一电极与所述输入端电连接，所述输入晶体管的第二电极与所述上拉节点电连接；
所述输入复位晶体管的控制极与所述复位端电连接，所述输入复位晶体管的第一电极与上拉节点电连接，所述输入复位晶体管的第二电极与所述第一电压端电连接；
所述存储电容的第一极板与所述输出晶体管的控制极电连接，所述存储电容的第二极板与所述输出晶体管的第二电极电连接；
所述输出晶体管、所述输出下拉晶体管、所述输入晶体管、所述输入复位晶体管中的至少一个为所述具有拆分结构的晶体管。
可选的，所述移位寄存器单元可以包括存储电容，所述存储电容可以具有第一极板和第二极板，所述第二极板可以包括至少一个极板部；所述极板部与至少一个所述晶体管区域相邻。
本发明至少一实施例将大尺寸的存储电容小块化，避免相关技术中在制作大尺寸的存储电容时容易由于曝光不足形成短路不良的情况。
可选的，本发明至少一实施例所述的显示面板可以具有多个间隔设置的电容区域，所述第二极板包括多个极板部，所述多个极板部分别位于一个所述电容区域内。
可选的，至少一个所述晶体管区域位于相邻的所述电容区域之间；或者，至少一个所述电容区域位于相邻的所述晶体管区域之间。
所述多个极板部分别位于一个所述电容区域内指的可以是：所述显示面板具有P个电容区域，所述第二极板包括P个极板部，第p个极板部位于第p个电容区域内，但不以此为限。
在本发明至少一实施例中，P可以为大于1的整数，p为小于或等于P的正整数，但不以此为限。
可选的，同一个所述具有拆分结构的晶体管包括的第一电极位于的晶体管区域与所述电容区域交替排布。
可选的，所述移位寄存器单元可以包括输出晶体管；
所述同一个所述具有拆分结构的晶体管为所述输出晶体管，所述输出晶体管的第二电极与所述栅极驱动信号输出端电连接；
所述第一极板与所述输出晶体管的栅极同层设置；所述第二极板与所述输出晶体管的第一电极同层设置。
在具体实施时，所述第一极板可以与所述输出晶体管的栅极为一体结构，但不以此为限。
在本发明至少一实施例中，可以将输出晶体管包括的第一电极位于晶体管区域和所述电容区域交替排布，以将大尺寸的晶体管和大尺寸的存储电容小块化，避免相关技术中在制作大尺寸的晶体管和大尺寸的存储电容时容易由于曝光不足形成短路不良的情况，并能够避免在存储电容和输出晶体管相接处，在曝光显影时，因存储电容处存在大面积的光刻保护胶而导致的输出晶体管的源极与存储电容发生短接的情况。
可选的，所述存储电容的第二极板可以与所述输出晶体管的第一电极位于同一层，但不以此为限；
所述存储电容的第二极板与所述输出晶体管的第一电极位于同一层指的可以是：所述存储电容的第二极板与所述输出晶体管的第一电极通过一次构图工艺制成。
如图1A所示，所述移位寄存器单元的至少一实施例可以包括输出晶体管M3、输出下拉晶体管M4、输入晶体管M1、输入复位晶体管M2和存储电容C；
所述输出晶体管M3的栅极与上拉节点PU电连接，所述输出晶体管M3的源极与时钟信号线CLK电连接，所述输出晶体管M3的漏极与栅极驱动信号输出端OUT电连接；
所述输出下拉晶体管M4的栅极与复位端RESET电连接，所述输出下拉晶体管M4的源极与所述栅极驱动信号输出端OUT电连接，所述输出下拉晶体管M4的漏极与低电压端电连接；所述低电压端用于提供低电压VSS；
所述输入晶体管M1的栅极和所述输入晶体管M1的源极与所述输入端INPUT电连接，所述输入晶体管M1的漏极与所述上拉节点PU电连接；
所述输入复位晶体管M2的栅极与所述复位端RESET电连接，所述输入复位晶体管M2的源极与上拉节点PU电连接，所述输入复位晶体管M2的漏极与所述低电压端电连接；
所述存储电容C的第一极板与所述输出晶体管M3的栅极电连接，所述存储电容C的第二极板与所述输出晶体管M3的漏极电连接；
所述输出晶体管M3、所述输出下拉晶体管M4、所述输入晶体管M1、所述输入复位晶体管M2中的至少一个为所述具有拆分结构的晶体管。
在图1A所示的移位寄存器单元的至少一实施例中，所有的晶体管都为n型薄膜晶体管，所述控制极为栅极，所述第一电极为源极，所述第二电极为漏极，所述第一电压端为所述低电压端，但不以此为限。
在本发明至少一实施例中，输出晶体管M3是用于输出栅极驱动信号的晶体管，输出晶体管的尺寸较大，输出晶体管M3的栅极与存储电容C的第一极板电连接(或者，输出晶体管M3的栅极与存储电容C的第一极板是一体结构)，所述输出晶体管M3的源极包括的N个第一源极部和所述输出晶体管的漏极包括的N个第一漏极部都可以设置在N个晶体管区域内，所述输出晶体管的源极包括的第n个第一源极部和所述输出晶体管的漏极包括的第n个第一漏极部可以设置在第n个晶体管区域内；所述存储电容的第二极板可以包括P个极板部，所述P个极板部都可以设置在P个电容区域内，所述存储电容的第二极板包括的第p个极板部可以设置于第p个电容区域内。
在本发明至少一实施例中，P可以为大于1的整数，p为小于或等于P的正整数，但不以此为限。
在本发明至少一实施例中，晶体管区域和电容区域可以交替排布，例如，当存在三个晶体管区域和四个电容区域时，各区域可以从左至右如下排布：第一个电容区域、第一个晶体管区域、第二个电容区域、第二个晶体管区域、第三个电容区域、第三个晶体管区域和第四个电容区域从左至右依次间隔排布。
如图1B所示，GOA电路包括的一级移位寄存器单元的至少一实施例可以包括输入晶体管M1、输入复位晶体管M2、输出晶体管M3、输出下拉晶体管M4、第一上拉控制晶体管M13、第二上拉控制晶体管M10、第一下拉控制晶体管M9、第二下拉控制晶体管M8、第三下拉控制晶体管M3、第四下拉控制晶体管M6、下拉晶体管M11、输出复位晶体管M11和存储电容C，其中，
M1的栅极和M1的源极都与输入端INPUT电连接，M1的漏极与上拉节点PU电连接；
M3的栅极与所述存储电容C的第一极板电连接，M3的源极与时钟信号线CLK电连接，M3的漏极与所述存储电容C的第二极板电连接，M3的漏极还与栅极驱动信号输出端OUT电连接；
M4的栅极与复位端RESET电连接，M4的源极与所述栅极驱动信号输出端OUT电连接，M4的漏极与低电压端电连接；所述低电压端用于提供低电压VSS；
M2的栅极与复位端RESET电连接，M2的源极与上拉节点PU电连接，M2的漏极接入低电压VSS；
M13的栅极与时钟信号端CLKB电连接，M13的源极与输入端INPUT电连接，M13的漏极与上拉节点PU电连接；
M9的栅极和M9的源极与时钟信号端CLKB电连接，M9的漏极与下拉控制节点PDCN电连接；
M8的栅极与上拉节点PU电连接，M8的源极与下拉控制节点PDCN电连接，M8的漏极接入低电压VSS；
M5的栅极与下拉控制节点PDCN电连接，M5的源极与时钟信号端CLKB电连接，M5的漏极与下拉节点PD电连接；
M6的栅极与上拉节点PU电连接，M6的源极与下拉节点PD电连接，M6的漏极接入VSS；
M12的栅极与时钟信号端CLKB电连接，M12的源极与栅极驱动信号输出端OUT电连接，M12的漏极接入低电压VSS；
M11的栅极与下拉节点PD电连接，M11的源极与栅极驱动信号输出端电连接，M11的漏极接入低电压VSS；
M10的栅极与下拉节点PD电连接，M10的源极与上拉节点PU电连接，M10的漏极接入低电压VSS。
在图1B所示的移位寄存器单元的至少一实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。
在图1B所示的移位寄存器单元的至少一实施例中，第一电极为源极，第二电极为漏极。
在相关技术中，对于非晶硅显示产品，为了确保充电率，M3的尺寸较大，一般M3的沟道长度可以为几千微米，大尺寸高分辨率的电视产品中的M3的尺寸甚至大于10000微米。采用半透膜版制作薄膜晶体管时，大面积薄膜晶体管中间曝光量较弱，容易曝光不足从而形成短路不良，尤其是轻微短路，在Array(阵列)制程中不容易检测出来，在显示产品使用过程中，因为长时间加载信号、发热或者信号激发轻微短路位置，导致GOA失效从而出现不良。同时，在存储电容和输出晶体管相接处，在曝光显影时，因存储电容处存在大面积的光刻保护胶，在工艺制程中，光刻保护胶受热膨胀，容易导致输出晶体管与存储电容之间发生短路。并且，在图1B所示的移位寄存器单元的至少一实施例中，M1用于充电，M4用于放电，因此M4的尺寸和M1的尺寸也会较大。
在相关技术中，在生产显示面板时，在GOA(Gate On Array，设置于阵列基板上的栅极驱动电路)区域，在制作大尺寸的晶体管和大尺寸的存储电容时，容易由于曝光不足形成短路不良的情况，并在存储电容和输出晶体管相接处，在曝光显影时，会因存储电容处存在大面积的光刻保护胶而导致的输出晶体管的源极与存储电容发生短接的情况。基于此，本发明至少一实施例所述的移位寄存器单元将输出晶体管的第一电极设置为包括N个第一电极部，将输出晶体管的第二电极设置为包括N个第二电极部，将存储电容的第二极板设置为包括P个极板部，并将第n个第一电极部和第n个第二电极部都设置在第n个晶体管区域内，将第p个极板部设置在第p电容区域内，所述晶体管区域和所述电容区域交替排布，以将大尺寸的晶体管和大尺寸的存储电容小块化，避免相关技术中在制作大尺寸的晶体管和大尺寸的存储电容时容易由于曝光不足形成短路不良的情况，并能够避免在存储电容和输出晶体管相接处，在曝光显影时，因存储电容处存在大面积的光刻保护胶而导致的输出晶体管的源极与存储电容发生短接的情况。
本发明至少一实施例将所述输出晶体管包括的源漏金属图形分段，也即将输出晶体管的第一电极分成至少两个第一电极部，将输出晶体管的第二电极分成至少两个第二电极部，并将存储电容的第二极板分段，以将大尺寸的晶体管和大尺寸的存储电容小块化。
在本发明至少一实施例中，可以在衬底基板上依次制作栅金属层、栅绝缘层、有源层和源漏金属层；其中，所述源漏金属层包括晶体管的第一电极、所述晶体管的第二电极和所述存储电容的第二极板；并在相邻的第一子电极部和第二子电极部之间形成沟道区域，所述有源层包括沟道部和掺杂部，所述沟道部在所述衬底基板上的正投影与所述沟道区域在所述衬底基板上的正投影交叠，所述掺杂部在所述衬底基板上的正投影可以与所述晶体管的第一电极在所述衬底基板的正投影、所述晶体管的第二电极在所述衬底基板上的正投影和所述存储电容的第二极板在所述衬底基板上的正投影交叠，但不以此为限。
在本发明至少一实施例中，在所述沟道区域，不形成源漏金属层图形。
可选的，任意两个所述晶体管区域的长度之间的差值的绝对值小于预定长度差值；所述预定长度差值为所述晶体管区域的最小长度的1/d，d为正整数，d可以大于5，但不以此为限。
在本发明至少一实施例中，每个晶体管区域的长度可以设置为大致相等，以避免某一个晶体管区域的长度过长，从而避免容易由于曝光不足形成短路不良的情况发生。
可选的，所述第n个第一电极部可以包括A个第一子电极部，所述第n个第二电极部可以包括B个第二子电极部；A-B等于1或-1；A和B都为正整数；
所述第一子电极部和所述第二子电极部交替排列，相邻的所述第一子电极部和所述第二子电极部之间形成沟道区域。
在本发明至少一实施例中，在一个晶体管区域内，所述第一子电极部可以与所述第二子电极部平行，并相邻的第一子电极部与第二子电极部相对设置，但不以此为限。
在本发明至少一实施例中，一个第一电极部包括的第一子电极部可以相互平行，一第二电极部包括的第二子电极部可以相互平行，但不以此为限。
在本发明至少一实施例中，所述第n个第一电极部和所述第n个第二电极部可以为叉指电极；
所述第n个第一电极部包括梳状的A个第一子电极部，所述第n个第二电极部包括梳状的B个第二子电极部；A-B等于1或-1；A和B都为正整数；
所述第一子电极部和所述第二子电极部交替排列，相邻的所述第一子电极部和所述第二子电极部之间形成沟道区域。
在具体实施时，第n个第一电极部与第n个第二电极部都可以为叉指电极，第n个第一电极部包括的第一子电极部与第n个第二电极部包括的第二子电极部可以交替排列，相邻的第一子电极部与第二子电极部之间形成沟道区域。
根据一种具体实施方式，B可以等于A+1；
所述第n个第一电极部包括的第一子电极部设置于所述第n个第二电极部包括的两个第二子电极部；
所述第n个第一电极部包括的该第一子电极部与所述第n个第二电极部包括的该两个第二子电极部之间分别形成沟道区域。
如图2所示，第一个第一电极部可以包括六个第一子电极部，第一个第二电极部可以包括七个第二子电极部；
所述六个第一子电极部为：第一个第一子电极部S11、第二个第一子电极部S12、第三个第一子电极部S13、第四个第一子电极部S14、第五个第一子电极部S15和第六个第一子电极部S16；
所述七个第二子电极部为：第一个第二子电极部S21、第二个第二子电极部S22、第三个第二子电极部S23、第四个第二子电极部S24、第五个第二子电极部S25、第六个第二子电极部S26和第七个第二子电极部S27；
S11、S12、S13、S14、S15、S16、S21、S22、S23、S24、S25、S26和S27可以设置于第一个晶体管区域A11内；
S11、S12、S13、S14、S15和S16相互连接，S21、S22、S23、S24、S25、S26和S27相互连接；
S11设置于S21和S22之间，S12设置于S22和S23之间，S13设置于S23和S24之间，S14设置于S24和S25之间，S15设置于S25和S26之间，S16设置于S26和S27之间；
S11与S21之间形成沟道区域，S11与S22之间形成沟道区域，S12与S22之间形成沟道区域，S12与S23之间形成沟道区域，S13与S23之间形成沟道区域，S13与S24之间形成沟道区域，S14与S24之间形成沟道区域，S14与S25之间形成沟道区域，S15与S25之间形成沟道区域，S15与S26之间形成沟道区域，S16与S26之间形成沟道区域，S16与S27之间形成沟道区域。
在图2所示的至少一实施例中，S11、S12、S13、S14、S15、S16、S21、S22、S23、S24、S25、S26和S27之间可以相互平行，但不以此为限。
在图2所示的至少一实施例中，标号为h4的为S14与S24之间的沟道区域的宽度。
在图2所示的至少一实施例中，由于S14与S24平行，S14与S24之间的沟道区域的宽度为S14与S24之间的沟道区域在水平方向上的宽度。
在本发明至少一实施例中，所述沟道区域的宽度可以为所述沟道区域沿着各子电极排列方向上的宽度，但不以此为限。
例如，在图2所示的实施例中，各子电极是沿水平方向排列的，则所述沟道区域的宽度可以为所述沟道区域在水平方向上的宽度，但不以此为限。
在图2所示的至少一实施例中，相邻的第一子电极部和第二子电极部相对设置。
如图2所示，S11与S21相对设置，并S11与S21之间形成了第一沟道区域20。
在图2中，标号为W0的为A11的长度。
在本发明至少一实施例中，晶体管区域的长度可以为该晶体管区域沿着其中的子电极部排列的方向的长度，例如，在图2所示的至少一实施例中，各子电极部沿着水平方向排列，也即从左至右依次排列，则晶体管区域的长度可以为所述晶体管区域沿着水平方向的长度，但不以此为限。
可选的，所述显示面板可以包括移位寄存器单元，所述移位寄存器单元包括存储电容；所述显示面板具有多个间隔设置的电容区域；所述存储电容包括第一极板和第二极板，所述第二极板包括多个极板部，所述多个极板部分别位于一个所述电容区域内；
所述第n个第一电极部和所述第n个第二电极部都设置于第n个晶体管区域内；
至少一个电容区域与所述第n个晶体管区域相邻；所述第n个晶体管区域中的一所述第二子电极部和与所述第n个晶体管区域相邻的所述电容区域中的极板部相邻；
与所述第n个晶体管区域相邻的所述电容区域中的极板部与该第n个晶体管区域中的与该极板部相邻的第二子电极部之间形成伪沟道区域。
在本发明至少一实施例中，当第n个晶体管区域与一电容区域相邻，所述第n个晶体管区域中的一所述第二子电极部与该电容区域中的极板部相邻；该第二子电极部与该极板部之间可以形成伪沟道区域。
可选的，在相邻的极板部与第二子电极部之间形成有伪沟道区域，以提升边缘有效沟道的工艺均一性。
需要说明的是，如果采用常规掩膜版制作TFT，即有源层和源漏金属层采用两张独立的掩膜版制作时，所述有源层可以包括伪沟道部，所述伪沟道部在所述衬底基板上的正投影与所述伪沟道区域在所述衬底基板上的正投影交叠，或者，所述有源层也可以不包括所述伪沟道部。在本发明至少一实施例中，所述伪沟道部的结构可以与所述沟道部的结构相同，但不以此为限。
并且，如果有源层和源漏金属层采用同一张半透掩膜版制作，则所述有源层可以包括伪沟道部，所述伪沟道部在所述衬底基板上的正投影与所述伪沟道区域在所述衬底基板上的正投影交叠。
无论是以上哪一种情况，“伪沟道部”的两极为第二子电极部和电容的极板部，缺少“第一子电极部”，所以不起沟道作用，只是增加工艺均一性。
如图3所示，第一个晶体管区域A11设置于第一个电容区域A21和第二个电容区域A22之间；
在A21中设置有第一个极板部C31，在A22中设置有第二个极板部C32；
在A11中设置有图2所示的至少一实施例中的第一个第一电极部和第一个第二电极部；
C31与S21之间形成第一伪沟道区域D1，C32与S27之间形成第二伪沟道区域D2，以提升边缘有效沟道的工艺均一性。
根据另一种具体实施方式，B可以等于A-1；
所述第n个第二电极部包括的第二子电极部设置于所述第n个第一电极部包括的两个第一子电极部之间；
所述第n个第二电极部包括的该第二子电极部与所述第n个第一电极部包括的该两个第一子电极部之间分别形成沟道区域。
如图4所示，第一个第一电极部可以包括七个第一子电极部，第一个第二电极部可以包括六个第二子电极部；
所述七个第一子电极部为：第一个第一子电极部S11、第二个第一子电极部S12、第三个第一子电极部S13、第四个第一子电极部S14、第五个第一子电极部S15、第六个第一子电极部S16和第七个第一子电极部S17；
所述六个第二子电极部为：第一个第二子电极部S21、第二个第二子电极部S22、第三个第二子电极部S23、第四个第二子电极部S24、第五个第二子电极部S25和第六个第二子电极部S26；
S11、S12、S13、S14、S15、S16、S17、S21、S22、S23、S24、S25和S26可以设置于第一个晶体管区域A11内；
S11、S12、S13、S14、S15、S16和S17相互连接，S21、S22、S23、S24、S25和S26相互连接；
S21设置于S11和S12之间，S22设置于S12和S13之间，S23设置于S13和S14之间，S24设置于S14和S15之间，S25设置于S15和S16之间，S26设置于S16和S17之间；
S21与S11之间形成沟道区域，S21与S12之间形成沟道区域，S22与S12之间形成沟道区域，S22与S13之间形成沟道区域，S23与S13之间形成沟道区域，S23与S14之间形成沟道区域，S24与S14之间形成沟道区域，S24与S15之间形成沟道区域，S25与S15之间形成沟道区域，S25与S16之间形成沟道区域，S26与S16之间形成沟道区域，S26与S17之间形成沟道区域。
在图4所示的至少一实施例中，S11、S12、S13、S14、S15、S16、S17、S21、S22、S23、S24、S25和S26之间可以相互平行，但不以此为限。
在图4所示的至少一实施例中，相邻的第一子电极部和第二子电极部相对设置，并所述第一电极部和所述第二电极部为叉指电极。
如图4所示，S21与S11相对设置，并S11与S21之间形成了第二沟道区域40。
可选的，所述显示面板可以包括移位寄存器单元，所述移位寄存器单元包括存储电容；所述显示面板具有多个间隔设置的电容区域；所述存储电容包括第一极板和第二极板，所述第二极板包括多个极板部，所述多个极板部分别位于一个所述电容区域内；
所述第n个第一电极部和所述第n个第二电极部都设置于第n个晶体管区域内；
至少一个电容区域与所述第n个晶体管区域相邻；所述第n个晶体管区域中的一所述第一子电极部和与所述第n个晶体管区域相邻的所述电容区域中的极板部相邻；
与所述第n个晶体管区域相邻的所述电容区域中的极板部与该第n个晶体管区域中的与该极板部相邻的第一子电极部之间形成沟道区域。
如图5所示，第一个晶体管区域A11设置于第一个电容区域A21和第二个电容区域A22之间；
第一个晶体管区域A11设置于第一个电容区域A21和第二个电容区域A22之间；
在A21中设置有第一个极板部C31，在A22中设置有第二个极板部C32；在A11中设置有图4所示的至少一实施例中的第一个第一电极部和第一个第二电极部；
C31与S11之间形成有沟道区域，C32与S17之间形成有沟道区域。
如图6所示，本发明所述的显示面板中的移位寄存器单元的一至少一实施例可以包括具有拆分结构的晶体管；所述具有拆分结构的晶体管的第一电极和所述具有拆分结构的晶体管的第二电极位于同一层；
所述具有拆分结构的晶体管的第一电极包括第一个第一电极部、第二个第一电极部和第三个第一电极部，所述具有拆分结构的晶体管的第二电极包括第一个第二电极部、第二个第二电极部和第三个第二电极部；
所述第一个第一电极部、所述第二个第一电极部和所述第三个第一电极部之间电连接，所述第一个第二电极部、所述第二个第二电极部和所述第三个第二电极部之间电连接；
第一个第一电极部和第一个第二电极部都设置在第一个晶体管区域A11内，第二个第一电极部和第二个第二电极部都设置在第二个晶体管区域A12内，第三个第一电极部和第三个第二电极部都设置在第三个晶体管区域A13内；
A11、A12和A13从左至右依次间隔排布；
所述第一个第一电极部包括第一个第一子电极部S11、第二个第一子电极部S12、第三个第一子电极部S13、第四个第一子电极部S14、第五个第一子电极部S15和第六个第一子电极部S16；所述第一个第二电极部包括第一个第二子电极部S21、第二个第二子电极部S22、第三个第二子电极部S23、第四个第二子电极部S24、第五个第二子电极部S25、第六个第二子电极部S26和第七个第二子电极部S27；
S11、S12、S13、S14、S15、S16、S21、S22、S23、S24、S25、S26和S27设置于第一个晶体管区域A11内；
S11、S12、S13、S14、S15和S16相互电连接，S21、S22、S23、S24、S25、S26和S27相互电连接；
S11设置于S21和S22之间，S12设置于S22和S23之间，S13设置于S23和S24之间，S14设置于S24和S25之间，S15设置于S25和S26之间，S16设置于S26和S27之间；
S11与S21之间形成沟道区域，S11与S22之间形成沟道区域，S12与S22之间形成沟道区域，S12与S23之间形成沟道区域，S13与S23之间形成沟道区域，S13与S24之间形成沟道区域，S14与S24之间形成沟道区域，S14与S25之间形成沟道区域，S15与S25之间形成沟道区域，S15与S26之间形成沟道区域，S16与S26之间形成沟道区域，S16与S27之间形成沟道区域；
所述第二个第一电极部包括第七个第一子电极部S17、第七个第一子电极部S18、第九个第一子电极部S19和第十个第一子电极部S110；所述第二个第二电极部包括第八个第二子电极部S28、第九个第二子电极部S29、第十个第二子电极部S210、第十一个第二子电极部S211、第十二个第二子电极部S212；
S17、S18、S19、S110、S28、S29、S210、S211和S212设置于第二个晶体管区域A12内；
S37、S38、S39和S310相互电连接，S48、S49、S410、S411和S412相互电连接；
S17设置于S28和S29之间，S18设置于S29和S210之间，S19设置于S210和S211之间，S110设置于S211和S212之间；
S17与S28之间形成沟道区域，S17与S29之间形成沟道区域，S18与S29之间形成沟道区域，S18与S210之间形成沟道区域，S19与S210之间形成沟道区域，S19与S211之间形成沟道区域，S110与S211之间形成沟道区域，S10与S212之间形成沟道区域；
所述第三个第一电极部包括第十一个第一子电极部S111、第十二个第一子电极部S212、第十三个第一子电极部S113和第十四个第二子电极部S114；所述第三个第二电极部包括第十三个第二子电极部S213、第十四个第二子电极部S214、第十五个第二子电极部S215、第十六个第二子电极部S216、第十七个第二子电极部S217；
S111、S112、S113、S114、S113、S114、S115、S116和S117设置于第三个晶体管区域A13内；
S111、S112、S113和S114相互电连接，S213、S214、S215、S216和S217相互电连接；
S111设置于S213和S214之间，S112设置于S214和S215之间，S113设置于S215和S216之间，S114设置于S216和S217之间；
S111与S213之间形成沟道区域，S111与S214之间形成沟道区域，S112与S214之间形成沟道区域，S112与S215之间形成沟道区域，S113与S215之间形成沟道区域，S113与S216之间形成沟道区域，S114与S216之间形成沟道区域，S114与S217之间形成沟道区域。
在图6所示的至少一实施例中，A11与A12之间的距离大于阈值距离，A12与A13之间的距离大于阈值距离，A13与A14之间的距离大于阈值距离。所述阈值距离可以根据TFT的尺寸和显示面板边框而确定，可选的，所述阈值距离可以大于或等于10μm(微米)。
在图6所示的至少一实施例中，当所述具有拆分结构的晶体管为输出晶体管时，各第一子电极部可以与时钟信号线电连接，各第二子电极部可以与栅极驱动信号输出端电连接。
在图6所示的至少一实施例中，当所述具有拆分结构的晶体管为输出下拉晶体管时，各第一子电极部可以与栅极驱动信号输出端电连接，各第二子电极部可以与第一电压端电连接。
在图6所示的至少一实施例中，当所述具有拆分结构的晶体管为输入晶体管时，各第一子电极部可以与输入端电连接，各第二子电极部可以与上拉节点电连接。
如图7所示，本发明所述的显示面板中的移位寄存器单元的至少一实施例可以包括时钟信号线CLK、输出晶体管和存储电容；所述输出晶体管的栅极60与所述存储电容的第一极板为一体结构，所述输出晶体管的第一电极与时钟信号线CLK电连接，所述输出晶体管的第二电极与所述存储电容的第二极板电连接；
所述输出晶体管的第一电极、所述输出晶体管的第二电极和所述存储电容的第二极板位于同一层；
所述输出晶体管的第一电极包括第一个第一电极部、第二个第一电极部和第三个第一电极部；
所述输出晶体管的第二电极包括第一个第二电极部、第二个第二电极部和第三个第二电极部；
所述存储电容的第二极板包括第一个极板部C31、第二个极板部C32、第三个极板部C33和第四个极板部C34；C31、C32、C33和C34之间相互电连接；
C31设置于第一个电容区域A21内，C32设置于第二个电容区域A22内，C33设置于第三个电容区域A23内，C34设置于第四个电容区域A24内；
第一个电容区域A21、第一个晶体管区域A11、第二个电容区域A22、第二个晶体管区域A12、第三个电容区域A23、第三个晶体管区域A13和第四个电容区域A24从左至右依次间隔排布；
所述第一个第一电极部包括第一个第一子电极部S11、第二个第一子电极部S12、第三个第一子电极部S13、第四个第一子电极部S14、第五个第一子电极部S15和第六个第一子电极部S16；所述第一个第二电极部包括第一个第二子电极部S21、第二个第二子电极部S22、第三个第二子电极部S23、第四个第二子电极部S24、第五个第二子电极部S25、第六个第二子电极部S26和第七个第二子电极部S27；
S11、S12、S13、S14、S15、S16、S21、S22、S23、S24、S25、S26和S27设置于第一个晶体管区域A11内；
S11、S12、S13、S14、S15和S16都与时钟信号线CLK电连接，S21、S22、S23、S24、S25、S26和S27都与C31电连接；
S11设置于S21和S22之间，S12设置于S22和S23之间，S13设置于S23和S24之间，S14设置于S24和S25之间，S15设置于S25和S26之间，S16设置于S26和S27之间；
S11与S21之间形成沟道区域，S11与S22之间形成沟道区域，S12与S22之间形成沟道区域，S12与S23之间形成沟道区域，S13与S23之间形成沟道区域，S13与S24之间形成沟道区域，S14与S24之间形成沟道区域，S14与S25之间形成沟道区域，S15与S25之间形成沟道区域，S15与S26之间形成沟道区域，S16与S26之间形成沟道区域，S16与S27之间形成沟道区域；
C31与S21之间形成第一伪沟道区域，C32与S27之间形成第二伪沟道区域；
所述第二个第一电极部包括第七个第一子电极部S17、第八个第一子电极部S18、第九个第一子电极部S19和第十个第一子电极部S110；所述第二个第二电极部包括第八个第二子电极部S28、第九个第二子电极部S29、第十个第二子电极部S210、第十一个第二子电极部S211、第十二个第二子电极部S212；
S17、S18、S19、S110、S28、S29、S210、S211和S212设置于第二个晶体管区域A12内；
S17、S18、S19和S110都与时钟信号线CLK电连接，S28、S29、S210、S211和S212都与C32电连接；
S17设置于S28和S29之间，S18设置于S29和S210之间，S19设置于S210和S211之间，S110设置于S211和S212之间；
S17与S28之间形成沟道区域，S17与S29之间形成沟道区域，S18与S29之间形成沟道区域，S18与S210之间形成沟道区域，S19与S210之间形成沟道区域，S19与S211之间形成沟道区域，S110与S211之间形成沟道区域，S110与S212之间形成沟道区域；
C32与S28之间形成第三伪沟道区域，C33与S212之间形成第四伪沟道区域；
所述第三个第一电极部包括第十一个第一子电极部S111、第十二个第一子电极部S112、第十三个第一子电极部S113和第十四个第一子电极部S114；所述第三个第二电极部包括第十三个第二子电极部S213、第十四个第二子电极部S214、第十五个第二子电极部S215、第十六个第二子电极部S216、第十七个第二子电极部S217；
S111、S112、S113、S114、S213、S214、S215、S216和S217设置于第三个晶体管区域A13内；
S111、S112、S113和S114都与时钟信号线CLK电连接，S213、S214、S215、S216和S217都与C33电连接；
S111设置于S213和S214之间，S112设置于S214和S215之间，S113设置于S215和S216之间，S114设置于S216和S217之间；
S111与S213之间形成沟道区域，S111与S214之间形成沟道区域，S112与S214之间形成沟道区域，S112与S215之间形成沟道区域，S113与S215之间形成沟道区域，S113与S216之间形成沟道区域，S114与S216之间形成沟道区域，S114与S217之间形成沟道区域；
C33与S213之间形成第五伪沟道区域，C34与S217之间形成第六伪沟道区域。
在图7所示的至少一实施例中，由于输出晶体管的第二电极(也即输出晶体管的漏极)本身即与存储电容的第二极板短接，因此即使所述输出晶体管的第二电极包括的第二子电极部与所述存储电容的第二极板包括的极板部通过伪沟道区域电连接，也对移位寄存器单元的工作无影响。
在图7所示的至少一实施例中，栅金属层包括输出晶体管的栅极60，源漏金属层包括输出晶体管的源极、输出晶体管的漏极和存储电容的第二极板，所述栅金属层和所述源漏金属层可以依次设置于衬底基板上，A21在衬底基板上的正投影、A11在衬底基板上的正投影、A22在衬底基板上的正投影、A12在衬底基板上的正投影、A23在衬底基板上的正投影、A13在衬底基板上的正投影和A24在衬底基板上的正投影可以在所述输出晶体管60在衬底基板上的正投影之内，但不以此为限。
如图8所示，本发明所述的显示面板中的移位寄存器单元的至少一实施例可以包括时钟信号线CLK、输出晶体管和存储电容；所述输出晶体管的栅极60与所述存储电容的第一极板为一体结构，所述输出晶体管的第一电极与时钟信号线CLK电连接，所述输出晶体管的第二电极与所述存储电容的第二极板电连接；
所述输出晶体管的第一电极、所述输出晶体管的第二电极和所述存储电容的第二极板位于同一层；
所述输出晶体管的第一电极包括第一个第一电极部、第二个第一电极部和第三个第一电极部；
所述输出晶体管的第二电极包括第一个第二电极部、第二个第二电极部和第三个第二电极部；
所述存储电容的第二极板包括第一个极板部C31和第二个极板部C32；C31和C32相互电连接；
C31设置于第一个电容区域A21内，C32设置于第二个电容区域A22内；
第一个晶体管区域A11、第二个晶体管区域A12、第一个电容区域A21、第三个晶体管区域A13和第二个电容区域A22从左至右依次间隔排布；
所述第一个第一电极部包括第一个第一子电极部S11、第二个第一子电极部S12、第三个第一子电极部S13、第四个第一子电极部S14、第五个第一子电极部S15和第六个第一子电极部S16；所述第一个第二电极部包括第一个第二子电极部S21、第二个第二子电极部S22、第三个第二子电极部S23、第四个第二子电极部S24、第五个第二子电极部S25、第六个第二子电极部S26和第七个第二子电极部S27；
S11、S12、S13、S14、S15、S16、S21、S22、S23、S24、S25、S26和S27设置于第一个晶体管区域A11内；
S11、S12、S13、S14、S15和S16都与时钟信号线CLK电连接，S21、S22、S23、S24、S25、S26和S27都与C31电连接；
S11设置于S21和S22之间，S12设置于S22和S23之间，S13设置于S23和S24之间，S14设置于S24和S25之间，S15设置于S25和S26之间，S16设置于S26和S27之间；
S11与S21之间形成沟道区域，S11与S22之间形成沟道区域，S12与S22之间形成沟道区域，S12与S23之间形成沟道区域，S13与S23之间形成沟道区域，S13与S24之间形成沟道区域，S14与S24之间形成沟道区域，S14与S25之间形成沟道区域，S15与S25之间形成沟道区域，S15与S26之间形成沟道区域，S16与S26之间形成沟道区域，S16与S27之间形成沟道区域；
所述第二个第一电极部包括第七个第一子电极部S17、第八个第一子电极部S18、第九个第一子电极部S19和第十个第一子电极部S110；所述第二个第二电极部包括第八个第二子电极部S28、第九个第二子电极部S29、第十个第二子电极部S210、第十一个第二子电极部S211、第十二个第二子电极部S212；
S17、S18、S19、S110、S28、S29、S210、S211和S212设置于第二个晶体管区域A12内；
S17、S18、S19和S110都与时钟信号线CLK电连接，S28、S29、S210、S211和S212都与C32电连接；
S17设置于S28和S29之间，S18设置于S29和S210之间，S19设置于S210和S211之间，S110设置于S211和S212之间；
S17与S28之间形成沟道区域，S17与S29之间形成沟道区域，S18与S29之间形成沟道区域，S18与S210之间形成沟道区域，S19与S210之间形成沟道区域，S19与S211之间形成沟道区域，S110与S211之间形成沟道区域，S110与S212之间形成沟道区域；
所述第三个第一电极部包括第十一个第一子电极部S111、第十二个第一子电极部S112、第十三个第一子电极部S113和第十四个第一子电极部S114；所述第三个第二电极部包括第十三个第二子电极部S213、第十四个第二子电极部S214、第十五个第二子电极部S215、第十六个第二子电极部S216、第十七个第二子电极部S217；
S111、S112、S113、S114、S213、S214、S215、S216和S217设置于第三个晶体管区域A13内；
S111、S112、S113和S114都与时钟信号线CLK电连接，S213、S214、S215、S216和S217都与C33电连接；
S111设置于S213和S214之间，S112设置于S214和S215之间，S113设置于S215和S216之间，S114设置于S216和S217之间；
S111与S213之间形成沟道区域，S111与S214之间形成沟道区域，S112与S214之间形成沟道区域，S112与S215之间形成沟道区域，S113与S215之间形成沟道区域，S113与S216之间形成沟道区域，S114与S216之间形成沟道区域，S114与S217之间形成沟道区域；
C31与S212之间形成第一伪沟道区域，C31与S213之间形成第二伪沟道区域，C32与S217之间形成第三伪沟道。
在图8所示的至少一实施例中，由于输出晶体管的第二电极(也即输出晶体管的漏极)本身即与存储电容的第二极板短接，因此即使所述输出晶体管的第二电极包括的第二子电极部与所述存储电容的第二极板包括的极板部通过伪沟道区域电连接，也对移位寄存器单元的工作无影响。
在本发明至少一实施例中，所述存储电容的第二极板可以包括多个极板部，所述多个极板部分别设置于一个电容区域中，所述电容区域可以与不同的具有拆分结构的晶体管位于的晶体管区域交替排布。
如图9所示，本发明所述的显示面板中的移位寄存器单元的至少一实施例可以包括第一晶体管、第二晶体管和存储电容；
所述第一晶体管和所述第二晶体管都为具有拆分结构的晶体管；所述第一晶体管为输出晶体管；
所述第一晶体管的第一电极、所述第一晶体管的第二电极、所述第二晶体管的第一电极、所述第二晶体管的第二电极和所述存储电容的第二极板位于同一层；
所述第一晶体管的第一电极包括第一个第一电极部和第二个第一电极部；
所述第一晶体管的第二电极包括第一个第二电极部和第二个第二电极部；
所述第二晶体管的第一电极包括第三个第一电极部和第四个第一电极部；
所述第二晶体管的第二电极包括第三个第二电极部和第四个第二电极部；
所述存储电容的第二极板包括第一个极板部C31、第二个极板部C32和第三极板部C33；C31、C32和C33之间相互电连接；
C31设置于第一个电容区域A21内，C32设置于第二个电容区域A22内，C33设置于第三个电容区域A23内；
第一个晶体管区域A11、第一个电容区域A21、第二个晶体管区域A12、第二个电容区域A22、第三个晶体管区域A13、第三个电容区域A23和第四个晶体管区域A14从左至右依次间隔排布；
所述第一个第一电极部包括第一个第一子电极部S11、第二个第一子电极部S12、第三个第一子电极部S13、第四个第一子电极部S14、第五个第一子电极部S15和第六个第一子电极部S16；所述第一个第二电极部包括第一个第二子电极部S21、第二个第二子电极部S22、第三个第二子电极部S23、第四个第二子电极部S24、第五个第二子电极部S25、第六个第二子电极部S26和第七个第二子电极部S27；
S11、S12、S13、S14、S15、S16、S21、S22、S23、S24、S25、S26和S27设置于第一个晶体管区域A11内；
S11、S12、S13、S14、S15和S16之间电连接，S21、S22、S23、S24、S25、S26和S27之间电连接；C31与S21电连接；
S11设置于S21和S22之间，S12设置于S22和S23之间，S13设置于S23和S24之间，S14设置于S24和S25之间，S15设置于S25和S26之间，S16设置于S26和S27之间；
S11与S21之间形成沟道区域，S11与S22之间形成沟道区域，S12与S22之间形成沟道区域，S12与S23之间形成沟道区域，S13与S23之间形成沟道区域，S13与S24之间形成沟道区域，S14与S24之间形成沟道区域，S14与S25之间形成沟道区域，S15与S25之间形成沟道区域，S15与S26之间形成沟道区域，S16与S26之间形成沟道区域，S16与S27之间形成沟道区域；
C31与S27之间形成第一伪沟道区域；
所述第二个第一电极部包括第七个第一子电极部S17、第八个第一子电极部S18、第九个第一子电极部S19和第十个第一子电极部S110；所述第二个第二电极部包括第八个第二子电极部S28、第九个第二子电极部S29、第十个第二子电极部S210、第十一个第二子电极部S211、第十二个第二子电极部S212；
S17、S18、S19、S110、S28、S29、S210、S211和S212设置于第二个晶体管区域A12内；
S17、S18、S19和S110之间电连接，S28、S29、S210、S211和S212之间电连接；S16与S17之间电连接，S28与S27之间电连接；
S17设置于S28和S29之间，S18设置于S29和S210之间，S19设置于S210和S211之间，S110设置于S211和S212之间；
S17与S28之间形成沟道区域，S17与S29之间形成沟道区域，S18与S29之间形成沟道区域，S18与S210之间形成沟道区域，S19与S210之间形成沟道区域，S19与S211之间形成沟道区域，S110与S211之间形成沟道区域，S110与S212之间形成沟道区域；
C31与S28之间形成第二伪沟道区域，C32与S212之间形成第三伪沟道区域；
所述第三个第一电极部包括第十一个第一子电极部S111、第十二个第一子电极部S112、第十三个第一子电极部S113和第十四个第一子电极部S114；所述第三个第二电极部包括第十三个第二子电极部S213、第十四个第二子电极部S214、第十五个第二子电极部S215、第十六个第二子电极部S216、第十七个第二子电极部S217；
S111、S112、S113、S114、S213、S214、S215、S216和S217设置于第三个晶体管区域A13内；
S111、S112、S113和S114之间电连接，S213、S214、S215、S216和S217之间电连接；
S111设置于S213和S214之间，S112设置于S214和S215之间，S113设置于S215和S216之间，S114设置于S216和S217之间；
S111与S213之间形成沟道区域，S111与S214之间形成沟道区域，S112与S214之间形成沟道区域，S112与S215之间形成沟道区域，S113与S215之间形成沟道区域，S113与S216之间形成沟道区域，S114与S216之间形成沟道区域，S114与S217之间形成沟道区域；
C32与S213之间形成第四伪沟道区域，C33与S217之间形成第五伪沟道区域；所述第四个第一电极部包括第十五个第一子电极部S115、第十六个第一子电极部S116、第十七个第一子电极部S117和第十八个第一子电极部S118；所述第四个第二电极部包括第十八个第二子电极部S218、第十九个第二子电极部S219、第二十个第二子电极部S220、第二十一个第二子电极部S221、第二十二个第二子电极部S222；
S115、S116、S117、S118、S218、S219、S220、S221和S222设置于第四个晶体管区域A14内；
S115、S116、S117和S118之间电连接，S218、S219、S220、S221和S222之间电连接；S114与S115之间电连接，S217与S218之间电连接；
S115设置于S218和S219之间，S116设置于S219和S220之间，S117设置于S220和S221之间，S118设置于S221和S222之间；
S115与S218之间形成沟道区域，S115与S219之间形成沟道区域，S116与S219之间形成沟道区域，S116与S220之间形成沟道区域，S117与S220之间形成沟道区域，S117与S221之间形成沟道区域，S118与S221之间形成沟道区域，S118与S222之间形成沟道区域；
C33与S218之间形成第六伪沟道区域。在图9所示的至少一实施例中，所述存储电容的第二极板包括的三个极板部分别设置于相应的电容区域中，所述电容区域与不同的具有拆分结构的晶体管位于的晶体管区域交替排布。
以上所述是本发明的实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (14)

1.一种显示面板，其特征在于，包括至少一个具有拆分结构的晶体管，所述具有拆分结构的晶体管包括控制极、第一电极和第二电极；
所述第一电极包括N个第一电极部，所述第二电极包括N个第二电极部；N为大于2的整数；
所述N个第一电极部之间电连接，所述N个第二电极部之间电连接；
所述显示面板具有多个间隔设置的晶体管区域，第n个第一电极部和第n个第二电极部位于同一个晶体管区域内，第m个第一电极部和第m+1个第一电极部分别位于相邻的两个晶体管区域内，n和m为正整数，n小于或等于N，m小于或等于N-1；
所述显示面板具有多个间隔设置的电容区域；
至少一个所述晶体管区域位于相邻的所述电容区域之间；或者，至少一个所述电容区域位于相邻的所述晶体管区域之间。
2.如权利要求1所述的显示面板，其特征在于，还包括栅极驱动电路，所述栅极驱动电路包括多个级联的移位寄存器单元；
所述移位寄存器单元中包括的至少一晶体管为所述具有拆分结构的晶体管。
3.如权利要求2所述的显示面板，其特征在于，所述移位寄存器单元包括栅极驱动信号输出端、输入端和时钟信号线；所述具有拆分结构的晶体管的第一电极或所述具有拆分结构的晶体管的第二电极与所述栅极驱动信号输出端、所述输入端或时钟信号端电连接。
4.如权利要求2所述的显示面板，其特征在于，所述移位寄存器单元包括输出晶体管、输出下拉晶体管、输入晶体管、输入复位晶体管和存储电容；
所述输出晶体管的控制极与上拉节点电连接，所述输出晶体管的第一电极与时钟信号线电连接，所述输出晶体管的第二电极与栅极驱动信号输出端电连接；
所述输出下拉晶体管的控制极与复位端电连接，所述输出下拉晶体管的第一电极与所述栅极驱动信号输出端电连接，所述输出下拉晶体管的第二电极与第一电压端电连接；
所述输入晶体管的控制极和所述输入晶体管的第一电极与输入端电连接，所述输入晶体管的第二电极与所述上拉节点电连接；
所述输入复位晶体管的控制极与所述复位端电连接，所述输入复位晶体管的第一电极与上拉节点电连接，所述输入复位晶体管的第二电极与所述第一电压端电连接；
所述存储电容的第一极板与所述输出晶体管的控制极电连接，所述存储电容的第二极板与所述输出晶体管的第二电极电连接；
所述输出晶体管、所述输出下拉晶体管、所述输入晶体管、所述输入复位晶体管中的至少一个为所述具有拆分结构的晶体管。
5.如权利要求3所述的显示面板，其特征在于，所述移位寄存器单元包括的存储电容具有第一极板和第二极板，所述第二极板包括至少一个极板部；所述极板部与至少一个所述晶体管区域相邻。
6.如权利要求4所述的显示面板，其特征在于，所述移位寄存器单元包括的存储电容具有第一极板和第二极板，所述第二极板包括至少一个极板部；所述极板部与至少一个所述晶体管区域相邻。
7.如权利要求5所述的显示面板，其特征在于，所述第二极板包括多个极板部，所述多个极板部分别位于一个所述电容区域内。
8.如权利要求7所述的显示面板，其特征在于，
同一个所述具有拆分结构的晶体管包括的第一电极位于的晶体管区域与所述电容区域交替排布。
9.如权利要求8所述的显示面板，其特征在于，所述移位寄存器单元包括输出晶体管；
所述同一个所述具有拆分结构的晶体管为所述输出晶体管，所述输出晶体管的第二电极与所述栅极驱动信号输出端电连接；
所述第一极板与所述输出晶体管的栅极同层设置；所述第二极板与所述输出晶体管的第一电极同层设置。
10.如权利要求1至9中任一权利要求所述的显示面板，其特征在于，任意两个所述晶体管区域的长度之间的差值的绝对值小于预定长度差值；所述预定长度差值为所述晶体管区域的最小长度的1/d，d为正数，d大于5。
11.如权利要求1至9中任一权利要求所述的显示面板，其特征在于，所述第n个第一电极部包括A个第一子电极部，所述第n个第二电极部包括B个第二子电极部；A-B等于1或-1；A和B都为正整数；
所述第一子电极部和所述第二子电极部交替排列，相邻的所述第一子电极部和所述第二子电极部之间形成沟道区域；或者，
所述第n个第一电极部为叉指电极，所述第n个第二电极部为叉指电极；
所述第n个第一电极部包括梳状的A个第一子电极部，所述第n个第二电极部包括梳状的B个第二子电极部；A-B等于1或-1；A和B都为正整数；
所述第一子电极部和所述第二子电极部交替排列，相邻的所述第一子电极部和所述第二子电极部之间形成沟道区域。
12.如权利要求11所述的显示面板，其特征在于，B等于A+1；
所述第n个第一电极部包括的第一子电极部设置于所述第n个第二电极部包括的两个第二子电极部之间；
所述第n个第一电极部包括的该第一子电极部与所述第n个第二电极部包括的该两个第二子电极部之间分别形成沟道区域。
13.如权利要求12所述的显示面板，其特征在于，所述显示面板包括移位寄存器单元，所述移位寄存器单元包括存储电容；所述显示面板具有多个间隔设置的电容区域；所述存储电容包括第一极板和第二极板，所述第二极板包括多个极板部，所述多个极板部分别位于一个所述电容区域内；
所述第n个第一电极部和所述第n个第二电极部都设置于第n个晶体管区域内；
至少一个电容区域与所述第n个晶体管区域相邻；所述第n个晶体管区域中的一所述第二子电极部和与所述第n个晶体管区域相邻的所述电容区域中的极板部相邻；
与所述第n个晶体管区域相邻的所述电容区域中的极板部与该第n个晶体管区域中的与该极板部相邻的第二子电极部之间形成伪沟道区域。
14.如权利要求1至9中任一权利要求所述的显示面板，其特征在于，相邻的两个所述晶体管区域之间的最短距离大于阈值距离；
所述阈值距离为沟道区域的最大宽度的K倍，K大于等于2而小于等于3，K为正数。
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