JPS5911930B2 - キ−ボ−ド制御回路 - Google Patents
キ−ボ−ド制御回路Info
- Publication number
- JPS5911930B2 JPS5911930B2 JP54167757A JP16775779A JPS5911930B2 JP S5911930 B2 JPS5911930 B2 JP S5911930B2 JP 54167757 A JP54167757 A JP 54167757A JP 16775779 A JP16775779 A JP 16775779A JP S5911930 B2 JPS5911930 B2 JP S5911930B2
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- Japan
- Prior art keywords
- matrix
- output
- key
- circuit
- voltage
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】
本発明は、マトリックススキャン方式のキーボード制御
回路に関する。
回路に関する。
近時、コンピュータの普及は目ざましく、将来小型コン
ピュータが各家庭に設置される日も遠くないように思わ
れる。
ピュータが各家庭に設置される日も遠くないように思わ
れる。
ところで、このようなコンピュータを従来のコンピュー
タ実装技術で製造した場合、機器内に設けられた高速集
積回路の動作時に発生する高周波雑音がテレビ、ラジオ
等に通信障害を与える虞れがある。したがつてこれらの
高速集積回路から構成される論理回路部分はすべて鉄板
等によつて電磁シールドを施す必要がある。しかしなが
らデータを入力するための手段であるキーボード部分ま
で完全にシールドすることは出来ない。このため従来実
施されてきたキーボード内に制御回路を有するものは使
用出来ない。一方、マトリックススキャン方式にし、か
つ、マトリックス入力信号をローヘスフィルタ等を介し
て供給するようにすれぱスキャンスピードは遅くなるが
、牛一ボードから発生ずる高周波雑音を防ぐことが出来
る。しかしながら、マトリックススキャン方式による場
合にも種々の欠点がある。
タ実装技術で製造した場合、機器内に設けられた高速集
積回路の動作時に発生する高周波雑音がテレビ、ラジオ
等に通信障害を与える虞れがある。したがつてこれらの
高速集積回路から構成される論理回路部分はすべて鉄板
等によつて電磁シールドを施す必要がある。しかしなが
らデータを入力するための手段であるキーボード部分ま
で完全にシールドすることは出来ない。このため従来実
施されてきたキーボード内に制御回路を有するものは使
用出来ない。一方、マトリックススキャン方式にし、か
つ、マトリックス入力信号をローヘスフィルタ等を介し
て供給するようにすれぱスキャンスピードは遅くなるが
、牛一ボードから発生ずる高周波雑音を防ぐことが出来
る。しかしながら、マトリックススキャン方式による場
合にも種々の欠点がある。
例えばキーマトリックスをプロセッサを介してソフト的
に走査する場合には、プロセッサーポート処理に対する
負担が増大し、処理速度が遅くなる。また、キーマトリ
ックスをハードウェアによつて走査するようにした場合
、キーマトリックス上の複数のキー、例えば第１図に示
すようにＢ、Ｃ、Ｄが同時に押下されたような場合、走
査ライン１にマトリックス走査信号が印加されると、Ｃ
、Ｄが導通状態であるため走査ライン２にもマトリック
ス走査信号が印加される。一方Ｂ、Ｃが導通状態である
ため走査ライン３及び４が選択走査された場合にマトリ
ックス出力信号を出力することになる。走査の順序によ
り、Ａの位置がチェックされると走査入力１に対し走査
出力３が検出されるため、キーＡが押下されたものと解
釈されることになる。したがつてこのような方式による
ものでは複数のキーが同一列の相異なる行に亘つて同時
に押下された場合に誤動作を起す可能性を有するもので
ある。更にまた、前述のように複数のキーが相異なる行
に亘つて押下された場合マトリックス走査信号が論理出
力１と零で短絡し、マトリックス走査信号を出力する出
力段ゲート及び電源に多大な電流が流れ悪影響を与える
虞れを有するものであつた。本発明はこのような事情に
鑑みなされたもので、マトリツクス走査をハードウエア
によつて行ない、かつ、雑音電波の発生を防ぐと共に、
複数のキーが同時に押下されても誤動作を防止できるキ
ーボード制御回路を提供することを目的とするものであ
る。以下、本発明の実施例を図面を参照し具体的に説明
する。
に走査する場合には、プロセッサーポート処理に対する
負担が増大し、処理速度が遅くなる。また、キーマトリ
ックスをハードウェアによつて走査するようにした場合
、キーマトリックス上の複数のキー、例えば第１図に示
すようにＢ、Ｃ、Ｄが同時に押下されたような場合、走
査ライン１にマトリックス走査信号が印加されると、Ｃ
、Ｄが導通状態であるため走査ライン２にもマトリック
ス走査信号が印加される。一方Ｂ、Ｃが導通状態である
ため走査ライン３及び４が選択走査された場合にマトリ
ックス出力信号を出力することになる。走査の順序によ
り、Ａの位置がチェックされると走査入力１に対し走査
出力３が検出されるため、キーＡが押下されたものと解
釈されることになる。したがつてこのような方式による
ものでは複数のキーが同一列の相異なる行に亘つて同時
に押下された場合に誤動作を起す可能性を有するもので
ある。更にまた、前述のように複数のキーが相異なる行
に亘つて押下された場合マトリックス走査信号が論理出
力１と零で短絡し、マトリックス走査信号を出力する出
力段ゲート及び電源に多大な電流が流れ悪影響を与える
虞れを有するものであつた。本発明はこのような事情に
鑑みなされたもので、マトリツクス走査をハードウエア
によつて行ない、かつ、雑音電波の発生を防ぐと共に、
複数のキーが同時に押下されても誤動作を防止できるキ
ーボード制御回路を提供することを目的とするものであ
る。以下、本発明の実施例を図面を参照し具体的に説明
する。
第２図は本発明のキーボード制御回路の一実施例を示す
図である。
図である。
図中１０は、キースイツチをマトリツクス状に配列した
キーマトリツクスである。上記キーマトリツクス１０の
各行に制御回路（図示せず）が出力するマトリツクス走
査信号を否定回路１１及び、抵抗１２とコンデンサ１３
とからなるローパスフイルタ１４を介して供給するよう
にしている。なお、上記制御回路はキーマトリツクス１
０の各行を順次切換えながらマトリツクス走査信号を出
力してドライブするものである。また上記ローパスフイ
ルタ１４は本体側に収容された高速集積回路等から発生
する高周波雑音をβ目止するように設けられている。従
つて、ラジオ、テレビ等に影響を与えないように、その
遮断周波数を上記抵抗１２及びコンデンサ１３の値によ
つて適宜設定されている。一方、前記キーマトリツクス
１０の各列から出力されるマトリックス出力信号はシユ
ミツト・トリガ回路１５を介して制御回路に出力するよ
うにしている。なお、上記制御回路はキーマトリツクス
１０の各列を順次選択走査しながら上記キーマトリツク
ス１０から出力されるマトリツクス出力信号を検出する
。また上記シユミツト・トリガ回路１５はヒステリシス
特性を有する。従つて、その入力ゲートに印加される入
力電圧が、低論理電圧、つまり所定レベル以下である場
合論理″１”の高電圧を出力し、また入力電圧が高論理
電圧、つまり所定レベルを越えた場合、反転動作して、
出力電圧を零にする。そして、上記シユミツト・トリガ
回路１５の入力ゲートには、プルアツプ抵抗１６を介し
て所定電圧（プラス５Ｖ）が印加されている。そして前
記キーマト・リツクス１０の各キースイツチが０ＦＦ状
態の場合、上記シユミツト・トリガ回路１５の出力篭圧
を零に保持している。また前記キーマトリックス１０の
いずれかのキースイツチが押下され、かつそのキースイ
ツチが前記各制御回路によつて走査された場合、上記シ
ユミツト・トリガ回路１５の入力ゲートに、前記所定電
朽（プラス５Ｖ）を前記抵抗１２及び抵抗１６によつて
分圧した分圧電圧が印加されるようになつている。また
、その分圧が上記シユミツト・トリガ回路１５に設定さ
れた所定レベル以下になるように前記各抵抗１２及び１
６の値を設定している。尚、本実施例においては、前記
各抵抗１２，１６及びコンデンサ１３の値はそれぞれ例
えば１ＫΩ，１０ＫΩ及び０．０１μＦに設定している
。
キーマトリツクスである。上記キーマトリツクス１０の
各行に制御回路（図示せず）が出力するマトリツクス走
査信号を否定回路１１及び、抵抗１２とコンデンサ１３
とからなるローパスフイルタ１４を介して供給するよう
にしている。なお、上記制御回路はキーマトリツクス１
０の各行を順次切換えながらマトリツクス走査信号を出
力してドライブするものである。また上記ローパスフイ
ルタ１４は本体側に収容された高速集積回路等から発生
する高周波雑音をβ目止するように設けられている。従
つて、ラジオ、テレビ等に影響を与えないように、その
遮断周波数を上記抵抗１２及びコンデンサ１３の値によ
つて適宜設定されている。一方、前記キーマトリツクス
１０の各列から出力されるマトリックス出力信号はシユ
ミツト・トリガ回路１５を介して制御回路に出力するよ
うにしている。なお、上記制御回路はキーマトリツクス
１０の各列を順次選択走査しながら上記キーマトリツク
ス１０から出力されるマトリツクス出力信号を検出する
。また上記シユミツト・トリガ回路１５はヒステリシス
特性を有する。従つて、その入力ゲートに印加される入
力電圧が、低論理電圧、つまり所定レベル以下である場
合論理″１”の高電圧を出力し、また入力電圧が高論理
電圧、つまり所定レベルを越えた場合、反転動作して、
出力電圧を零にする。そして、上記シユミツト・トリガ
回路１５の入力ゲートには、プルアツプ抵抗１６を介し
て所定電圧（プラス５Ｖ）が印加されている。そして前
記キーマト・リツクス１０の各キースイツチが０ＦＦ状
態の場合、上記シユミツト・トリガ回路１５の出力篭圧
を零に保持している。また前記キーマトリックス１０の
いずれかのキースイツチが押下され、かつそのキースイ
ツチが前記各制御回路によつて走査された場合、上記シ
ユミツト・トリガ回路１５の入力ゲートに、前記所定電
朽（プラス５Ｖ）を前記抵抗１２及び抵抗１６によつて
分圧した分圧電圧が印加されるようになつている。また
、その分圧が上記シユミツト・トリガ回路１５に設定さ
れた所定レベル以下になるように前記各抵抗１２及び１
６の値を設定している。尚、本実施例においては、前記
各抵抗１２，１６及びコンデンサ１３の値はそれぞれ例
えば１ＫΩ，１０ＫΩ及び０．０１μＦに設定している
。
また前記シユミツト・トリガ回路１５の入カゲートには
コンデンサ１７（１００ＰＦ）が接続され、本体側に収
容された高速集積回路等から発生する高周波雑音がケー
ブルを介してキーマトリツクス１０側に伝達されないよ
うにしている。なお、図中点線枠内の＋−マトリツクス
１０のみキーボード内に収容され、他は電磁シールドさ
れた本体側に収容され、ケーブルを介して接続されてい
る。このような構成によればキーマトリツクス１０の各
行に接続された否定回路１１・・・の各入カゲートに、
マトリツクス走査信号として論理”１”の電圧が順次印
加される。一方、キーマトリツクス１０の各列から出力
されるマトリツクス出力信号を、上記各列に接続された
シユミツト・トリガ回路１５の出力ゲート側を順次切換
えながらチエツクしてゆく。今、キーマトリツクス１０
のいずれかのキースイツチが１個押下され、かつそのキ
ースイツチが走査された場合、そのキースイツチに対応
する否定回路１１の入力ゲートには論理″１゛の電圧が
印加され、その否定回路１１の出力側は論理゛０”とな
る。
コンデンサ１７（１００ＰＦ）が接続され、本体側に収
容された高速集積回路等から発生する高周波雑音がケー
ブルを介してキーマトリツクス１０側に伝達されないよ
うにしている。なお、図中点線枠内の＋−マトリツクス
１０のみキーボード内に収容され、他は電磁シールドさ
れた本体側に収容され、ケーブルを介して接続されてい
る。このような構成によればキーマトリツクス１０の各
行に接続された否定回路１１・・・の各入カゲートに、
マトリツクス走査信号として論理”１”の電圧が順次印
加される。一方、キーマトリツクス１０の各列から出力
されるマトリツクス出力信号を、上記各列に接続された
シユミツト・トリガ回路１５の出力ゲート側を順次切換
えながらチエツクしてゆく。今、キーマトリツクス１０
のいずれかのキースイツチが１個押下され、かつそのキ
ースイツチが走査された場合、そのキースイツチに対応
する否定回路１１の入力ゲートには論理″１゛の電圧が
印加され、その否定回路１１の出力側は論理゛０”とな
る。
一方、シユミツト・トリガ１５の入力ゲートには、抵抗
１６を介して５Ｖの電圧が印加されており、キースイツ
チの導通によつて上記シユミソト・トリガ１５の人力ゲ
ートには抵抗１２及び１６に分圧された電圧約０．５Ｖ
が印加される。ところでこの０．５Ｖはシユミツト・ト
リガ回路１５で設定された所定レベル以下の電圧である
ため、シユミツト・トリガ回路５の出力ゲートに論理１
の出力電圧を出力することになる。またキースイツチが
押下されていない各列のシユミツト・トリガ回路１５の
入力ゲートには抵抗１６を介して５Ｖの電圧が印加され
るため、出力ゲート側の電圧は零となる。次に、キース
イツチが同一列の相異なる行に亘つて複数個、同時に押
下された場合、例えば図中Ｅ，Ｆで示すキーが同時に押
下されると、Ｅ，Ｆに対応する各否定回路１１，１１の
出力ゲート側が抵抗１２，１２を介して結線されること
になり、上記Ｅ，Ｆに対応するシユミツト・トリガ回路
１５の各入力ゲートに、論理″１″の中間レベルの電圧
が印加されることになる。
１６を介して５Ｖの電圧が印加されており、キースイツ
チの導通によつて上記シユミソト・トリガ１５の人力ゲ
ートには抵抗１２及び１６に分圧された電圧約０．５Ｖ
が印加される。ところでこの０．５Ｖはシユミツト・ト
リガ回路１５で設定された所定レベル以下の電圧である
ため、シユミツト・トリガ回路５の出力ゲートに論理１
の出力電圧を出力することになる。またキースイツチが
押下されていない各列のシユミツト・トリガ回路１５の
入力ゲートには抵抗１６を介して５Ｖの電圧が印加され
るため、出力ゲート側の電圧は零となる。次に、キース
イツチが同一列の相異なる行に亘つて複数個、同時に押
下された場合、例えば図中Ｅ，Ｆで示すキーが同時に押
下されると、Ｅ，Ｆに対応する各否定回路１１，１１の
出力ゲート側が抵抗１２，１２を介して結線されること
になり、上記Ｅ，Ｆに対応するシユミツト・トリガ回路
１５の各入力ゲートに、論理″１″の中間レベルの電圧
が印加されることになる。
この中間レベルの電圧はシユミツト・トリガ回路１５で
設定され所定レベルの値を越えるため、その出力ゲート
側の電圧は零となる。したがつて同一列の相異なる行に
亘つて複数のキーが同時に押下された場合、押下された
キーはすべて無効となる。なお、マトリツクス・スキヤ
ン方式の性質上、前述の場合以外では、複数のキーが同
時に押下されても各々のキースイツチが順次走査される
ため、誤動作を起す虞れはない。したがつて従来のマト
リツクス・スキヤン方式の欠点の１つであつた複数個の
キーの同時操作に伴う誤動作を完全に解消できるもので
ある。
設定され所定レベルの値を越えるため、その出力ゲート
側の電圧は零となる。したがつて同一列の相異なる行に
亘つて複数のキーが同時に押下された場合、押下された
キーはすべて無効となる。なお、マトリツクス・スキヤ
ン方式の性質上、前述の場合以外では、複数のキーが同
時に押下されても各々のキースイツチが順次走査される
ため、誤動作を起す虞れはない。したがつて従来のマト
リツクス・スキヤン方式の欠点の１つであつた複数個の
キーの同時操作に伴う誤動作を完全に解消できるもので
ある。
また、前述のように同一列の相異なる行のキースイツチ
が同時に押下された場合、各行に対応する否定回路１１
・・・の出力ゲート側が抵抗１２，１２を介して接続さ
れるため論理“１゛及び″Ｏ゛が短絡するようなことが
なく、マトリツクス走査信号を出力する出力段ゲート及
び電源等が保護されるものである。また各否定回路１１
・・・の出力ゲート側に設けられたローパスフイルタ１
４及び各シミユツト・トリガ１５の入力ゲートに設けら
れたコンデンサ１７によつて本体側に収容された高速集
積回路等から発生する高周波雑音をキーマトリツクス１
０側に伝達されるのを阻止できるため、ラジオ及びテレ
ビ等に通信障害を与える虞れもないものである。またロ
ーパスフイルタ１４を構成している抵抗１２及びコンデ
ンサ１３からなる積分回路は、マトリツクス走査信号の
立上り及び立下り時に発生する高調波成分も除去するこ
とができるものである。尚、本実施例中の否定回路１１
・・・を第３図に示すようにオープンコレクタ方式にし
、その出力ゲートに抵抗２０を介して所定電圧（プラス
５Ｖ）を印加するようにしてもよい。
が同時に押下された場合、各行に対応する否定回路１１
・・・の出力ゲート側が抵抗１２，１２を介して接続さ
れるため論理“１゛及び″Ｏ゛が短絡するようなことが
なく、マトリツクス走査信号を出力する出力段ゲート及
び電源等が保護されるものである。また各否定回路１１
・・・の出力ゲート側に設けられたローパスフイルタ１
４及び各シミユツト・トリガ１５の入力ゲートに設けら
れたコンデンサ１７によつて本体側に収容された高速集
積回路等から発生する高周波雑音をキーマトリツクス１
０側に伝達されるのを阻止できるため、ラジオ及びテレ
ビ等に通信障害を与える虞れもないものである。またロ
ーパスフイルタ１４を構成している抵抗１２及びコンデ
ンサ１３からなる積分回路は、マトリツクス走査信号の
立上り及び立下り時に発生する高調波成分も除去するこ
とができるものである。尚、本実施例中の否定回路１１
・・・を第３図に示すようにオープンコレクタ方式にし
、その出力ゲートに抵抗２０を介して所定電圧（プラス
５Ｖ）を印加するようにしてもよい。
この場合、キーマトリツクス１０の各列に接続された否
定回路２１は本実施例中に使用したシユミツト・トリガ
を使用する必要はなく、通常のゲート回路でよい〇
定回路２１は本実施例中に使用したシユミツト・トリガ
を使用する必要はなく、通常のゲート回路でよい〇
第１図はキーマトリツクスの動作説明図、第２図は本発
明の実施例を示す回路図、第３図は他の実施例を示す回
路図である。 １０・・・・・・キーマトリックス、１１・・・・・・
否定回路、１２・・・・・・抵抗、１３・・・・・・コ
ンデンサ、１４・・・・・・口ーパスフイルタ、１５・
・・・・・否定回路、１６・・・・・・抵抗。
明の実施例を示す回路図、第３図は他の実施例を示す回
路図である。 １０・・・・・・キーマトリックス、１１・・・・・・
否定回路、１２・・・・・・抵抗、１３・・・・・・コ
ンデンサ、１４・・・・・・口ーパスフイルタ、１５・
・・・・・否定回路、１６・・・・・・抵抗。
Claims (1)
- １ マトリツクススキヤン方式のキーボードにおいて、
キーマトリックスの各行をドライブするマトリックス走
査信号を高周波雑音を除去する抵抗及びコンデンサより
構成されるローパスフイルタを介して印加する手段と、
前記キーマトリックスの各列から出力されるマトリック
ス出力信号をプルアップ抵抗が接続されている出力線よ
り得る手手段とを具備し、前記キーマトリックス上の導
通点を検出した場合に、上記出力信号の電圧が低論理電
圧となるように前記各抵抗の定数を設定していることを
特徴とするキーボード制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54167757A JPS5911930B2 (ja) | 1979-12-24 | 1979-12-24 | キ−ボ−ド制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54167757A JPS5911930B2 (ja) | 1979-12-24 | 1979-12-24 | キ−ボ−ド制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5690327A JPS5690327A (en) | 1981-07-22 |
| JPS5911930B2 true JPS5911930B2 (ja) | 1984-03-19 |
Family
ID=15855521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54167757A Expired JPS5911930B2 (ja) | 1979-12-24 | 1979-12-24 | キ−ボ−ド制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911930B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177505A (ja) * | 1984-09-26 | 1986-04-21 | Kinugawa Rubber Ind Co Ltd | リバウンドバンパ |
| JPS62177941U (ja) * | 1986-05-01 | 1987-11-12 | ||
| JPS62188637U (ja) * | 1986-05-22 | 1987-12-01 | ||
| JPH0378146U (ja) * | 1989-11-30 | 1991-08-07 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8421651B2 (en) * | 2009-04-29 | 2013-04-16 | Sony Corporation | Mobile phone with improved keyboard scanning and component reduction and method |
-
1979
- 1979-12-24 JP JP54167757A patent/JPS5911930B2/ja not_active Expired
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177505A (ja) * | 1984-09-26 | 1986-04-21 | Kinugawa Rubber Ind Co Ltd | リバウンドバンパ |
| JPS62177941U (ja) * | 1986-05-01 | 1987-11-12 | ||
| JPS62188637U (ja) * | 1986-05-22 | 1987-12-01 | ||
| JPH0378146U (ja) * | 1989-11-30 | 1991-08-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5690327A (en) | 1981-07-22 |
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