JPH0483422A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPH0483422A JPH0483422A JP2198838A JP19883890A JPH0483422A JP H0483422 A JPH0483422 A JP H0483422A JP 2198838 A JP2198838 A JP 2198838A JP 19883890 A JP19883890 A JP 19883890A JP H0483422 A JPH0483422 A JP H0483422A
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- JP
- Japan
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- semiconductor device
- voltage
- semiconductor transistor
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- 230000000295 complement effect Effects 0.000 title claims description 13
- 230000000694 effects Effects 0.000 description 5
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Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｃ−ＭＯＳ型に代表される相補型半導体装置
において、該半導体装置から電気信号を出力するための
、出力端子の回路形成方法に関する。
において、該半導体装置から電気信号を出力するための
、出力端子の回路形成方法に関する。
現在、Ｃ−ＭＯ３型半導体装置は、多くの半導体製造者
によって製造され、各産業分野において広く使用されて
いる。その背景には、Ｃ−ＭＯ３型半導体装置装本質的
に有している数々の利点、例えば、小さな消費電力、大
きなノイズマージン。
によって製造され、各産業分野において広く使用されて
いる。その背景には、Ｃ−ＭＯ３型半導体装置装本質的
に有している数々の利点、例えば、小さな消費電力、大
きなノイズマージン。
高い入力インピーダンス、高い集積度などがユーザーか
ら高く評価されてきたからである。
ら高く評価されてきたからである。
近年、半導体装置の高集積度化が進むにつれて、集積さ
れる回路及び入力・出力の端子数は増大する傾向にある
。しかしパッケージの許容できる電力には自ずから限度
があり、そのためＣ−ＭＯＳ型であっても、許容される
消費電力によって集積度や動作周波数が制限される場合
が発生する事が判明した。そこで、Ｃ−ＭＯ３型半導体
装置でも、単位回路当りの消費電力を更に小さく抑える
様に要求されるようになってきた。
れる回路及び入力・出力の端子数は増大する傾向にある
。しかしパッケージの許容できる電力には自ずから限度
があり、そのためＣ−ＭＯＳ型であっても、許容される
消費電力によって集積度や動作周波数が制限される場合
が発生する事が判明した。そこで、Ｃ−ＭＯ３型半導体
装置でも、単位回路当りの消費電力を更に小さく抑える
様に要求されるようになってきた。
ユーザーが半導体装置を使用してシステムを横築する際
には、現在ではＴＴＬレベルでインターフェイスを行な
うのが主流である。具体的に電圧レベルを示すと、電源
電圧は５ｖ、論理ハイレベルは２．４ｖ、論理ロウレベ
ルは０．４ｖが一般的な値である。
には、現在ではＴＴＬレベルでインターフェイスを行な
うのが主流である。具体的に電圧レベルを示すと、電源
電圧は５ｖ、論理ハイレベルは２．４ｖ、論理ロウレベ
ルは０．４ｖが一般的な値である。
第３図に示す様な、従来のＣ−ＭＯ３型半導体装置の出
力電圧レベルは、通常は論理ハイレベル出力は５ｖ、論
理ロウレベル出力はＯｖである。
力電圧レベルは、通常は論理ハイレベル出力は５ｖ、論
理ロウレベル出力はＯｖである。
従ってＣ−ＭＯ３型半導体装置であっても、ＴＴＬレベ
ルでインターフェイスを行なうことが可能である。
ルでインターフェイスを行なうことが可能である。
前記の様に、従来のＣ−ＭＯ３型半導体装置でも、ＴＴ
Ｌレベルでインターフェイスを行なう事は可能ではある
が、しかしハイレベル側においては、ＴＴＬレベルのた
めに必要な電圧振幅よりも大きな振幅が出力されてしま
う、必要以上の電圧振幅は、状！ｌ！！遷移のために余
分なエネルギーと応答時間を必要とするので、半導体装
置の高速化と低消費電力化を目脂して行くための陣害と
なってしまっている。また、余分に消費されるエネルギ
ーの一部は電磁波となって輻射し、他の電子機器に悪影
響を与える場合がある。
Ｌレベルでインターフェイスを行なう事は可能ではある
が、しかしハイレベル側においては、ＴＴＬレベルのた
めに必要な電圧振幅よりも大きな振幅が出力されてしま
う、必要以上の電圧振幅は、状！ｌ！！遷移のために余
分なエネルギーと応答時間を必要とするので、半導体装
置の高速化と低消費電力化を目脂して行くための陣害と
なってしまっている。また、余分に消費されるエネルギ
ーの一部は電磁波となって輻射し、他の電子機器に悪影
響を与える場合がある。
更に、同時に多数の出力端子の出力電圧レベルが変化す
る場合には、負荷容量に対しての充放電電流が１を源ラ
インの電圧変動を引き起こすので、動作特性の変動を招
き、甚だしい場合は誤動作に至る場合も報告されている
。
る場合には、負荷容量に対しての充放電電流が１を源ラ
インの電圧変動を引き起こすので、動作特性の変動を招
き、甚だしい場合は誤動作に至る場合も報告されている
。
本発明は、この様な従来技術の不具合点を解消するもの
で、最小限の素子の追加によって出力電圧振幅を適正化
し、それによってＣ−ＭＯ３型半導体装置の応答速度と
消費電力を改善する事を目的としている。
で、最小限の素子の追加によって出力電圧振幅を適正化
し、それによってＣ−ＭＯ３型半導体装置の応答速度と
消費電力を改善する事を目的としている。
本発明の相補型半導体装置は、第一の導電性を有する第
一の半導体トランジスタと、第一の導電型とは反対の導
電型である第二の導電性を有する第二の半導体トランジ
スタと、第三の半導体トランジスタと、電気漬けを半導
体装置から出力するための出力端子とを有する相補型半
導体装置において、 第三の半導体トランジスタは、一方の導電電極が該出力
端子に接続され、制御＠極が定電圧源に接続されており
、 前記第一の半導体トランジスタのドレイン電極と、前記
第二の半導体トランジスタのドレイン電極と、前記第三
の半導体トランジスタの他方の導電電極とが接続されて
いることを特徴としている。
一の半導体トランジスタと、第一の導電型とは反対の導
電型である第二の導電性を有する第二の半導体トランジ
スタと、第三の半導体トランジスタと、電気漬けを半導
体装置から出力するための出力端子とを有する相補型半
導体装置において、 第三の半導体トランジスタは、一方の導電電極が該出力
端子に接続され、制御＠極が定電圧源に接続されており
、 前記第一の半導体トランジスタのドレイン電極と、前記
第二の半導体トランジスタのドレイン電極と、前記第三
の半導体トランジスタの他方の導電電極とが接続されて
いることを特徴としている。
以下、実施例に基づいて本発明の詳細な説明する。第１
図は、本発明を実施した相補型半導体装置の出力回路の
例である。
図は、本発明を実施した相補型半導体装置の出力回路の
例である。
イネーブル入力端子１５の論理レベルがハイレベルであ
ればデータ入力端子１４の論理レベルに関係なく出力−
子１の論理レベルはハイレベルでもロウレベルでもない
ハイインピーダンス状態となる。
ればデータ入力端子１４の論理レベルに関係なく出力−
子１の論理レベルはハイレベルでもロウレベルでもない
ハイインピーダンス状態となる。
イネーブル入力端子１５の論理レベルがロウレベルの時
に、データ入力−子１４の論理レベルがロウレベルから
ハイレベルに変化した場合を考えると、Ｐチャネル副出
力ＭＯ３ＦＥＴ６のゲート電圧レベルがハイレベルから
ロウレベルに変化してＰチャネル副出力ＭＯ３ＦＥＴ６
が導通するのとほぼ同時に、Ｎチャネル側出力ＭＯ３Ｆ
ＥＴ７のゲート電圧レベルがハイレベルからロウレベル
に変化してＮチャネル側出力ＭＯ３ＦＥＴ７が非導通と
なる。従って、Ｐチャネル副出力ＭＯ３ＦＥＴ６のドレ
イン電極とＮチャネル側出力ＭＯ３ＦＥＴ７のドレイン
電極との接続点の電圧レベルは、接地電圧レベル（Ｏｖ
）からｔ源電圧レベル（５ｖ）に変化する。しかしこの
接合点と出力端子１との間にはＮチャネルＭＯ３ＦＥＴ
５が存在するため、出力端子ｌの電圧レベルは電源電圧
レベルまでは上昇しない。発明者が通常使用している特
性のＭＯＳＦＥＴではバックゲートバイアス効果と呼ば
れる効果のため、出力端子の電圧は、定電圧入力端子４
の電圧よりも０．７乃至１．５Ｖ低い電圧までしか」１
昇しない、従ってハイレベル出力電圧として３．ＯＶを
所望するならば３゜７乃至４．５■を定電圧入力端子４
に供給すればよい。
に、データ入力−子１４の論理レベルがロウレベルから
ハイレベルに変化した場合を考えると、Ｐチャネル副出
力ＭＯ３ＦＥＴ６のゲート電圧レベルがハイレベルから
ロウレベルに変化してＰチャネル副出力ＭＯ３ＦＥＴ６
が導通するのとほぼ同時に、Ｎチャネル側出力ＭＯ３Ｆ
ＥＴ７のゲート電圧レベルがハイレベルからロウレベル
に変化してＮチャネル側出力ＭＯ３ＦＥＴ７が非導通と
なる。従って、Ｐチャネル副出力ＭＯ３ＦＥＴ６のドレ
イン電極とＮチャネル側出力ＭＯ３ＦＥＴ７のドレイン
電極との接続点の電圧レベルは、接地電圧レベル（Ｏｖ
）からｔ源電圧レベル（５ｖ）に変化する。しかしこの
接合点と出力端子１との間にはＮチャネルＭＯ３ＦＥＴ
５が存在するため、出力端子ｌの電圧レベルは電源電圧
レベルまでは上昇しない。発明者が通常使用している特
性のＭＯＳＦＥＴではバックゲートバイアス効果と呼ば
れる効果のため、出力端子の電圧は、定電圧入力端子４
の電圧よりも０．７乃至１．５Ｖ低い電圧までしか」１
昇しない、従ってハイレベル出力電圧として３．ＯＶを
所望するならば３゜７乃至４．５■を定電圧入力端子４
に供給すればよい。
第２図は、本発明を実施した相補型半導体装置の他の出
力回路の例である。ハイレベル出力電圧として３．５ｖ
乃至４．３■を所望するならば定電圧入力端子４を使用
して電圧を印加する必要はなく、電源電圧を供給するだ
けでよい。
力回路の例である。ハイレベル出力電圧として３．５ｖ
乃至４．３■を所望するならば定電圧入力端子４を使用
して電圧を印加する必要はなく、電源電圧を供給するだ
けでよい。
以上述べてきた様に、本発明によれば、相補型出力回路
を構成する２個のＭＯＳＦＥＴに加えて１個の電圧振幅
制限用のＭＯＳＦＥＴを挿入した事により、出力端子の
電圧振幅を、効果的に減少させる事が可能になった。
を構成する２個のＭＯＳＦＥＴに加えて１個の電圧振幅
制限用のＭＯＳＦＥＴを挿入した事により、出力端子の
電圧振幅を、効果的に減少させる事が可能になった。
従って、半導体装置全体としての消費電力の増大を抑制
する事が可能であり、有害な電磁波輻射の発生を抑制し
つつ、消費電力による集積度や動作周波数の限界を拡大
する事が可能になった。
する事が可能であり、有害な電磁波輻射の発生を抑制し
つつ、消費電力による集積度や動作周波数の限界を拡大
する事が可能になった。
また、電源ラインの電圧変動を減少させる効果もあるの
で、特性変動や誤動作発生の低減という効果も期待でき
る。
で、特性変動や誤動作発生の低減という効果も期待でき
る。
特に、本発明は、多数の出力端子を有する大規模集積回
路において著しく大きな効果を得ることができるであろ
う。
路において著しく大きな効果を得ることができるであろ
う。
第１図は、本発明を実施した相補型半導体装置の出力回
路の例を示す図である。 第２図は、本発明を実施した相補型半導体装置の他の出
力回路の例を示す図である。 第３図は、従来技（ボｊによる相補を半導体装置の出力
回路の例を示す図である。 図中の番号の説明 １・・・出力端子 ２・・・電源端子 ３・・・接地端子 ４・・・定電圧入力端子 ５・・・ＮチャネルＭＯ３ＦＥＴ ６・・・Ｐチャネル側出力ＭＯ３ＦＥＴ７・・・Ｎチャ
ネル側出力ＭＯ３ＦＥＴ８・・・Ｐチャネル側ＭＯ３Ｆ
ＥＴ ９・・・Ｎチャネル側ＭＯ３ＦＥＴ １０・・・Ｐチャネル側ＭＯ３ＦＥＴ １１・・・Ｎチャネル側ＭＯ８ＦＥＴ １２・・・Ｐチャネル側ＭＯ３ＦＥＴ １３・・・Ｎチャネル側ＭＯ３ＦＥＴ １４・・・データ入力端子 １５・・・イネーブル入力端子 １６・・・相補型半導体装置 以 上 出願人 セイコーエプソン株式会社
路の例を示す図である。 第２図は、本発明を実施した相補型半導体装置の他の出
力回路の例を示す図である。 第３図は、従来技（ボｊによる相補を半導体装置の出力
回路の例を示す図である。 図中の番号の説明 １・・・出力端子 ２・・・電源端子 ３・・・接地端子 ４・・・定電圧入力端子 ５・・・ＮチャネルＭＯ３ＦＥＴ ６・・・Ｐチャネル側出力ＭＯ３ＦＥＴ７・・・Ｎチャ
ネル側出力ＭＯ３ＦＥＴ８・・・Ｐチャネル側ＭＯ３Ｆ
ＥＴ ９・・・Ｎチャネル側ＭＯ３ＦＥＴ １０・・・Ｐチャネル側ＭＯ３ＦＥＴ １１・・・Ｎチャネル側ＭＯ８ＦＥＴ １２・・・Ｐチャネル側ＭＯ３ＦＥＴ １３・・・Ｎチャネル側ＭＯ３ＦＥＴ １４・・・データ入力端子 １５・・・イネーブル入力端子 １６・・・相補型半導体装置 以 上 出願人 セイコーエプソン株式会社
Claims (1)
- 【特許請求の範囲】 第一の導電性を有する第一の半導体トランジスタと、第
一の導電型とは反対の導電型である第二の導電性を有す
る第二の半導体トランジスタと、第三の半導体トランジ
スタと、電気信号を半導体装置から出力するための出力
端子とを有する相補型半導体装置において、第三の半導
体トランジスタは、一方の導電電極が該出力端子に接続
され、制御電極が定電圧源に接続されており、 前記第一の半導体トランジスタのドレイン電極と、前記
第二の半導体トランジスタのドレイン電極と、前記第三
の半導体トランジスタの他方の導電電極とが接続されて
いることを特徴とする相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198838A JPH0483422A (ja) | 1990-07-26 | 1990-07-26 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2198838A JPH0483422A (ja) | 1990-07-26 | 1990-07-26 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0483422A true JPH0483422A (ja) | 1992-03-17 |
Family
ID=16397761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2198838A Pending JPH0483422A (ja) | 1990-07-26 | 1990-07-26 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0483422A (ja) |
-
1990
- 1990-07-26 JP JP2198838A patent/JPH0483422A/ja active Pending
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