JP6128911B2 - 半導体装置及びパワーダウン制御方法 - Google Patents

Description

本発明は、半導体装置及びパワーダウン制御方法、特に入力端子に対するプルアップ機能又はプルダウン機能を有する半導体装置及びパワーダウン制御方法に関する。

パワーダウン制御とは、半導体装置を、通常の消費電力状態とその消費電力が削減された低消費電力状態（パワーダウン状態）との間で遷移させる制御をいう。また、当該遷移を制御する信号（パワーダウン制御信号）を発生させるための回路をパワーダウン制御回路という。この遷移は、半導体装置にパワーダウン制御信号を入力するための専用の端子（特定端子）を設けておき、該特定端子に入力されたパワーダウン制御信号に基づいて半導体装置の内部で実行されるようにするのが一般的である。

上記パワーダウン制御信号を発生させるための従来技術として、主に２つの方法が知られている。１つは、半導体装置の主たる機能を実行する回路（内部回路）とは別に設けた外部回路により、高電位（Ｈレベル）の信号、及び低電位（Ｌレベル）の信号を生成し、
当該信号を特定端子に入力する方法である。
一方、他の方法は、特定端子と電源との間に抵抗を設け、当該抵抗によりＨレベル又はＬレベルを維持させて特定端子に入力するプルアップ、又はプルダウンによる方法である。

特許文献１には、後者による方法の例として、入力レベルによって抵抗値の異なるプルアップ抵抗又はプルダウン抵抗を選択することが可能な入力回路が開示されている。図６に、上記特許文献１に開示されたプルアップ方式の入力回路であるプルアップ入力回路１００を示す。

同図に示すように、プルアップ入力回路１００は、内部回路に接続されたインバータ１０６の入力端子１０２に一端が接続され、正電源端子１０４に他端が接続されたプルアップ抵抗Ｒ１０８を有している。そして、入力端子１０２に入力される入力信号がハイインピーダンスとなったとき、プルアップ抵抗Ｒ１０８により正レベル信号と認識される。

特開平０３−２４９８１９号公報

ところで、近年、さまざまな機器において低消費電力化が求められている中、パワーダウン制御回路自体の消費電力を削減することも求められている。
特に、半導体装置として構成されたリチウムイオン電池等の電池監視用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に搭載されるパワーダウン制御回路では、電池パックを電源電圧（１セル４．２Ｖとして、１０セルの例では４２Ｖ）としていることから、低消費電力化（低消費電流化）に対する要求がさらに厳しくなっている。

従って、上記の外部回路によりパワーダウン制御信号を発生させる方式では、外部回路自体で消費される電力が低消費電力化の障害となる。結果として、電池監視用ＩＣ自体にプルアップ抵抗、又はプルダウン抵抗を設ける上記方法が選択されるが、上記特許文献１に開示された方法では、プルアップ抵抗、又はプルダウン抵抗自体で消費される電力について考慮されていないことが問題となる。

すなわち、上記従来のプルアップ入力回路１００では、入力信号が負レベルの信号となったときには、正電源端子１０４の電圧によってはプルアップ抵抗Ｒ１０８に過大な電流が流れることになる。例えば、上記電池パックの電源電圧を例にとれば、負レベルを接地とした場合プルアップ抵抗Ｒ１０８に４２Ｖの電圧がかかり、プルアップ抵抗Ｒ１０８にはそれに応じた電流が流れることになる。その結果、プルアップ抵抗Ｒ１０８として、定格電力の大きな抵抗（通常、抵抗自体の大きさも大きくなる）を用いることも必要となり、コストアップの要因ともなる。
従って、半導体装置に搭載されるプルアップ回路又はプルダウン回路においても消費電力を削減することが課題となっている。

本発明は、上述した問題を解決するためになされたものであり、消費電力を低減し、かつ低コスト化が可能な半導体装置及びパワーダウン制御方法を提供することを目的とする。

上記目的を達成するために、請求項１に記載の半導体装置は、入力部と、抵抗体を備え、前記抵抗体を介して前記入力部と電源とを接続する接続状態、及び前記入力部と前記電源との接続を遮断した非接続状態に切り替え可能な抵抗体回路と、前記入力部に電流を供給する供給状態、及び前記入力部への前記電流の供給を遮断する非供給状態に切り替え可能な電流供給部と、前記入力部のインピーダンスがハイインピーダンス状態に設定された場合に、前記電流供給部を前記非供給状態、かつ前記抵抗体回路を前記接続状態に各々切り替え、前記入力部のインピーダンスに応じた電位の第１の信号を出力すると共に、前記入力部の電位が所定電位に設定された場合に、前記電流供給部を前記供給状態、かつ前記抵抗体回路を前記非接続状態に各々切り替え、前記入力部の電位に応じた電位の第２の信号を出力する信号生成部と、を含み、前記信号生成部は、前記電流供給部の切り替えと前記抵抗体回路の切り替えとの間に時間差を設けて各々の切り換えを実行するものである。

一方、上記目的を達成するために、請求項６に記載のパワーダウン制御方法は、入力部のインピーダンスがハイインピーダンス状態に設定された場合に、前記入力部に電流を供給する供給状態、及び前記入力部への前記電流の供給を遮断する非供給状態に切り替え可能な電流供給部を前記非供給状態、かつ抵抗体を備え、前記抵抗体を介して前記入力部と電源とを接続する接続状態、及び前記入力部と前記電源との接続を遮断した非接続状態に切り替え可能な抵抗体回路を前記接続状態に、前記電流供給部の切り替えと前記抵抗体回路の切り替えとの間に時間差を設けて各々切り替え、前記入力部のインピーダンスに応じた電位の第１の信号を出力すると共に、前記入力部の電位が所定電位に設定された場合に、前記電流供給部を前記供給状態、かつ前記抵抗体回路を前記非接続状態に、前記電流供給部の切り替えと前記抵抗体回路の切り替えとの間に時間差を設けて各々切り替え、前記入力部の電位に応じた電位の第２の信号を出力し、前記第１の信号及び前記第２の信号に基づいて通常の消費電力状態と該消費電力が低減された状態とを切り替えるものである。

本発明によれば、消費電力を低減し、かつ低コスト化が可能な半導体装置及びパワーダウン制御方法を提供することができる。

第１の実施の形態に係る半導体装置の回路構成の一例を示す回路図である。 第１の実施の形態に係る半導体装置の動作例を説明するためのタイムチャートである。 第２の実施の形態に係る半導体装置の回路構成の一例を示す回路図である。 第１の実施の形態に係る半導体装置の他の動作例を説明するためのタイムチャートである。 第２の実施の形態に係る半導体装置の動作例を説明するためのタイムチャートである。 従来技術に係る半導体装置の回路構成を示す回路図である。

［第１の実施の形態］
以下、図１及び図２を参照して、本実施の形態に係る半導体装置としてのパワーダウン制御回路１０について詳細に説明する。本パワーダウン制御回路１０は、例えば、電池監視用ＩＣ等の特定の機能を有する半導体装置（以下、「内部回路」と称する。）の特定端子に接続され、本パワーダウン制御回路１０の出力であるパワーダウン制御信号を内部回路の特定端子に入力する回路である。ここで、パワーダウン制御信号とは、上述したように、内部回路が、通常の消費電力状態とその消費電力が削減された低消費電力状態との間で遷移するように制御するための信号である。以下、内部回路が通常の消費電力状態となる制御信号を生成する場合のパワーダウン制御回路１０の状態を「通常状態」と表記し、
また、内部回路が低消費電力状態となる制御信号を生成する場合のパワーダウン制御回路１０の状態を「パワーダウン状態」と表記する。

図１において、パワーダウン制御回路１０は、パワーダウン制御回路１０の内部における制御信号と、後段に接続される内部回路に向けて出力端子ＰＤＮを介して出力されるパワーダウン制御信号とを生成する信号生成回路１８、通常時に動作するプルアップ回路１２（図１では「通常時のプルアップ」と表記）、及びパワーダウン時に動作するプルアップ回路１４（図１では「パワーダウン時のプルアップ」と表記）を含んで構成されている。
なお、同図中の符号ＮＤ０ないしＮＤ６はノード（節点）を表している。

信号生成回路１８は、入力がパワーダウン制御回路１０の入力端子であるＰＤに接続され、出力が節点ＮＤ４に接続された入力ドライバ１６、パワーダウン制御回路１０内のドライバとして節点ＮＤ４と節点ＮＤ５との間に接続されたインバータＩＮＶ０、節点ＮＤ５と出力端子ＰＤＮとの間に接続されたインバータＩＮＶ１、及び節点ＮＤ５にセット端子Ｓが接続され、ラッチ回路として機能するＲＳ型フリップフロップＲＳ０を含んで構成されている。

入力ドライバ１６は、ゲートが入力端子ＰＤに、ソースが節点ＮＤ２に、ドレインが節点ＮＤ４に各々接続されたＰチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（以下「ＰＭＯＳトランジスタ」と略記。）ＭＰ４、ゲートが入力端子ＰＤに、ソースが節点ＮＤ３に、ドレインが節点ＮＤ４に各々接続されたＮチャネルＭＯＳ型ＦＥＴ（以下「ＮＭＯＳトランジスタ」と略記。）ＭＮ０、電源ＶＤＤと節点ＮＤ２との間に接続された抵抗Ｒ１、及び節点ＮＤ３と接地（以下、「ＧＮＤ」と表記。）との間に接続された抵抗Ｒ２を含んで構成されている。電源ＶＤＤの電位は、例えば３０から６０Ｖとしてもよい。
なお、抵抗Ｒ１及びＲ２は、縦続接続されたＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ０との間に流れる貫通電流を抑制するための抵抗である。

一方、通常時に動作するプルアップ回路１２は、ゲートが節点ＮＤ０に、ドレインが入力端子ＰＤに、ソースが電源ＶＤＤに各々接続されたＰＭＯＳトランジスタＭＰ０、ゲート及びドレインが節点ＮＤ０に、ソースが電源ＶＤＤに各々接続されたＰＭＯＳトランジスタＭＰ１、ゲートが出力端子ＰＤＮに、ドレインが節点ＮＤ０に、ソースが電源ＶＤＤに各々接続されたＰＭＯＳトランジスタＭＰ２、ゲートが出力端子ＰＤＮに、ドレインが節点ＮＤ０に、ソースが節点ＮＤ６に各々接続されたＮＭＯＳトランジスタＭＮ１、及び一端が節点ＮＤ６に他端がＧＮＤに接続された電流Ｉを流す定電流源ＣＳを含んで構成されている。電流Ｉの電流値は、例えば２００から６００ｎＡとしてもよい。
ここで、ＮＭＯＳトランジスタＭＮ１は、定電流源ＣＳの接続、非接続を切り替える機能を有し、また、ＰＭＯＳトランジスタＭＰ０とＰＭＯＳトランジスタＭＰ１とでカレントミラー回路３０を構成している。

さらに、パワーダウン時に動作するプルアップ回路１４は、ゲートがＲＳ型フリップフロップＲＳ０のＱＮ出力（反転出力）に設けられた端子ＰＵＰに、ドレインが節点ＮＤ１に、ソースが電源ＶＤＤに各々接続されたＰＭＯＳトランジスタＭＰ３、及び入力端子ＰＤと節点ＮＤ１との間に接続された抵抗Ｒ０を含んで構成されている。

次に、図２を参照して、パワーダウン制御回路１０の動作を説明する。

図２は、パワーダウン制御回路１０の動作例を説明するためのタイムチャートであり、
通常状態からパワーダウン状態へ遷移する場合のパワーダウン制御回路１０の各部の波形を示している。すなわち、図２（ａ）は入力端子ＰＤの電圧波形、図２（ｂ）は節点ＮＤ４の電圧波形、図２（ｃ）は出力端子ＰＤＮの電圧波形、図２（ｄ）はＰＭＯＳトランジスタＭＰ０の出力電流Ｉ１の波形、図２（ｅ）は節点ＮＤ５の電圧波形、そして図２（ｆ）は端子ＰＵＰの電圧波形を示している。

ここで、本実施の形態の説明においては、パワーダウン制御回路１０の論理レベルであるＬレベル、Ｈレベルと区別して、接地電位を「電位Ｌ」、電源ＶＤＤの電位を「電位Ｈ」と表記する。

まず、初期状態（通常状態）において、図２（ａ）に示すように入力端子ＰＤは電位Ｌとされており、従って、図２（ｂ）に示すように節点ＮＤ４は電位Ｈとなり、図２（ｅ）に示すように節点ＮＤ５は電位Ｌとなり、図２（ｃ）に示すように出力端子ＰＤＮは電位Ｈとなり、図２（ｆ）に示すように端子ＰＵＰは電位Ｈとなっている。また、ＲＳ型フリップフロップＲＳ０のリセット端子Ｒは電位Ｈに設定されている。

ここで、本実施の形態では、通常状態に遷移させるために入力端子ＰＤに設定する電位を電位Ｌとしているが、これに限らず、電位Ｈより低い電位であれば他の電位の電圧を発生する電圧発生源に短絡（ショート）させてもよい。

一方、初期状態においては、出力端子ＰＤＮが電位Ｈとなっていることにより、ＮＭＯＳトランジスタＭＮ１がオン状態となっているのでカレントミラー回路３０が動作し、図２（ｄ）に示すようにＰＭＯＳトランジスタＭＰ０のドレインから入力端子ＰＤを介して電流Ｉと略等しい電流Ｉ１が流れている。なお、本実施の形態では、電流Ｉ１の電流値Ｉｐは、カレントミラー回路３０のミラー比を変えることにより電流Ｉの電流値に基づいて設定が可能とされているが、ここでは、一例として該ミラー比を略１：１としている。
さらに、端子ＰＵＰが電位ＨであることによりＰＭＯＳトランジスタＭＰ３がオフ状態となっているので、抵抗Ｒ０は電源ＶＤＤから切り離されている。

以上のように、初期状態においては、通常時のプルアップ回路であるプルアップ回路１２が動作しており、パワーダウン時のプルアップ回路であるプルアップ回路１４は動作していない状態となっている。

次に、上記初期状態からパワーダウン状態に遷移させる場合の動作について説明する。

パワーダウン状態に遷移させるために、入力端子ＰＤがオープン（開放）とされる。これにより、入力端子ＰＤの電圧が電位Ｈに向かって上昇し、図２（ａ）に示すように一旦中間電位Ｖｍ（Ｈレベル）となる。この際、ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ０のゲートには中間電位Ｖｍに向かう電圧が入力され、図２（ｂ）に示すように、節点ＮＤ４は電位Ｌに遷移する。

また、図２（ｅ）に示すようにインバータＩＮＶ０により節点ＮＤ５は電位Ｈに遷移し、さらに、図２（ｃ）に示すようにインバータＩＮＶ１により出力端子ＰＤＮは電位Ｌに遷移する。この際、内部回路に向けて、内部回路を低消費電力状態に遷移させるための電位Ｌ（あるいは図示しないレベル変換回路で変換されたＬレベル）のパワーダウン制御信号が出力される。
一方、節点ＮＤ５が電位Ｈに遷移することにより、ＲＳ型フリップフロップＲＳ０のＱＮ出力は電位Ｌに遷移するので、図２（ｆ）に示すように端子ＰＵＰは電位Ｌに遷移する。

さらに、端子ＰＵＰが電位Ｌに遷移したことによりＰＭＯＳトランジスタＭＰ３がオン状態となり抵抗Ｒ０が電源ＶＤＤに接続されるので、図２（ａ）に示すように、入力端子ＰＤの電位は、中間電位Ｖｍから電位Ｈに遷移する。また、出力端子ＰＤＮが電位Ｌに遷移したことにより、ＮＭＯＳトランジスタＭＮ１がオフ状態となり、ＰＭＯＳトランジスタＭＰ２がオン状態となり、節点ＮＤ０が電位Ｈに遷移して定電流源ＣＳが切り離されるのでカレントミラー回路３０の出力が停止し、電流Ｉ１の供給が停止される。

以上のように、パワーダウン状態においては、パワーダウン時のプルアップ回路であるプルアップ回路１４が動作しており、通常時のプルアップ回路であるプルアップ回路１２が動作していない状態となっている。

次に、パワーダウン解除時、すなわちパワーダウン状態から通常状態へ遷移する場合のパワーダウン制御回路１０の動作について説明する。

パワーダウン解除時においては、入力端子ＰＤが接地される（電位Ｌに設定される）（図２（ａ））ことにより、パワーダウン制御回路１０にパワーダウン解除信号が入力される。
この際、ＲＳ型フリップフロップＲＳ０のリセット端子Ｒに接続されたＲＴ端子には電位Ｈが入力される。ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ０のゲートには電位Ｌが入力されるので、節点ＮＤ４は電位Ｈに遷移する（図２（ｂ））。

また、インバータＩＮＶ０を介して節点ＮＤ５は電位Ｌに遷移し（図２（ｅ））、インバータＩＮＶ１を介して出力端子ＰＤＮには電位Ｈが出力される（図２（ｃ））。従って、出力端子ＰＤＮから内部回路に向けて電位Ｈ（あるいは図示しないレベル変換回路で変換されたＨレベル）のパワーダウンを解除するためのパワーダウン制御信号が出力される。
また、節点ＮＤ５が電位Ｌに遷移したことにより、ＲＳ型フリップフロップＲＳ０に設けられた端子ＰＵＰからは電位Ｈが出力される（図２（ｆ））。

さらに、端子ＰＵＰが電位Ｈに遷移したことによりＰＭＯＳトランジスタＭＰ３がオフ状態となり、抵抗Ｒ０は電源ＶＤＤから切り離される。
一方、出力端子ＰＤＮが電位Ｈに遷移したことによりＮＭＯＳトランジスタＭＮ１がオン状態、ＰＭＯＳトランジスタＭＰ２がオフ状態となるので、節点ＮＤ０が電位Ｌとなりカレントミラー回路３０は電流Ｉ１の供給を開始する（図２（ｄ））。

以上のように、パワーダウン状態が解除され通常状態に遷移すると、通常時のプルアップ回路であるプルアップ回路１２が動作している状態、パワーダウン時のプルアップ回路であるプルアップ回路１４は停止している状態となっている。

ここで、ＲＳ型フリップフロップＲＳ０のリセット端子Ｒへの入力信号の本実施の形態における機能について説明する。
リセット端子Ｒに接続されたＲＴ端子には、パワーダウン状態時には電位Ｌ、パワーダウン状態が解除され、内部回路が正常に動作し始めた時に電位Ｈとなるリセット信号が入力される。

これは、パワーダウン制御回路１０がパワーダウン解除を実行する場合、すなわちパワーダウン状態から通常状態への遷移を実行する場合のパワーダウン制御回路１０の過渡的な動作を考えた場合、パワーダウン時のプルアップ回路１４が停止された後、通常時のプルアップ回路１２、つまり、定電流源ＣＳが未だ起動していないという両方のプルアップ回路が機能していない状態が存在する場合がある。この場合、入力端子ＰＤの電位が不定となり、その結果、パワーダウン制御回路１０の出力も不定となってしまう。

本実施の形態に係るパワーダウン制御回路１０では、上記の状態を回避するために、ＲＴ端子へ上記リセット信号を入力し、プルアップ回路１４からプルアップ回路１２への移行における継ぎ目を無くすようにしている。すなわち、パワーダウン状態が解除された場合にその後の一定の時間だけ端子ＰＵＰを電位Ｌに保持し、プルアップ回路１４を動作させるようにしている。

ここで、上記ＲＳ型フリップフロップＲＳ０による過渡的な制御は必須のものではなく、パワーダウン制御回路１０において、上記過渡的な現象が問題とならなければ、ＲＳ型フリップフロップＲＳ０はインバータに置き換えてもよい。

以上詳述したように、本実施の形態に係るパワーダウン制御回路１０は、入力端子ＰＤをオープンとすることによりパワーダウンに遷移させるためのＬレベルのパワーダウン制御信号を出力し、また、入力端子ＰＤをＧＮＤにショートさせることによりパワーダウンを解除するためのＨレベルのパワーダウン制御信号を出力することができる。従って、論理レベルであるＨレベルあるいはＬレベルを生成するための外部回路が不要となり、その分低消費電力化が可能となる。

また、本実施の形態に係るパワーダウン制御回路１０では、入力端子ＰＤをショートさせて電位Ｌに保持する場合には、微小な電流を流す定電流源ＣＳを用いている。また、入力端子ＰＤをオープンにして電位Ｈに保持する場合には、ＰＭＯＳトランジスタＭＰ３により電源ＶＤＤと切り離すことが可能とされたプルアップ用の抵抗Ｒ０を用いているため、プルアップ抵抗にはほとんど電流が流れない。従って、この点においても本実施の形態に係るパワーダウン制御回路１０は低消費電力化が可能となり、また、抵抗Ｒ０は定格電力の小さい抵抗ですむので、コストも低減されたものとなる。

以上のように、本実施の形態に係るパワーダウン制御回路１０は、特に、電源として電池パックのような高電圧の電源を用いる電池監視用ＩＣ等に好適なパワーダウン制御回路となっている。

なお、本実施の形態では、入力端子ＰＤを高電位側に設定する例として開放する（オープンにする）形態を例示して説明したが、これに限られない。すなわち、入力端子がハイインピーダンスで接続された状態に設定すればよいので、例えば、高抵抗を介してＧＮＤに接続する等の形態でもよい。

［第２の実施の形態］
図３ないし図５を参照して本実施の形態に係るパワーダウン制御回路２０について説明する。パワーダウン制御回路２０は、第１の実施の形態に係るパワーダウン制御回路１０において、第１の実施の形態で説明した動作とは異なる他の動作が発生することを回避するようにしたものである。

図３に、本実施の形態に係るパワーダウン制御回路２０の回路構成を例示する回路図を示す。
図３において、パワーダウン制御回路２０は、パワーダウン制御回路２０の内部における制御信号と後段に接続される内部回路に向けて出力するパワーダウン制御信号を生成する信号生成回路２８、通常時のプルアップ回路２２、及びパワーダウン時のプルアップ回路２４を含んで構成されている。

図３に示すように、パワーダウン制御回路２０の通常時のプルアップ回路２２及びパワーダウン時のプルアップ回路２４は、各々図１におけるパワーダウン制御回路１０の通常時のプルアップ回路１２及びパワーダウン時のプルアップ回路１４と同じである。

そして、パワーダウン制御回路２０では、入力ドライバ２６のＰＭＯＳトランジスタＭＰ４のドレインとＮＭＯＳトランジスタＭＮ０のドレインとの間に抵抗Ｒ３を有し、インバータＩＮＶ０が節点ＮＤ４−Ｂに接続され、ＲＳ型フリップフロップＲＳ０のセット端子ＳがインバータＩＮＶ２を介して節点ＮＤ４−Ａに接続されている点がパワーダウン制御回路１０と異なる点である。後述するように、上記他の動作を回避するために、本実施の形態に係るパワーダウン制御回路２０では、抵抗Ｒ３によって、プルアップ回路２２を制御する出力端子ＰＤＮからの制御信号と、プルアップ回路２４を制御する端子ＰＵＰからの制御信号との間に時間差を設けている。

ここで、図４を参照して、上記他の動作が発生する場合について説明する。
図４は、上記他の動作が発生する場合の、パワーダウン制御回路１０の各部の波形を示すタイムチャートである。

通常状態からパワーダウン状態に遷移させるために入力端子ＰＤをオープンにした場合、通常時のプルアップ回路２２からパワーダウン時のプルアップ回路２４に切り替わる際に、図４（ａ）に示すように入力端子ＰＤの電位が中間電位で安定する場合がある。これは、出力端子ＰＤＮからの制御信号により通常時のプルアップ回路２２を停止させる動作と、端子ＰＵＰからの制御信号によりパワーダウン時のプルアップ回路２４を起動させる制御とが競合する場合があるからである。

この入力端子ＰＤの中間電位での安定に伴い、節点ＮＤ４の電位（図４（ｂ））、出力端子ＰＤＮの電位（図４（ｃ））、及び節点ＮＤ５の電位（図４（ｅ））も中間電位で安定する。そのため、端子ＰＵＰの電位は電位Ｈに保たれたままとなるので、ＰＭＯＳトランジスタＭＰ３はオフ状態を維持しており、抵抗Ｒ０が電源ＶＤＤに接続されない。この際、上記のように入力端子ＰＤの電位、すなわちＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ０のゲートの電位が中間電位となるため入力ドライバ１６には貫通電流が流れる。

次に、図５を参照して、本実施の形態に係るパワーダウン制御回路２０の動作を説明する。
図５は、パワーダウン制御回路２０の動作例を説明するためのタイムチャートである。
図３において、入力端子ＰＤをオープンにした場合に、カレントミラー回路３０の電流Ｉ１により入力端子ＰＤが電源ＶＤＤに向かって上昇すると（図５（ａ））、節点ＮＤ４−Ａがまず電位Ｌとなり（図５（ｂ））、遅れて節点ＮＤ４−Ｂが電位Ｌとなる（図５（ｃ））。これは、ＮＭＯＳトランジスタＭＮ０を介して接地側から電位が決まっていくことによる。
そのため、端子ＰＵＰがまず電位Ｌとなって（図５（ｅ））パワーダウン時のプルアップ回路２４が起動し、その後出力端子ＰＤＮが電位Ｌとなって（図５（ｆ））通常時のプルアップ回路２２が停止する（図５（ｇ））。

つまり、本実施の形態に係るパワーダウン制御回路２０では、パワーダウン時のプルアップ回路２４が機能した後に通常時のプルアップ回路２２の機能を停止させているので、
両者の制御において競合が発生することがない。従って、通常時のプルアップ回路２２からパワーダウン時のプルアップ回路２４へ安定して遷移させることができ、パワーダウン制御回路１０で発生する場合がある上記他の動作の発生を回避させることができる。さらに、パワーダウン制御回路２０の内部の電位が中間電位で安定することによる貫通電流の発生も防止することができる。

なお、上記各実施の形態では、入力端子ＰＤをプルアップする形態を例示して説明したが、これに限定されず、入力端子ＰＤをプルダウンする形態に適用してもよい。この場合、通常時のプルアップ回路１２（２２）及びパワーダウン時のプルアップ回路１４（２４）に接続する電源を電源ＶＤＤから低い側の電圧（上記各実施の形態ではＧＮＤ）に変更し、両プルアップ回路を構成するトランジスタを逆極性のトランジスタに（ＰＭＯＳはＮＭＯＳに、ＮＭＯＳはＰＭＯＳに）変更すればよい。

また、上記各実施の形態では、ＭＯＳ型ＦＥＴを使用する場合を例示して説明したが、
これに限られず、他の種々のトランジスタ、例えば接合型ＦＥＴ、バイポーラトランジスタ等を使用してもよい。

１０、２０ パワーダウン制御回路
１２、１４、２２、２４ プルアップ回路
１６、２６ 入力ドライバ
１８、２８ 信号生成回路
３０ カレントミラー回路
ＣＳ 定電流源

Claims (7)

1. 入力部と、
   抵抗体を備え、前記抵抗体を介して前記入力部と電源とを接続する接続状態、及び前記入力部と前記電源との接続を遮断した非接続状態に切り替え可能な抵抗体回路と、
   前記入力部に電流を供給する供給状態、及び前記入力部への前記電流の供給を遮断する非供給状態に切り替え可能な電流供給部と、
   前記入力部のインピーダンスがハイインピーダンス状態に設定された場合に、前記電流供給部を前記非供給状態、かつ前記抵抗体回路を前記接続状態に各々切り替え、前記入力部のインピーダンスに応じた電位の第１の信号を出力すると共に、前記入力部の電位が所定電位に設定された場合に、前記電流供給部を前記供給状態、かつ前記抵抗体回路を前記非接続状態に各々切り替え、前記入力部の電位に応じた電位の第２の信号を出力する信号生成部と、を含み、
   前記信号生成部は、前記電流供給部の切り替えと前記抵抗体回路の切り替えとの間に時間差を設けて各々の切り換えを実行する
   半導体装置。
2. 前記信号生成部は、前記入力部にドライバを介して接続されると共に、前記入力部のインピーダンスがハイインピーダンス状態に設定された場合に前記電流供給部を前記非供給状態に切り替え、前記入力部の電位が前記所定電位に設定された場合に前記電流供給部を前記供給状態に切り替える制御信号を出力するインバータ回路、及び前記入力部に前記ドライバを介して接続されると共に、前記入力部のインピーダンスがハイインピーダンス状態に設定された場合に前記抵抗体回路を前記接続状態に切り替え、前記入力部の電位が前記所定電位に設定された場合に前記抵抗体回路を非接続状態に切り替える制御信号を出力するＲＳ型フリップフロップを具備する
   請求項１に記載の半導体装置。
3. 前記ＲＳ型フリップフロップは、前記所定電位に設定されていた前記入力部のインピーダンスがハイインピーダンス状態に設定された場合にリセット端子に第１の電位の信号が入力され、ハイインピーダンス状態に設定されていた前記入力部が前記所定電位に設定された場合に前記リセット端子に前記第１の電位より高電位である第２の電位の信号が入力される
   請求項２に記載の半導体装置。
4. 前記ドライバの出力信号は前記入力部の設定に応じた出力信号及び該出力信号を遅延回路を介して遅延させた遅延出力信号に分岐され、前記出力信号及び前記遅延出力信号の各々が前記インバータ回路及び前記ＲＳ型フリップフロップのいずれか一方に入力され、
   前記信号生成部は、前記インバータ回路の出力と前記ＲＳ型フリップフロップの出力との時間差に基づき前記電流供給部の切り替えと前記抵抗体回路の切り替えとの間に時間差を設けて各々の切り換えを実行する
   請求項２又は請求項３に記載の半導体装置。
5. 前記電流供給部は定電流源を備え、前記定電流源の電流に比例した電流を流すカレントミラー回路を含んで構成された
   請求項１ないし請求項４のいずれか１項に記載の半導体装置。
6. 入力部のインピーダンスがハイインピーダンス状態に設定された場合に、前記入力部に電流を供給する供給状態、及び前記入力部への前記電流の供給を遮断する非供給状態に切り替え可能な電流供給部を前記非供給状態、かつ抵抗体を備え、前記抵抗体を介して前記入力部と電源とを接続する接続状態、及び前記入力部と前記電源との接続を遮断した非接続状態に切り替え可能な抵抗体回路を前記接続状態に、前記電流供給部の切り替えと前記抵抗体回路の切り替えとの間に時間差を設けて各々切り替え、前記入力部のインピーダンスに応じた電位の第１の信号を出力すると共に、前記入力部の電位が所定電位に設定された場合に、前記電流供給部を前記供給状態、かつ前記抵抗体回路を前記非接続状態に、前記電流供給部の切り替えと前記抵抗体回路の切り替えとの間に時間差を設けて各々切り替え、前記入力部の電位に応じた電位の第２の信号を出力し、前記第１の信号及び前記第２の信号に基づいて通常の消費電力状態と該消費電力が低減された状態とを切り替えるパワーダウン制御方法。
7. 前記入力部にドライバを介して接続されたＲＳ型フリップフロップから、前記入力部のインピーダンスがハイインピーダンス状態に設定された場合に前記抵抗体回路を前記接続状態に切り替え、前記入力部の電位が前記所定電位に設定された場合に前記抵抗体回路を非接続状態に切り替える制御信号を出力する
   請求項６に記載のパワーダウン制御方法。