JP2011188257A - 入出力端子制御回路 - Google Patents

Abstract

【課題】フローティングかどうかの識別信号が不要な入出力端子制御回路を提供する。
【解決手段】フローティング検出回路５１は、半導体チップの内部回路に対し外部信号を入出力する入出力端子Ｔに接続され、当該入出力端子Ｔの電気的なフローティング状態を検出する。電位固定スイッチＳＷは、フローティング検出回路５１の検出結果に基づいて、当該入出力端子Ｔをハイレベルまたはローレベルの電源電圧で電位固定する。
【選択図】図１

Description

本発明は、半導体チップ等の入出力端子の電位を制御する入出力端子制御回路に関する。

複数の半導体チップを積層する積層半導体装置が知られている。
同じ機能のメモリチップ等を多段積層して三次元的に回路を集積化することもあるが、異なる機能の半導体チップを多段積層することがある。例えば、メモリチップと論理回路チップの積層構成が、異なる機能のチップ積層の代表例である。

このような積層半導体装置では、チップ製造コストが全体のコストに占める割合が大きい。そのため、例えばメモリチップを汎用性チップとして、例えば論理回路チップを、実現しようとする機能に応じて変更する仕様とする場合がある。

あるいは、あるカテゴリーの製品群において、考えられる多数の機能を複数の半導体チップの内部に予め用意（インプリメント）しておいて、製品として必要な機能のみを、ボンディングやワイアリングにより選択する仕様を採る場合もある。
この場合、半導体チップごとに機能が異なるようにする場合と、同一チップ内において汎用的なブロックと選択的な専用機能ブロックを混在させ、チップを積層したときにブロックを任意に接続して、利用するブロック選択を行う場合とがある。

いずれの場合でも、共通な汎用チップまたは汎用機能ブロックと、選択的な専用チップまたは専用機能ブロックとが同一または異なる半導体チップに混在する。
このうちチップ内の一部のブロックが実際には用いられない、あるいは、同じブロック内でも、その一部しか実際には用いられないことがあり、その分、無駄が生じているともいえる。しかし、あるカテゴリーの製品群全体で見ると、使用するチップの種類が少ないため、コストが大幅に低減でき、さらに製造工程の簡略化および納期短縮および設計効率の改善などの点ではトータルの効率性が高い。また、多品種少量生産に対応できるため、市場要求に合致した製品群の提供が可能となる。

以上のように構成される積層半導体装置では、その各チップの表面および裏面に配置されたボンディングやワイアリングのためのパッドは、選択的に使用と不使用が規定されるため“ボンディングオプションパッド”と呼ばれる。なお、メモリに関し、ボンディングオプションは積層半導体でないパッケージ品でも用いられる。一方、積層半導体やチップオンチップ（ＣｏＣ）のメモリでは、積層チップ間を接続するマイクロバンプのみ接続され、使用されないパッドが存在することがある。この場合、パッドの使用と不使用はマイクロバンプ経由で規定される。

ボンディングオプションパッドは、使用されない場合に、フローティング状態とされるか、またはＶＤＤ／ＶＳＳが印加されるパッドにボンディングされる。この場合、フローティング状態（以下、非接続（ＮＣ）状態ともいう）とされるパッドでも、そのパッドが接続された回路ノードで内部信号状態を所定の電圧レベルに設定する必要がある。

上記のようなフローティング箇所に対する処理を目的とした端子電圧制御法とその回路構成が知られている（例えば、特許文献１〜３参照）。

特開平０６−２４４６９５号公報 特開２０００−２９５０８６号公報 特開２００８−２８８５８１号公報

上記特許文献１の技術では、内部回路の入出力バッファと外部端子との間にスイッチを設け、これを制御する回路を備えるが、フローティング端子であるか使用端子であるかの情報を制御回路に与える必要がある。

上記特許文献２の技術では、入力端子の信号をラッチ回路のクロック入力として用い、ラッチ回路出力で電位固定のスイッチを制御する。
この回路構成では、誤動作はしないが、端子に信号が入力されるときも含めてＬレベルからＨレベルの遷移のたびにラッチ回路が動作して消費電力が増加する。また、フローティングノードかどうかの情報を保持できない。また、電位固定の向きと反対の向きの入力がある場合、リセット中に電流が流れ続ける。
このように特許文献２の技術では、消費電力の抑制が十分でなく、フローティングかどうかの検出が困難であるため、使用用途が制限される。

上記特許文献３の技術では、特許文献１および２と同様、入力に対してフローティングを固定することはできるが、フローティングかどうかの情報を得ることはできない。
また、入力に対してダイナミックラッチを持つためインターフェース特性に影響し、これが不具合の原因になりやすい等の課題がある。

本発明は、フローティングかどうかの識別信号が不要な入出力端子制御回路を提供するものである。

本発明に関わる入出力端子制御回路は、フローティング検出回路と、電位固定スイッチとを有する。
前記フローティング検出回路は、半導体チップの内部回路に対し外部信号を入出力する入出力端子に接続され、当該入出力端子の電気的なフローティング状態を検出する。
前記電位固定スイッチは、前記フローティング検出回路の検出結果に基づいて、当該入出力端子をハイレベルまたはローレベルの電源電圧で電位固定する。

以上の構成によれば、入出力端子の電気的なフローティング状態が検出できるため、フローティングかどうかの識別信号が不要である。また、フローティング端子を自動判別するため、汎用チップに任意の端子数をもつチップを種々組み合わせる用途などに適した入出力端子制御回路が実現できる。

本発明によれば、フローティングかどうかの識別信号が不要な入出力端子制御回路を提供することができる。

本発明の実施形態に関わる入出力端子制御回路の構成を示すブロック図である。 フローティング検出回路の第１構成例を示す回路図である。 第１構成例の回路における制御手順を示すフローチャートである。 第１構成例の回路における制御時の各ノード電位の波形図である。 フローティング検出回路の第２構成例を示す回路図である。 第２構成例の回路における制御手順を示すフローチャートである。 第２構成例の回路における制御時の各ノード電位の波形図である。 フローティング検出回路の第３構成例を示す回路図である。 第３構成例の回路における制御手順を示すフローチャートである。 第３構成例の回路における制御時の各ノード電位の波形図である。 第３構成例の回路における制御手順を示す他のフローチャートである。 第３構成例の回路における制御時の各ノード電位の他の波形図である。 フローティング検出回路の第４構成例を示す回路図である。 第４構成例の回路における制御手順を示すフローチャートである。 第４構成例の回路における制御時の各ノード電位の波形図である。 フローティング検出回路の第５構成例を示す回路図である。 第５構成例の回路における制御手順を示すフローチャートである。 第５構成例の回路における制御時の各ノード電位の波形図である。 適用例を示す積層半導体装置のチップの積層図である。

本発明の実施形態を、図面を参照して以下の順に説明する。
１．基本ブロック構成。
２．第１の回路構成。
３．第２の回路構成。
４．第３の回路構成。
５．第４の回路構成。
６．第５の回路構成。
７．適用例。

＜１．基本ブロック構成＞
図１は、本発明の実施形態に関わる入出力端子制御回路の構成を示すブロック図である。
図１に図解する入出力端子制御回路５は、フローティング検出回路５１と、電位固定スイッチＳＷとを有する。
フローティング検出回路５１は、その入力が半導体チップの外部からの信号を入出力する入出力端子Ｔに接続されている。フローティング検出回路５１は制御入力を有し、制御入力に、チップイネーブル信号等の制御信号が外部から不図示の端子を介して与えられる。
ここで、入出力端子Ｔは、入力端子、出力端子、入力と出力の双方を行う端子の何れかである。以下の説明では入力と出力の双方を行う端子を前提とした記載をするが、これに限定されない。よって、例えば、後述の入出力バッファは、入力バッファや出力バッファでもよい。

制御信号がチップイネーブル信号の場合、その信号がチップイネーブルを示すときに入出力端子制御回路５は動作して、入出力端子Ｔが電位的にフローティングであるかを検出する。
入出力端子Ｔには内部回路の信号入出力のための入出力バッファＢＦが接続されているが、入出力バッファＢＦの入力インピーダンスはトランジスタゲートであるため入力インピーダンスが高い。このため、入出力端子Ｔに外部回路が接続されていないと入出力端子Ｔの電位状態はフローティング状態を示すハイインピーダンス（Ｈｉ−ｚ）となる。一方、入出力端子Ｔに外部回路が接続されている場合は、入出力端子Ｔの電位はフローティングを示さない。
フローティング検出回路５１は、この入出力端子Ｔがフローティングであるか否かを検出することができる。

電位固定スイッチＳＷは、フローティング検出回路５１による検出結果に応じてオンとオフが制御される。電位固定スイッチＳＷは、ハイレベルまたはローレベルの固定電圧（例えば電源電圧）が不図示の配線から供給可能となっている。電位固定スイッチＳＷは、その前段のフローティング検出回路５１が入出力端子Ｔのフローティング状態を検出するとオンして、入出力端子Ｔの電位をハイレベルまたはローレベルの固定電圧に固定する。これにより、入出力バッファＢＦの入力ノードがローレベルまたはハイレベルの固定電圧に制御され、その中間電位となることを回避できる。したがって、入出力端子Ｔが外部接続されていないときに入出力バッファＢＦの入力ノードが中間電位になることに起因して生じる無駄な電流の消費を有効に防止できる。

図１に図解する入出力端子制御回路５の構成は、入出力端子Ｔごとに設けられていることが望ましい。この場合、入出力端子Ｔが外部接続されていない不使用端子の全てで、この無駄な電流の消費が防止でき、当該半導体チップ全体の消費電力が、この入出力端子制御回路５が設けられていない場合より大幅に低減できる。なお、外部接続されないことがある入出力端子Ｔが予め一部に限定される場合は、その入出力端子Ｔのみ入出力端子制御回路５を設けるとよい。その場合、入出力端子制御回路５を必要最小限としながらも、同様に無駄な消費電力を低減できる。

＜２．第１の回路構成＞
図２は、フローティング検出回路５１の第１の構成例を示す回路図である。
図２に図解するフローティング検出回路５１は、本発明のラッチ回路ＬＡＴに一例に該当する１つのフリップフロップ回路ＦＦ（以下、ラッチ回路ＬＡＴと表記）と、２つのインバータＩＮＶ１およびＩＮＶ２と、３つのナンド回路ＮＡＮＤ１〜ＮＡＮＤ３とを有する。なお、フリップフロップ回路ＦＦはラッチ回路ＬＡＴの一例に過ぎない。

ラッチ回路ＬＡＴの入力が入出力端子Ｔに接続され、その出力がインバータＩＮＶ１を介してナンド回路ＮＡＮＤ１の一方入力に接続されている。ラッチ回路ＬＡＴのクロック入力には、チップイネーブル信号等の制御信号（ｎｅｎ）の、インバータＩＮＶ０による反転制御信号（ｂｎｅｎ）が与えられる。
インバータＩＮＶ０は、入出力端子Ｔごとの入出力端子制御回路５に共通に設けられる。あるいは、半導体チップに制御信号（ｎｅｎ）と反転制御信号（ｂｎｅｎ）が与えられる構成もあり得るため、入出力端子制御回路５の必須の構成素子にインバータＩＮＶ０は含まれていない。

ナンド回路ＮＡＮＤ２の一方入力に制御信号（ｎｅｎ）が与えられている。
ナンド回路ＮＡＮＤ１の他方入力に電源検出信号（power on）が与えられ、インバータＩＮＶ２を介して発生する電源検出信号（power on）の反転信号がナンド回路ＮＡＮＤ２の他方入力に与えられている。

電源検出信号（power on）は、当該半導体チップの電源投入が行われる際に、制御回路（不図示）において電源電圧を検出したら発行される信号である。電源検出信号（power on）は、電源投入後のイニシャライズ処理が終了したタイミングで発行される。
電源検出信号（power on）および上記した制御信号（ｎｅｎ）（反転制御信号（ｂｎｅｎ）またはその双方の制御信号対）は、半導体集積回路（ＩＣ）には必要な制御信号であり、本発明の適用、非適用にかかわらず外部から与えられ、または内部で発生する。したがって、これらの制御信号は本発明の適用に際して新たに必要となる信号ではない。フローティング検出回路５１は、フローティング検出開始の契機として、これらの既存の信号を利用しているに過ぎない。

ここで、入出力端子Ｔの電圧を記号“ｂｕｍｐ”により表す。
本実施形態では、入出力端子Ｔからの入力がある場合は、その電位がＨレベルに揃えられることを前提とする。つまり、本実施形態では、入力信号の仕様により入力レベルは必ずＨレベルであることが予め分かっている。
このことに対応して、電位固定スイッチＳＷは、入力電位と逆向きの電位を与えために、入出力端子Ｔと基準電圧（ローレベルの電源電圧ＶＳＳ、例えばＧＮＤ電圧）の供給線との間に接続されている。電位固定スイッチＳＷのゲートに、ナンド回路ＮＡＮＤ３の出力が入力されている。ここで“逆向きの電位”とは、ローレベルの電位（例えば基準電位ＶＳＳ）に対するハイレベルの電位（例えば電源電圧ＶＤＤ）、ハイレベルの電位に対するローレベルの電位の意味である。

図３は、図２に示す回路における制御手順を示すフローチャートである。また、図４は、当該制御時の各ノード電位の波形図である。

図３のステップＳＴ１では、制御信号（ｎｅｎ）が外部または内部の制御回路を介して与えられ、これにより図２に示す入出力端子制御回路５が起動される。
入出力端子Ｔが外部と接続されていない場合、Ｈレベルの入力信号が与えられず、入出力端子Ｔの電位がフローティングとなる。

図３のステップＳＴ２において、フローティング状態で例えば中間電圧の端子電圧（ｂｕｍｐ）がＬレベルにプルダウンされる。

具体的には、図４（Ｂ）に示すように制御信号（ｎｅｎ）のパルスがＬレベルからＨレベルとなると（時間Ｔ１）、ラッチ回路ＬＡＴのクロック入力（反転制御信号（ｂｎｅｎ））がＬレベルに遷移する（不図示）。このときラッチ回路ＬＡＴの出力はＨレベルのままであり、インバータＩＮＶ１の出力（ｂｕｍｐ＿ｎ）がＬレベルを維持する（図４（Ｄ））。このとき電源検出信号（power on）がＬレベルで電源電圧が未検出なので（図４（Ａ））、ナンド回路ＮＡＮＤ１の出力がＨレベルである。
一方、ナンド回路ＮＡＮＤ２の一方入力にも制御信号（ｎｅｎ）が与えられ、これが時間Ｔ１のタイミングでＨレベルに遷移する。このとき電源検出信号（power on）のＬレベルがインバータＩＮＶ２で反転されてナンド回路ＮＡＮＤ２の他方入力に与えられている。そのため、ナンド回路ＮＡＮＤ２の出力がＨレベルとなる。
以上から、ナンド回路ＮＡＮＤ３の出力（ｐｕｌｌｄｏｗｎ）がＬレベルとなって、電位固定スイッチＳＷがオンする。その結果、端子電圧（ｂｕｍｐ）がＬレベルにプルダウンされる（図４（Ｃ））。

図３のステップＳＴ３では、入出力端子Ｔの電位をラッチ回路ＬＡＴに記憶する。

具体的には、時間Ｔ２で制御信号（ｎｅｎ）がＬレベルに戻される（図４（Ｂ））。すると、ナンド回路ＮＡＮＤ２の出力がＬレベルに反転する。
一方、時間Ｔ２でラッチ回路ＬＡＴが、クロック入力の立ち下がりで入力電位、すなわち端子電圧（ｂｕｍｐ）のＬレベルを取り込み、保持する。そのため、ナンド回路ＮＡＮＤ１の一方入力であるインバータＩＮＶ１の出力（ｂｕｍｐ＿ｎ）が反転してＨレベルになる（図４（Ｄ））。このため、ナンド回路ＮＡＮＤ３の入力にＨレベルが揃い、その出力（ｐｕｌｌｄｏｗｎ）が反転して（図４（Ｅ））、電位固定スイッチＳＷがターンオフする。

入出力端子制御回路５は、図３のステップＳＴ４にて、電源検出信号（power on）の入力を監視している。電源検出信号（power on）はＨレベルが活性であるが、このＨレベル変化時に、ラッチ回路ＬＡＴの保持電位に応じてフローティング検出回路５１の出力により電位固定スイッチＳＷがオンするかオフのままかが決められる。よって、このステップＳＴ４はラッチ保持電位の検出でもある。

図４（Ｅ）はラッチ電位がＬレベル、つまり入出力端子Ｔがフローティング状態である場合に対応する。この場合、ラッチ回路ＬＡＴの保持電位がＬ、よってその出力がＬレベルである。
時間Ｔ３で電源検出信号（power on）が活性化（オン）する前の段階では、上記したように、時間Ｔ２で制御信号（ｎｅｎ）がＬレベルとなるため、ナンド回路ＮＡＮＤ２の出力がＨレベルとなっている。また、時間Ｔ２以降は、インバータＩＮＶ１の出力（ｂｕｍｐ＿ｎ）がＨレベルであり（図４（Ｄ））、ナンド回路ＮＡＮＤ１の出力がＨレベルであり、ナンド回路ＮＡＮＤ３の入力にＨレベルが揃っている。そのため、図４（Ｅ）のようにナンド回路ＮＡＮＤ３の出力（ｐｕｌｌｄｏｗｎ）がＬレベルで、電位固定スイッチＳＷがオフしている。
この状態で、時間Ｔ３にて電源検出信号（power on）がＨレベルになると、ナンド回路ＮＡＮＤ１とＮＡＮＤ２の出力が共にＬに反転し、ナンド回路ＮＡＮＤ３の出力（ｐｕｌｌｄｏｗｎ）がＨレベルに反転して（図４（Ｅ））、ステップＳＴ５で電位固定スイッチＳＷが再度オンし、端子電圧（ｂｕｍｐ）がＬレベルにプルダウンされる。
これにより、後続の入出力バッファＢＦ（図１）における無駄な電力消費が防止される。

一方、入力信号が入力され端子電圧（ｂｕｍｐ）がＨレベルの場合は、ラッチ回路ＬＡＴはＬレベルを保持していないから、その出力はＨのままであり、その結果、電源検出信号（power on）が印加されても、ステップＳＴ５で電位固定スイッチＳＷはオンしない。つまり、図３ではステップＳＴ５がスキップされる。

その後、ステップＳＴ６でフローティング検出回路５１がオフされる。ここでフローティング検出回路５１がオフされるとは、例えば、具体的には、制御信号（ｎｅｎ）と電源検出信号（power on）が、以後変化しないため、入出力端子Ｔが仮に電位変化したとしても、ラッチ回路ＬＡＴが入力変化を受け付ないことを意味する。フローティング検出回路５１がオフされると、以後、ラッチ回路ＬＡＴがラッチデータを保持し続ける。
以上の制御は、入出力端子Ｔに信号が外部から入力される場合と、信号が外部に出力される場合とで同様である。

以上の制御では、電源電圧が検出される前では、Ｈレベルの信号が入出力端子Ｔに印加されていても電源供給がされないため、後段の回路で電力が消費されず、よって入出力端子Ｔの電位固定を行わない。一方、電源電圧が検出されたときに、入出力端子Ｔが不使用（フローティング状態）の場合にだけ、入出力端子Ｔが基準電圧Ｖｓｓに接続され、後段の回路の無駄な電力消費が防止される。
図２の回路では、電源電圧の検出により活性化する電源検出信号（power on）を、ナンド回路ＮＡＮＤ２の経路に電源検出の情報を入力するとともに、ナンド回路ＮＡＮＤ１の経路を有効に使うかを選択する信号として用いることで上記制御を実現している。

以下、入力信号レベルがＬを想定する場合、ＨとＬが不明な場合（どちらもとり得る場合）に好適な回路構成と、その動作を述べる。以下の回路構成では、図１のブロック図は共通し、また、ラッチ保持電位に応じてフローティング状態を制御するといった基本的な考え方は同じである。よって、以下、第１の回路構成と異なる点を中心として説明する。

＜３．第２の回路構成＞
図５は、第２の回路構成を示す回路図である。図６は、その制御手順のフローチャート、図７は波形図である。
図５に図解する第２の回路構成は、図２と異なり、ナンド回路ＮＡＮＤ３に代えてアンド回路ＡＮＤが用いられ、電位固定スイッチＳＷがＰＭＯＳトランジスタからなる。この電位固定スイッチＳＷは、入出力端子Ｔとハイレベルの電源電圧ＶＤＤの供給線との間に接続されている。

よって、電位固定がプルアップによって行われ（図７のステップＳＴ２）、ラッチの保持電位がＨであり、これをステップＳＴ４で検出する。
波形図では、図７（Ｅ）に示すようにアンド回路ＡＮＤの出力（ｐｕｌｌｄｏｗｎ）は、図４（Ｅ）に示す第１の回路構成におけるナンド回路ＮＡＮＤ３の出力と比べると、当該ナンド回路ＮＡＮＤ３の出力が反転制御されていることが分かる。

＜４．第３の回路構成＞
図８は、第３の回路構成を示す回路図である。
図８に示す回路図が、図２および図５と異なる点を、以下に記述する。

図８に図解する回路では、電位固定スイッチが、入出力端子Ｔと電源電圧ＶＤＤの供給線に接続されたＰＭＯＳ構成のＰＭＯＳスイッチＰＳＷと、２つのＮＭＯＳ構成のＮＭＯＳスイッチＮＳＷ１,ＮＳＷ２とからなる。ＮＭＯＳスイッチＮＳＷ１,ＮＳＷ２は、入出力端子Ｔと基準電圧ＶＳＳの供給線との間に互いに並列に接続されている。

図８に示す回路では、ラッチ回路ＬＡＴが、Ｌレベルを保持する第１ラッチ回路ＬＡＴ１と、Ｈレベルを保持する第２ラッチ回路ＬＡＴ２とを有する。第１ラッチ回路ＬＡＴ１のクロック入力に、インバータＩＮＶ０１により出力される反転制御信号（ｂｎｅｎ）が与えられる。第２ラッチ回路ＬＡＴ２のクロック入力に、インバータＩＮＶ０１とともにインバータＩＮＶ０を構成するインバータＩＮＶ０２に制御信号（ｐｅｎ）が入力されて反転されることで発生した反転制御信号（ｂｐｅｎ）が与えられる。制御信号（ｐｅｎ）と（ｎｅｎ）は後述するように位相が異なる正のパルス信号であり、反転制御信号（ｂｐｅｎ）と（ｂｎｅｎ）とは位相が異なる負のパルス信号である。

図８に示す回路では、第１ラッチ回路ＬＡＴ１の出力（ｂｕｍｐ＿ｎ）と、第２ラッチ回路ＬＡＴ２の出力（ｂｕｍｐ＿ｐ）との排他的論理和（ＸＯＲ）をとるエクスクローシブオア回路ＸＯＲが、図２,図５のインバータＩＮＶ１に代えて用いられる。

図２のナンド回路ＮＡＮＤ１〜ＮＡＮＤ３に代えて、図８ではアンド回路ＡＮＤ１とノア回路ＮＯＲが用いられる。
アンド回路ＡＮＤ１の一方入力がエクスクローシブオア回路ＸＯＲの出力（ｘｏｒ）を入力し、他方入力が電源検出信号（power on）を入力する。アンド回路ＡＮＤ１の出力で、ＮＭＯＳスイッチＮＳＷ１のゲートが制御される。
ノア回路ＮＯＲは、反転制御信号（ｂｎｅｎ）と電源検出信号（power on）とを入力し、その出力でＮＭＯＳスイッチＮＳＷ２のゲートが制御される。

電源検出信号（power on）に、インバータＩＮＶ２を構成する２つのインバータＩＮＶ２１とＩＮＶ２２とが接続されている。インバータＩＮＶ２１とＩＮＶ２２との中間ノードは、新たに設けたナンド回路ＮＡＮＤ４の一方入力に与えられる。ナンド回路ＮＡＮＤ４の他方入力に制御信号（ｐｅｎ）が与えられ、その出力でＰＭＯＳスイッチＰＳＷのゲートが制御される。

図８の回路の動作は、入出力端子Ｔに対して外部から入出力される信号がＬレベルかＨレベルかに応じて異なる。
最初に、入出力端子Ｔの初期電位が任意（フローティング状態のＨｉ−ｚ）であり、電位固定はプルアップにより行う場合を、図９のフローチャートと図１０の波形図を用いて説明する。

図９のステップＳＴ１では、制御信号（ｐｅｎ）が外部または内部の制御回路を介して与えられ、これにより図８に示す入出力端子制御回路５が起動される。
入出力端子Ｔが外部と接続されていない場合、入出力信号が与えられず、入出力端子Ｔの電位がフローティングとなる。

図８のステップＳＴ２Ａにおいて、フローティング状態で例えば中間電圧の端子電圧（ｂｕｍｐ）がＨレベルにプルアップされる。

具体的には、制御信号（ｐｅｎ）のパルスがＬレベルからＨレベルとなると（図１０（Ｂ）の時間Ｔ１）、第２ラッチ回路ＬＡＴ２のクロック入力（反転制御信号（ｂｐｅｎ））がＬレベルに遷移する（不図示）。また第１ラッチ回路ＬＡＴ１のクロック入力（反転制御信号（ｂｎｅｎ））も初期状態のＬレベルである。このとき第１および第２ラッチ回路ＬＡＴ１，ＬＡＴ２の出力はＬレベルのままである（図１０（Ｅ）および（Ｆ））。したがって、エクスクローシブオア回路ＸＯＲの出力（ｘｏｒ）もＬレベルとなる。また、電源検出信号（power on）がＬレベルであるため（図１０（Ａ））、ノア回路ＮＯＲの出力もＬレベルとなる。したがって、ＮＭＯＳスイッチＮＳＷ１,ＮＳＷ２は共にオフしている。

一方、インバータＩＮＶ２１の出力がＨレベルであり、制御信号（ｐｅｎ）がＨに遷移することから、図１０（Ｂ）の時間Ｔ１でナンド回路ＮＡＮＤ４の出力がＬレベルをとり、ＰＭＯＳスイッチＰＳＷがターンオンする。
その結果、端子電圧（ｂｕｍｐ）がＨレベル（ＶＤＤレベル）にプルアップされる（ステップＳＴ２Ａ、図１０（Ｄ））。

次に、ステップＳＴ３Ａにて、入出力端子Ｔのプルアップ後の電位（Ｈレベル）が第２ラッチ回路ＬＡＴ２に取り込まれ、記憶される。

具体的には、時間Ｔ２で制御信号（ｐｅｎ）がＬレベルに戻される。すると、第２ラッチ回路ＬＡＴ２が、クロック入力（ｂｐｅｎ）の立ち上がりで入力電位、すなわち端子電圧（ｂｕｍｐ）のＨレベルを取り込み、保持する。そのため、エクスクローシブオア回路ＸＯＲの一方入力である（ｂｕｍｐ＿ｐ）がＨレベルに反転する。一方、もう片方の（ｂｕｍｐ＿ｎ）はＬレベルを維持する。
この結果、エクスクローシブオア回路ＸＯＲの出力（ｘｏｒ）がＨレベルに遷移する（図１０（Ｇ））。ただし、この時点では未だ、電源検出信号（power on）がＨでないため、ＮＭＯＳスイッチＮＳＷ１,ＮＳＷ２はオフのままである。

次に、ステップＳＴ２ＢとＳＴ３Ｂで上記と逆の動作、つまり端子電圧（ｂｕｍｐ）のプルダウンと、第１ラッチ回路ＬＡＴ１のＬ電位保持動作が行われる。
この具体的な動作は、上記のプルアップと逆の動作なので詳細は省略する。
この結果、２つのラッチ回路には、（ＬＡＴ１,ＬＡＴ２）＝（Ｌ,Ｈ）の２ビット論理が記憶される。この（Ｌ,Ｈ）の２ビット論理は、入出力端子Ｔがフローティング状態であることを示している。

次のステップＳＴ４では、第１ラッチ回路ＬＡＴ１と第２ラッチ回路ＬＡＴ２の出力（保持電位）を比較する動作が実質的に行われる。

より詳細には、図１０の時間Ｔ５にて、電源検出信号（power on）がＨレベルになる。
すると、図１０の例では、２つのラッチ出力が異なるため、エクスクローシブオア回路ＸＯＲの出力（ｘｏｒ）はＨレベルであり、よってアンド回路ＡＮＤ１により制御されるＮＭＯＳスイッチＮＳＷ１がターンオンして端子電圧（ｂｕｍｐ）をＬレベルに電位固定する（図９のステップＳＴ５）。
一方、図１０（Ａ）に示すように時間Ｔ５で電源検出信号（power on）がＨレベルとなる。そのため、ノア回路ＮＯＲの入力にはＨが揃うが、その出力はＬレベルのままであり、よってＮＭＯＳスイッチＮＳＷ２がオフ状態を維持する。このときＰＭＯＳスイッチＰＳＷはオフする。
これにより、後続の入出力バッファＢＦ（図１）における無駄な電力消費が防止される。

その後、ステップＳＴ６でフローティング検出回路５１がオフされる。ここでフローティング検出回路５１がオフされるとは、例えば、具体的には、制御信号（ｎｅｎ）および（ｐｅｎ）と電源検出信号（power on）が、以後変化しないため、入出力端子Ｔが仮に電位変化したとしても、ラッチ回路ＬＡＴが入力変化を受け付けないことを意味する。フローティング検出回路５１がオフされると、以後、ラッチ回路ＬＡＴがラッチデータを保持し続ける。

以上は入出力端子Ｔがフローティング状態の場合の動作であるが、入出力端子ＴにＨレベルの信号が与えられる場合、元々Ｈレベルであるので、図９のステップＳＴ２Ａのプルアップは実質的に行われない。
これに対し、Ｌレベルの入出力信号が入出力端子Ｔに与えられる場合、その入出力信号の外部駆動力が強いため、図１０における時間Ｔ１を起点とするプルアップが行われない。よって、２つのラッチ回路には、（ＬＡＴ１,ＬＡＴ２）＝（Ｌ,Ｌ）の２ビット論理が記憶される。この（Ｌ,Ｌ）の２ビット論理は、入出力信号がＬレベルのときの入出力端子Ｔに当該入出力信号が与えられていることを示している。

２つの入力がＬだとエクスクローシブオア回路ＸＯＲの出力（ｘｏｒ）がＬであるため、電源検出信号（power on）の有無にかかわらずＮＭＯＳスイッチＮＳＷ１はオンしない。
また、ＮＭＯＳスイッチＮＳＷ２のゲートはＨレベルとなるが、そのソースとドレイン間電位がほぼゼロであるため、このＮＭＯＳスイッチＮＳＷ２もオンしない。さらに、ＰＭＯＳスイッチＰＳＷは、そのゲートがＨであるためオンしない。よって、３つの電位固定スイッチは全てオフ状態を維持する。これは、実質的に、図９のステップＳＴ５をスキップしたに等しい。

図１１と図１２は、入出力信号がＨレベルであり、電位固定はプルダウンにより行う場合のフローチャートと波形図である。

図１１のフローチャートを見ると分かるが、図９におけるプルアップ（ＳＴ２Ａ）および直後のラッチ動作（ＳＴ３Ａ）と、プルダウン（ＳＴ２Ｂ）および直後のラッチ動作（ＳＴ３Ｂ）との順番が、図１１では入れ替わっている。この制御は、図１２を見ると明らかなように、制御信号（ｎｅｎ）と（ｐｅｎ）の与え方をどちらを先に活性化するかで実行されている。

このプルアップとプルダウンの順番を入れ替えると、２つのラッチ回路には、（ＬＡＴ１,ＬＡＴ２）＝（Ｈ,Ｌ）と、先程とはビット反転した２ビット論理が記憶される。この（Ｈ,Ｌ）の２ビット論理は、入出力信号がＨレベルのときの入出力端子Ｔがフローティング状態であることを示している。

一方、Ｈ信号が入出力端子Ｔに対して入出力されていると、その信号を出力する内部または外部回路の出力段を構成するバッファ等の駆動力が強いため、端子電圧（ｂｕｍｐ）のプルダウンが行われない。
その結果、時間Ｔ５で電源検出信号（power on）がＨレベルとなって、２つのＮＭＯＳスイッチＮＳＷ１,ＮＳＷ２はゲート電位に従えばオンするが、Ｈ信号の駆動力が強いためが結局、端子電圧がＨのまま下がらず、実質的に電位固定スイッチは機能しない。一方、ＰＭＯＳスイッチＰＳＷはオフのままである。
つまり、入力信号に入出力端子制御回路５が影響しない。

＜５．第４の回路構成＞
図１３は、第４の回路構成を示す回路図である。図１４は、その制御手順のフローチャート、図１５は波形図である。
図１３に図解する第４の回路構成では、フローティング検出回路５１におけるラッチ回路ＬＡＴの後段の論理回路は省略し、その代わりに、ワンショットパルスを発生するパルス回路５１Ａと、２つの制御信号の合成回路５１Ｂによりフローティング検出期間をつくる構成となっている。

パルス回路５１Ａは、その入力が入出力端子Ｔに接続され、制御入力に制御信号の合成回路５１Ｂの出力が接続されている。
制御信号の合成回路５１Ｂは、制御信号（ｐｅｎ）と反転制御信号（ｂｐｅｎ）とを入力する。制御信号の合成回路５１Ｂは、制御信号（ｐｅｎ）の立ち上がりエッジを始点として、制御信号（ｐｅｎ）の立ち下がりエッジを終点とする長い持続時間（許可期間）の制御信号（ｅｎ）を発生する（図１５（Ａ）、（Ｂ）および（Ｄ））。

パルス回路５１Ａは、図１５（Ｃ）および（Ｅ）に示すように、端子電圧（ｂｕｍｐ）のＨレベルからＬレベルへ遷移する途中にしきい値をもち、このしきい値から入力電位が下がる時間Ｔ３に応答して、短い持続時間のワンショットパルスを発生し、これをラッチ回路ＬＡＴに出力する。

ラッチ回路ＬＡＴの出力はＮＭＯＳスイッチＮＳＷ１のゲートに接続されている。ＮＭＯＳスイッチＮＳＷ１は、入出力端子Ｔと基準電圧ＶＳＳの供給線との間に接続されている。
一方、これと並列に、ＮＭＯＳスイッチＮＳＷ２が入出力端子Ｔと基準電圧ＶＳＳの供給線との間に接続されている。ＮＭＯＳスイッチＮＳＷ２のゲートは、制御信号（ｐｅｎ）より遅れた時間Ｔ３（図１５（Ｂ））でオンする制御信号（ｎｅｎ）により制御される。

ＰＭＯＳスイッチＰＳＷは、電源電圧ＶＤＤの供給線と入出力端子Ｔとの間に接続されている。ＰＭＯＳスイッチＰＳＷのゲートには制御信号（ｐｅｎ）を、インバータＩＮＶ０を通すことで発生された反転制御信号（ｂｐｅｎ）が与えられる。

図１４を用いて、さらに詳しく動作を説明する。ここで入出力端子Ｔの電位はフローティングの場合、Ｈ信号入力時、Ｌ信号入力時の３通りあるが、最初にフローティングの場合を、図１５を適宜参照しながら説明する。

図１４のステップＳＴ１では、制御信号（ｐｅｎ）が外部または内部の制御回路を介して与えられ、これにより図１３に示す入出力端子制御回路５が起動される。
入出力端子Ｔが外部と接続されていない場合、ＬレベルまたはＨレベルの入出力信号が与えられず、入出力端子Ｔの電位がフローティングとなる。

図１４のステップＳＴ２Ａにおいて、入出力端子Ｔは、フローティング状態で例えば中間電圧の端子電圧（ｂｕｍｐ）Ｈレベルにプルアップされる。

具体的には、制御信号（ｐｅｎ）のパルスがＬレベルからＨレベルとなると（時間Ｔ１）、制御信号の合成回路５１Ｂから出力される制御信号（ｅｎ）がＨレベルに立ち上がる（図１５（Ｄ））。
また、時間Ｔ１でＰＭＯＳスイッチＰＳＷのゲートに与えられる反転制御信号（ｂｐｅｎ）がＬレベルに遷移するため、ＰＭＯＳスイッチＰＳＷがターンオンする。これにより、端子電圧（ｂｕｍｐ）が昇圧される（図１５（Ｃ））。
その後、時間Ｔ２にて、制御信号（ｐｅｎ）は立ち下がり、ＰＭＯＳスイッチＰＳＷがオフする。

次に、図１４のステップＳＴ２Ｂにおいて、端子電圧（ｂｕｍｐ）がＬレベルにプルダウンされる。

具体的には、時間Ｔ３にて、制御信号（ｎｅｎ）が立ち上がると（図１５（Ｂ）、ＮＭＯＳスイッチＮＳＷ２がオンするため、端子電圧（ｂｕｍｐ）が降圧（Ｌレベルにプルダウン）される。

その降圧（プルダウン）をパルス回路５１Ａが検出すると、パルス回路５１Ａからワンショットパルスが出力される（図１５（Ｅ））。
後続のラッチ回路ＬＡＴは入力パルスの立ち上がりエッジでＨレベルを保持し出力するため、ＮＭＯＳスイッチＮＳＷ１もオンして、端子電圧（ｂｕｍｐ）がＬ電位に固定される（図１４のステップＳＴ４→ＳＴ５）。
一方、入出力端子Ｔがフローティングでない場合、例えばＨ信号入力の場合は、その信号駆動力が強いため、図１５の時間Ｔ３でプルダウンが行われない。よって、ステップＳＴ４が“ＮＯ”となって実質的な電位固定動作は行われない。
また、入出力端子ＴがＬ信号入力の場合は、プルアップが行われないし、よってプルダウンも行われないため、端子電圧（ｂｕｍｐ）はＬレベルのままとなる。この場合も同様に、実質的な電位固定動作は行われない。

その後、ステップＳＴ６でフローティング検出回路５１がオフされる。ここでフローティング検出回路５１がオフされるとは、例えば、具体的には、制御信号（ｎｅｎ）および（ｐｅｎ）が、以後変化しないため、入出力端子Ｔが仮に電位変化したとしても、パルス回路５１Ａが働かず、そのためラッチ回路ＬＡＴの入力が変化しないことを意味する。フローティング検出回路５１がオフされると、以後、ラッチ回路ＬＡＴがラッチデータを保持し続ける。
この動作では、フローティングの端子電位がＬ固定されるので、後続の入出力バッファＢＦ（図１）における無駄な電力消費が防止される。
また、信号入力時は、その論理に入出力端子制御回路５が変化を与えない。

＜６．第５の回路構成＞
図１６は、第５の回路構成を示す回路図である。図１７は、その制御手順のフローチャート、図１８は波形図である。
図１６に図解する第５の回路構成が、図１３と異なるのは、ＮＭＯＳスイッチＮＳＷ１に代えてＰＭＯＳスイッチＰＳＷ１が設けられていることと、ＰＭＯＳスイッチＰＳＷとＮＭＯＳスイッチＮＳＷ２の入力制御信号が、図１３と反転していることである。また、制御信号の合成回路５１Ｂは、制御信号（ｐｅｎ）の立ち上がりエッジでなく、制御信号（ｎｅｎ）の立ち上がりエッジを検出する。

この構成では、図１７および図１８のように、最初に制御信号（ｎｅｎ）の入力によるプルダウンが行われ（ＳＴ２Ｂ）、その後、制御信号（ｐｅｎ）によるプルアップが行われる。そのため、ラッチ回路ＬＡＴは、Ｌレベルを保持し出力してＰＭＯＳスイッチＰＳＷ１をターンオンさせる。これにより上記プルアップがなされる。
この場合も、入出力端子Ｔがフローティングでない場合、その信号の論理が維持されて電位変化が起こらない。

＜７．適用例＞
以下、本実施形態の入出力端子制御回路５を積層半導体装置の端子電位制御に用いる例を説明する。

図１９は、チップ積層型の半導体デバイス（積層半導体装置）のチップの積層図である。

図１９（Ｂ）に説明図で図解する積層半導体装置１は、汎用回路の機能を有する第１の半導体チップ２を有し、その上に他の付加的な専用回路の機能を有する第２の半導体チップ３が積層されている。
第１の半導体チップ２は、例えばシステムＬＳＩを構成する際の汎用回路として、システムコントローラ等の制御部やメモリ部が集積化された第２半導体基板２Ａを有する。半導体メモリデバイス２の一方の主面に、データ入出力のための複数の入出力端子２１が多数配置されている。

第２の半導体チップ３は、その一方の主面に、半導体メモリデバイス２の入出力端子２１と接続させるための入出力端子３１が多数配置されている。
このようなベアチップ実装のためのパッド（入出力端子２１および３１）は、例えば、その一方が半田等からなるバンプ、他方が配線層と同様に形成されるランドで構成できる。あるいは、対応するパッドのそれぞれにバンプを形成して、バンプ同士を接合することにより電気的に接続される。
図１９の例では、第１の半導体チップ２に形成される入出力端子２１と、第２の半導体チップ３に形成される入出力端子３１の双方がバンプを有する場合を例示する。

なお、半田バンプは半円形状でもよいし、ボールバンプでもよい。また、バンプ以外では、導電性接着層（圧着により導電粒子が導通状態を確保するもの）等の種々の接続端子体をバンプに代えて用い、この接続端子体を、ランドとしてのパッドや他の接続端子体に圧着し電気的接続をとる構成も採用可能である。

半導体デバイス１の汎用回路を含む集積回路は入出力端子２１が設けられる一方の主面（表面）に形成されている。集積回路領域周囲のチップ縁部には、図１９（Ｃ）に示すように、ワイヤボンディングパッド２２が配置されている。第１の半導体チップ２（第２半導体基板２Ａ）は、実装基板４に対し、その裏面側からダイボンドにより接合されている。実装基板４の配線部やパッド部等（不図示）に、ワイヤボンディングパッド２２がワイヤ２３によって接続されている。

第２の半導体チップ３の集積回路（専用回路としてのロジック回路）は、例えば入出力端子３１が設けられた一方の主面に形成されている。集積回路領域の、例えば一方側のチップ縁部には、図１９（Ａ）に示すように、テストパッド３２が配置されている。テストパッド３２は、図解した実装状態では使われない、つまり他の部位と接続されていない。チップあるいはウェハ状態で、当該ロジック回路をテストするときに外部テスタのテストピンをテストパッド３２に接触させて、テストが行われる。

なお、図１９は母体となる第１の半導体チップ２に、１つの付加的な専用ロジック回路の第２の半導体チップ３を積層する場合を例示する。
第３、第４、…といった半導体チップを、第２の半導体チップ３の上に積層してもよい。その場合、ロジック回路の形成面は、下面（半導体メモリデバイス２側の面）でもよいし、上面でもよい。第２の半導体チップ３といった最上層と最下層以外のチップには貫通ビアが多数形成され、貫通ビアによって当該チップ内の回路を介在して上下、２つのチップの接続が実現される。あるいは、貫通ビアに対して、各チップの回路がパラレルに接続される。

第１の半導体チップ２の汎用回路としてのメモリ部は、そのメモリの種類はＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、その他メモリの何れであってもよい。不揮発性メモリは、電荷蓄積能力を有するメモリトランジスタを記憶素子とするもの、抵抗変化素子を記憶素子とするもの、磁気素子を記憶素子とするものなど、どのようなものでもよい。

何れの場合でもメモリ部は、汎用メモリであるため、どのような機能の第２の半導体チップ３（さらにその上のチップ）が積層される場合でも容量的に不足がないよう、比較的大きな記憶容量を有する。
メモリ部の全部が使用される場合と、その一部分が使用される場合とがあり、この使用メモリ領域は、積層されるチップ数やチップの種類に応じて変化する。したがって、第１の半導体チップ２の個々の入出力端子２１は、外部に対して電気的にフローティング（ハイインピーダンス）であるか否かが使用状態（チップ数やチップの種類）に応じて異なる。
本実施形態では、前述した第１の実施形態の形態における入出力端子Ｔが、入出力端子２１であるとする。そして、かかる入出力端子２１のフローティング状態を第１の実施形態で述べた回路構成により自動で検出して、内部回路で無駄な消費電力が生じないための措置を施す。この回路（入出力端子制御回路５）を、個々の入出力端子２１に対して有している。

なお、第１の実施形態では制御信号として、制御信号（ｐｅｎ）および制御信号（ｎｅｎ）といった互いに反転し、さらにこれらに時間差をもたせた信号を用いている。また、電源検出信号（power on）を用いている。
第２実施形態でテストのための入出力端子の電圧制御においては、上記各種制御信号に加えて、あるいは、何れかの代わりにテスト信号を用いてもよい。更に、テスト時に限定されないが、外部からのデータ以外の入力信号（例えば、通信と応答など、他の目的の制御信号）を、フローチャート検出のための制御信号に流用してもよい。

以上の第１および第２の実施形態によれば、以下の利点が得られる。

フローティングパッド（バンプ等）に対して設けられた内部回路の消費電流を増加させることがない半導体回路あるいは積層半導体装置を提供することができる。
この消費電流の増加抑止は、入力条件が不定のノードが複数ある場合に対して、フローティング入力となっている箇所を自動判別して、その電位を固定することにより達成する。このとき、入出力端子制御回路５の動作によって、それを含む入出力回路が誤動作することがない。つまりフローティング検出と、その結果に応じた電位固定が、正規のデータ入出力に影響を与えない。

特に、この入出力端子制御回路５の制御は、半導体基板を貼り合わせるロジックＬＳＩに依存して、入力または入出力に使用される外部端子（バンプ等）の位置が変わるＣｏＣ（Ｃｉｐ ｏｎ Ｃｉｐ）構造の積層半導体装置に好適である。

上記の構成及び方法によって、フローティング入力、入出力回路における消費電流を低減し、且つ誤動作を防ぐことが可能となった。また、入出力端子Ｔから後段の内部回路への信号入出力経路に直列にラッチ回路が接続されていない。このようなラッチ回路の直列接続では信号の入力、出力あるいは入出力に関するタイミングに対する悪影響が懸念される。本実施形態では、信号経路のタイミングに悪影響を及ぼさない入出力端子制御回路５を実現できることも大きな利点の１つである。
なお、本実施形態における端子電圧制御手法は、バンプ等におけるフローティングの検出ができるため、フローティング検出回路からの出力をモニタできるようにしておくことで、バンプ等の端子を接続した際の（未接続端子）の故障検出にも適応することが可能である。

１…積層半導体装置、２…第１の半導体チップ、３…第２の半導体チップ、Ｔ,２１…入出力端子、５…入出力端子制御回路、５１…フローティング検出回路、ＳＷ…電位固定スイッチ。

Claims (7)

1. 半導体チップの内部回路に対し外部信号を入出力する入出力端子に接続され、当該入出力端子の電気的なフローティング状態を検出するフローティング検出回路と、
   前記フローティング検出回路の検出結果に基づいて、当該入出力端子をハイレベルまたはローレベルの電源電圧で電位固定する電位固定スイッチと、
   を有する入出力端子制御回路。
2. 前記フローティング検出回路は、入力される制御信号によって制御され、入出力端子を前記ハイレベルまたはローレベルの電圧供給線とショートさせる動作信号を前記電位固定スイッチに出力する
   請求項１に記載の入出力端子制御回路。
3. 前記電位固定スイッチは、
   ローレベルの電源電圧供給線と前記入出力端子との接続を制御する第１スイッチと、
   ハイレベルの電源電圧供給線と前記入出力端子との接続を制御する第２スイッチと、
   を含み、
   前記フローティング検出回路は、時間差をもって入力される複数の制御信号によって制御され、複数の制御信号がもつ時間差に応じて、前記第１スイッチに与える動作信号と、前記第２スイッチに与える動作信号の一方を発生する
   請求項２に記載の入出力端子制御回路。
4. 前記フローティング検出回路で発生した動作信号で制御されない第１または第２スイッチは、前記複数の制御信号、あるいは、その反転信号により動作が制御される
   請求項３に記載の入出力端子制御回路。
5. 前記フローティング検出回路は、ローレベルの電源電圧とハイレベルの電源電圧とそれぞれショートされた期間に入出力端子における電位を記憶するためのラッチ回路を有し、
   ラッチ回路の出力によって、前記第１および第２スイッチの一方を制御する
   請求項３に記載の入出力端子制御回路。
6. 前記フローティング検出回路は、
   フローティング検出期間を発生する複数の制御信号が有する複数のエッジから入出力端子のプルアップおよびプルダウンの許可期間を発生する回路と、
   当該許可期間内の前記入出力端子の電位変化を検出して電位変化後の端子電位を記憶するラッチ回路と、
   を有し、
   当該ラッチ回路の出力によって、前記第１および第２スイッチの一方を制御する
   請求項３に記載の入出力端子制御回路。
7. 前記複数の制御信号は、電源立ち上げ時に生じる信号、外部から入力される制御信号、内部で発生した制御信号、テストモードにより発行される信号の何れかの信号、または、任意に組み合わせた複数の信号である
   請求項３に記載の入出力端子制御回路。

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