JPH10173508A - 信号入力回路及び信号入力方法 - Google Patents
信号入力回路及び信号入力方法Info
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- JPH10173508A JPH10173508A JP8335679A JP33567996A JPH10173508A JP H10173508 A JPH10173508 A JP H10173508A JP 8335679 A JP8335679 A JP 8335679A JP 33567996 A JP33567996 A JP 33567996A JP H10173508 A JPH10173508 A JP H10173508A
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Abstract
(57)【要約】
【課題】 入力ノードのレベル安定化を図り、しかも無
駄な電力消費を未然に回避することができる信号入力回
路を提供する。 【解決手段】 入力信号が供給される入力ノードに接続
され、前記入力信号に応じた論理レベルを出力ノードへ
出力する論理素子と、高電源と前記入力ノードとの間に
接続され、オン時に所定の抵抗値となるプルアップ手段
と、低電源と前記入力ノードとの間に接続され、オン時
に所定の抵抗値となるプルダウン手段と、前記出力ノー
ドの論理レベルに基づき、前記プルアップ手段及び前記
プルダウン手段のオン／オフ状態を制御する制御回路と
を備えた。
駄な電力消費を未然に回避することができる信号入力回
路を提供する。 【解決手段】 入力信号が供給される入力ノードに接続
され、前記入力信号に応じた論理レベルを出力ノードへ
出力する論理素子と、高電源と前記入力ノードとの間に
接続され、オン時に所定の抵抗値となるプルアップ手段
と、低電源と前記入力ノードとの間に接続され、オン時
に所定の抵抗値となるプルダウン手段と、前記出力ノー
ドの論理レベルに基づき、前記プルアップ手段及び前記
プルダウン手段のオン／オフ状態を制御する制御回路と
を備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、信号入力端にプル
アップまたはプルダウン手段が接続された信号入力回
路、及びこの信号入力回路を用いた信号入力方法に関す
る。
アップまたはプルダウン手段が接続された信号入力回
路、及びこの信号入力回路を用いた信号入力方法に関す
る。
【０００２】
【従来の技術】従来、この種の分野の技術としては、例
えば図３及び図４に示すものがあった。図３は、従来の
信号入力回路（第１の従来例）の構成を示す回路図であ
る。
えば図３及び図４に示すものがあった。図３は、従来の
信号入力回路（第１の従来例）の構成を示す回路図であ
る。
【０００３】この信号入力回路は、信号入力端子１０１
と信号出力端子１０２を有する論理素子１０３を備え、
さらに電源ＶＤＤと信号入力端子１０１との間には、信
号入力端子１０１のレベルを安定化するためのプルアッ
プ抵抗１０４が接続されている。
と信号出力端子１０２を有する論理素子１０３を備え、
さらに電源ＶＤＤと信号入力端子１０１との間には、信
号入力端子１０１のレベルを安定化するためのプルアッ
プ抵抗１０４が接続されている。
【０００４】この信号入力回路は次のように動作する。
今、信号入力端子１０１にレベル“１”の信号が供給さ
れると、この信号は、論理素子１０３に入力され、レベ
ル“１”が信号出力端１０２に出力される。一方、信号
入力端子１０１にレベル“０”が供給されると、論理素
子１０３を通してレベル“０”が信号出力端１０２に出
力される。
今、信号入力端子１０１にレベル“１”の信号が供給さ
れると、この信号は、論理素子１０３に入力され、レベ
ル“１”が信号出力端１０２に出力される。一方、信号
入力端子１０１にレベル“０”が供給されると、論理素
子１０３を通してレベル“０”が信号出力端１０２に出
力される。
【０００５】また、信号入力端子１０１に接続される回
路がハイインピーダンスであった場合に、プルアップ抵
抗１０４は、信号入力端子１０１のレベルを電源ＶＤＤ
の電位に安定化するように働く。
路がハイインピーダンスであった場合に、プルアップ抵
抗１０４は、信号入力端子１０１のレベルを電源ＶＤＤ
の電位に安定化するように働く。
【０００６】図４は、従来の他の信号入力回路（第２の
従来例）の構成を示す回路図であり、特開平３−８２２
１８号公報に開示されたものである。
従来例）の構成を示す回路図であり、特開平３−８２２
１８号公報に開示されたものである。
【０００７】同図に示す回路は、信号入力回路として、
バスライン２０１に入力端が接続された入力バッファ２
０２と、電源ＶＤＤと前記バスライン２０１との間に接
続されたプルアップ用のＦＥＴ２０３とを備えている。
さらに、本回路は、前記バスライン２０１に出力端が接
続された出力バッファ２０４を備え、入力バッフ２０２
ァと出力バッファ２０４を備えた双方向性バッファとし
て機能する。
バスライン２０１に入力端が接続された入力バッファ２
０２と、電源ＶＤＤと前記バスライン２０１との間に接
続されたプルアップ用のＦＥＴ２０３とを備えている。
さらに、本回路は、前記バスライン２０１に出力端が接
続された出力バッファ２０４を備え、入力バッフ２０２
ァと出力バッファ２０４を備えた双方向性バッファとし
て機能する。
【０００８】出力バッファ２０４は、制御信号Ｃバーに
より前記バスライン２０１の状態が制御されるトライス
テートバッファで構成され、ＦＥＴ２０３のゲートに
は、この出力バッファ２０４の制御信号Ｃバーが供給さ
れるようになっている。
より前記バスライン２０１の状態が制御されるトライス
テートバッファで構成され、ＦＥＴ２０３のゲートに
は、この出力バッファ２０４の制御信号Ｃバーが供給さ
れるようになっている。
【０００９】この信号入力回路によれば、出力バッファ
２０４によりバスライン２０１がハイインピーダンス状
態となるときは、ＦＥＴ２０３をオンさせてプルアップ
抵抗として機能させ、バスライン２０１のレベルを電源
ＶＤＤの電位に固定する。
２０４によりバスライン２０１がハイインピーダンス状
態となるときは、ＦＥＴ２０３をオンさせてプルアップ
抵抗として機能させ、バスライン２０１のレベルを電源
ＶＤＤの電位に固定する。
【００１０】一方、出力バッファ２０４が出力状態とな
るときには、ＦＥＴ２０３をオフさせてその抵抗機能を
解除する。その結果、バスライン２０１のレベルは、出
力バッファ２０４の入力レベルに依存したものとなり、
このバスライン２０１のレベルが入力バッファ２０２に
入力されることになる。
るときには、ＦＥＴ２０３をオフさせてその抵抗機能を
解除する。その結果、バスライン２０１のレベルは、出
力バッファ２０４の入力レベルに依存したものとなり、
このバスライン２０１のレベルが入力バッファ２０２に
入力されることになる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記従
来例では、次のような問題点があった。
来例では、次のような問題点があった。
【００１２】（１）上記第１の従来例において、電源Ｖ
ＤＤと電位差を持つレベル“０”の信号が信号入力端子
１０１に加えられた場合には、プルアップ抵抗１０４を
通して電源ＶＤＤから信号入力端子１０１へ電流が流
れ、電流消費が発生する。これは、回路本来の動作とは
無関係な電流であり、非常に無駄であった。
ＤＤと電位差を持つレベル“０”の信号が信号入力端子
１０１に加えられた場合には、プルアップ抵抗１０４を
通して電源ＶＤＤから信号入力端子１０１へ電流が流
れ、電流消費が発生する。これは、回路本来の動作とは
無関係な電流であり、非常に無駄であった。
【００１３】（２）上記第２の従来例では、電源ＶＤＤ
と電位差を持つレベル“０”の信号がバスライン２０１
に加えられた場合は、プルアップ抵抗として機能するＦ
ＥＴ２０３がオフするため、電源ＶＤＤからＦＥＴ２０
３を通して電流がバスライン２０１に流れ込むのを阻止
し、低消費電力化を図ることができる。
と電位差を持つレベル“０”の信号がバスライン２０１
に加えられた場合は、プルアップ抵抗として機能するＦ
ＥＴ２０３がオフするため、電源ＶＤＤからＦＥＴ２０
３を通して電流がバスライン２０１に流れ込むのを阻止
し、低消費電力化を図ることができる。
【００１４】ここで、当該第２の従来例の構成は、入力
バッファ２０２とＦＥＴ（プルアップ抵抗手段）２０３
からなる信号入力回路の入力端に、トライステートバッ
ファからなる出力バッファ２０４が接続され、その制御
信号ＣバーによりＦＥＴ２０３がオン／オフされる構成
と見做すことができる。この場合、第２の従来例の構成
は、出力バッファ２０４の出力信号状態を制御する制御
信号ＣバーによりＦＥＴ２０３のオン／オフ動作が制御
されているため、入力バッファ２０２に入力される信号
タイプ（つまり“０”／“１”の状態であるか、もしく
はハイインピーダンス状態であるか）が前記制御信号Ｃ
バーにより予め判明していることを前提とした構成であ
るといえる。
バッファ２０２とＦＥＴ（プルアップ抵抗手段）２０３
からなる信号入力回路の入力端に、トライステートバッ
ファからなる出力バッファ２０４が接続され、その制御
信号ＣバーによりＦＥＴ２０３がオン／オフされる構成
と見做すことができる。この場合、第２の従来例の構成
は、出力バッファ２０４の出力信号状態を制御する制御
信号ＣバーによりＦＥＴ２０３のオン／オフ動作が制御
されているため、入力バッファ２０２に入力される信号
タイプ（つまり“０”／“１”の状態であるか、もしく
はハイインピーダンス状態であるか）が前記制御信号Ｃ
バーにより予め判明していることを前提とした構成であ
るといえる。
【００１５】この第２の従来例の構成のように、信号入
力回路の入力端にトライステートバッファの出力端が接
続されるようなケースでは、例えばそのトライステート
バッファの制御信号を信号入力回路内に引き込むことに
より、信号入力回路の入力端に供給される信号タイプを
予め知ることができる。すなわち、信号入力回路の入力
端に接続される回路の出力信号のタイプを表す信号を信
号入力回路内に引き込むことにより、信号入力回路の入
力端に供給される信号タイプを予め知ることができる。
力回路の入力端にトライステートバッファの出力端が接
続されるようなケースでは、例えばそのトライステート
バッファの制御信号を信号入力回路内に引き込むことに
より、信号入力回路の入力端に供給される信号タイプを
予め知ることができる。すなわち、信号入力回路の入力
端に接続される回路の出力信号のタイプを表す信号を信
号入力回路内に引き込むことにより、信号入力回路の入
力端に供給される信号タイプを予め知ることができる。
【００１６】しかし、信号入力回路の入力端に接続され
る回路はこのような構成とは限らず、信号入力回路側か
ら見て、信号入力回路の入力端に供給される信号タイプ
を知ることができないこともある。上記第２の従来例で
は、このような場合に対応する機能を備えておらず、上
記第１の従来例と同様の問題を生ずることになる。
る回路はこのような構成とは限らず、信号入力回路側か
ら見て、信号入力回路の入力端に供給される信号タイプ
を知ることができないこともある。上記第２の従来例で
は、このような場合に対応する機能を備えておらず、上
記第１の従来例と同様の問題を生ずることになる。
【００１７】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、入力ノードの
レベル安定化を図り、しかも無駄な電力消費を未然に回
避することができる信号入力回路を提供することであ
る。またその他の目的は、入力信号のタイプを予め知る
ことができない場合でも、入力ノードのレベル安定化を
図り、しかも無駄な電力消費を未然に回避することがで
きる信号入力方法を提供することである。
するためになされたもので、その目的は、入力ノードの
レベル安定化を図り、しかも無駄な電力消費を未然に回
避することができる信号入力回路を提供することであ
る。またその他の目的は、入力信号のタイプを予め知る
ことができない場合でも、入力ノードのレベル安定化を
図り、しかも無駄な電力消費を未然に回避することがで
きる信号入力方法を提供することである。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明である信号入力回路の特徴は、入力信号
が供給される入力ノードに接続され、前記入力信号に応
じた論理値を出力ノードへ出力する論理素子と、高電源
と前記入力ノードとの間に接続され、前記入力信号の状
態に対応してオン／オフ動作するプルアップ抵抗手段
と、低電源と前記入力ノードとの間に接続され、前記入
力信号の状態に対応してオン／オフ動作し且つ前記プル
アップ抵抗手段に対して相補的にオンするプルダウン抵
抗手段とを備えたことにある。
に、第１の発明である信号入力回路の特徴は、入力信号
が供給される入力ノードに接続され、前記入力信号に応
じた論理値を出力ノードへ出力する論理素子と、高電源
と前記入力ノードとの間に接続され、前記入力信号の状
態に対応してオン／オフ動作するプルアップ抵抗手段
と、低電源と前記入力ノードとの間に接続され、前記入
力信号の状態に対応してオン／オフ動作し且つ前記プル
アップ抵抗手段に対して相補的にオンするプルダウン抵
抗手段とを備えたことにある。
【００１９】この第１の発明によれば、入力信号のタイ
プを予め知ることができる場合において、入力ノードが
レベル安定化するように、また無駄な電力消費を回避す
るように、プルアップ手段及びプルダウン手段のオン／
オフ状態が適切に設定される。
プを予め知ることができる場合において、入力ノードが
レベル安定化するように、また無駄な電力消費を回避す
るように、プルアップ手段及びプルダウン手段のオン／
オフ状態が適切に設定される。
【００２０】第２の発明である信号入力回路の特徴は、
入力信号が供給される入力ノードに接続され、前記入力
信号に応じた論理値を出力ノードへ出力する論理素子
と、高電源と前記入力ノードとの間に接続され、オン時
に所定の抵抗値となるプルアップ手段と、低電源と前記
入力ノードとの間に接続され、オン時に所定の抵抗値と
なるプルダウン手段と、前記入力信号の状態を表わす外
部信号を入力し、その外部信号に基づいて前記プルアッ
プ手段及び前記プルダウン手段のオン／オフ状態を制御
する制御回路とを備えたことにある。
入力信号が供給される入力ノードに接続され、前記入力
信号に応じた論理値を出力ノードへ出力する論理素子
と、高電源と前記入力ノードとの間に接続され、オン時
に所定の抵抗値となるプルアップ手段と、低電源と前記
入力ノードとの間に接続され、オン時に所定の抵抗値と
なるプルダウン手段と、前記入力信号の状態を表わす外
部信号を入力し、その外部信号に基づいて前記プルアッ
プ手段及び前記プルダウン手段のオン／オフ状態を制御
する制御回路とを備えたことにある。
【００２１】この第２の発明によれば、入力信号のタイ
プを予め知ることができる場合において、入力ノードが
レベル安定化するように、また無駄な電力消費を回避す
るように、制御回路の制御によって、プルアップ手段及
びプルダウン手段のオン／オフ状態が適切に設定され
る。
プを予め知ることができる場合において、入力ノードが
レベル安定化するように、また無駄な電力消費を回避す
るように、制御回路の制御によって、プルアップ手段及
びプルダウン手段のオン／オフ状態が適切に設定され
る。
【００２２】第３の発明である信号入力回路の特徴は、
入力信号が供給される入力ノードに接続され、前記入力
信号に応じた論理値を出力ノードへ出力する論理素子
と、高電源と前記入力ノードとの間に接続され、オン時
に所定の抵抗値となるプルアップ手段と、低電源と前記
入力ノードとの間に接続され、オン時に所定の抵抗値と
なるプルダウン手段と、前記プルアップ手段及び前記プ
ルダウン手段のオン／オフ切換えを制御して、その時の
前記出力ノードの論理値から前記入力信号の状態を判定
する入力判定手段と、前記入力判定手段の判定結果に基
づいて前記プルアップ手段及び前記プルダウン手段のオ
ン／オフ状態を設定するプルアップ／プルダウン設定手
段とを備えたことにある。
入力信号が供給される入力ノードに接続され、前記入力
信号に応じた論理値を出力ノードへ出力する論理素子
と、高電源と前記入力ノードとの間に接続され、オン時
に所定の抵抗値となるプルアップ手段と、低電源と前記
入力ノードとの間に接続され、オン時に所定の抵抗値と
なるプルダウン手段と、前記プルアップ手段及び前記プ
ルダウン手段のオン／オフ切換えを制御して、その時の
前記出力ノードの論理値から前記入力信号の状態を判定
する入力判定手段と、前記入力判定手段の判定結果に基
づいて前記プルアップ手段及び前記プルダウン手段のオ
ン／オフ状態を設定するプルアップ／プルダウン設定手
段とを備えたことにある。
【００２３】この第３の発明によれば、入力信号のタイ
プを予め知ることができる場合でも、知ることができな
い場合でも、入力ノードがレベル安定化するように、ま
た無駄な電力消費を回避するように、プルアップ手段及
びプルダウン手段のオン／オフ状態が適切に設定され
る。
プを予め知ることができる場合でも、知ることができな
い場合でも、入力ノードがレベル安定化するように、ま
た無駄な電力消費を回避するように、プルアップ手段及
びプルダウン手段のオン／オフ状態が適切に設定され
る。
【００２４】第４の発明である信号入力回路の特徴は、
上記第３の発明において、前記入力判定手段を、前記プ
ルアップ手段及び前記プルダウン手段に対して、そのい
ずれか一方をオンにする第１のオン／オフ設定をした
後、その逆の第２のオン／オフ設定を行い、前記第１及
び第２のオン／オフ設定時における各々の出力ノードの
論理値に基づいて前記入力ノードがハイインピーダンス
状態であるか否かを判定する構成にし、前記プルアップ
／プルダウン設定手段は、前記入力判定手段により前記
入力ノードがハイインピーダンス状態であると判定され
たときに、前記プルアップ手段及び前記プルダウン手段
のいずれか一方をオン状態に設定し、前記入力ノードが
ハイインピーダンス状態でないと判定されたときは、前
記プルアップ手段及び前記プルダウン手段の両方をオフ
状態に設定する構成にしたことにある。
上記第３の発明において、前記入力判定手段を、前記プ
ルアップ手段及び前記プルダウン手段に対して、そのい
ずれか一方をオンにする第１のオン／オフ設定をした
後、その逆の第２のオン／オフ設定を行い、前記第１及
び第２のオン／オフ設定時における各々の出力ノードの
論理値に基づいて前記入力ノードがハイインピーダンス
状態であるか否かを判定する構成にし、前記プルアップ
／プルダウン設定手段は、前記入力判定手段により前記
入力ノードがハイインピーダンス状態であると判定され
たときに、前記プルアップ手段及び前記プルダウン手段
のいずれか一方をオン状態に設定し、前記入力ノードが
ハイインピーダンス状態でないと判定されたときは、前
記プルアップ手段及び前記プルダウン手段の両方をオフ
状態に設定する構成にしたことにある。
【００２５】この第４の発明によれば、上記第３の発明
において、入力ノードがハイインピーダンス状態である
と判定されたときには、プルアップ手段及びプルダウン
手段のいずれか一方をオン状態に設定するで、入力ノー
ドのレベル安定化を図ることができる。また、入力ノー
ドがハイインピーダンス状態でないと判定されたとき
は、プルアップ手段及びプルダウン手段の両方をオフ状
態に設定するので、プルアップ手段またはプルダウン手
段を介して無駄な電流が流れるのを回避することができ
る。
において、入力ノードがハイインピーダンス状態である
と判定されたときには、プルアップ手段及びプルダウン
手段のいずれか一方をオン状態に設定するで、入力ノー
ドのレベル安定化を図ることができる。また、入力ノー
ドがハイインピーダンス状態でないと判定されたとき
は、プルアップ手段及びプルダウン手段の両方をオフ状
態に設定するので、プルアップ手段またはプルダウン手
段を介して無駄な電流が流れるのを回避することができ
る。
【００２６】第５の発明である信号入力方法の特徴は、
入力信号を入力する入力ノードに接続され、前記入力信
号に応じた論理値を出力ノードへ出力する論理素子と、
高電源と前記入力ノードとの間に接続されオン時に所定
の抵抗値となるプルアップ手段と、低電源と前記入力ノ
ードとの間に接続されオン時に所定の抵抗値となるプル
ダウン手段とを備えた信号入力回路を用い、前記プルア
ップ手段及び前記プルダウン手段のオン／オフ切換えを
制御し、その時の前記出力ノードの論理値を検出する出
力検出処理と、前記出力検出処理の検出結果に基づいて
前記入力信号の状態を判定する入力判定処理と、前記入
力判定処理の判定結果に基づいて前記プルアップ手段及
び前記プルダウン手段のオン／オフ状態を設定するプル
アップ／プルダウン設定処理とを実行することにある。
入力信号を入力する入力ノードに接続され、前記入力信
号に応じた論理値を出力ノードへ出力する論理素子と、
高電源と前記入力ノードとの間に接続されオン時に所定
の抵抗値となるプルアップ手段と、低電源と前記入力ノ
ードとの間に接続されオン時に所定の抵抗値となるプル
ダウン手段とを備えた信号入力回路を用い、前記プルア
ップ手段及び前記プルダウン手段のオン／オフ切換えを
制御し、その時の前記出力ノードの論理値を検出する出
力検出処理と、前記出力検出処理の検出結果に基づいて
前記入力信号の状態を判定する入力判定処理と、前記入
力判定処理の判定結果に基づいて前記プルアップ手段及
び前記プルダウン手段のオン／オフ状態を設定するプル
アップ／プルダウン設定処理とを実行することにある。
【００２７】この第５の発明によれば、入力信号のタイ
プを予め知ることができない場合でも、その信号タイプ
を正確に判定することができるので、入力ノードがレベ
ル安定化するように、また無駄な電力消費を回避するよ
うに、プルアップ手段及びプルダウン手段のオン／オフ
状態が適切に設定される。
プを予め知ることができない場合でも、その信号タイプ
を正確に判定することができるので、入力ノードがレベ
ル安定化するように、また無駄な電力消費を回避するよ
うに、プルアップ手段及びプルダウン手段のオン／オフ
状態が適切に設定される。
【００２８】第６の発明である信号入力方法の特徴は、
上記第５の発明において、前記出力検出処理では、前記
プルアップ手段及び前記プルダウン手段に対して、その
いずれか一方をオンにする第１のオン／オフ設定を行っ
てその時の出力ノードの論理値を検出し、前記入力判定
処理は、その出力検出処理の検出結果に基づいて前記入
力ノードの状態を判定するようにし、該入力判定処理に
より前記入力ノードがハイインピーダンス状態にあるか
否かを判定できないときに、前記プルアップ手段及び前
記プルダウン手段に対して、前記第１のオン／オフ設定
の逆の第２のオン／オフ設定を行って、この第２のオン
／オフ設定時における前記出力ノードの論理値を検出す
る出力再検出処理と、前記出力再検出処理の検出結果に
基づいて前記入力ノードがハイインピーダンス状態であ
るか否かを判定する入力再判定処理とを実行し、前記プ
ルアップ／プルダウン設定処理は、前記入力再判定処理
により前記入力ノードがハイインピーダンス状態である
と判定されたときに、前記プルアップ手段及び前記プル
ダウン手段のいずれか一方をオン状態に設定し、前記入
力判定処理または前記入力再判定処理により前記入力ノ
ードがハイインピーダンス状態でないと判定されたとき
は、前記プルアップ手段及び前記プルダウン手段の両方
をオフ状態に設定することにある。
上記第５の発明において、前記出力検出処理では、前記
プルアップ手段及び前記プルダウン手段に対して、その
いずれか一方をオンにする第１のオン／オフ設定を行っ
てその時の出力ノードの論理値を検出し、前記入力判定
処理は、その出力検出処理の検出結果に基づいて前記入
力ノードの状態を判定するようにし、該入力判定処理に
より前記入力ノードがハイインピーダンス状態にあるか
否かを判定できないときに、前記プルアップ手段及び前
記プルダウン手段に対して、前記第１のオン／オフ設定
の逆の第２のオン／オフ設定を行って、この第２のオン
／オフ設定時における前記出力ノードの論理値を検出す
る出力再検出処理と、前記出力再検出処理の検出結果に
基づいて前記入力ノードがハイインピーダンス状態であ
るか否かを判定する入力再判定処理とを実行し、前記プ
ルアップ／プルダウン設定処理は、前記入力再判定処理
により前記入力ノードがハイインピーダンス状態である
と判定されたときに、前記プルアップ手段及び前記プル
ダウン手段のいずれか一方をオン状態に設定し、前記入
力判定処理または前記入力再判定処理により前記入力ノ
ードがハイインピーダンス状態でないと判定されたとき
は、前記プルアップ手段及び前記プルダウン手段の両方
をオフ状態に設定することにある。
【００２９】この第６の発明によれば、上記第５の発明
において、より正確に入力信号のタイプを判定すること
ができ、入力ノードがハイインピーダンス状態であると
判定されたときには、プルアップ手段及びプルダウン手
段のいずれか一方をオン状態に設定するで、入力ノード
のレベル安定化を図ることができる。また、入力ノード
がハイインピーダンス状態でないと判定されたときは、
プルアップ手段及びプルダウン手段の両方をオフ状態に
設定するので、プルアップ手段またはプルダウン手段を
介して無駄な電流が流れるのを回避することができる。
において、より正確に入力信号のタイプを判定すること
ができ、入力ノードがハイインピーダンス状態であると
判定されたときには、プルアップ手段及びプルダウン手
段のいずれか一方をオン状態に設定するで、入力ノード
のレベル安定化を図ることができる。また、入力ノード
がハイインピーダンス状態でないと判定されたときは、
プルアップ手段及びプルダウン手段の両方をオフ状態に
設定するので、プルアップ手段またはプルダウン手段を
介して無駄な電流が流れるのを回避することができる。
【００３０】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の実施形態に係る信
号入力回路の構成を示すブロック図である。
基づいて説明する。図１は、本発明の実施形態に係る信
号入力回路の構成を示すブロック図である。
【００３１】この信号入力回路は、信号入力端子１から
の入力信号ＩＮを駆動して出力信号ＯＵＴとして信号出
力端子２へ出力する論理素子３を備えている。さらに、
論理素子３の入力ノードＮ１と電源ＶＤＤとの間には、
プルアップ用のＰチャネルＭＯＳトランジスタ（以下、
Ｐ−ＭＯＳという）４が接続される一方、該入力ノード
Ｎ１と接地電源ＧＮＤとの間にはプルダウン用のＮチャ
ネルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳという）５
が接続されている。前記Ｐ−ＭＯＳ４とＮ−ＭＯＳ５
は、制御回路６から出力される制御信号Ｓ１，Ｓ２でそ
れぞれオン／オフ制御され、そのオン時には各々の所定
のオン抵抗値によりそれぞれ入力ノードの電位をプルア
ップ／プルダウンすることになる。
の入力信号ＩＮを駆動して出力信号ＯＵＴとして信号出
力端子２へ出力する論理素子３を備えている。さらに、
論理素子３の入力ノードＮ１と電源ＶＤＤとの間には、
プルアップ用のＰチャネルＭＯＳトランジスタ（以下、
Ｐ−ＭＯＳという）４が接続される一方、該入力ノード
Ｎ１と接地電源ＧＮＤとの間にはプルダウン用のＮチャ
ネルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳという）５
が接続されている。前記Ｐ−ＭＯＳ４とＮ−ＭＯＳ５
は、制御回路６から出力される制御信号Ｓ１，Ｓ２でそ
れぞれオン／オフ制御され、そのオン時には各々の所定
のオン抵抗値によりそれぞれ入力ノードの電位をプルア
ップ／プルダウンすることになる。
【００３２】制御回路６は、例えば集積回路内のプロセ
ッサで構成され、信号入力端子１から供給される入力信
号ＩＮのタイプ（“０”、“１”もしくはハイインピー
ダンス状態）を信号出力端子２のレベルに基づいて判定
する判定回路６ａを有し、その判定結果に応じて、前記
Ｐ−ＭＯＳ４とＮ−ＭＯＳ５のオン／オフを設定する機
能を備えている。
ッサで構成され、信号入力端子１から供給される入力信
号ＩＮのタイプ（“０”、“１”もしくはハイインピー
ダンス状態）を信号出力端子２のレベルに基づいて判定
する判定回路６ａを有し、その判定結果に応じて、前記
Ｐ−ＭＯＳ４とＮ−ＭＯＳ５のオン／オフを設定する機
能を備えている。
【００３３】次に、本実施形態の動作を図２のフローチ
ャートを参照しつつ説明する。なお、図２は、前記制御
回路６の判定回路６ａで行われる入力信号判定動作を示
すフローチャートである。
ャートを参照しつつ説明する。なお、図２は、前記制御
回路６の判定回路６ａで行われる入力信号判定動作を示
すフローチャートである。
【００３４】（Ａ）入力信号ＩＮのタイプが予め判明し
ている場合の動作 例えば、信号入力回路の入力端子１に接続される回路の
出力信号のタイプを表す信号が制御回路６に引き込まれ
ていることにより、信号入力回路の入力端子１に供給さ
れる信号タイプを予め知ることができる場合は、入力信
号ＩＮのタイプに応じて適切にＰ−ＭＯＳ４及びＮ−Ｍ
ＯＳ５のオン／オフを設定することになる。
ている場合の動作 例えば、信号入力回路の入力端子１に接続される回路の
出力信号のタイプを表す信号が制御回路６に引き込まれ
ていることにより、信号入力回路の入力端子１に供給さ
れる信号タイプを予め知ることができる場合は、入力信
号ＩＮのタイプに応じて適切にＰ−ＭＯＳ４及びＮ−Ｍ
ＯＳ５のオン／オフを設定することになる。
【００３５】具体的に説明すると、接地電源ＧＮＤと電
位差を持つレベル“１”の入力信号ＩＮが信号入力端子
１に加えられる場合には、制御信号Ｓ１，Ｓ２によりＰ
−ＭＯＳ４及びＮ−ＭＯＳ５のゲートにそれぞれ
“１”，“０”を供給し、Ｐ−ＭＯＳ４及びＮ−ＭＯＳ
５を共にオフする。そのため、プルダウン用のＮ−ＭＯ
Ｓ５へ電流が流れ込むことを阻止することができ、無駄
な電流消費が発生しない。
位差を持つレベル“１”の入力信号ＩＮが信号入力端子
１に加えられる場合には、制御信号Ｓ１，Ｓ２によりＰ
−ＭＯＳ４及びＮ−ＭＯＳ５のゲートにそれぞれ
“１”，“０”を供給し、Ｐ−ＭＯＳ４及びＮ−ＭＯＳ
５を共にオフする。そのため、プルダウン用のＮ−ＭＯ
Ｓ５へ電流が流れ込むことを阻止することができ、無駄
な電流消費が発生しない。
【００３６】また、電源ＶＤＤと電位差を持つレベル
“０”の入力信号ＩＮが信号入力端子１に加えられる場
合にも、制御信号Ｓ１，Ｓ２によりＰ−ＭＯＳ４及びＮ
−ＭＯＳ５のゲートにそれぞれ“１”，“０”を供給
し、Ｐ−ＭＯＳ４及びＮ−ＭＯＳ５を共にオフする。こ
れにより、電源ＶＤＤよりプルアップ用のＰ−ＭＯＳ４
へ電流が流れ込むことを阻止することができ、無駄な電
流消費を回避することができる。
“０”の入力信号ＩＮが信号入力端子１に加えられる場
合にも、制御信号Ｓ１，Ｓ２によりＰ−ＭＯＳ４及びＮ
−ＭＯＳ５のゲートにそれぞれ“１”，“０”を供給
し、Ｐ−ＭＯＳ４及びＮ−ＭＯＳ５を共にオフする。こ
れにより、電源ＶＤＤよりプルアップ用のＰ−ＭＯＳ４
へ電流が流れ込むことを阻止することができ、無駄な電
流消費を回避することができる。
【００３７】そして、“１”もしくは“０”の入力信号
ＩＮが入力されたときは、論理素子３を通じて出力端子
２のレベルがそれぞれ“１”もしくは“０”となる。
ＩＮが入力されたときは、論理素子３を通じて出力端子
２のレベルがそれぞれ“１”もしくは“０”となる。
【００３８】一方、信号入力端子１のレベルがハイイン
ピーダンス状態になる場合は、制御回路６によりＰ−Ｍ
ＯＳ４もしくはＮ−ＭＯＳ５の一方がオン状態にされ、
他方がオフ状態されて入力端子１のレベル安定化が行わ
れる。
ピーダンス状態になる場合は、制御回路６によりＰ−Ｍ
ＯＳ４もしくはＮ−ＭＯＳ５の一方がオン状態にされ、
他方がオフ状態されて入力端子１のレベル安定化が行わ
れる。
【００３９】（Ｂ）入力信号ＩＮのタイプが不明である
場合の動作 例えば、信号入力回路の入力端子１に接続される回路の
出力信号のタイプを表す信号が制御回路６に引き込まれ
ていることもなく、信号入力回路の入力端子１に供給さ
れる信号タイプを予め知ることができない場合は、図２
に示すフローチャートに従って入力信号ＩＮのタイプを
判定することになる。
場合の動作 例えば、信号入力回路の入力端子１に接続される回路の
出力信号のタイプを表す信号が制御回路６に引き込まれ
ていることもなく、信号入力回路の入力端子１に供給さ
れる信号タイプを予め知ることができない場合は、図２
に示すフローチャートに従って入力信号ＩＮのタイプを
判定することになる。
【００４０】まず、制御信号Ｓ１，Ｓ２を共に“０”に
して、Ｐ−ＭＯＳ４をオン状態、Ｎ−ＭＯＳ５をオフ状
態にする（ステップＳ１）。そして、出力端子２のレベ
ルが“１”であるか否かを調べる（ステップＳ２）。こ
の時、出力端子２のレベルが“１”であれば、入力端子
１のレベルは“１”もしくはハイインピーダンスであ
り、“０”ではないと判断して次のステップＳ３へ進
む。
して、Ｐ−ＭＯＳ４をオン状態、Ｎ−ＭＯＳ５をオフ状
態にする（ステップＳ１）。そして、出力端子２のレベ
ルが“１”であるか否かを調べる（ステップＳ２）。こ
の時、出力端子２のレベルが“１”であれば、入力端子
１のレベルは“１”もしくはハイインピーダンスであ
り、“０”ではないと判断して次のステップＳ３へ進
む。
【００４１】ステップＳ３では、制御信号Ｓ１，Ｓ２を
共に“１”にして、Ｐ−ＭＯＳ４をオフ状態、Ｎ−ＭＯ
Ｓ５をオン状態にする。そして、出力端子２のレベルが
“０”であるか否かを調べる（ステップＳ４）。この
時、出力端子２のレベルが“０”であれば、入力端子１
のレベルは“１”ではなく、さらに前記判断より“０”
でもないのでハイインピーダンスと判断する（ステップ
Ｓ５）。
共に“１”にして、Ｐ−ＭＯＳ４をオフ状態、Ｎ−ＭＯ
Ｓ５をオン状態にする。そして、出力端子２のレベルが
“０”であるか否かを調べる（ステップＳ４）。この
時、出力端子２のレベルが“０”であれば、入力端子１
のレベルは“１”ではなく、さらに前記判断より“０”
でもないのでハイインピーダンスと判断する（ステップ
Ｓ５）。
【００４２】また、前記ステップＳ２の判定において、
出力端子２のレベルが“１”でない場合は入力信号ＩＮ
は“０”であると判断し（ステップＳ６）、また、前記
ステップＳ４の判定において、出力端子２のレベルが
“０”でない場合は、入力端子１のレベルは“１”であ
ると判断する（ステップＳ７）。
出力端子２のレベルが“１”でない場合は入力信号ＩＮ
は“０”であると判断し（ステップＳ６）、また、前記
ステップＳ４の判定において、出力端子２のレベルが
“０”でない場合は、入力端子１のレベルは“１”であ
ると判断する（ステップＳ７）。
【００４３】このように、出力端子２のレベルにより入
力信号ＩＮがハイインピーダンスであるかどうかを判断
するようにして入力信号ＩＮのタイプを判定した後、そ
の判定結果に基づいて、前記の動作（Ａ）と同様に適切
にＰ−ＭＯＳ４及びＮ−ＭＯＳ５のオン／オフを設定す
る。
力信号ＩＮがハイインピーダンスであるかどうかを判断
するようにして入力信号ＩＮのタイプを判定した後、そ
の判定結果に基づいて、前記の動作（Ａ）と同様に適切
にＰ−ＭＯＳ４及びＮ−ＭＯＳ５のオン／オフを設定す
る。
【００４４】すなわち、ハイインピーダンスであれば、
Ｐ−ＭＯＳ４もしくはＮ−ＭＯＳ５の一方をオンして入
力端子１のレベル安定化を図り、ハイインピーダンスで
なければ、Ｐ−ＭＯＳ４及びＮ−ＭＯＳ５を共にオフ状
態にして無駄な電力消費を回避する。
Ｐ−ＭＯＳ４もしくはＮ−ＭＯＳ５の一方をオンして入
力端子１のレベル安定化を図り、ハイインピーダンスで
なければ、Ｐ−ＭＯＳ４及びＮ−ＭＯＳ５を共にオフ状
態にして無駄な電力消費を回避する。
【００４５】このように、本実施形態では、入力信号Ｉ
Ｎのタイプを予め知ることができる場合でも、知ること
ができない場合でも、適切にプルアップ用／プルダウン
用のトランジスタ４，５のオン／オフ状態を設定するこ
とができ、電源ＶＤＤまたは接地電源ＧＮＤと電位差を
持つレベルが入力端子１に加えられて場合において、無
駄な電力消費を未然に回避することができる。
Ｎのタイプを予め知ることができる場合でも、知ること
ができない場合でも、適切にプルアップ用／プルダウン
用のトランジスタ４，５のオン／オフ状態を設定するこ
とができ、電源ＶＤＤまたは接地電源ＧＮＤと電位差を
持つレベルが入力端子１に加えられて場合において、無
駄な電力消費を未然に回避することができる。
【００４６】なお、上記実施形態では、入力信号のタイ
プが予め判明していない場合を考慮して制御回路を６を
設けるようにしたが、入力信号のタイプが予め判明して
いる場合は制御回路６を省略することも可能である。例
えば入力端子１が外部回路のトライステートバッファで
駆動される場合では、そのトライステートバッファの出
力状態を制御する信号等をＰ−ＭＯＳ４及びＮ−ＭＯＳ
５のゲートに供給するように構成する。
プが予め判明していない場合を考慮して制御回路を６を
設けるようにしたが、入力信号のタイプが予め判明して
いる場合は制御回路６を省略することも可能である。例
えば入力端子１が外部回路のトライステートバッファで
駆動される場合では、そのトライステートバッファの出
力状態を制御する信号等をＰ−ＭＯＳ４及びＮ−ＭＯＳ
５のゲートに供給するように構成する。
【００４７】
【発明の効果】以上詳細に説明したように、第１の発明
である信号入力回路によれば、入力信号のタイプを予め
知ることができる場合において、簡単な構成で、入力ノ
ードのレベル安定化と共に、無駄な電力消費の回避を実
現することが可能になる。
である信号入力回路によれば、入力信号のタイプを予め
知ることができる場合において、簡単な構成で、入力ノ
ードのレベル安定化と共に、無駄な電力消費の回避を実
現することが可能になる。
【００４８】第２の発明である信号入力回路によれば、
入力信号のタイプを予め知ることができる場合におい
て、入力ノードのレベル安定化と共に、無駄な電力消費
の回避を実現することが可能になる。
入力信号のタイプを予め知ることができる場合におい
て、入力ノードのレベル安定化と共に、無駄な電力消費
の回避を実現することが可能になる。
【００４９】第３の発明である信号入力回路によれば、
入力信号のタイプを予め知ることができる場合でも、知
ることができない場合でも、適切にプルアップ手段及び
プルダウン手段のオン／オフ設定を行うことができる。
これにより、入力ノードのレベル安定化を図り、しかも
無駄な電力消費を未然に回避することが可能になる。第
４の発明である信号入力回路によれば、上記第３の発明
において、入力信号のタイプを予め知ることができない
場合でも、より正確に入力信号のタイプを知ることがで
き、入力ノードのレベル安定化を図り、しかも無駄な電
力消費を確実に回避することが可能になる。
入力信号のタイプを予め知ることができる場合でも、知
ることができない場合でも、適切にプルアップ手段及び
プルダウン手段のオン／オフ設定を行うことができる。
これにより、入力ノードのレベル安定化を図り、しかも
無駄な電力消費を未然に回避することが可能になる。第
４の発明である信号入力回路によれば、上記第３の発明
において、入力信号のタイプを予め知ることができない
場合でも、より正確に入力信号のタイプを知ることがで
き、入力ノードのレベル安定化を図り、しかも無駄な電
力消費を確実に回避することが可能になる。
【００５０】第５の発明である信号入力方法によれば、
入力信号のタイプを予め知ることができない場合でも、
その信号タイプを正確に判定することができ、入力ノー
ドのレベル安定化を図り、しかも無駄な電力消費を未然
に回避することが可能になる。
入力信号のタイプを予め知ることができない場合でも、
その信号タイプを正確に判定することができ、入力ノー
ドのレベル安定化を図り、しかも無駄な電力消費を未然
に回避することが可能になる。
【００５１】第６の発明である信号入力方法によれば、
上記第５の発明において、より正確に入力信号のタイプ
を判定することができ、入力ノードのレベル安定化を図
り、しかも無駄な電力消費を確実に回避することが可能
になる。
上記第５の発明において、より正確に入力信号のタイプ
を判定することができ、入力ノードのレベル安定化を図
り、しかも無駄な電力消費を確実に回避することが可能
になる。
【図１】本発明の実施形態に係る信号入力回路の構成を
示すブロック図である。
示すブロック図である。
【図２】図１中の制御回路における判定回路の入力信号
判定動作を示すフローチャートである。
判定動作を示すフローチャートである。
【図３】従来の信号入力回路（第１の従来例）の構成を
示す回路図である。
示す回路図である。
【図４】従来の他の信号入力回路（第２の従来例）の構
成を示す回路図である。
成を示す回路図である。
１ 信号入力端子 ２ 信号出力端子 ３ 論理素子 ４ プルアップ用のＰ−ＭＯＳ ５ プルダウン用のＮ−ＭＯＳ ６ 制御回路 ６ａ 判定回路 Ｎ１ 入力ノード ＶＤＤ 電源 ＧＮＤ 接地電源 ＩＮ 入力信号 ＯＵＴ 出力信号 Ｓ１，Ｓ２ 制御信号
Claims (6)
- 【請求項１】 入力信号が供給される入力ノードに接続
され、前記入力信号に応じた論理値を出力ノードへ出力
する論理素子と、 高電源と前記入力ノードとの間に接続され、前記入力信
号の状態に対応してオン／オフ動作するプルアップ抵抗
手段と、 低電源と前記入力ノードとの間に接続され、前記入力信
号の状態に対応してオン／オフ動作し且つ前記プルアッ
プ抵抗手段に対して相補的にオンするプルダウン抵抗手
段とを備えたことを特徴とする信号入力回路。 - 【請求項２】 入力信号が供給される入力ノードに接続
され、前記入力信号に応じた論理値を出力ノードへ出力
する論理素子と、 高電源と前記入力ノードとの間に接続され、オン時に所
定の抵抗値となるプルアップ手段と、 低電源と前記入力ノードとの間に接続され、オン時に所
定の抵抗値となるプルダウン手段と、 前記入力信号の状態を表わす外部信号を入力し、その外
部信号に基づいて前記プルアップ手段及び前記プルダウ
ン手段のオン／オフ状態を制御する制御回路とを備えた
ことを特徴とする信号入力回路。 - 【請求項３】 入力信号が供給される入力ノードに接続
され、前記入力信号に応じた論理値を出力ノードへ出力
する論理素子と、 高電源と前記入力ノードとの間に接続され、オン時に所
定の抵抗値となるプルアップ手段と、 低電源と前記入力ノードとの間に接続され、オン時に所
定の抵抗値となるプルダウン手段と、 前記プルアップ手段及び前記プルダウン手段のオン／オ
フ切換えを制御して、その時の前記出力ノードの論理値
から前記入力信号の状態を判定する入力判定手段と、 前記入力判定手段の判定結果に基づいて前記プルアップ
手段及び前記プルダウン手段のオン／オフ状態を設定す
るプルアップ／プルダウン設定手段とを備えたことを特
徴とする信号入力回路。 - 【請求項４】 前記入力判定手段は、 前記プルアップ手段及び前記プルダウン手段に対して、
そのいずれか一方をオンにする第１のオン／オフ設定を
した後、その逆の第２のオン／オフ設定を行い、前記第
１及び第２のオン／オフ設定時における各々の出力ノー
ドの論理値に基づいて前記入力ノードがハイインピーダ
ンス状態であるか否かを判定する構成にし、 前記プルアップ／プルダウン設定手段は、 前記入力判定手段により前記入力ノードがハイインピー
ダンス状態であると判定されたときに、前記プルアップ
手段及び前記プルダウン手段のいずれか一方をオン状態
に設定し、前記入力ノードがハイインピーダンス状態で
ないと判定されたときは、前記プルアップ手段及び前記
プルダウン手段の両方をオフ状態に設定する構成にした
ことを特徴とする請求項３記載の信号入力回路。 - 【請求項５】 入力信号を入力する入力ノードに接続さ
れ、前記入力信号に応じた論理値を出力ノードへ出力す
る論理素子と、高電源と前記入力ノードとの間に接続さ
れオン時に所定の抵抗値となるプルアップ手段と、低電
源と前記入力ノードとの間に接続されオン時に所定の抵
抗値となるプルダウン手段とを備えた信号入力回路を用
い、 前記プルアップ手段及び前記プルダウン手段のオン／オ
フ切換えを制御し、その時の前記出力ノードの論理値を
検出する出力検出処理と、 前記出力検出処理の検出結果に基づいて前記入力信号の
状態を判定する入力判定処理と、 前記入力判定処理の判定結果に基づいて前記プルアップ
手段及び前記プルダウン手段のオン／オフ状態を設定す
るプルアップ／プルダウン設定処理とを実行することを
特徴とする信号入力方法。 - 【請求項６】 前記出力検出処理では、前記プルアップ
手段及び前記プルダウン手段に対して、そのいずれか一
方をオンにする第１のオン／オフ設定を行ってその時の
出力ノードの論理値を検出し、前記入力判定処理は、そ
の出力検出処理の検出結果に基づいて前記入力ノードの
状態を判定するようにし、 該入力判定処理により前記入力ノードがハイインピーダ
ンス状態にあるか否かを判定できないときに、前記プル
アップ手段及び前記プルダウン手段に対して、前記第１
のオン／オフ設定の逆の第２のオン／オフ設定を行っ
て、この第２のオン／オフ設定時における前記出力ノー
ドの論理値を検出する出力再検出処理と、 前記出力再検出処理の検出結果に基づいて前記入力ノー
ドがハイインピーダンス状態であるか否かを判定する入
力再判定処理とを実行し、 前記プルアップ／プルダウン設定処理は、 前記入力再判定処理により前記入力ノードがハイインピ
ーダンス状態であると判定されたときに、前記プルアッ
プ手段及び前記プルダウン手段のいずれか一方をオン状
態に設定し、前記入力判定処理または前記入力再判定処
理により前記入力ノードがハイインピーダンス状態でな
いと判定されたときは、前記プルアップ手段及び前記プ
ルダウン手段の両方をオフ状態に設定することを特徴と
する請求項５記載の信号入力方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8335679A JPH10173508A (ja) | 1996-12-16 | 1996-12-16 | 信号入力回路及び信号入力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8335679A JPH10173508A (ja) | 1996-12-16 | 1996-12-16 | 信号入力回路及び信号入力方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173508A true JPH10173508A (ja) | 1998-06-26 |
Family
ID=18291299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8335679A Pending JPH10173508A (ja) | 1996-12-16 | 1996-12-16 | 信号入力回路及び信号入力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173508A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002258999A (ja) * | 2001-03-02 | 2002-09-13 | Kawasaki Microelectronics Kk | シリアル・データ転送インターフェイス装置及びシリアル・データ転送用ケーブル |
| US7370810B2 (en) | 2004-10-04 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device and memory card having the same |
| CN100403350C (zh) * | 2005-10-12 | 2008-07-16 | 台达电子工业股份有限公司 | 通用型程序输入电路 |
| JP2008276361A (ja) * | 2007-04-26 | 2008-11-13 | Kyocera Corp | 電子機器 |
| JP2014187508A (ja) * | 2013-03-22 | 2014-10-02 | Lapis Semiconductor Co Ltd | 半導体装置及びパワーダウン制御方法 |
-
1996
- 1996-12-16 JP JP8335679A patent/JPH10173508A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002258999A (ja) * | 2001-03-02 | 2002-09-13 | Kawasaki Microelectronics Kk | シリアル・データ転送インターフェイス装置及びシリアル・データ転送用ケーブル |
| US7370810B2 (en) | 2004-10-04 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device and memory card having the same |
| US7744006B2 (en) | 2004-10-04 | 2010-06-29 | Kabushiki Kaisha Toshiba | Semiconductor device and memory card having the same |
| CN100403350C (zh) * | 2005-10-12 | 2008-07-16 | 台达电子工业股份有限公司 | 通用型程序输入电路 |
| JP2008276361A (ja) * | 2007-04-26 | 2008-11-13 | Kyocera Corp | 電子機器 |
| JP2014187508A (ja) * | 2013-03-22 | 2014-10-02 | Lapis Semiconductor Co Ltd | 半導体装置及びパワーダウン制御方法 |
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