JPH02202118A - Ｍｏｓ半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＭＯＳ半導体集積回路に関し、特に出力段に負
荷駆動回路を備えたＭＯＳ半導体集積回路に関する。

［従来の技術］ ＭＯＳ半導体集積回路は、その大規模化及び高速化の要
求に伴い、ＥＤＭＯ８からＣＭＯ３へと需要が移り、現
在はＣＭＯ３が主流となっている。

本来、０Ｍ０３回路は出力負荷の駆動能力が比較的大き
いが、大規模化に伴う出力負荷容量の一層の増大に対処
するため、従来から第・３図に示すようなＣＭＯＳ負荷
駆動回路部２２を備えたＭＯＳ半導体集積回路が広く使
用されている。即ち、ＣＭＯ３論理回路部１は電源ＶＤ
Ｄから電力を供給されて動作をし、入力信号’１ｒ’２
＊・・・、ＩＮを入力して所定の演算処理を行い、その
結果を出力する。ＣＭＯＳ負荷駆動回路部２２は駆動能
力が強化されなＰチャネルエンハンスメント型ＭＯＳト
ランジスタ２３及びＮチャネルエンハンスメント型ＭＯ
３トランジスタ２４により構成され、前記ＣＭＯ３論理
回路部１の出力を受けて出力負荷容量を駆動する。

［発明が解決しようとする課題］ しかしながら、上述した従来のＭＯＳ半導体集積回路で
はＣＭＯＳ負荷駆動回路部２２のＰチャネルＭＯＳトラ
ンジスタ２３とＮチャネルＭＯＳトランジスタ２４の閾
値電圧を絶対値で略同−とするため、そのキャリアであ
る電子と正孔の移動度の差により、相対的にＰチャネル
ＭＯＳトランジスタ２３の駆動能力が低く、これが負荷
駆動回路部２２としての性能に限界を与えているという
問題点がある。また、素子の微細化に伴い、ＭＯＳトラ
ンジスタの信頼性の維持のために電源電圧を低下させた
場合に、ＭＯＳトランジスタのドレイン耐圧の安定性を
維持するためには、閾値電圧を小さくすることが困難で
あり、その結果、微細化に伴って得られるべき高速性の
向上が阻害されるという欠点がある。

本発明はかかる問題点に鑑みてなされたものであって、
Ｎチャネルエンハンスメント型ＭＯ３トランジスタのド
レイン耐圧の安定性を維持しつつ、高速動作及び低電源
電圧動作が可能なＭＯＳ半導体集積回路を提供すること
を目的とする。

［課題を解決するための手段］ 本発明に係るＭＯＳ半導体集積回路は、入力信号を演算
処理してその演算結果に基づいて出力部から論理信号を
出力する論理回路と、この論理回路の出力部から出力さ
れる論理信号を入力し前記論理信号に基づいて負荷を駆
動する駆動回路とを備えたＭＯＳ半導体集積回路におい
て、前記駆動回路は、ゲートが前記論理回路の出力部に
接続されソースが第１の電源に接続されたＰチャネルデ
プレッション型ＭｏＳトランジスタと、ゲートが前記論
理回路の出力部に接続されソースが第２の電源に接続さ
れドレインが前記Ｐチャネルデプレッション型ＭｏＳト
ランジスタのドレインに接続されたＮチャネルエンハン
スメント型ＭＯ８トランジスタとを有し、これら両トラ
ンジスタの共通接続されたドレインを出力とするもので
あることを特徴とする。

また、本発明に係るＭＯＳ半導体集積回路は、前記論理
回路が、Ｐチャネルデプレッション型ＭｏＳトランジス
タからなる負荷と、Ｎチャネルエンハンスメント型ＭＯ
ＳトランジスタとからなるＥＤＭＯＳ回路を最終段に備
えたものであることを特徴とする。

更に、本発明に係る半導体集積回路は、前記論理回路の
Ｐチャネルデプレッション型ＭＯＳトランジスタと前記
駆動回路のＰチャネルデプレッション型ＭＯ３トランジ
スタとが、それらの閾値電圧を同一にしたものであるこ
とを特徴とする。

［作用］ 本発明によれば、論理回路から出力される論理信号の論
理レベルに応じて、Ｐチャネルデプレッション型ＭＯ３
トランジスタとＮチャネルエンハンスメント型ＭＯＳト
ランジスタとが相補的に導通制御される。

この発明では、０ＭＯ５の駆動回路の第１の電源側にＰ
チャネルデプレッション型ＭＯ３トランジスタを使用し
て出力負荷容量に第１の電源を供給するようにしている
。このため、第１の電源の供給が速やかに行われ、しか
も、Ｐチャネルデプレッション型ＭＯＳトランジスタは
、弱電流領域と大電流領域との間で動作をするため、そ
の閾値電圧に対する出力負荷容量の駆動能力を従来に比
して大幅に高めることができる。このため、出力負荷の
駆動能力を低下させることなく閾値電圧の低減、つまり
電源電圧の低減を図ることができるので、高速動作と低
電源電圧動作とを同時に達成することができる。

また、デプレッション型Ｍｏ５ｔ’ランジスタを負荷に
使用した所謂ＥＤＭＯ８は入力容量が小さく、また、出
力容量も小さいので出力配線等の負荷容量が小さい場合
は０ＭＯ３よりも高速である。

このため、出力配線負荷容量が小さい部分をＥＤＭＯ８
で構成し、出力配線負荷容量が大きい部分は前述した駆
動回路を使用して駆動することにより、更に高速動作を
実現することができる。

なお、この場合において、論理回路のＰチャネルデプレ
ッション型ＭＯＳトランジスタと、駆動回路のＰチャネ
ルデプレッション型ＭＯ３トランジスタとの閾値電圧を
等しくすると、製造工程の簡単化を図ることができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係るＭＯＳ半導体集積
回路を示す回路図である。

この回路は入力信号Ｉ、、Ｔ２．・・・、ＩＮを入力し
て所定の論理演算を行うＣＭＯＳ論理回路部１と、この
出力を入力してその反転信号Ｏを出力する負荷駆動回路
部２とにより構成されている。

ＣＭＯＳ論理回路部１は、例えば、多入力のＣＭＯＳゲ
ート又はＣＭＯＳゲート群であり、その内容は本発明に
おいて特に限定されるものではない。

負荷駆動回路部２は電源ＶＤＤと接地との間にＰチャネ
ルデプレッション型ＭＯＳトランジスタ３とＮチャネル
エンハンスメント型ＭＯＳトランジスタ４とを相補対接
続して構成されている。即ち、Ｐチャネルデプレッショ
ン型ＭＯＳトランジスタ３のソースは電源ＶＤＤに、そ
のゲートはＣＭＯＳ論理回路部１の出力に接続されてい
る。Ｎチャネルエンハンスメント型ＭＯＳトランジスタ
４のドレインはＰチャネルデプレッション型ＭＯＳトラ
ンジスタ３のドレインに接続されて、この負荷駆動回路
部２の出力となり、そのソースは接地され、そのゲート
はＰチャネルデプレッション型ＭＯＳトランジスタ３の
ゲートと共に、ＣＭＯＳ論理回路部１の出力に接続され
ている。

このように構成された第１の実施例回路では、出力負荷
の充電は、Ｐチャネルデプレッション型ＭＯＳトランジ
スタ３によって行われるので、出力負荷の充電能力を従
来に比して高めることができる。本実施例の回路によれ
ば、電源電圧が５ｖの場合を例にとると、Ｐチャネルデ
プレッション型ＭｏＳトランジスタ３の閾値電圧を＋１
．５■としたときには、同一寸法で構成した第３図の従
来例の回路と比較して、出力負荷を充電して出力信号Ｏ
をハイレベルにする能力を約２．２倍に増大させること
ができるため、高速動作が可能となる。更に、電源ＶＤ
ｒ）の電圧を３■とした場合、ＣＭＯＳ論理回路部１又
は他の周辺回路を構成するＣＭＯＳの閾値電圧を同一と
して、Ｐチャネルデプレッション型ＭＯＳトランジスタ
３の閾値電圧を＋０．９■とすれば、出力信号Ｏをハイ
レベルにする能力が従来回路と比較して約２．９倍とな
り、−層顕著な効果を得ることができる。

第２図は本発明の第２の実施例を示す回路図である。第
１図と同一物には同一符号を付して詳しい説明を省略す
る。

本実施例においては、論理回路部３１がＰチャネルデプ
レッション型ＭＯＳトランジスタ３５を負荷としたＮチ
ャネル論理部３６により構成され、Ｎチャネル論理部３
６はＮチャネルエンハンスメント型ＭＯ３トランジスタ
で論理が構成されている。即ち、論理回路部３１の出力
段にはＥＤＭＯ８が構成されている。なお、例えば、そ
のソースとドレインとを共通接続した３個のＮチャネル
エンハンスメント型ＭＯＳトランジスタをＰチャネルデ
プレッション型ＭＯＳトランジスタ３と接地との間に並
列接続すれば、論理回路部３１は３人力型ＮＯＲゲート
として機能する。

−ｍにデプレッション型ＭＯＳトランジスタを負荷に使
用した所謂ＥＤＭＯＳは入力容量が小さく、また出力容
量も小さいので、出力配線等の負荷容量が小さい場合は
０ＭＯ３より高速であり、特にＮＯＲ系のゲートの場合
には差が大きい。また、Ｎチャネルデプレッション型Ｍ
ＯＳトランジスタを負荷として用いた場合よりＰチャネ
ルデプレッション型ＭＯ３トランジスタを負荷として用
いた方が高速化に効果があることも、知られている。

本実施例においては、出力配線負荷容量が小さい部分を
Ｐチャネルデプレッション型ＭｏＳトランジスタを負荷
とするＥＤＭＯＳで構成し、出力配線負荷容量が大きい
部分は第１の実施例と同一の駆動回路部を用いて駆動す
ることにより高速動作を実現している。

更に、本実施例を適用して集積回路を実現する場合には
、製造工程の簡単化のためには、論理回路部３１のＰチ
ャネルデプレッション型ＭＯ３トランジスタ３５と負荷
駆動回路部２のＰチャネルデプレッション型ＭＯ３トラ
ンジスタ３との閾値電圧が等しいことが望ましく、また
、閾値電圧は小さいほど負荷素子として定電流源に近い
ので良好である。しかしながら、この場合、閾値電圧の
製造制御性が悪化すること、及び同一の負荷電流特性を
得るには、よりドレイン幅が大きいＭＯＳトランジスタ
を用いなければならないため、出力容量が増大すること
等の難点がある。また逆に、閾値電圧が大きい場合は、
負荷素子としての特性が定電流源ではなく、抵抗素子に
近くなること、及び駆動回路部２の回路閾値が上昇する
ため、出力がロウになる時間が遅れる等の危険性がある
。

従って、Ｐチャネルデプレッション型ＭＯ３トランジス
タの閾値電圧は使用電源電圧の２０乃至４０％とするこ
とが望ましい。

また、第１及び第２の実施例においては、駆動回路部を
Ｐチャネルデプレッション型ＭＯ３トランジスタを用い
てＥＤＭＯＳで構成している。このため、製造工程を複
雑にすることなく、高速動作を可能にできる効果がある
。

［発明の効果］ 以上説明したように本発明は、Ｐチャネルデプレッショ
ン型ＭＯＳトランジスタを出力負荷の駆動回路のドライ
ブトランジスタとして採用している。このため、出力負
荷を高速で駆動することができ、また、低電源電圧下に
おいても高速動作を可能にできるという効果を有する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＭＯＳ半導体集積
回路を示す回路図、第２図は本発明の第２の実施例に係
るＭＯＳ半導体集積回路を示す回路図、第３図は従来の
ＭＯＳ半導体集積回路を示す回路図である。 １、ＣＭＯ３論理回路部、２；負荷駆動回路部、３．３
５．Ｐチャネルデプレッション型ＭＯＳトランジスタ、
４，２４．Ｎチャネルエンハンスメント型ＭＯ３トラン
ジスタ、２２．ＣＭＯ３負荷駆動回路部、２３；Ｐチャ
ネルエンハンスメント型ＭＯＳトランジスタ、３１；論
理回路部、３６；Ｎチャネル論理部、Ｉｌ、Ｉ２．・・
・＋　ＩＮ　；入力信号、０；出力信号、■ＤＤ；電源

Claims (3)

【特許請求の範囲】
1. （１）入力信号を演算処理してその演算結果に基づいて
   出力部から論理信号を出力する論理回路と、この論理回
   路の出力部から出力される論理信号を入力し前記論理信
   号に基づいて負荷を駆動する駆動回路とを備えたＭＯＳ
   半導体集積回路において、前記駆動回路は、ゲートが前
   記論理回路の出力部に接続されソースが第１の電源に接
   続されたＰチャネルデプレッション型ＭＯＳトランジス
   タと、ゲートが前記論理回路の出力部に接続されソース
   が第２の電源に接続されドレインが前記Ｐチャネルデプ
   レッション型ＭＯＳトランジスタのドレインに接続され
   たＮチャネルエンハンスメント型ＭＯＳトランジスタと
   を有し、これら両トランジスタの共通接続されたドレイ
   ンを出力とするものであることを特徴とするＭＯＳ半導
   体集積回路。
2. （２）前記論理回路は、Ｐチャネルデプレッション型Ｍ
   ＯＳトランジスタからなる負荷と、Ｎチャネルエンハン
   スメント型ＭＯＳトランジスタとからなるＥＤＭＯＳ回
   路を最終段に備えたものであることを特徴とする請求項
   １に記載のＭＯＳ半導体集積回路。
3. （３）前記論理回路のＰチャネルデプレッション型ＭＯ
   Ｓトランジスタと前記駆動回路のＰチャネルデプレッシ
   ョン型ＭＯＳトランジスタとは、それらの閾値電圧が同
   一であることを特徴とする請求項２に記載のＭＯＳ半導
   体集積回路。