CN114203217A - 使用时间交错采样页面缓冲器执行读取操作的存储设备 - Google Patents

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memory cell
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金炯坤
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张俊锡
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Abstract

提供了一种通过使用时间交错采样页面缓冲器执行读取操作的存储设备。所述存储设备利用特定时间差控制感测偶数页面缓冲器电路的位线的感测时间点以及感测奇数页面缓冲器电路的位线的感测时间点，并且以偶数感测和奇数感测的所述顺序执行奇偶感测(EOS)操作。所述存储设备执行两步EOS操作，并根据所述两步EOS操作的结果对选定存储单元执行主感测操作。

Description

使用时间交错采样页面缓冲器执行读取操作的存储设备
相关申请的交叉引用
本申请要求于2020年9月18日在韩国知识产权局提交的韩国专利申请No.10-2020-0120310的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思涉及一种半导体存储器件，并且更具体地，涉及一种使用时间交错采样页面缓冲器执行读取操作的存储设备以及该存储设备的操作方法。
背景技术
许多公司及其计算机系统托管诸如数据中心的数据处理系统。数据中心用于分发托管的应用和/或事务，并包括联网的计算机资源(例如，服务器、磁盘和虚拟机)。在这样的配置中，企业是数据中心的客户。数据中心为客户提供了许多可以降低成本并减轻管理负担的服务。
数据中心可以使用动态随机存取存储器(DRAM)来存储数据中心中包括的主机所使用的数据或指令和/或执行计算操作。数据中心还可以包括具有非易失性存储器的存储设备。随着存储设备的容量增加，在非易失性存储器的衬底上三维堆叠的存储单元和字线的数目增加，并且存储在给定存储单元中的数据的位数也增加。
非易失性存储器可能由于各种原因随时间推移而劣化。存储设备可以通过改变非易失性存储器的操作条件来克服劣化。可以基于平均使用模式(average usage pattern)和使用环境在存储设备中预先设置改变的操作条件。然而，当存储单元的阈值电压分布偏移时，这样的技术是不合适的。
因此，依据非易失性存储器的劣化程度，需要动态地改变操作条件。
发明内容
根据本发明构思的示例性实施例，提供了一种读取非易失性存储器件的方法，所述方法包括：对连接到选定字线的选定存储单元执行第一感测操作并向所述选定字线施加第一读取电压，其中，所述第一感测操作是通过将连接到所述选定字线的多个存储单元分成第一组和第二组被执行的；根据执行所述第一感测操作的结果确定第一谷搜索操作和所述第一读取电压的目标读取电平；对所述选定存储单元执行第二感测操作并向所述选定字线施加第二读取电压，所述第二读取电压的目标读取电平不同于所述第一读取电压的目标读取电平，其中，所述第二感测操作是通过将所述多个存储单元分成所述第一组和所述第二组被执行的；根据执行所述第二感测操作的结果执行第二谷搜索操作；根据执行所述第二谷搜索操作的结果，确定连接到所述选定存储单元的感测节点的目标产生时间点；以及通过使用所述目标读取电平和所述目标产生时间点，对所述选定存储单元执行主读取操作。
根据本发明构思的示例性实施例，提供了一种从非易失性存储器件的选定存储单元读取数据的方法，所述方法包括：对所述选定存储单元执行两步奇偶感测(EOS)操作；根据所述两步EOS操作的结果，对所述选定存储单元执行第一主感测操作；对所述选定存储单元执行一步EOS操作；以及根据所述一步EOS操作的结果，对所述选定存储单元执行第二主感测操作；其中，执行所述两步EOS操作以从所述多个存储单元的编程状态当中识别相应于保持劣化而偏移了大于第一阈值量的编程状态，并且执行所述一步EOS操作以从所述多个存储单元的所述编程状态当中识别相应于所述保持劣化而偏移了小于第二阈值量的编程状态。
根据本发明构思的示例性实施例，提供了一种包括非易失性存储器件和控制所述非易失性存储器件的控制器的存储设备的操作方法。所述方法包括：从所述控制器向所述非易失性存储器件发送读取命令；根据所述读取命令对所述非易失性存储器件执行读取操作，并向所述控制器发送所述读取操作的读取数据；所述控制器对所述读取数据执行纠错码(ECC)操作；当所述ECC操作的结果指示所述读取数据的错误不可纠正时，对所述非易失性存储器件执行两步奇偶感测(EOS)操作；以及根据执行所述两步EOS操作的结果，确定用于读取存储在所述非易失性存储器件中的数据的谷的最佳读取电平。
根据本发明构思的示例性实施例，提供了一种包括多个存储块的存储设备的操作方法。所述方法包括：当正在多个存储块当中的第一存储块写入第一数据时检测到所述存储设备的突然断电并且无法执行将所述第一数据继续写入到所述第一存储块时，选择第二存储块作为断电保护(PLP)区域，并将写入在所述第一存储块上的所述第一数据迁移到作为所述PLP区域的所述第二存储块。所述迁移包括：对所述选定存储单元执行两步奇偶感测(EOS)操作，并且根据执行所述两步EOS操作的结果对所述选定存储单元执行主感测操作以读取所述第一数据。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本发明构思的实施例，其中：
图1是根据本发明构思的示例性实施例的系统的概念框图；
图2是图1的非易失性存储器件的示例的框图；
图3是图2的NVM器件的结构图；
图4是图2的存储块的等效电路图；
图5包括示出图4的存储单元的阈值电压分布的偏移的曲线图；
图6示出了图2的页面缓冲器的示例；
图7和图8是图6的页面缓冲器电路的图；
图9和图10是根据本发明构思的示例性实施例的用于读取非易失性存储器的方法的流程图；
图11A至图11C是用于说明根据图10的两步奇偶感测(Even Odd Sensing，EOS)读取的谷搜索操作的图；
图12和图13是用于说明根据本发明构思的示例性实施例的读取非易失性存储器的方法的图；
图14和图15是根据本发明构思的示例性实施例的存储设备的操作方法的流程图；
图16是图1的存储设备的操作方法的示例的流程图；
图17至图19是图16的操作S1640中的断电保护(Power Loss Protection，PLP)操作的示例的图；以及
图20是根据本发明构思的示例性实施例的将非易失性存储器应用于SSD系统的示例的框图。
具体实施方式
图1是根据本发明构思的示例性实施例的系统的概念框图。
参照图1，系统100可以是包括运行数百个虚拟机的数十个主机或服务器的数据中心。根据一些实施例，系统100可以例如是诸如以下的计算设备：膝上型计算机、台式计算机、服务器计算机、工作站、便携式通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能电话、平板电脑、虚拟机或虚拟机的虚拟计算设备。或者，系统100可以是包括在诸如图形卡的计算系统中的部分组件。
系统100可以包括下面参照图1详细描述的硬件组件，但是本发明构思的一个或更多个实施例不限于此。系统100可以包括其他组件。在实施例中，系统100包括主机设备110和存储设备120。主机设备110和存储设备120可以通过使用各种协议彼此通信。例如，主机设备110和存储设备120可以通过使用诸如快速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行连接的SCSI(SAS)的接口协议彼此通信。另外，诸如通用闪存(UFS)、通用串行总线(USB)、多媒体卡(MMC)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)的其他接口协议可以用作主机设备110与存储设备120之间的接口协议。
主机设备110可以控制要在存储设备120上执行的数据处理操作。例如，数据处理操作可以是数据读取操作、数据写入操作或数据擦除操作。主机设备110可以是处理数据的数据处理器。例如，数据处理器可以是处理器112、中央处理单元(CPU)、微处理器或应用处理器(AP)。主机设备110可以执行操作系统(OS)和/或各种应用。在实施例中，系统100可以被包括在移动设备中，并且主机设备110可以被实现为AP。在实施例中，主机设备110可以被实现为片上系统(SoC)，并且因此可以被嵌入在系统100中。
可以使用诸如“连接”和/或“耦接”的表述及其派生词来描述一些示例。这些术语不一定用作彼此的同义词。例如，使用术语“连接”和/或“耦接”的描述可以指两个或更多个元件直接物理地或电气地彼此接触。术语“连接”和/或“耦接”也可以表示两个或更多个元件即使彼此不直接接触也仍然彼此协作或交互。
例如，处理器112可以包括CPU、图形处理单元(GPU)、神经处理单元(NPU)或数字信号处理器(DSP)。处理器112的数目可以是至少一个，即，多核处理器。处理器112可以被配置为执行一个或更多个机器可执行命令或软件、固件或它们的组合。图1示出了包括一个处理器112的系统100，但是根据实施例，系统100可以包括多个处理器。
存储设备120可以包括控制器130、非易失性存储器140和缓冲存储器150。例如，存储设备120可以包括固态硬盘或固态磁盘(SSD)、通用闪存(UFS)、存储卡、微型SD卡或嵌入式多媒体(eMMC)卡，但是本发明构思的范围不限于此。
控制器130可以处理来自主机设备110的请求。控制器130可以根据来自主机设备110的请求，对非易失性存储器140执行写入操作(或编程操作)、读取操作和擦除操作。控制器130可以控制非易失性存储器140和缓冲存储器150。可以通过使用SoC、专用集成电路(ASIC)或现场可编程门阵列(FPGA)来实现控制器130。
非易失性存储器140可以根据控制器130的控制来执行写入操作、读取操作和擦除操作。非易失性存储器140可以包括分别连接到通道CH1至CH4的非易失性存储器件(以下称为“NVM器件”)。每个NVM器件可以包括NAND闪存。
NVM器件可以通过通道CH1至CH4连接到控制器130。图1示出了通道数目为四个，但是本发明构思的一个或更多个实施例不限于此。每个NVM器件可以从控制器130接收写入命令、地址和数据，并将数据写入到与该地址相对应的存储单元。每个NVM器件可以从控制器130接收读取命令和地址，从与该地址相对应的存储单元读取数据，并且将所读取的数据输出到控制器130。每个NVM器件可以从控制器130接收擦除命令和地址，并擦除与该地址相对应的存储单元的数据。将参照图2更详细地描述NVM器件。
控制器130可以以单阶单元(SLC，single level cell)模式、多阶单元(MLC，multi-level cell)模式、三阶单元(TLC，triple level cell)模式和四阶单元(QLC，quad-level cell)模式之一驱动NVM器件中包括的每个存储块。控制器130可以包括纠错码(ECC)单元131和断电保护(PLP)单元133。ECC单元131可以被称为ECC引擎或ECC电路块。
ECC单元131可以检测并纠正从主机设备110输入的数据或从每个NVM器件输出的数据的错误，并且可以提供准确的数据。
当存储设备120突然断电时，PLP单元133可以执行PLP操作，以通过使用存储设备120的辅助电源来完成来自主机设备110的请求。在本文中作为单元描述的组件可以被实现为电路或处理器。
缓冲存储器150可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)或紧密耦合存储器(TCM)。与图1所示的不同，缓冲存储器150可以包含在控制器130内部。在实施例中，缓冲存储器150的容量小于非易失性存储器140的容量。在实施例中，与非易失性存储器140相比，缓冲存储器150在以下至少一个方面会更好：等待时间、存取时间和操作速度。缓冲存储器150可以存储用于控制或管理非易失性存储器140的信息或程序、指示主机的逻辑地址与非易失性存储器140的物理地址之间的关系的映射表、要存储在非易失性存储器140中的数据、或从非易失性存储器140输出的数据。
图2是图1的NVM器件的示例的框图。参照图2，将描述NVM器件当中的一个NVM器件141。
参照图2，NVM器件141包括存储单元阵列122、行译码器394(例如，译码器电路)、控制电路124、页面缓冲器393、输入/输出电路126和电压发生器127。尽管未示出，NVM器件141还可以包括输入/输出接口。
存储单元阵列122可以连接到字线WL、串选择线SSL、接地选择线GSL和位线BL。存储单元阵列122可以通过字线WL、串选择线SSL和接地选择线GSL连接到行译码器394，并且可以通过位线BL连接到页面缓冲器393。存储单元阵列122可以包括存储块BLK1至BLKn。
存储块BLK1至BLKn均可以包括存储单元和选择晶体管。存储单元可以连接到字线WL，选择晶体管可以连接到串选择线SSL或接地选择线GSL。在控制器130的控制下，存储块BLK1至BLKn中的每个存储块的存储单元均可以是SLC、MLC、TLC或QLC。在下文中，将参考存储单元是NAND闪存单元的示例来描述本发明构思的实施例。存储单元阵列122可以包括具有单元串的三维存储单元阵列，将参照图3和图4描述该三维存储单元阵列。
三维存储单元阵列单片地形成在存储单元阵列的至少一个物理层级上，每个存储单元阵列包括硅衬底上的有源区域以及形成在衬底上或衬底中的用于存储单元的操作的电路。术语“单片”可以指示形成阵列的每个层级的层直接堆叠在该阵列的每个下一层级的层上。在实施例中，三维存储单元阵列包括被垂直布置成使得至少一个存储单元位于另一存储单元上的单元串。至少一个存储单元可以包括电荷俘获层。US 7,679,133、US 8,553,466、US8,654,587、US 8,559,235和US 2011/0233648公开了以层级配置三维存储单元阵列，并且在这些层级之间共享字线和/或位线，通过引用将上述申请的公开内容合并于此。
行译码器394可以选择存储单元阵列122的存储块BLK1至BLKn之一，选择选定存储块的字线WL之一，并且选择串选择线SSL之一。
控制电路124可以根据从控制器130发送的命令CMD、地址ADDR和控制信号CTRL，输出用于对存储单元阵列122执行编程操作、读取操作和擦除操作的各种内部控制信号。控制电路124可以将行地址R_ADDR提供给行译码器394，将列地址提供给输入/输出电路126，以及将电压控制信号CTRL_VOL提供给电压发生器127。
在示例性实施例中，控制电路124包括计数器125(例如，计数电路)，该计数器125对根据两步EOS读取操作感测到的存储单元的数目进行计数以搜索存储单元的阈值电压的谷位置。计数器125可以对质量位(mass bit)进行计数，并且可以被称为质量位计数器(MBC)。在下面的实施例中，术语计数器125和MBC可以互换使用。
页面缓冲器393可以根据操作模式用作写入驱动器或检测放大器。在读取操作期间，页面缓冲器393可以根据控制电路124的控制来感测选定存储单元的位线BL。感测到的数据可以被存储在页面缓冲器393中包括的锁存器中。页面缓冲器393可以根据控制电路124的控制向MBC 125提供存储在锁存器中的数据。此外，页面缓冲器393可以根据控制电路124的控制，通过数据线DL将存储在锁存器中的数据转储(dump)到输入/输出电路126。
输入/输出电路126可以临时存储通过输入/输出线I/O从NVM器件141的外部提供的命令CMD、地址ADDR和数据DATA。输入/输出电路126可以临时存储NVM器件141的读取数据，并且在指定的时间点通过输入/输出线I/O将读取的数据输出到外部。
电压发生器127可以响应于电压控制信号CTRL_VOL生成用于对存储单元阵列122执行编程操作、读取操作和擦除操作的各种电压。详细地，电压发生器127可以生成字线电压VWL(例如，编程电压、检测读取电压、读取电压、通过电压、擦除电压或擦除验证电压)。
图3是示出根据示例实施例的图2的存储器件141的图。
参照图3，存储器件141可以具有芯片对芯片(C2C)结构。C2C结构可以指通过以下方法形成的结构：在第一晶片上制造包括单元区域CELL的上芯片，在与第二晶片分开的第二晶片上制造包括外围电路区域PERI的下芯片，然后将上芯片和下芯片彼此接合(bonding)。在此，接合工艺可以包括将形成在上芯片的最上面的金属层上的接合金属与形成在下芯片的最上面的金属层上的接合金属电连接的方法。例如，接合金属可以包括使用Cu-Cu接合的铜(Cu)。然而，本发明构思的实施例不限于此。例如，接合金属还可以由铝(Al)或钨(W)形成。
存储器件141的外围电路区域PERI和单元区域CELL均可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。
外围电路区域PERI可以包括第一衬底210、层间绝缘层215、形成在第一衬底210上的多个电路元件220a、220b和220c、分别连接到多个电路元件220a、220b和220c的第一金属层230a、230b和230c、以及形成在第一金属层230a、230b和230c上的第二金属层240a、240b和240c。在示例实施例中，第一金属层230a、230b和230c可以由具有相对高的电阻率的钨形成，并且第二金属层240a、240b和240c可以由具有相对低的电阻率的铜形成。
在图3所示的示例实施例中，尽管仅示出和描述了第一金属层230a、230b和230c以及第二金属层240a、240b和240c，但是本发明构思的实施例不限于此。例如，还可以在第二金属层240a、240b和240c上形成一个或更多个附加金属层。形成在第二金属层240a、240b和240c上的一个或更多个附加金属层的至少一部分可以由电阻率低于形成第二金属层240a、240b和240c的铜的电阻率的铝或其他金属形成。
层间绝缘层215可以设置在第一衬底210上并且覆盖多个电路元件220a、220b和220c、第一金属层230a、230b和230c以及第二金属层240a、240b和240c。层间绝缘层215可以包括诸如氧化硅或氮化硅的绝缘材料。
下接合金属271b和272b可以在字线接合区域WLBA中形成在第二金属层240b上。在字线接合区域WLBA中，外围电路区域PERI中的下接合金属271b和272b可以电接合到单元区域CELL的上接合金属371b和372b。下接合金属271b和272b以及上接合金属371b和372b可以由铝、铜或钨形成。此外，单元区域CELL中的上接合金属371b和372b可以被称为第一金属焊盘，并且外围电路区域PERI中的下接合金属271b和272b可以被称为第二金属焊盘。
单元区域CELL可以包括至少一个存储块。单元区域CELL可以包括第二衬底310和公共源极线320。在第二衬底310上，可以在垂直于第二衬底310的上表面的方向(Z轴方向)上堆叠多条字线331至338(即，330)。至少一条串选择线和至少一条接地选择线可以分别布置在多条字线330上和多条字线330的下方，并且多条字线330可以设置在至少一条串选择线与至少一条接地选择线之间。
在位线接合区域BLBA中，沟道结构CHS可以在垂直于第二衬底310的上表面的方向(Z轴方向)上延伸，并穿过多条字线330、至少一条串选择线和至少一条接地选择线。沟道结构CHS可以包括数据存储层、沟道层和掩埋绝缘层，并且沟道层可以电连接到第一金属层350c和第二金属层360c。例如，第一金属层350c可以是位线接触，并且第二金属层360c可以是位线。在示例实施例中，位线360c可以在平行于第二衬底310的上表面的第一方向(Y轴方向)上延伸。
在图3所示的示例实施例中，其中设置有沟道结构CHS和位线360c的区域可以被定义为位线接合区域BLBA。在位线接合区域BLBA中，位线360c可以电连接到在外围电路区域PERI中包括页面缓冲器393的电路元件220c。位线360c可以连接到单元区域CELL中的上接合金属371c和372c，并且上接合金属371c和372c可以连接到与页面缓冲器393的电路元件220c连接的下接合金属271c和272c。
在字线接合区域WLBA中，多条字线330可以在平行于第二衬底310的上表面并且垂直于第一方向的第二方向(X轴方向)上延伸，并且可以连接到多个单元接触插塞341至347(即340)。多条字线330和多个单元接触插塞340可以在由沿第二方向以不同长度延伸的多条字线330的至少一部分提供的焊盘中彼此连接。第一金属层350b和第二金属层360b可以顺序地连接到与多条字线330连接的多个单元接触插塞340的上部。多个单元接触插塞340可以在字线接合区域WLBA中通过单元区域CELL的上接合金属371b和372b以及外围电路区域PERI的下接合金属271b和272b连接到外围电路区域PERI。
多个单元接触插塞340可以电连接到在外围电路区域PERI中形成行译码器394的电路元件220b。在示例实施例中，形成行译码器394的电路元件220b的工作电压不同于形成页面缓冲器393的电路元件220c的工作电压。例如，形成页面缓冲器393的电路元件220c的工作电压可以大于形成行译码器394的电路元件220b的工作电压。
公共源极线接触插塞380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞380可以由诸如金属、金属化合物或多晶硅的导电材料形成，并且可以电连接到公共源极线320。第一金属层350a和第二金属层360a可以顺序地堆叠在公共源极线接触插塞380的上部上。例如，其中设置有公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以被定义为外部焊盘接合区域PA。
输入输出焊盘205和305可以设置在外部焊盘接合区域PA中。参照图3，覆盖第一衬底210的下表面的下绝缘膜201可以形成在第一衬底210的下方，并且第一输入输出焊盘205可以形成在下绝缘膜201上。第一输入输出焊盘205可以通过第一输入输出接触插塞203连接到设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个，并且可以通过下绝缘膜与第一衬底210分开。另外，侧绝缘膜可以设置在第一输入输出接触插塞203与第一衬底210之间，以将第一输入输出接触插塞203与第一衬底210电分开。
参照图3，覆盖第二衬底310的上表面的上绝缘膜301可以形成在第二衬底310上，并且第二输入输出焊盘305可以设置在上绝缘层301上。第二输入输出焊盘305可以通过第二输入输出接触插塞303连接到设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一个。在示例实施例中，第二输入输出焊盘305电连接到电路元件220a。例如，第二输入/输出焊盘305可以通过第二输入/输出接触插塞303经由金属图案272a和271a电连接到电路元件220a。
根据示例实施例，第二衬底310和公共源极线320不设置在其中设置有第二输入输出接触插塞303的区域中。另外，第二输入输出焊盘305在第三方向(Z轴方向)上不与字线330交叠。参照图3，第二输入输出接触插塞303可以在平行于第二衬底310的上表面的方向上与第二衬底310分开，并且可以穿过单元区域CELL的层间绝缘层315，以连接到第二输入输出焊盘305。
根据示例实施例，选择性地形成第一输入输出焊盘205和第二输入输出焊盘305。例如，存储器件141可以仅包括设置在第一衬底210上的第一输入输出焊盘205或设置在第二衬底310上的第二输入输出焊盘305。或者，存储器件141可以包括第一输入输出焊盘205和第二输入输出焊盘305两者。
在单元区域CELL和外围电路区域PERI中分别包括的外部焊盘接合区域PA和位线接合区域BLBA中的每一者中，可以将设置在最上面的金属层上的金属图案设置为虚设图案，或者可以不存在最上面的金属层。
在外部焊盘接合区域PA中，存储器件141可以在外围电路区域PERI的最上面的金属层中包括下金属图案273a，该下金属图案273a对应于形成在单元区域CELL的最上面的金属层中的上金属图案372a，并且具有与单元区域CELL的上金属图案372a相同的截面形状，以彼此连接。上金属图案372a可以通过其突出结构371a连接到第二金属层360a。在外围电路区域PERI中，在实施例中，形成在外围电路区域PERI的最上面的金属层中的下金属图案273a不连接到接触。类似地，在外部焊盘接合区域PA中，可以在单元区域CELL的最上面的金属层中形成上金属图案372a，该上金属图案372a对应于形成在外围电路区域PERI的最上面的金属层中的下金属图案273a，并且具有与外围电路区域PERI的下金属图案273a相同的形状。
下接合金属271b和272b可以形成在字线接合区域WLBA中的第二金属层240b上。在字线接合区域WLBA中，外围电路区域PERI的下接合金属271b和272b可以通过Cu-Cu接合电连接到单元区域CELL的上接合金属371b和372b。
此外，在位线接合区域BLBA中，可以在单元区域CELL的最上面的金属层中形成上金属图案392，该上金属图案392对应于形成在外围电路区域PERI的最上面的金属层中的下金属图案252，并且具有与外围电路区域PERI的下金属图案252相同的截面形状。在实施例中，在形成在单元区域CELL的最上面的金属层中的上金属图案392上不形成接触。下金属图案252可以通过其突出结构251连接到第二金属层240c。
在示例实施例中，与在单元区域CELL和外围电路区域PERI中的一者中的最上面的金属层中形成的金属图案相对应，可以在单元区域CELL和外围电路区域PERI中的另一者中的最上面的金属层中形成与金属图案相同的截面形状的增强金属图案。在实施例中，在增强金属图案上不形成接触。
图4是图2的存储块的等效电路图。图4的存储块是参照图2描述的存储块BLK1至BLKn之一的示例，并且指的是第一存储块BLK1。在下文中，将以第一存储块BLK1为例来描述本发明构思的一个或更多个实施例。第一存储块BLK1是在衬底上具有三维结构的三维存储块。第一存储块BLK1中包括的存储单元串可以形成在垂直于衬底的方向上。
参照图4，第一存储块BLK1可以包括NAND串NS11至NS33、字线WL1至WL8、位线BL1至BL3、接地选择线GSL1至GSL3、串选择线SSL1至SSL3以及公共源极线CSL。图4示出了NAND串NS11至NS33均包括连接到八条字线WL1至WL8的八个存储单元MC，但是本发明构思的一个或更多个实施例不限于此。
每个NAND串(例如，NS11)可以包括串联连接的串选择晶体管SST、存储单元MC和接地选择晶体管GST。串选择晶体管SST连接到对应的串选择线SSL1。存储单元MC分别连接到对应的字线WL1至WL8。接地选择晶体管GST连接到对应的接地选择线GSL1。串选择晶体管SST连接到对应的位线BL1至BL3，并且接地选择晶体管GST连接到公共源极线CSL。
根据实施例，在每个单元串中，可以在串选择晶体管SST与存储单元MC之间设置一个或更多个虚设存储单元。在每个单元串中，可以在接地选择晶体管GST与存储单元MC之间设置一个或更多个虚设存储单元。在每个单元串中，可以在存储单元MC之间设置一个或更多个虚设存储单元。虚设存储单元可以具有与存储单元MC相同的结构，但不被编程(例如，防止被编程)，或者可以与存储单元MC不同地被编程。例如，当存储单元MC被编程为具有两个或更多个阈值电压分布时，虚设存储单元可以被编程为具有阈值电压分布范围或数目小于存储单元MC的阈值电压分布的数目的阈值电压分布。
图5包括示出了图4的存储单元的阈值电压分布的偏移的曲线图。图5的曲线图G1和G2分别表示连接到特定字线的存储单元的阈值电压的分布。例如，该特定字线可以是第一存储块BLK1中的第一字线。横轴表示存储单元的阈值电压，纵轴表示单元计数，即，存储单元的数目。
参照图5，一个或更多个位可以被编程在连接到第一字线的存储单元中。根据存储在存储单元中的位数，存储单元可以被分类为SLC、MLC、TLC或QLC。根据存储在存储单元中的位数，存储单元可以具有各种状态之一。可以将状态定义为阈值电压的范围。参照图5，存储单元可以是QLC，并且存储单元的阈值电压可以被编程为16种状态S1至S16之一。
在数据被编程到存储单元中之后，在存储单元中可能发生干扰劣化或保持劣化。干扰劣化表示存储单元的阈值电压由于在存储单元周围发生的编程、读取、擦除或耦接而改变。保持劣化表示：在电荷被俘获在存储单元的电荷俘获层中并且该存储单元被编程之后，因俘获到的电荷随时间流逝而泄漏导致存储单元的阈值电压改变。因为当存储单元中发生劣化时存储单元的阈值电压改变，所以当使用初始设置的读取电平时，可能无法读取存储单元中的数据(即，数据被损坏)。
在图5中，当存储单元表示阈值电压的分布如曲线图G1所示时，用于读取存储在存储单元中的数据的最佳读取电平可以是VR1至VR15。由于劣化，曲线图G1可能会改变为曲线图G2或可能偏移。当存储单元表示阈值电压的分布如曲线图G2所示时，用于读取存储在存储单元中的数据的最佳读取电平可以改变为VR1'至VR15'，而不是VR1至VR15。
在读取操作期间，控制电路124可以执行两步EOS操作，获得目标读取电平和目标产生(develop)时间点作为两步EOS操作的结果，并且通过使用目标读取电平和目标产生时间点对选定存储单元执行主读取操作，从而以改变的读取电平VR1'至VR15'对连接到第一字线的选定存储单元执行读取操作。
图6示出了图2的页面缓冲器的示例。图6概念性地示出了第一存储块BLK1的选定存储单元MC_S。图6示出了与参照图4描述的单元串当中的连接到选定字线WL_S的一些存储单元连接的页面缓冲器电路601至608。为了附图的清楚，连接到选定字线WL_S的存储单元分别连接在位线BL1至BL8与公共源极线CSL之间，而连接到串选择线、接地选择线和未选字线的晶体管和存储单元未被示出。
参照图6，连接到选定字线WL_S的存储单元的位线BL1到BL8分别连接到页面缓冲器电路601至608。在读取操作期间，页面缓冲器电路601至608可以分别感测位线BL1至BL8的电压电平并且可以获取(或锁存)电压电平。页面缓冲器电路601至608可以向控制电路124或输入/输出电路126发送感测和锁存的数据。
当页面缓冲器电路601至608感测位线BL1至BL8的电压电平时，页面缓冲器电路601至608可以被分成奇数页面缓冲器电路601、603、605和607以及偶数页面缓冲器电路602、604、606和608进行操作。奇数页面缓冲器电路601、603、605和607可以连接到奇数位线BL1、BL3、BL5和BL7，并且偶数页面缓冲器电路602、604、606和608可以连接到偶数位线BL2、BL4、BL6和BL8。
例如，偶数页面缓冲器电路602、604、606和608可以响应于顺序施加的第一控制信号SET和第二控制信号RESET，感测并锁存偶数位线BL2、BL4、BL6和BL8的电压电平。奇数页面缓冲器电路601、603、605和607可以响应于顺序施加的第一控制信号SET和第二控制信号RESET，感测并锁存奇数位线BL1、BL3、BL5和BL7的电压电平。在这种情况下，第一控制信号SET被施加到奇数页面缓冲器电路601、603、605和607的时间点可以不同于第一控制信号SET被施加到偶数页面缓冲器电路602、604、606和608的时间点。即，可以以一定的时间差向奇数页面缓冲器电路601、603、605和607以及偶数页面缓冲器电路602、604、606和608施加第一控制信号SET。在示例性实施例中，多路复用器用于在第一时间向奇数页面缓冲器电路601、603、605和607施加第一控制信号SET，然后在不同于第一时间的第二时间向偶数页面缓冲器电路602、604、606和608施加第一控制信号SET。例如，可以在第一时间向多路复用器施加第一电平的控制信号，以使多路复用器向奇数页面缓冲器电路601、603、605和607输出第一控制信号SET，并且可以在第二时间向多路复用器施加第二其他电平的控制信号，以使多路复用器向偶数页面缓冲器电路602、604、606和608输出第一控制信号SET。
这里，以时间差向奇数页面缓冲器电路601、603、605和607以及偶数页面缓冲器电路602、604、606和608发送第一控制信号SET可以指：在页面缓冲器电路601至608感测存储单元是导通还是关断时，存储单元在不同的时间点被感测。偶数页面缓冲器电路602、604、606和608的感测操作可以被称为偶数感测E_Sensing，奇数页面缓冲器电路601、603、605和607的感测操作可以被称为奇数感测O_Sensing。因此，页面缓冲器393可以以偶数感测和奇数感测的所述顺序执行EOS操作。根据实施例，可以以奇数感测然后偶数感测的顺序执行EOS操作。在进行读取操作期间，在第一时间段期间对偶数页面缓冲器电路602、604、606和608的感测操作以及在第二其他时间段期间对奇数页面缓冲器电路601、603、605和607的感测操作可以被称为执行时间交错感测或采样。
图7和图8是用于说明图6的页面缓冲器电路的图。图7是页面缓冲器电路PB的电路图，图8是用于说明页面缓冲器电路PB的操作的定时图。注意，本发明构思的定时图不一定是均匀的比率。
参照图7，页面缓冲器电路PB包括感测锁存器710、选择电路720、预充电电路730、锁存电路740、传输电路750、第一晶体管760、第二晶体管770和复位电路780。
感测锁存器710可以包括位于第一节点N1与第二节点N2之间的交叉耦合反相器。感测锁存器710可以存储位线BL的电压电平的检测结果。选择电路720可以响应于选择信号SEL而将感测节点SO电连接到位线BL或将感测节点SO与位线BL分开。预充电电路730可以响应于预充电信号PRE向感测节点SO施加预充电电压。锁存电路740可以连接到感测节点SO，并且响应于锁存信号LAT而向第一晶体管760和第二晶体管770发送感测节点SO的电压电平。传输电路750可以连接到第一晶体管760和第二晶体管770，并且响应于发送信号TRS而向控制电路124或输入/输出电路126发送存储在感测锁存器710中的检测结果。第一晶体管760可以由第一控制信号SET控制，并且第二晶体管770可以由第二控制信号RESET控制。
参照图8，在时间点T1，以逻辑高脉冲发送复位信号RST和第一控制信号SET。例如，复位信号RST和第一控制信号SET可以在时间T1转变为逻辑高状态。在这种情况下，感测锁存器710的第一节点N1可以被初始化为，例如，接地电压电平，并且感测锁存器710的第二节点N2可以被初始化为电源电压电平。
在时间点T2，位线BL和感测节点SO被预充电到预充电电压(例如，电源电压)。
在时间点T3，向选定字线WL_S施加读取电压RDi。根据要与选定存储单元MC_S的阈值电压进行比较的电平，读取电压RDi可以具有如图12所示的电平VRD1至VRD15之一。当选定存储单元MC_S的阈值电压高于读取电压RDi时，选定存储单元MC_S关断。因此，位线BL的电压电平可以保持在预充电电平。相比之下，当选定存储单元MC_S的阈值电压小于或等于读取电压RDi时，选定存储单元导通。因此，位线BL的电压电平可以被放电到接地电平。
在时间点T3a，以逻辑高电平施加选择信号SEL，并且位线BL和感测节点SO彼此电连接。因此，可以根据位线BL的电压电平来产生或设置感测节点SO的电压电平。
在时间点T4，在以逻辑高脉冲向偶数页面缓冲器电路602、604、606和608施加锁存信号LAT和第二控制信号RESET之后，在时间点T5以逻辑高脉冲向偶数页面缓冲器电路602、604、606和608施加锁存信号LAT和第一控制信号SET。在时间点T4和T5，执行偶数页面缓冲器电路602、604、606和608的偶数感测E_Sensing，并且时间点T4和T5可以被认为是产生偶数页面缓冲器电路602、604、606和608的感测节点SO的时间点。
在时间点T5，在以逻辑高脉冲向奇数页面缓冲器电路601、603、605和607施加锁存信号LAT和第二控制信号RESET之后，在时间点T6以逻辑高脉冲向奇数页面缓冲器电路601、603、605和607施加锁存信号LAT和第一控制信号SET。在时间点T5和T6，执行奇数页面缓冲器电路601、603、605和607的奇数感测O_Sensing，并且时间点T5和T6可以被认为是产生奇数页面缓冲器电路601、603、605和607的感测节点SO的时间点。
图9和图10是根据本发明构思的示例性实施例的读取非易失性存储器的方法的流程图。
参照图2以及图6至图9，非易失性存储器NVM的读取S900的方法包括：在操作S910中执行两步EOS读取，然后在操作S920中执行主读取操作。
在操作S910中，执行两次页面缓冲器393的EOS读取。
在操作S920中，对选定存储单元执行一次主读取。
参照图10，在操作S910中的两步EOS读取期间，执行进行第一EOS读取以找到第一谷位置的操作(S912)，并且可以通过使用在第一EOS读取期间找到的第一谷位置EOS来找到读取电压RDi的目标读取电平。然后，执行改变读取电压RDi的目标读取电平的操作(S914)以找到感测节点SO的目标产生时间点。
操作S912中的第一EOS读取是大概地(或粗略地)搜索第一谷位置的操作，并且可以称为C-EOS读取。在下面的实施例中，术语“第一EOS操作”、“第一EOS读取”和“C-EOS操作”可以互换使用。
在操作S914中，作为第一EOS读取的结果而获得的读取电压RDi的目标读取电平可以稍微增大或减小。根据实施例，选定字线WL_S的读取电压RDi的目标读取电平被改变n次。例如，当n为3时，这种改变大概进行3次。
操作S910中的两步EOS读取包括执行第二EOS读取以搜索第二谷位置(S916)的操作以及根据第二谷位置确定发送第一控制信号SET和第二控制信号RESET的时间点(即，目标产生时间点)的操作(S918)。
操作S916中的第二EOS读取是根据选定字线WL_S的修改了三次的目标读取电平RDi执行的操作，以与第一谷位置相比准确地(或精细地)搜索第二谷位置，并且该第二EOS读取可以被称为F_EOS读取。在下面的实施例中，术语“第二EOS操作”、“第二EOS读取”和“F-EOS操作”可以互换使用。
在操作S920中，通过使用目标读取电平和目标产生时间点对选定存储单元执行一次主读取。在下面的实施例中，术语“主读取操作”和“主读取”可以互换使用。
图11A至图11C是根据图10的两步EOS读取的谷搜索操作的图。参照图11A至图11C，可以对用于识别存储单元的两种状态Si和Si+1(例如，编程状态)的阈值电压的电平进行建模。在图11A至图11C中，横轴表示存储单元的阈值电压Vth，纵轴表示存储单元的数目。
可以通过使用被预测为谷的电平附近的电平执行检测并根据检测结果对存储单元的数目进行计数，来执行谷搜索。例如，非易失性存储器NVM可以通过使用第一电压V1和第二电压V2执行两步EOS读取，并且可以通过使用控制电路124的MBC 125对具有在第一电压V1与第二电压V2之间的阈值电压的存储单元的数目nC1进行计数。非易失性存储器NVM可以通过使用第二电压V2和第三电压V3执行两步EOS读取，并且可以使用控制电路124的MBC125对具有在第二电压V2与第三电压V3之间的阈值电压的存储单元的数目nC2进行计数。非易失性存储器NVM可以根据计数结果来识别谷V。例如，可以从nC1和nC2的计数结果识别出谷。
参照图11A，当确定通过两步EOS读取获得的存储单元的数目nC1大于存储单元的数目nC2时，并且当差值│nC1-nC2│等于或大于参考值时，控制电路124可以确定第三电压V3是谷的最佳读取电平。
参照图11B，当确定通过两步EOS读取获得的存储单元的数目nC2大于数目nC1时，并且当差值│nC1-nC2│等于或大于参考值时，控制电路124可以确定第一电压V1是谷的最佳读取电平。
在图11C中，当确定通过两步EOS读取获得的存储单元的数目nC1等于数目nC2时，或者当差值│nC1-nC2│小于参考值时，控制电路124可以确定第二电压V2是谷的最佳读取电平。
图12和图13是用于说明根据本发明构思的示例性实施例的非易失性存储器的读取方法的图。图12是示出存储单元的阈值电压分布的曲线图。虽然图12是示出当存储单元是QLC时的阈值电压分布的曲线图，但是图12的描述可以类似地应用于存储有不同位数的存储单元。图13示出了读取最高有效位(MSB)页面的方法。读取MSB页面的方法可以等同地应用于读取最低有效位(LSB)页面、第一中间有效位(CSB1)和第二中间有效位(CSB2)的方法。
当每个存储单元是QLC时，每个存储单元的状态可以对应于16种状态S1至S16之一。连接到一条字线的存储单元可以包括LSB页面、CSB1页面、CSB2页面和MSB页面。在读取每个页面的操作中确定的状态可以不同。
例如，在读取LSB页面的操作中，非易失性存储器NVM可以通过向选定字线WL_S施加第十一读取电压RD11来确定第十一状态S11和第十二状态S12，并且可以通过向选定字线WL_S顺序地施加第六读取电压RD6、第四读取电压RD4和第一读取电压RD1来确定第六状态S6和第七状态S7、第四状态S4和第五状态S5以及第一状态S1和第二状态S2。第十一读取电压RD11可以被称为LSB页面的最高读取电压。
在读取CSB1页面的操作中，非易失性存储器NVM可以通过向选定字线WL_S顺序地施加第十三读取电压RD13、第九读取电压RD9、第七读取电压RD7和第三读取电压RD3来确定第十三状态S13和第十四状态S14、第九状态S9和第十状态S10、第七状态S7和第八状态S8以及第三状态S3和第四状态S4。第十三读取电压RD13可以被称为CSB1页面的最高读取电压。
在读取CSB2页面的操作中，非易失性存储器NVM可以通过向选定字线WL_S顺序地施加第十四读取电压RD14、第八读取电压RD8和第二读取电压RD2来确定第十四状态S14和第十五状态S15、第八状态S8和第九状态S9以及第二状态S2和第三状态S3。第十四读取电压RD14可以被称为CSB2页面的最高读取电压。
在读取MSB页面的操作中，非易失性存储器NVM可以通过向选定字线WL_S施加第十五读取电压RD15、第十二读取电压RD12、第十读取电压RD10和第五读取电压RD5来确定第十五状态S15和第十六状态S16、第十二状态S12和第十三状态S13、第十状态S10和第十一状态S11、第五状态S5和第六状态S6。第十五读取电压RD15可以被称为MSB页面的最高读取电压。
参照图10、图12和图13，读取MSB页面的方法可以包括：在区间TA中(或第一时段内)基于作为最高读取电压的第十五读取电压RD15的第一读取操作；在区间TB中(或第二时段内)基于作为次最高读取电压的第十二读取电压RD12的第二读取操作；在区间TC中(或第三时段内)基于作为次最低读取电压的第十读取电压RD10的第三读取操作；以及在区间TD中(或第四时段内)基于作为最低读取电压的第五读取电压RD5的第四读取操作。
在区间TA中的第一读取操作中，可以通过向选定字线WL_S施加第十五读取电压RD15来执行C-EOS读取，通过C-EOS读取的结果获得的存储单元的数目可以存储在控制电路124的MBC 125中，因此可以粗略地搜索第十五谷位置。可以通过根据大概的第十五谷位置改变第十五读取电压RD15的电平来执行F-EOS读取，可以根据作为F_EOS读取的结果搜索到的精确的第十五谷位置来确定第十五读取电压RD15的目标读取电平，并且可以确定提供第一控制信号SET的目标产生时间点。然后，可以使用第十五读取电压RD15的目标读取电平和目标产生时间点来执行对选定存储单元执行的主读取操作。
在区间TB中的第二读取操作中，可以通过向选定字线WL_S施加第十二读取电压RD12来执行C-EOS读取，并且通过C-EOS读取的结果获得的存储单元的数目被存储在控制电路124的MBC 125中，从而大概地搜索第十二谷位置。可以通过根据大概的第十二谷位置改变第十二读取电压RD12的电平来执行F-EOS读取，可以根据作为F-EOS读取的结果找到的精确的第十二谷位置来确定第十二读取电压RD12的目标读取电平，并且可以确定发送第一控制信号SET的目标产生时间点。然后，可以通过使用第十二读取电压RD12的目标读取电平和目标产生时间点来执行选定存储单元的主读取操作。
在区间TC中的第三读取操作中，可以通过向选定字线WL_S施加第十读取电压RD10来执行C-EOS读取，并且作为C-EOS读取的结果获得的存储单元的数目可以被存储在控制电路124的MBC 125中，从而大概地搜索第十谷位置。可以通过根据大概的第十谷位置改变第十读取电压RD10的电平来执行F-EOS读取，可以根据作为F-EOS读取的结果找到的精确的第十谷位置来确定第十读取电压RD10的目标读取电平，并且可以确定发送第一控制信号SET的目标产生时间点。然后，可以通过使用第十读取电压RD10的目标读取电平和目标产生时间点来执行对选定存储单元的主读取操作。
参照图12描述的存储单元的16种状态S1至S16当中的以较低电平的读取电压(例如，第一至第七读取电压RD1至RD7)读取的存储单元的状态S1至S7相应于保持劣化的变化很小，因此存储单元的阈值电压的偏移可以很小。相比之下，通过较高电平的读取电压(例如，第八至第十五读取电压RD8至RD15)读取的存储单元的状态S8至S16由于保持劣化导致的变化很大，因此，存储单元的阈值电压的偏移可以很大。因此，使用较高电平的电压(例如，第八至第十五读取电压RD8至RD15)的读取操作可以使用两步EOS读取，而使用较低电平的电压(例如，第一至第七读取电压RD1至RD7)的读取操作可以使用一步EOS读取。
在区间TD中的第四读取操作中，可以通过向选定字线WL_S施加第五读取电压RD5来执行EOS读取，可以通过将作为EOS读取的结果获得的存储单元的数目存储在控制电路124的MBC 125中来搜索第五谷位置，可以根据第五谷位置确定第五读取电压RD5的目标读取电平，并且可以确定发送第一控制信号SET的目标产生时间点。然后，可以通过使用第五读取电压RD5的目标读取电平和目标产生时间点来执行对选定存储单元的主读取操作。
图14和图15是根据本发明构思的示例性实施例的存储设备的操作方法的流程图。在图14和图15中，将描述图1的存储设备120中的控制器130和NVM器件141的操作。
参照图14，在操作S1410中，控制器150发出读取命令并向NVM器件141发送读取命令。NVM器件141根据读取命令执行读取操作。
在操作S1420中，NVM器件141对选定存储单元执行两步EOS读取，如参照图6至图13所描述的。在操作S1422中，NVM器件141通过使用作为两步EOS读取的结果而确定的目标读取电平和目标产生时间，对选定存储单元执行主读取。NVM器件141向控制器130发送两步EOS读取的结果。
在操作S1412中，控制器130对从NVM器件141输出的数据执行ECC操作以检测并纠正错误。当ECC操作能够纠正错误时或者当不存在需要纠正的错误时，控制器130通过ECC(S1414)。当无法纠正错误或不可能进行错误纠正时，控制器130确定ECC失败(S1416)。例如，如果数据中的错误数目超过ECC操作的纠正能力，则无法进行错误纠正。控制器130可以使用ECC单元131来执行ECC操作。
参照图15，在操作S1510中，控制器130发出读取命令并向NVM器件141发送读取命令。
在操作S1520中，NVM器件141根据读取命令执行读取操作。NVM器件141向控制器130发送读取操作的结果。
在操作S1512中，控制器130对从NVM器件141输出的数据执行ECC操作，以检测并纠正从NVM器件141输出的数据中的错误。控制器130可以使用ECC单元131执行ECC操作。当ECC操作能够纠正错误或者当不存在需要纠正的错误时，在操作S1514中，控制器130通过ECC。当控制器130或ECC单元131不能执行错误纠正时，执行操作S1530。
在操作S1530中，控制器130对NVM器件141执行两步EOS读取，如参照图6至图13描述的。控制器130可以基于作为两步EOS读取的结果而获得的谷的位置来推导最佳读取电压。在实施例中，从两步EOS读取的结果获得谷的位置，从谷的位置确定读取电压，并且使用所确定的读取电压对NVM器件141执行后续的读取。
图16是根据本发明构思的示例性实施例的图1的存储设备的操作方法的流程图。图16的存储设备的操作方法涉及在根据来自主机设备110的请求的写入操作期间由于突然断电而执行PLP操作的方法。
参照图1和图15，在操作S1610中，存储设备120的控制器130从主机设备110接收写入请求。主机设备110可以发送用于将数据存储在存储设备120中的请求。
在操作S1620中，控制器130执行将数据写入(或编程)到目标块(例如，第一存储块BLK1)的写入操作，其对应于来自主机设备110的写入请求。控制器130执行编程循环，直到根据增量步进脉冲编程(ISPP)完成对数据的编程为止。随着编程循环的数目增加，选定存储单元的编程电压可以逐步增加。
在操作S1630中，控制器130在写入操作期间检测到突然断电。即使电源突然关断，控制器130也必须保留正在写入的数据。
在操作S1640中，当在操作S1630中电源突然关断时，控制器130执行PLP操作。PLP操作指以下操作：当恢复电源时，进行关于是否在已经写入了数据的同一块上继续写入尚未完全写入的数据的确定，即，确定出是否可以继续写入，并且完成主机设备110预期的数据写入操作。
例如，控制器130可以从在写入操作期间正在其上写入数据的块中找到在其上写入了数据的最后一个页面。控制器130可以检查从数据被写入最后一个页面的时间点到当前时间点的时间(即，编程时间)。控制器130可以将编程时间与参考值进行比较，并且确定出是否能够继续写入。当参考值等于最小参考值时，控制器130可以在编程时间大于最小参考值时确定可以继续写入，并且可以在编程时间小于最小参考值时确定不能执行继续写入。相比之下，当参考值等于最大参考值时，控制器130可以在编程时间小于最大参考值时确定可以继续写入，并且可以在编程时间大于最大参考值时确定不能执行继续写入。将参照图17和图18描述PLP操作。
图17至图19是用于说明图16的操作S1640中的PLP操作的图。在图17和图18中，NVM器件141包括第一存储块BLK1和第二存储块BLK2。第一存储块BLK1可以是在其上写入从主机设备110接收的数据的存储块，第二存储块BLK2可以是未在其上写入数据的空存储块。图17示出了可以继续写入的操作，图18示出了不能执行继续写入的操作。
参照图17，当在写入操作期间电源突然关断时，仅数据DATA的一部分被写入第一存储块BLK1，而数据DATA的其余部分未被写入第一存储块BLK1。控制器130的PLP单元133可以通过使用辅助电源将数据DATA的尚未被写入的片段保存为第一数据D1。数据DATA的被写入第一存储块BLK1的片段可以是第二数据D2，并且可以位于第一存储块BLK1中。在PLP操作中，主机设备110的数据DATA可以被分为第一数据D1和第二数据D2。
在PLP操作中，当控制器130确定可以继续写入时，第一数据D1被继续写入第一存储块BLK1。因此，包括第一数据D1和第二数据D2的数据DATA如主机设备110所期望的那样被写入第一存储块BLK1。因此，可以实现断电保护的目的。在PLP操作中，第一存储块BLK1可以被称为PLP区域。
参照图18，在PLP操作中，当控制器130确定不能执行继续写入时，控制器130的PLP单元133使用辅助电源将第一数据D1写入到空的第二存储块BLK2而不是写入到第一存储块BLK1。PLP单元133将现有的第一存储块BLK1中的第二数据D2迁移到第二存储块BLK2。在此，术语“迁移”可以指数据被复制和被移动，因此，数据仍可以保留在现有的第一存储块BLK1中，并且可以在新的第二存储块BLK2中。然后，可以对第一存储块BLK1执行擦除操作。
由于包括在主机设备110的数据DATA中的第一数据Dl和第二数据D2被迁移到第二存储块BLK2，因此可以实现断电保护的目的。在PLP操作中，第一存储块BLK1可以被称为PLP区域。在这种情况下，与主机设备110的期望不同，由于PLP，数据DATA被写入到第二存储块BLK2而未被写入到第一存储块BLK1。控制器130可以在闪存转换层(FTL)中包括用于管理由主机设备110使用的逻辑地址与由非易失性存储器的NVM器件141使用的物理地址之间的映射的映射表。可以写入映射表，使得第一存储块BLK1的物理地址被映射到第二存储块BLK2的物理地址。然后，可以通过参考映射表对第二存储块BLK2执行参考由主机设备110指定的第一存储块BLK1的命令。例如，如果数据与逻辑地址相关联，并且该逻辑地址最初被映射到映射表中的第一块BLK1的第一物理地址，则在将数据迁移到具有第二物理地址的第二块BL2的位置之后，可以更新映射表以将该逻辑地址映射到第二块BLK2的第二物理地址。
在图19中，存储设备120可以被称为SSD。
在操作S1910中，SSD 120的操作开始。在操作S1920中，SSD 120经历突然断电。当SSD 120没有经历突然断电时，SSD 120继续执行操作S1910，但是当SSD 120突然断电时，SSD 120执行操作S1930。
在操作S1930中，SSD 120执行如以上描述的图16的操作S1640的PLP操作。在PLP操作中，SSD 120可以通过如下操作来实现断电保护的目的：当可以继续写入时，使用辅助电源并按照主机的期望对第一存储块BLK1执行继续写入，或者当不可以继续写入时，不按照主机的期望，而将数据写入或迁移到第二存储块BLK2。在PLP操作中，第一存储块BLK1或第二存储块BLK2可以是PLP区域。
在操作S1940中，当将现有的第一存储块BLK1中的第二数据D2移动到第二存储块BLK2时，SSD 120可以执行参照图6至图13描述的两步EOS读取和主读取。
在操作S1950中，SSD 120断电，并且SSD 120的操作终止。
图20是根据本发明构思的示例性实施例的将非易失性存储器应用于SSD系统的示例的框图。
参照图20，SSD系统2000包括主机2100和SSD 2200。SSD 2200可以通过信号连接器与主机2100交换信号并且通过电源连接器接收电力。SSD2200包括SSD控制器2210、辅助电源2220以及非易失性存储器2230、2240和2250。非易失性存储器2230、2240和2250可以是垂直堆叠的NAND闪存器件。在这种情况下，SSD 2200可以通过使用参照图1至图19描述的实施例来实现。
尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是将理解的是，在不脱离本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (18)

1.一种读取非易失性存储器件的方法，所述方法包括：
对连接到选定字线的选定存储单元执行第一感测操作并向所述选定字线施加第一读取电压，其中，所述第一感测操作是通过将连接到所述选定字线的多个存储单元分成第一组和第二组被执行的；
根据执行所述第一感测操作的结果确定目标读取电平；
对所述选定存储单元执行第二感测操作并向所述选定字线施加第二读取电压，其中，所述第二感测操作是通过将所述多个存储单元分成所述第一组和所述第二组被执行的；
根据执行所述第二感测操作的结果，确定连接到所述选定存储单元的感测节点的目标产生时间点；以及
通过使用所述目标读取电平和所述目标产生时间点，对所述选定存储单元执行主读取操作。
2.根据权利要求1所述的方法，其中，所述多个存储单元的所述第一组通过所述多个存储单元的多条位线当中的多条偶数位线连接到多个偶数页面缓冲器，并且
所述多个存储单元的所述第二组通过所述多个存储单元的所述多条位线当中的多条奇数位线连接到多个奇数页面缓冲器。
3.根据权利要求2所述的方法，其中，执行所述第一感测操作和执行所述第二感测操作包括执行偶数读取操作然后执行奇数读取操作，所述偶数读取操作锁存连接到所述多个偶数页面缓冲器的感测节点的电压电平，所述奇数读取操作锁存连接到所述多个奇数页面缓冲器的感测节点的电压电平。
4.根据权利要求2所述的方法，其中，执行所述第一感测操作和执行所述第二感测操作包括执行奇数读取操作然后执行偶数读取操作，所述奇数读取操作锁存连接到所述多个奇数页面缓冲器的感测节点的电压电平，所述偶数读取操作锁存连接到所述多个偶数页面缓冲器的感测节点的电压电平。
5.根据权利要求1所述的方法，其中，在所述第二感测操作的执行中，将施加到所述选定字线的所述第二读取电压改变n次，并且将所述第二感测操作执行所述n次，其中，n是等于或大于3的数。
6.一种从包括多个存储单元的非易失性存储器件的选定存储单元读取数据的方法，所述方法包括：
对所述选定存储单元执行两步奇偶感测操作；
根据所述两步奇偶感测操作的结果，对所述选定存储单元执行第一主感测操作；
对所述选定存储单元执行一步奇偶感测操作；以及
根据所述一步奇偶感测操作的结果，对所述选定存储单元执行第二主感测操作；
其中，执行所述两步奇偶感测操作以从所述多个存储单元的编程状态当中识别相应于保持劣化而偏移了大于第一阈值量的编程状态，并且执行所述一步奇偶感测操作以从所述多个存储单元的所述编程状态当中识别相应于所述保持劣化而偏移了小于第二阈值量的编程状态。
7.根据权利要求6所述的方法，其中，执行所述两步奇偶感测操作包括：
对所述选定存储单元执行第一感测操作并向连接到所述选定存储单元的选定字线施加第一读取电压，其中，所述第一感测操作是通过将连接到所述选定字线的多个存储单元分成第一组和第二组被执行的；
根据执行所述第一感测操作的结果确定第一读取电压的目标读取电平；
对所述选定存储单元执行第二感测操作并向所述选定字线施加第二读取电压，其中，所述第二感测操作是通过将所述多个存储单元分成所述第一组和所述第二组被执行的；以及
根据执行所述第二感测操作的结果，确定连接到所述选定存储单元的感测节点的目标产生时间点。
8.根据权利要求7所述的方法，其中，执行所述第一主感测操作包括：通过使用所述目标读取电平和所述目标产生时间点，对所述选定存储单元执行读取操作。
9.根据权利要求7所述的方法，其中，所述多个存储单元的所述第一组通过所述多个存储单元的多条位线当中的多条偶数位线连接到多个偶数页面缓冲器，并且
所述多个存储单元的所述第二组通过所述多个存储单元的所述多条位线当中的多条奇数位线连接到多个奇数页面缓冲器。
10.根据权利要求9所述的方法，其中，执行所述第一感测操作和执行所述第二感测操作包括执行偶数读取操作然后执行奇数读取操作，所述偶数读取操作锁存连接到所述多个偶数页面缓冲器的感测节点的电压电平，所述奇数读取操作锁存连接到所述多个奇数页面缓冲器的感测节点的电压电平。
11.根据权利要求9所述的方法，其中，执行所述第一感测操作和执行所述第二感测操作包括执行奇数读取操作然后执行偶数读取操作，所述奇数读取操作锁存连接到所述多个奇数页面缓冲器的感测节点的电压电平，所述偶数读取操作锁存连接到所述多个偶数页面缓冲器的感测节点的电压电平。
12.根据权利要求7所述的方法，其中，在所述第二感测操作的执行中，将施加到所述选定字线的所述第二读取电压改变n次，并且将所述第二感测操作执行所述n次，其中，n是等于或大于3的数。
13.一种包括非易失性存储器件和控制所述非易失性存储器件的控制器的存储设备的操作方法，所述方法包括：
从所述控制器向所述非易失性存储器件发送读取命令；
根据所述读取命令对所述非易失性存储器件执行读取操作，并向所述控制器发送所述读取操作的读取数据；
所述控制器对所述读取数据执行纠错码操作；
当所述纠错码操作的结果指示所述读取数据的错误不可纠正时，对所述非易失性存储器件执行两步奇偶感测操作；以及
根据执行所述两步奇偶感测操作的结果，确定用于读取所述非易失性存储器件的多个存储单元中存储的数据的最佳读取电平。
14.根据权利要求13所述的操作方法，其中，执行所述两步奇偶感测操作包括：
对所述多个存储单元中的选定存储单元执行第一感测操作，并向连接到所述选定存储单元的选定字线施加第一读取电压，其中，所述第一感测操作是通过将连接到所述选定字线的所述多个存储单元分成第一组和第二组被执行的；
根据执行所述第一感测操作的结果，确定所述第一读取电压的目标读取电平；
对所述选定存储单元执行第二感测操作，并向所述选定字线施加第二读取电压，其中，所述第二感测操作是通过将所述多个存储单元分成所述第一组和所述第二组被执行的；以及
根据执行所述第二感测操作的结果，确定连接到所述选定存储单元的感测节点的目标产生时间点。
15.根据权利要求14所述的操作方法，其中，所述多个存储单元的所述第一组通过所述多个存储单元的多条位线当中的多条偶数位线连接到多个偶数页面缓冲器，并且
所述多个存储单元的所述第二组通过所述多个存储单元的所述多条位线当中的多条奇数位线连接到多个奇数页面缓冲器。
16.根据权利要求15所述的操作方法，其中，执行所述第一感测操作和执行所述第二感测操作包括执行偶数读取操作然后执行奇数读取操作，所述偶数读取操作锁存连接到所述多个偶数页面缓冲器的感测节点的电压电平，所述奇数读取操作锁存连接到所述多个奇数页面缓冲器的感测节点的电压电平。
17.根据权利要求15所述的操作方法，其中，执行所述第一感测操作和执行所述第二感测操作包括执行奇数读取操作然后执行偶数读取操作，所述奇数读取操作锁存连接到所述多个奇数页面缓冲器的感测节点的电压电平，所述偶数读取操作锁存连接到所述多个偶数页面缓冲器的感测节点的电压电平。
18.根据权利要求14所述的操作方法，其中，在所述第二感测操作的执行中，将施加到所述选定字线的所述第二读取电压改变n次，并且将所述第二感测操作执行所述n次，其中，n是等于或大于3的数。
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