DE102021113707A1 - Nichtflüchtige speichervorrichtung, speichervorrichtung mit einer solchen und leseverfahren dafür - Google Patents

Nichtflüchtige speichervorrichtung, speichervorrichtung mit einer solchen und leseverfahren dafür Download PDF

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Jinyoung Kim
Jisang LEE
Sehwan Park
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Abstract

Ein Leseverfahren für eine nichtflüchtige Speichervorrichtung (100) enthält ein Durchführen eines normalen Lesevorgangs unter Verwendung eines Standard-Lesepegels als Reaktion auf einen ersten Lesebefehl; und ein Durchführen eines Lesevorgangs unter Verwendung eines multiplen On-Chip-Valley-Search (OVS)-Abtastvorgangs als Reaktion auf einen zweiten Lesebefehl, wenn die im normalen Lesevorgang gelesenen Lesedaten nicht korrigierbar sind.

Description

  • HINTERGRUND
  • Die vorliegende Offenbarung bezieht sich auf nichtflüchtige Speichervorrichtungen, Speichervorrichtungen mit solchen nichtflüchtigen Speichervorrichtungen und Verfahren zum Lesen von Daten aus solchen nichtflüchtigen Speichervorrichtungen.
  • Im Allgemeinen kann eine Speichervorrichtung eine Fehlerkorrekturcode (ECC)-Schaltung enthalten, die während eines Schreibvorgangs einen Fehlerkorrekturcode erzeugt, und die Speichervorrichtung kann während eines Lesevorgangs einen Fehler in Daten bezugnehmend auf den Fehlerkorrekturcode korrigieren. Es kann jedoch einen Fall geben, in dem der Grad der Verschlechterung der Speicherzellen in einer Speichervorrichtung schwerwiegend ist, so dass eine Korrektur durch eine ECC-Schaltung nicht möglich ist. In einem solchen Fall kann ein wiederholter Lesevorgangunter Verwendung einer Abtasttechnik (bzw. einer Erkennungstechnik) durchgeführt werden, der sich von einem normalen Lesevorgang unterscheidet.
  • ZUSAMMENFASSUNG
  • Ausführungsformen der erfindungsgemäßen Konzepte stellen bereit eine nichtflüchtige Speichervorrichtung, die dazu beiträgt, einen Lesefehler aufgrund von Rauschen zu verhindern, eine Speichervorrichtung, die dieselbe aufweist, und ein Leseverfahren dafür.
  • Ausführungsformen der erfindungsgemäßen Konzepte stellen bereit eine nichtflüchtige Speichervorrichtung, die eine On-Chip-Valley-Search (OVS) Abtastung (bzw. eine Abtastung, die auf einer auf einer Talsuche auf einem Chip basiert) durchführt, eine Speichervorrichtung, die dieselbe aufweist, und ein Leseverfahren dafür.
  • Ausführungsformen der erfindungsgemäßen Konzepte stellen eine nichtflüchtige Speichervorrichtung bereit, die Folgendes enthält: eine Mehrzahl an Speicherblöcken, wobei jeder der Speicherblöcke mindestens zwei Stränge (bzw. Strings) zwischen jeweiligen Bitleitungen und einer gemeinsamen Sourceleitung enthält, wobei jeder der mindestens zwei Stränge mindestens einen Strangauswahltransistor, eine Mehrzahl an Speicherzellen und mindestens einen Masseauswahltransistor enthält, die zwischen eine Bitleitung aus den Bitleitungen und die gemeinsame Sourceleitung in Reihe geschaltet sind, und wobei der mindestens eine Strangauswahltransistor ein Gate aufweist, das mit einer Strangauswahlleitung verbunden ist, die Mehrzahl an Speicherzellen eine Wortleitungsspannung von Wortleitungen empfangen, und der mindestens eine Masseauswahltransistor ein Gate aufweist, das mit einer Masseauswahlleitung verbunden ist; und eine Steuerlogikschaltung, die einen multiplen (bzw. mehrfachen) On-Chip-Valley-Search(OVS)-Abtastvorgang (bzw. Erkennungsvorgang bzw. Abtastoperation bzw. Erkennungsoperation) durchführt, um Zustände der Mehrzahl an Speicherzellen zu identifizieren. Der multiple OVS-Abtastvorgang enthält mindestens zwei OVS-Abtastvorgänge in Bezug auf Speicherzellen aus der Mehrzahl an Speicherzellen, die mit einer Wortleitung aus der Mehrzahl an Wortleitungen eines ausgewählten Speicherblocks aus der Mehrzahl an Speicherblöcken in Reaktion auf eine Adresse verbunden sind, während einem Lesevorgang (bzw. einer Leseoperation).
  • Ausführungsformen der erfindungsgemäßen Konzepte stellen auch ein Leseverfahren für eine nichtflüchtige Speichervorrichtung bereit, die eine Mehrzahl an Speicherzellen und eine Steuerlogikschaltung enthält. Das Leseverfahren enthält ein Durchführen eines normalen Lesevorgangs an Speicherzellen aus der Mehrzahl an Speicherzellen durch die Steuerlogikschaltung unter Verwendung eines Standard-Lesepegels (bzw. Default-Lesepegels) als Reaktion auf einen ersten Lesebefehl; und ein Durchführen eines Lesevorgangs an den Speicherzellen aus der Mehrzahl an Speicherzellen durch die Steuerlogikschaltung unter Verwendung eines multiplen On-Chip-Valley-Search(OVS)-Abtastvorgangs als Reaktion auf einen zweiten Lesebefehl, wenn die während des normalen Lesevorgangs aus den Speicherzellen aus der Mehrzahl an Speicherzellen gelesenen Lesedaten (bzw. gelesene Daten) nicht korrigierbar sind.
  • Ausführungsformen der erfindungsgemäßen Konzepte stellen ferner bereit eine Speichervorrichtung, die mindestens eine nichtflüchtige Speichervorrichtung mit einer Mehrzahl an Speicherzellen enthält; und eine Steuereinheit mit Steueranschlüssen, die ein Signal zur Befehlslatchfreigabe (CLE) (bzw. ein Command-Latch-Enable-Signal), ein Signal zur Adresslatchfreigabe (ALE) (bzw. ein Address-Latch-Enable-Signal), ein Signal zur Chipfreigabe (CE) (bzw. ein Chip-Enable-Signal), ein Signal zur Schreibfreigabe (WE) (bzw. ein Write-Enable-Signal), ein Signal zur Lesefreigabe (RE) (bzw. ein Read-Enable-Signal) und ein DQS-Signal für die mindestens eine nichtflüchtige Speichervorrichtung bereitstellt und Daten aus Speicherzellen aus der Mehrzahl an Speicherzellen des mindestens einen nichtflüchtigen Speichers liest. Die mindestens eine nichtflüchtige Speichervorrichtung führt einen multiplen On-Chip-Valley-Search (OVS) Abtastvorgang an den Speicherzellen aus der Mehrzahl an Speicherzellen durch, indem sie einen OVS-Befehl an einer Flanke des WE-Signals gemäß dem CLE-Signal und dem ALE-Signal gelatcht, und gibt Erfassungsfallinformationen (bzw. Detektionsfallinformationen) entsprechend des multiplen OVS-Abtastvorgangs an die Steuereinheit aus.
  • Ausführungsformen der erfindungsgemäßen Konzepte stellen weiterhin eine nichtflüchtige Speichervorrichtung bereit, die einen Speicherzellenbereich mit einem ersten Metallpad (bzw. Kontaktstelle aus Metall) und einen peripheren Schaltungsbereich mit einem zweiten Metallpad enthält, wobei der Speicherzellenbereich und der periphere Schaltungsbereich vertikal durch das erste Metallpad und das zweite Metallpad verbunden sind. Der Speicherzellenbereich enthält eine Speicherzellenanordnung (bzw. einen Speicherzellenarray) mit einer Mehrzahl an Speicherblöcken mit einer Mehrzahl an Speicherzellen, die mit einer Mehrzahl an Wortleitungen und einer Mehrzahl an Bitleitungen verbunden sind. Der periphere Schaltungsbereich enthält einen Zeilendecoder, der eine Wortleitung aus der Mehrzahl an Wortleitungen auswählt; eine Speicherseitenpufferschaltung mit einer Mehrzahl von Speicherseitenpuffern, die mit der Mehrzahl von Bitleitungen verbunden sind; und eine Steuerlogikschaltung mit einer On-Chip-Valley-Search (OVS) -Schaltung, die ein Befehlslatchfreigabesignal (CLE), ein Adresslatchfreigabesignal (ALE), ein Chipfreigabesignal (CE), ein Schreibfreigabesignal (WE), ein Lesefreigabesignal (RE) und ein DQS-Signal über Steueranschlüsse empfängt, um einen Befehl oder eine Adresse an einer Flanke des WE-Signals gemäß dem CLE-Signal und dem ALE-Signal zu latchen und einen multiplen OVS-Abtastvorgang an Speicherzellen des Speicherzellenbereichs unter Verwendung der OVS-Schaltung durchzuführen.
  • Ausführungsformen der erfindungsgemäßen Konzepte stellen auch einen Steuereinheit bereit, die Folgendes enthält: Steueranschlüsse, die ein Befehlslatchfreigabesignal (CLE), ein Adresslatchfreigabesignal (ALE), ein Chipfreigabesignal (CE), ein Schreibfreigabesignal (WE), ein Lesefreigabesignal (RE) und ein DQS-Signal an mindestens eine nichtflüchtige Speichervorrichtung bereitstellen; eine Fehlerkorrekturcode (ECC)-Schaltung, die Daten eines ersten Lesevorgangs von der mindestens einen nichtflüchtigen Speichervorrichtung empfängt und eine Fehlerkorrektur der empfangenen Daten durchführt; einen Pufferspeicher, der eine erste Tabelle, die einen ersten Versatz-Pegel speichert, eine zweite Tabelle, die einen zweiten Versatz-Pegel speichert, und eine dritte Tabelle, die einen History-Lesepegel (bzw. früheren Lesepegel) speichert, enthält; und mindestens einen Prozessor, der einen On-Chip-Valley-Search (OVS) -Befehl ausgibt, wenn die ECC-Schaltung nicht in der Lage ist, die empfangenen Daten zu korrigieren, den OVS-Befehl an die mindestens eine nichtflüchtige Speichervorrichtung überträgt, um einen multiplen OVS-Abtastvorgang anzufordern, Erfassungsfallinformationen gemäß dem multiplen OVS-Abtastvorgangs empfängt, den zweiten Versatz-Pegel entsprechend der empfangenen Erfassungsfallinformationen unter Verwendung der zweiten Tabelle bestimmt, den History-Lesepegel in der dritten Tabelle unter Verwendung des ersten Versatz-Pegels der ersten Tabelle und des zweiten Versatz-Pegels aktualisiert, um einen aktualisierten History-Lesepegel bereitzustellen, und einen zweiten Lesevorgang der mindestens eine nichtflüchtige Speichervorrichtung unter Verwendung des aktualisierten History-Lesepegels anfordert.
  • Ausführungsformen der erfindungsgemäßen Konzepte stellen weiterhin ein Leseverfahren für eine Speichervorrichtung bereit, die eine Steuereinheit und mindestens eine nichtflüchtige Speichervorrichtung enthält. Das Leseverfahren enthält: ein Anfordern eines normalen Lesevorgangs unter Verwendung eines Standard-Lesepegels von der mindestens einen nichtflüchtigen Speichervorrichtung durch die Steuereinheit; ein Eingeben eines Wiederherstellungscodes durch die Steuereinheit, der einen On-Chip-Valley-Search (OVS) -Modus der mindestens einen nichtflüchtigen Speichervorrichtung aktiviert, wenn als Ergebnis des normalen Lesevorgangs gelesene Lesedaten nicht korrigierbar sind; Übertragen eines OVS-Befehls an die mindestens eine nichtflüchtige Speichervorrichtung durch die Steuereinheit, um einen multiplen OVS-Abtastvorgang durchzuführen; Aktualisieren eines History-Lesepegels durch die Steuereinheit unter Verwendung von Erfassungsfallinformationen gemäß dem multiplen OVS-Abtastvorgang, wenn der multiple OVS-Abtastvorgang durchläuft; und Freigeben des Wiederherstellungscodes durch die Steuereinheit, um den OVS-Modus nach dem Aktualisieren zu deaktivieren.
  • Figurenliste
  • Die obigen und andere Aspekte, Merkmale und Vorteile der erfindungsgemäßen Konzepte werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen klarer verstanden, in denen:
    • 1 eine Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt;
    • 2 eine nichtflüchtige Speichervorrichtung aus 1 zeigt;
    • 3A einen Speicherblock gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt;
    • 3B einen Speicherblock gemäß anderen Ausführungsformen der erfindungsgemäßen Konzepte zeigt;
    • 4 ein Schaltbild eines Speicherblocks gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt;
    • 5 ein Flussdiagramm eines Verfahrens zum Durchführen eines Lesevorgangs unter Verwendung von OVS in einer Speichereinrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt;
    • 6 ein Verfahren zum Extrahieren eines optimalen Lesespannungspegels einer Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte konzeptionell zeigt;
    • 7A verschiedene Lesespannungen von vereinzelten Tälern (bzw. verteilten Tälern bzw. gestreuten Tälern) für einen OVS-Suchvorgang konzeptionell zeigt;
    • 7B Entwicklungszeiten für verschiedene Lesespannungen von vereinzelten Tälern für einen OVS-Suchvorgang konzeptionell zeigt;
    • 8 ein Konzept eines Lesevorgangs unter Verwendung eines multiplen OVS-Abtastvorgangs einer nichtflüchtigen Speichervorrichtung gemäß den Ausführungsformen der erfindungsgemäßen Konzepte zeigt;
    • 9A einen Lesevorgang unter Verwendung eines multiplen OVS-Abtastvorgangs gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt, bei dem ein Ergebniswert eines ersten OVS-Abtastvorgangs identisch mit dem eines zweiten OVS-Abtastvorgangs ist;
    • 9B einen Lesevorgang unter Verwendung eines multiplen OVS-Abtastvorgangs gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt, bei dem ein Ergebniswert eines ersten OVS-Abtastvorgangs sich von einem eines zweiten OVS-Abtastvorgangs unterscheidet;
    • 10 ein Flussdiagramm eines Leseverfahrens für eine Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt;
    • 11A einen Lesevorgang unter Verwendung eines multiplen OVS-Abtastvorgangs gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt, bei dem ein Differenzwert zwischen einem ersten Zählwert X und einem zweiten Zählwert Y in einem zweiten OVS-Abtastvorgang kleiner als ein Referenzwert A ist;
    • 11B einen Lesevorgang unter Verwendung eines multiplen OVS-Abtastvorgangs gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt, bei dem ein Differenzwert zwischen einem ersten Zählwert X und einem zweiten Zählwert Y in einem zweiten OVS-Abtastvorgang größer als ein Referenzwert A ist;
    • 12 ein Flussdiagramm eines Leseverfahrens für eine nichtflüchtige Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt;
    • 13A, 13B und 13C Verteilungen zeigt, auf die ein OVS-Modus eines Lesevorgangs gemäß Ausführungsformen der erfindungsgemäßen Konzepte angewendet wird;
    • 14 eine nichtflüchtige Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt;
    • 15 eine Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt;
    • 16 ein Kontaktplan eines Lesevorgangs einer Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt; und
    • 17 eine nichtflüchtige Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte zeigt, die in einer C2C-Struktur implementiert ist.
  • DETAILLIERTE BESCHREIBUNG
  • Eine nichtflüchtige Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte, eine Speichervorrichtung, die dieselbe enthält, und ein Leseverfahren für ein solche nichtflüchtige Speichervorrichtung können einen multiplen OVS-Abtastvorgang durchführen, um die Genauigkeit eines Abtastvorgangs zu erhöhen, und können die Eingabe eines Wiederherstellungscodes reduzieren, um die allgemeine Systemleistung zu verbessern. In diesem Fall sind Einzelheiten eines OVS-Abtastvorgangs in der US-Patentveröffentlichung Nr. 2020-0286545 , der US-Patentveröffentlichung Nr. 2020-0098436, dem US-Patent Nr. 10,090,046 , dem US-Patent Nr. 10,559,362 , dem US-Patent Nr. 10,607,708 und dem US-Patent Nr. 10,629,259 beschrieben, die hier durch Bezugnahme aufgenommen sind.
  • Wie auf dem Gebiet der erfinderischen Konzepte üblich, können Ausführungsformen in Form von Blöcken beschrieben und dargestellt werden, die eine beschriebene Funktion oder Funktionen ausführen. Diese Blöcke, die hier als Einheiten oder Module oder dergleichen bezeichnet werden können, sind physisch durch analoge und/oder digitale Schaltungen wie Logikgatter, integrierte Schaltungen, Mikroprozessoren, Mikrosteuereinheiten (bzw. Mikrocontroller), Speicherschaltungen, passive elektronische Komponenten, aktive elektronische Komponenten, optische Komponenten, festverdrahtete Schaltungen und dergleichen implementiert und können optional durch Firmware und/oder Software gesteuert werden. Die Schaltungen können z. B. in einem oder mehreren Halbleiterchips oder auf Substratträgern wie gedruckten Leiterplatten und dergleichen verkörpert sein. Die einen Block bildenden Schaltungen können durch spezielle Hardware oder durch einen Prozessor (z. B. einen oder mehrere programmierte Mikroprozessoren und zugehörige Schaltungen) oder durch eine Kombination aus spezieller Hardware zur Ausführung einiger Funktionen des Blocks und einem Prozessor zur Ausführung anderer Funktionen des Blocks implementiert werden. Jeder Block der Ausführungsformen kann physisch in zwei oder mehr interagierende und diskrete Blöcke aufgeteilt werden, ohne dass dies vom Anwendungsbereich der erfinderischen Konzepte abweicht. Ebenso können die Blöcke der Ausführungsformen physisch zu komplexeren Blöcken kombiniert werden, ohne vom Anwendungsbereich der erfindungsgemäßen Konzepte abzuweichen.
  • 1 zeigt eine Speichervorrichtung 10 gemäß Ausführungsformen der erfindungsgemäßen Konzepte. Bezugnehmend auf 1 enthält die Speichervorrichtung 10 mindestens eine nichtflüchtige Speichervorrichtung NVM(s) 100 und einen Steuereinheit CNTL 200.
  • Die mindestens eine nichtflüchtige Speichervorrichtung 100 kann zum Speichern von Daten implementiert sein. Die nichtflüchtige Speichervorrichtung 100 kann beispielsweise einen NAND-Flash-Speicher, einen vertikalen NAND-Flash-Speicher, einen NOR-Flash-Speicher, einen resistiven Direktzugriffsspeicher (RRAM), einen Phasenänderungsspeicher (PRAM), einen magnetoresistiven Direktzugriffsspeicher (MRAM), einen ferroelektrischen Direktzugriffsspeicher (FRAM), einen Spin-Transfer-Torque-Direktzugriffsspeicher (STT-RAM) oder ähnliches enthalten. Auch kann die nichtflüchtige Speichervorrichtung 100 so implementiert sein, dass sie eine dreidimensionale Array-Struktur aufweist.
  • Darüber hinaus kann die nichtflüchtige Speichervorrichtung 100 so implementiert werden, dass sie eine Mehrzahl an Speicherblöcken BLK1 bis BLKz, wobei z eine ganze Zahl gleich oder größer als 2 ist, und eine Steuerlogik 150 enthält. Jeder von der Mehrzahl an Speicherblöcken BLK1 bis BLKz kann mehrere Speicherseiten Page 1 bis Page m enthalten, wobei m eine ganze Zahl gleich oder größer als 2 ist. Jede von der Mehrzahl an Speicherseiten Page 1 bis Page m kann eine Mehrzahl an Speicherzellen enthalten. Jede von der Mehrzahl an Speicherzellen kann mindestens ein Bit speichern.
  • Die Steuerlogik 150 kann einen Befehl und eine Adresse von der Steuereinheit CNTL 200 empfangen und kann dazu implementiert sein, einen Vorgang (einen Programmvorgang, einen Lesevorgang, einen Löschvorgang oder ähnliches) entsprechend dem empfangenen Befehl an den der Adresse entsprechenden Speicherzellen durchzuführen.
  • Bei einigen Ausführungsformen kann die Steuerlogik 150 eine logische Schaltung und/oder einen Prozessor enthalten, die dazu konfiguriert sind, Logikvorgänge in Reaktion auf ausführbare Anweisungen, die beispielsweise in einer Speichervorrichtung gespeichert sind, durchzuführen. Außerdem kann die Steuerlogik 150 eine OVS-Schaltung 155 enthalten.
  • Die OVS-Schaltung 155 kann einen On-Chip-Valley-Search (OVS) Abtastvorgang durchführen. In diesem Fall kann der OVS-Abtastvorgang einen ersten Abtastvorgang enthalten, der einen OVS-Erfassungsfall (bzw. OVS-Detektionsfall) auf der Grundlage einer Zellenzahl bestimmt, und einen zweiten Abtastvorgang, der eine tatsächliche Entwicklungszeit entsprechend dem bestimmten OVS-Erfassungsfall ändert und abtastet. Die OVS-Schaltung 155 kann dazu implementiert sein, OVS-Erfassungsinformationen zu speichern, die einem Ergebnis des OVS-Abtastvorgangs entsprechen. Solche OVS-Erfassungsinformationen können Informationen (z. B. Entwicklungszeitinformationen) enthalten, die bezüglich einem Zustand ein optimales vereinzeltes Tal anzeigen.
  • Darüber hinaus kann die OVS-Schaltung 155 einen multiplen OVS-Abtastvorgang durchführen, um die Genauigkeit einer Abtastvorgangs zu erhöhen. In diesem Fall kann der multiple OVS-Abtastvorgang mindestens zwei OVS-Abtastvorgänge enthalten.
  • Die Steuereinheit CNTL 200 kann mit der mindestens einen nichtflüchtigen Speichervorrichtung 100 über eine Mehrzahl an Steueranschlüssen verbunden sein, die Steuersignale übertragen (z. B. ein Befehlslatchfreigabesignal (CLE), ein Adresslatchfreigabesignal (ALE), ein Chipfreigabesignal (CE), ein Schreibefreigabesignal (WE), ein Lesefreigabesignal (RE) und dergleichen). Die Steuereinheit CNTL 200 kann auch dazu implementiert sein, die Steuersignale (CLE, ALE, CE(s), WE, RE oder dergleichen) zum Steuern der nichtflüchtigen Speichervorrichtung 100 zu verwenden. Zum Beispiel kann die nichtflüchtige Speichervorrichtung 100 einen Befehl (CMD) oder eine Adresse (ADD) bei einer Flanke des WE-Signals entsprechend dem CLE-Signal und dem ALE-Signal latchen, um einen Programmvorgang, einen Lesevorgang oder einen Löschvorgang durchzuführen. Außerdem können Datensignale DQ und Daten-Strobe-Signale DQS zwischen der Steuereinheit 200 und der mindestens einen Speichervorrichtung 100 kommuniziert werden.
  • Die Steuereinheit 200 kann auch einen Pufferspeicher 220 und eine Fehlerkorrekturcode-Schaltung (ECC) 230 enthalten.
  • Der Pufferspeicher 220 kann als flüchtiger Speicher (z.B. statischer Direktzugriffsspeicher (SRAM), dynamischer RAM (DRAM), synchroner RAM (SDRAM) und dergleichen) oder als nichtflüchtiger Speicher (z.B. Flash-Speicher, Phasenwechsel-RAM (PRAM), magnetoresistiver RAM (MRAM), resistiver RAM (ReRAM), ferroelektrischer RAM (FRAM) und dergleichen) implementiert sein. Der Pufferspeicher 220 kann eine Mehrzahl an Tabellen 221, 222 und 223 enthalten.
  • Eine erste Tabelle 221 (d.h. eine vordefinierte Tabelle) kann erste Lesespannungspegelversatzinformationen (bzw. Lesespannungspegeloffsetinformationen) enthalten. Bei einer Ausführungsform kann die erste Tabelle 221 erste Lesespannungspegelversatzinformationen enthalten, die einer abgelaufenen Programmzeit entsprechen. Bei einer Ausführungsform kann die erste Tabelle 221 zusätzlich zur abgelaufenen Programmzeit erste Lesespannungspegelversatzinformationen enthalten, die verschiedenen Verschlechterungsinformationen entsprechen (z. B. Temperatur, Programm-/Löschzyklus, Lesezyklus, Fall einer offenen Wortleitung und dergleichen).
  • Eine zweite Tabelle 222 (d.h. die OVS-Tabelle) kann zweite Lesespannungspegelversatzinformationen enthalten, die OVS-Erfassungsinformationen entsprechen, die einem Erfassungsfall eines OVS-Abtastvorgangs entsprechen. In diesem Fall können die OVS-Erfassungsinformationen Entwicklungszeitinformationen sein, die einem optimalen vereinzelten Tal entsprechen. Beispielsweise können die zweiten Lesespannungspegelversatzinformationen Lesespannungspegelversatzinformationen enthalten, die Entwicklungszeitinformationen entsprechen, in denen ein OVS-Abtastvorgang durchgeführt wird. Daher kann die zweite Tabelle 222 eine Tabelle sein, in der OVS-Erfassungsinformationen in Lesespannungspegelversatzinformationen umgewandelt werden.
  • Eine dritte Tabelle 223 (d.h. die History-Lesetabelle) kann dritte Lesespannungspegelversatzinformationen enthalten, die sich auf einen History-Lesevorgang (bzw. früheren Lesevorgang) beziehen. Bei einer Ausführungsform können die dritte Lesespannungspegelversatzinformationen unter Verwendung der ersten Lesespannungspegelversatzinformationen und der zweiten Lesespannungspegelversatzinformationen bestimmt werden. In diesem Fall können die dritte Lesespannungspegelversatzinformationen Informationen über einen optimalen Lesepegel zum Durchführen des History-Lesevorgangs enthalten. Einzelheiten eines History-Lesevorgangs sind in US-Patent Nr. 10,120,589 und US-Patent Nr. 10,373,693 beschrieben, die hier durch Bezugnahme einbezogen sind.
  • Die ECC-Schaltung 230 kann dazu implementiert sein, einen Fehlerkorrekturcode während eines Programmvorgangs zu erzeugen und den Fehlerkorrekturcode während eines Lesevorgangs zu verwenden, um Daten wiederherzustellen. Beispielsweise kann die ECC-Schaltung 230 einen Fehlerkorrekturcode (ECC) erzeugen, um ein Defektbit oder ein Fehlerbit von Daten zu korrigieren, die von der nichtflüchtigen Speichervorrichtung 100 empfangen wurden. Die ECC-Schaltung 230 kann eine Fehlerkorrekturcodierung von Daten durchführen, die der nichtflüchtigen Speichervorrichtung 100 bereitgestellt wurden, um Daten zu bilden, denen ein Paritätsbit hinzugefügt ist. Das Paritätsbit kann in der nichtflüchtigen Speichervorrichtung 100 gespeichert sein. Darüber hinaus kann die ECC-Schaltung 230 eine Fehlerkorrekturdecodierung an den von der nichtflüchtigen Speichervorrichtung 100 ausgegebenen Daten vornehmen. Die ECC-Schaltung 230 kann einen Fehler unter Verwendung des Paritätsbits korrigieren. Die ECC-Schaltung 230 kann einen Fehler unter Verwendung einer kodierten Modulation korrigieren, wie z.B. eines LDPC-Codes (Low Density Parity Check), eines BCH-Codes, eines Turbo-Codes, eines Reed-Solomon-Codes, eines Faltungscodes, eines rekursiven systematischen Codes (RSC), einer trellis-kodierten Modulation (TCM), einer blockkodierten Modulation (BCM) oder ähnlichem.
  • Wenn es der ECC-Schaltung 230 nicht möglich ist, eine Fehlerkorrektur durchzuführen, kann ein wiederholter Lesevorgang durchgeführt werden. Bei einer Ausführungsform kann der wiederholte Lesevorgang einen multiplen OVS-Abtastvorgang enthalten. Bei einer anderen Ausführungsform kann der wiederholte Lesevorgang einen multiplen OVS-Abtastvorgang enthalten, der die erste Tabelle 221 widerspiegelt.
  • Eine Speichervorrichtung 10 gemäß Ausführungsformen der erfindungsgemäßen Konzepte kann einen normalen Abtastvorgang durchführen, bevor eine Fehlerkorrektur unmöglich ist, und kann einen multiplen OVS-Abtastvorgang für einen wiederholten Leseversuch durchführen, nachdem eine Fehlerkorrektur unmöglich ist. Eine Speichervorrichtung 10 der erfindungsgemäßen Konzepte kann einen endgültigen Erfassungsfall unter Verwendung einer Mehrzahl an OVS-Abtastvorgängen bestimmen, um einen Bestimmungsfehler eines OVS-Abtastvorgangs aufgrund von Rauschen zu minimieren. Infolgedessen kann eine Speichervorrichtung 10 der erfindungsgemäßen Konzepte die Zuverlässigkeit der Daten verbessern und die Eingabe zusätzlicher Wiederherstellungscodes reduzieren, und somit die allgemeine Systemleistung verbessern.
  • 2 zeigt die nichtflüchtige Speichervorrichtung 100 von 1. Bezugnehmend auf 2 enthält die nichtflüchtige Speichervorrichtung 100 eine Speicherzellenanordnung (bzw. einen Speicherzellenarray) 110, einen Zeilendecoder 120, eine Speicherseitenpufferschaltung 130, einen Spannungsgenerator 140, eine Steuerlogik 150 und einen Zellenzähler 170. Obwohl in 2 nicht dargestellt, kann die nichtflüchtige Speichervorrichtung 100 außerdem eine Speicherschnittstellenschaltung enthalten. Darüber hinaus kann die nichtflüchtige Speichervorrichtung 100 beispielsweise eine Spaltenlogik, einen Vordecoder (bzw. Predecoder), einen Temperatursensor, einen Befehlsdecoder, einen Adressdecoder oder ähnliches enthalten.
  • Die Speicherzellenanordnung 110 kann über Wortleitungen WLs oder Ausauswahlleitungen SSL und GSL mit dem Zeilendecoder 120 verbunden sein. Die Speicherzellenanordnung 110 kann über Bitleitungen BLs mit der Speicherseitenpufferschaltung 130 verbunden sein. Die Speicherzellenanordnung 110 kann eine Mehrzahl an Zellstränge enthalten. Jeder Kanal der Zellstränge kann in vertikaler oder horizontaler Richtung ausgebildet sein. Jeder der Zellstränge kann eine Mehrzahl an Speicherzellen enthalten. In diesem Fall kann die Mehrzahl an Speicherzellen durch eine an die Bitleitungen BLs oder die Wortleitungen WLs angelegte Spannung programmiert, gelöscht oder gelesen werden.
  • Im Allgemeinen kann ein Programmvorgang auf einer Speicherseitenbasis und ein Löschvorgang auf einer Blockbasis durchgeführt werden. Bei einer Ausführungsform kann die Speicherzellenanordnung 110 ein 3D-Speicherzellenanordnung enthalten. In diesem Fall kann das 3D-Speicherzellenanordnung eine Mehrzahl an NAND-Stränge enthalten. Jeder von der Mehrzahl an NAND-Stränge kann Speicherzellen enthalten, die mit Wortleitungen verbunden sind, die vertikal auf einem Substrat gestapelt sind. Einzelheiten zu den Speicherzellen sind in den US-Patenten US 7,679,133 , US 8,553,466 , US 8,654,587 , US 8,559,235 und US 9,536,970 beschrieben. Bei einer Ausführungsform kann die Speicherzellenanordnung 110 eine 2D-Speicherzellenanordnung enthalten, und die 2D-Speicherzellenanordnung kann eine Mehrzahl an NAND-Stränge enthalten, die in Zeilen- und Spaltenrichtung angeordnet sind.
  • Der Zeilendecoder 120 kann dazu implementiert sein, einen beliebigen der Speicherblöcke BLK1 bis BLKz des Speicherzellenanordnung 110 in Reaktion auf eine Zeilenadresse X-ADD auszuwählen. Der Zeilendecoder 120 kann als Reaktion auf die Zeilenadresse X-ADD eine beliebige der Wortleitungen eines ausgewählten Speicherblocks auswählen. Der Zeilendecoder 120 kann eine Wortleitungsspannung VWL, die einem Betriebsmodus entspricht, an die Wortleitungen des ausgewählten Speicherblocks übertragen. Während eines Programmvorgangs kann der Zeilendecoder 120 eine Programmierspannung und eine Überprüfungsspannung an eine ausgewählte Wortleitung anlegen und eine Durchlassspannung an nicht ausgewählte Wortleitungen anlegen. Während eines Lesevorgangs kann der Zeilendecoder 120 eine Lesespannung an eine ausgewählte Wortleitung anlegen und eine Lesedurchgangsspannung an nicht ausgewählte Wortleitungen anlegen.
  • Die Speicherseitenpufferschaltung 130 kann eine Mehrzahl an Speicherseitenpuffern PB1 bis PBn enthalten, wobei n eine ganze Zahl größer oder gleich 2 ist. In diesem Fall kann die Mehrzahl an Speicherseitenpuffern PB1 bis PBn jeweils mit den Speicherzellen über entsprechende Bitleitungen BLs verbunden sein. Die Speicherseitenpufferschaltung 130 kann als Reaktion auf eine Spaltenadresse Y-ADD mindestens eine Bitleitung aus den Bitleitungen BLs auswählen. Die Speicherseitenpufferschaltung 130 kann je nach Betriebsmodus als Schreibetreiber oder als Abtastverstärker arbeiten. Zum Beispiel kann die Speicherseitenpufferschaltung 130 während eines Programmvorgangs eine Bitleitungsspannung, die den zu programmierenden Daten entspricht, an die ausgewählte Bitleitung anlegen. Während eines Lesevorgangs kann die Speicherseitenpufferschaltung 130 die in einer Speicherzelle gespeicherten Daten abtasten, indem sie einen Strom oder eine Spannung einer ausgewählten Bitleitung abtastet.
  • Jeder von der Mehrzahl an Speicherseitenpuffer PB1 bis PBn kann dazu implementiert sein, Abtasten und Latchen für einen OVS-Abtastvorgang durchzuführen. Zum Beispiel kann jeder von der Mehrzahl an Speicherseitenpuffer PB1 bis PBn unter der Steuerung der Steuerlogik 150 eine Mehrzahl an Abtastvorgängen durchführen, um einen beliebigen Zustand zu identifizieren, der in den ausgewählten Speicherzellen gespeichert ist. Nachdem jeder von der Mehrzahl an Speicherseitenpuffer PB1 bis PBn die durch die Mehrzahl an Abtastvorgänge abgetasteten Daten speichert, können außerdem beliebige Daten unter der Steuerung der Steuerlogik 150 ausgewählt werden. Zum Beispiel kann jeder von der Mehrzahl an Speicherseitenpuffer PB1 bis PBn die Mehrzahl an Abtastvorgängen durchführen, um den einen beliebigen Zustand zu identifizieren. Darüber hinaus kann jeder von der Mehrzahl an Speicherseitenpuffer PB1 bis PBn optimale Daten aus einer Mehrzahl an Daten auswählen oder ausgeben, abgetastet gemäß der Steuerung der Steuerlogik 150.
  • Eine Eingangs-/Ausgangspufferschaltung (nicht dargestellt) kann enthalten sein und kann Daten bereitstellen, die der Speicherseitenpufferschaltung 130 extern zugeführt werden. Die Eingangs-/Ausgangspufferschaltung kann einen Befehl CMD bereitstellen, der der Steuerlogik 150 extern zugeführt wird. Die Eingangs-/Ausgangspufferschaltung kann eine Adresse ADD bereitstellen, die extern an die Steuerlogik 150 oder den Zeilendecoder 120 zugeführt wird. Darüber hinaus kann die Eingangs-/Ausgangspufferschaltung extern Daten ausgeben, die von der Speicherseitenpufferschaltung 130 abgetastet und gelatcht werden. Bei einer Ausführungsform kann die Eingangs-/Ausgangspufferschaltung eine Fehlerkorrekturcodeschaltung (ECC) enthalten, die intern eine Fehlerkorrekturfunktion durchführt.
  • Der Spannungsgenerator 140 kann dazu implementiert sein, verschiedene Arten von Wortleitungsspannungen zu erzeugen, die jeweils an Wortleitungen unter der Kontrolle der Steuerlogik 150 angelegt werden, und eine Wannen-Spannung (bzw. Well-Spannung), die einem Bulk (z.B. einer Wannen-Region) zugeführt wird, in der Speicherzellen gebildet sind. Die Wortleitungsspannungen, die jeweils an die Wortleitungen angelegt werden, können Programmierspannungen, Durchlassspannungen, Lesespannungen, Lesedurchlassspannungen oder ähnliches enthalten.
  • Die Steuerlogik 150 kann dazu implementiert sein, um im Allgemeinen verschiedene Vorgänge in der nichtflüchtigen Speichervorrichtung 100 zu steuern. Die Steuerlogik 150 kann verschiedene Steuersignale als Reaktion auf einen Befehl CMD und/oder eine Adresse ADD von der Speicherschnittstellenschaltung ausgeben. Zum Beispiel kann die Steuerlogik 150 ein Spannungssteuersignal CTRL_vol, eine Zeilenadresse X-ADD und eine Spaltenadresse Y-ADD ausgeben.
  • Darüber hinaus kann die Steuerlogik 150 eine OVS-Schaltung 155 enthalten, die einen OVS-Abtastvorgang durchführt. Die OVS-Schaltung 155 kann die Speicherseitenpufferschaltung 130 und den Spannungsgenerator 140 steuern, um einen OVS-Abtastvorgang durchzuführen.
  • Die OVS-Schaltung 155 kann die Speicherseitenpufferschaltung 130 steuern, um eine Mehrzahl an Abtastvorgängen durchzuführen, um spezifische Zustände der ausgewählten Speicherzellen zu identifizieren. Darüber hinaus kann die OVS-Schaltung 155 die Mehrzahl an Speicherseitenpuffern PB1 bis PBn steuern, um Abtastdaten, die jeweilig einer Mehrzahl an Abtastergebnissen entsprechen, in einer Mehrzahl an Latch-Sätzen zu speichern, die in jedem der Mehrzahl an Speicherseitenpuffern PB1 bis PBn bereitgestellt sind. Außerdem kann die OVS-Schaltung 155 einen Prozess zum Auswählen optimaler Daten aus einer Mehrzahl an erfassten Daten durchführen. Um die optimalen Daten auszuwählen, kann sich die OVS-Schaltung 155 auf ein Zählergebnis nC beziehen, das von dem Zellzähler 170 bereitgestellt wird. Beispielsweise kann die OVS-Schaltung 155 die Speicherseitenpufferschaltung 130 so steuern, dass sie aus der Vielzahl der Abtastergebnisse ein Leseergebnis auswählt und ausgibt, das einem vereinzelten Tal am nächsten kommt.
  • Darüber hinaus kann die OVS-Schaltung 155 Entwicklungszeitinformationen speichern, die dem OVS-Abtastvorgang entsprechen. Die OVS-Schaltung 155 kann die gespeicherten Entwicklungszeitinformationen als OVS-Erfassungsinformationen an die Steuereinheit 200 ausgeben. Bei einer Ausführungsform können die OVS-Erfassungsinformationen unter Verwendung eines UIB-Out ausgegeben werden, können als Reaktion auf einen Get-Feature-Befehl ausgegeben werden, oder können als Reaktion auf einen Status-Lesebefehl ausgegeben werden.
  • Ferner kann die OVS-Schaltung 155 dazu implementiert sein, einen multiplen OVS-Abtastvorgang durchzuführen. Bei einer Ausführungsform kann der multiple OVS-Abtastvorgang eine Mehrzahl an OVS-Abtastvorgängen durchführen, um einen Fehler in der OVS-Abtastvorgangs aufgrund von Rauschen zu verhindern, und als ein Ergebnis der Ausführung der Mehrzahl an OVS-Abtastvorgängen kann eine Mehrzahl an Erfassungsfällen als ein endgültiger Erfassungsfall des OVS-Abtastvorgangs bestimmt werden. Bei einer Ausführungsform kann der multiple OVS-Abtastvorgang eine Mehrzahl an OVS-Abtastvorgängen durchführen, um einen Fehler in dem OVS-Abtastvorgang aufgrund von Rauschen zu verhindern, kann einen Lesepegel nach dem ersten OVS-Abtastvorgang ändern und kann einen endgültigen Erfassungsfall gemäß einem Ergebnis des OVS-Abtastvorgangs bestimmen.
  • Der Zellenzähler 170 zählt die Anzahl der Speicherzellen, die einem bestimmten Schwellenspannungsbereich entsprechen, von den Daten, die von der Speicherseitenpufferschaltung 130 abgetastet werden. Beispielsweise kann der Zellenzähler 170 Daten verarbeiten, die jeweils in den Mehrzahl an Speicherseitenpuffern PB1 bis PBn abgetastet werden, um die Anzahl der Speicherzellen mit einer Schwellenspannung in einem bestimmten Schwellenspannungsbereich zu zählen, und kann das Zählergebnis nC an die Steuerlogik 150 bereitstellen. Bei einigen Ausführungsformen kann der Zellzähler 170 in der Steuerlogik 150 angeordnet sein.
  • Eine nichtflüchtige Speichervorrichtung 100 gemäß Ausführungsformen der erfindungsgemäßen Konzepte kann einen multiplen OVS-Abtastvorgang durchführen, um eine Fehleinschätzung eines OVS-Abtastvorgangs aufgrund von Rauschen zu reduzieren und somit die Zuverlässigkeit eines Lesevorgangs sicherzustellen.
  • 3A zeigt einen Speicherblock gemäß einer Ausführungsform der erfindungsgemäßen Konzepte. Bezugnehmend auf 3A kann ein Speicherblock BLK1 in einer Richtung (d.h. der dritten Richtung) senkrecht zu einer oberen Fläche eines Substrats SUB ausgebildet sein. Ein n+-dotierter Bereich kann auf dem Substrat SUB ausgebildet sein. Auf dem Substrat SUB können abwechselnd Gate-Elektrodenschichten und Isolationsschichten abgeschieden sein. Zwischen den Gate-Elektrodenschichten und den Isolationsschichten kann eine Informationsspeicherschicht ausgebildet sein. Wenn die Gate-Elektrodenschichten und die Isolationsschichten vertikal strukturiert sind, kann eine Säule mit einer V-Form ausgebildet werden. Die Säule kann durch die Gate-Elektrodenschichten und die Isolierschichten hindurchgehen, so dass sie mit dem Substrat SUB verbunden ist. Ein isolierendes Material wie Siliziumoxid kann in der Säule als dielektrisches Füllmuster ausgebildet sein. Ein Kanalhalbleiter kann außerhalb der Säule als vertikales aktives Muster ausgebildet sein.
  • Die Gateelektrodenschichten des Speicherblocks BLK1 können jeweils mit einer Massenausauswahlleitung GSL, einer Mehrzahl an Wortleitungen WL1 bis WL8 und einer Strangauswahlleitung SSL verbunden sein. Darüber hinaus können die Säulen des Speicherblocks BLK1 mit einer Mehrzahl an Bitleitungen BL1 bis BL3 verbunden sein. In 3A ist der Speicherblock BLK1 mit zwei (2) Ausauswahlleitungen GSL und SSL, acht (8) Wortleitungen WL1 bis WL8 und drei (3) Bitleitungen BL1 bis BL3 dargestellt, aber die erfindungsgemäßen Konzepte sind nicht darauf beschränkt, und der Speicherblock BLK1 kann mehr als zwei Ausauswahlleitungen GSL und SSL und eine andere Anzahl von Wortleitungen WL aufweisen.
  • 3B zeigt einen Speicherblock gemäß anderen Ausführungsformen der erfindungsgemäßen Konzepte. In 3B hat der Speicherblock BLKb zur Vereinfachung der Beschreibung vier (4) Schichten von Wortleitungen. Die Stränge NS können Speicherzellen MC1 bis MC8 enthalten, die jeweils in Reihe geschaltet sind. In diesem Fall können erste obere Enden der an der Wortleitung WL8 gebildeten Speicherzellen MC8 mit einem an der Strang-Ausauswahlleitung SSL gebildeten Strangauswahltransistor SST verbunden sein, zweite obere Enden der an der Wortleitung WL1 gebildeten Speicherzellen MC1 können mit einem an der Masseauswahlleitung GSL gebildeten Masseauswahltransistor GST verbunden sein, und untere Enden der an den Wortleitungen WL5 und WL4 gebildeten Speicherzellen MC5 und MC4 können miteinander verbunden sein. Die Speicherzellen, die den Strang NS bilden, können durch Stapeln auf einer Mehrzahl an Halbleiterschichten gebildet werden. Jeder der Stränge NS kann eine erste Säule PL11, eine zweite Säule PL12 und einen Säulenverbindungsabschnitt PL13 enthalten, der die erste Säule PL11 und die zweite Säule PL12 verbindet. Die erste Säule PL11 kann mit einer Bitleitung (z. B. BL1) und dem Säulenverbindungsabschnitt PL13 verbunden sein und kann durch ein Durchführen einer Strangauswahlleitung SSL und der Wortleitungen WL5 bis WL8 gebildet werden. Die zweite Säule PL12 kann mit einer gemeinsamen Sourceleitung CSL und dem Säulenverbindungsabschnitt PL13 verbunden sein und kann durch ein Durchführen einer Massenausauswahlleitung GSL und Wortleitungen WL1 bis WL4 gebildet werden. Wie in 3B dargestellt, kann der Strang NS so implementiert sein, dass er eine Säule mit einer U-Form bildet. Bei einer Ausführungsform kann ein Backgate BG auf einem Substrat gebildet werden, und der Säulenverbindungsabschnitt PL13 kann innerhalb des Backgates BG implementiert sein. Bei einer Ausführungsform kann das Back-Gate BG in dem Block BLKb gemeinsam vorhanden sein. Das Back-Gate BG kann eine Struktur haben, die von einem Back-Gate eines anderen Blocks getrennt ist.
  • 4 zeigt ein Schaltbild eines Speicherblocks BLKi gemäß Ausführungsformen der erfindungsgemäßen Konzepte. Eine Mehrzahl an in dem Speicherblock BLKi enthaltene NAND-Speicherstränge können in einer Richtung senkrecht zu einem Substrat (d.h. in Richtung der Z-Achse) ausgebildet sein.
  • Bezugnehmend auf 4 kann ein Speicherblock BLKi eine Mehrzahl an NAND-Speicherstränge NS11 bis NS33 enthalten, die zwischen Bitleitungen BL1, BL2 und BL3 und einer gemeinsamen Sourceleitung CSL angeschlossen sind. Jeder von der Mehrzahl an NAND-Speicherstränge NS11 bis NS33 kann einen Strangauswahltransistor SST, eine Mehrzahl an Speicherzellen MC1, MC2, ..., MC8 und einen Masseauswahltransistor GST enthalten. In 4 ist jeder von der Mehrzahl an NAND-Speicherstränge NS11 bis NS33 mit acht (8) Speicherzellen MC1, MC2, ..., MC8 dargestellt. Die erfindungsgemäßen Konzepte sind jedoch nicht darauf beschränkt, und in jedem NAND-Strang können mehr als ein Strangauswahltransistor SST, mehr als ein Masseauswahltransistor GST und Speicherzellen mit einer Anzahl von mehr oder weniger als acht (8) enthalten sein.
  • Die Strangauswahltransistoren SST können mit dazugehörigen Strangauswahlleitungen SSL1, SSL2 und SSL3 verbunden sein. Die Mehrzahl an Speicherzellen MC1, MC2, ..., MC8 können jeweils mit dazugehörigen Gateleitungen GTL1, GTL2, ..., GTL8 verbunden sein. Die Gateleitungen GTL1, GTL2, ..., GTL8 können Wortleitungen entsprechen, und einige der Gateleitungen GTL1, GTL2, ..., GTL8 können Dummy-Wortleitungen entsprechen. Die Masseauswahltransistoren GST können mit den ihnen entsprechenden Masseauswahlleitungen GSL1, GSL2 und GSL3 verbunden sein. Die Strangauswahltransistoren SST können mit den entsprechenden Bitleitungen BL1, BL2 und BL3 verbunden sein, und die Masseauswahltransistoren GST können mit der gemeinsamen Sourceleitung CSL verbunden sein.
  • Wortleitungen (z.B. WL1), die die gleiche Höhe haben, können gemeinsam angeschlossen sein, und die Masseauswahlleitungen GSL1, GSL2 und GSL3 und die Strangauswahlleitungen SSL1, SSL2 und SSL3 können voneinander getrennt sein. In 4 ist der Speicherblock BLKi so dargestellt, dass er mit acht (8) Gateleitungen GTL1, GTL2, ..., GTL8 und drei (3) Bitleitungen BL1, BL2, BL3 verbunden ist, aber die erfindungsgemäßen Konzepte sind nicht darauf beschränkt, und der Speicherblock BLKi kann eine andere Anzahl von Gateleitungen und Bitleitungen als die dargestellten enthalten.
  • 5 zeigt ein Flussdiagramm eines Verfahrens zum Durchführen eines Lesevorgangs unter Verwendung von OVS in einer Speichervorrichtung wie der in 1 gezeigten Speichervorrichtung 10 gemäß den Ausführungsformen der erfindungsgemäßen Konzepte. In diesem Fall kann ein normaler Lesevorgang (Normal RD) von der Steuereinheit 200 unter Verwendung eines Standard-Lesespannungspegels (S110) durchgeführt werden. Wenn eine Fehlerkorrektur durch die ECC-Schaltung 230 im normalen Lesevorgang (UECC) nicht möglich ist, kann ein Wiederherstellungscode, der einen Lesevorgang auf eine andere Weise durchführt, von der Steuereinheit 200 eingegeben werden. In diesem Fall kann ein OVS-Modus aktiviert werden (S120). In dem aktivierten OVS-Modus (S130) kann die nichtflüchtige Speichervorrichtung 100 einen multiplen OVS-Abtastvorgang (angegeben als OVS/Abtastung N-Mal) durchführen. Als Ergebnis des multiplen OVS-Abtastvorgangs kann ein Lesepegel RD entsprechend einem Erfassungsfall bestimmt werden. Ein Lesevorgang unter Verwendung des Lesepegels RD und einer vordefinierten Tabelle (PDT) 221 kann durchgeführt werden (S130).
  • Wenn eine Fehlerkorrektur des Lesevorgangs möglich ist, z.B. wenn der Lesevorgang durchläuft (Durchlauf RD), kann eine History-Lesetabelle (HRT) 223 durch die Steuereinheit 200 aktualisiert werden. In diesem Fall kann der Lesepegel, der dem Erfassungsfall des multiplen OVS-Abtastvorgangs entspricht, in der HRT 223 (S140) wiedergegeben werden.
  • Anschließend kann der Wiederherstellungscode freigegeben werden, und der OVS-Modus kann deaktiviert werden (S150), wie durch (OVS Deaktivierung) angezeigt. Ein normaler Lesevorgang kann unter Verwendung des aktualisierten HRT 223 durchgeführt werden.
  • Eine Speichervorrichtung 10 gemäß Ausführungsformen der erfindungsgemäßen Konzepte kann einen Erfassungsfall gemäß einem multiplen OVS-Abtastvorgang in einem Lesevorgang verwenden, um einen Abtastfehler aufgrund von Rauschen zu minimieren. Ferner kann eine Speichervorrichtung 10 gemäß Ausführungsformen der erfindungsgemäßen Konzepte Erfassungsinformationen gemäß dem multiplen OVS-Abtastvorgang an den HRT 223 reflektieren, um einen optimalen Lesespannungspegel im nächsten Lesevorgang zu verwenden.
  • 6 zeigt konzeptionell ein Verfahren zum Extrahieren eines optimalen Lesespannungspegels einer Speichereinrichtung 10 gemäß Ausführungsformen der erfindungsgemäßen Konzepte. Bezugnehmend auf 6 kann eine Speichervorrichtung 10 eine History-Lesetabelle HRT 223 unter Verwendung einer vordefinierten Tabelle PDT 221 und einer OVS-Tabelle OVST 222 aktualisieren, um einen optimalen Lesespannungspegel zu extrahieren.
  • OVS-Erfassungsinformationen (OVSDI) können Ergebnisinformationen gemäß einem multiplen OVS-Abtastvorgang enthalten. Ein zweiter Lesespannungspegelversatz OST_ovst, der der OVS-Erfassungsinformation entspricht, kann in der OVS-Tabelle 222 reflektiert (gespeichert oder aktualisiert) sein. Grundsätzlich kann schließlich ein dritter Lesespannungspegelversatz OST_hrt bestimmt werden, indem der zweite Lesespannungspegelversatz OST_ovst zu einem ersten Lesespannungspegelversatz OST_pdt entsprechend dem Ablauf einer Programmzeit addiert wird. Es versteht sich, dass der dritte Lesespannungspegelversatz OST_hrt nur durch eine einfache Addition des ersten Lesespannungspegelversatzs OST_pdt und des zweiten Lesespannungspegelversatzes OST_ovst bestimmt wird. Darüber hinaus kann der dritte Lesespannungspegelversatz OST_hrt durch Anwendung einer Gewichtung auf jeden von dem ersten und dem zweiten Lesespannungspegelversätze OST_pdt und OST_ovst addiert werden.
  • Eine Speichervorrichtung 10 gemäß Ausführungsformen der erfindungsgemäßen Konzepte kann den zweiten Lesespannungspegelversatz OST_ovst gemäß eines OVS-Abtastvorgangs in die History-Lesetabelle HRT 223 reflektieren (speichern oder aktualisieren), um den OVS-Abtastvorgang zu deaktivieren (d.h. ohne Anwendung eines Wiederherstellungscodes) und den Lesevorgang auf dem optimalen Lesespannungspegel durchzuführen. Daher kann die Zuverlässigkeit der Daten eines Lesevorgangs verbessert und die Eingabe eines Wiederherstellungscodes reduziert werden, um die Leistung des Lesevorgangs zu verbessern.
  • 7A und 7B veranschaulichen konzeptionell verschiedene Lesespannungen von vereinzelten Tälern und die dazu entsprechenden Entwicklungszeiten. Bezugnehmend auf 7A kann ein OVS-Abtastvorgang zum Auffinden von vereinzelten Tälern der Zustände S1 und S2 durch eine Mehrzahl an Abtastvorgängen durchgeführt werden. In 7A kann die horizontale Achse die Lesespannung und die vertikale Achse die Anzahl der Speicherzellen darstellen. In diesem Fall kann die Mehrzahl der Abtastvorgänge gleichzeitig in jeder der Mehrzahl an Speicherseitenpuffergruppen durchgeführt werden. Bezugnehmend auf 7B kann ein On-Chip-Talsuche (OVS) Abtastvorgang durch sequentielles Latchen von Abtastknoten zu den gleichen Zeitpunkten während verschiedener Entwicklungsperioden in ersten Speicherseitenpuffern PGB 1 und zweiten Speicherseitenpuffern PGB2 aus den Speicherseitenpuffern PB1 bis PB2 durchgeführt werden, um Abtastergebnisse zu speichern.
  • Ein Vorladevorgang (Precharge) kann von einem Zeitpunkt T0 bis zu einem Zeitpunkt T1 durchgeführt werden. Zum Vorladen können eine erste Bitleitung und ein erster Abtastknoten, der mit jedem der ersten Speicherseitenpuffer PBG1 verbunden ist, geladen werden. Wenn Bitleitungseinstellsignale aktiviert werden, können der erste Abtastknoten und die erste Bitleitung auf einen bestimmten Pegel vorgeladen werden. Wenn ein erstes Bitleitungseinstellsignal (nicht dargestellt) zu einem Zeitpunkt T1 auf einen hohen Pegel deaktiviert wird, kann eine Vorladeschaltung jeder der ersten Speicherseitenpuffer PBG1 ausgeschaltet werden. Außerdem kann eine Vorladeschaltung jeder der zweiten Speicherseitenpuffer PBG2 ausgeschaltet werden, wenn ein zweites Bitleitungs-Einstellsignal (nicht dargestellt) zu einem Zeitpunkt T2 nach einem Zeitpunkt T1 auf einen hohen Pegel deaktiviert wird. In diesem Fall kann ein Pegel jedes Abtastknotens der ersten Speicherseitenpuffer PBG1 und ein Pegel jedes Abtastknotens der zweiten Speicherseitenpuffer PBG2 in Abhängigkeit von der Größe des Stroms, der zu einer entsprechenden Bitleitung fließt, geändert werden, je nachdem, ob eine Speicherzelle ein- oder ausgeschaltet ist.
  • Wie in 7B dargestellt, kann jeder der ersten Speicherseitenpuffer PBG1 die ersten Abtastknoten vom Zeitpunkt T0 bis zum Zeitpunkt T1 vorladen (Precharge) und die ersten Bitleitungen vom Zeitpunkt T1 bis zu einem Zeitpunkt T4 entwickeln (Develop). Jeder der zweiten Speicherseitenpuffer PBG2 kann zweite Abtastknoten vom Zeitpunkt T0 bis zum Zeitpunkt T1 vorladen (Precharge)und kann zweite Bitleitungen vom Zeitpunkt T2, der später als der Zeitpunkt T1 sein kann, bis zum Zeitpunkt T4 entwickeln (Develop).
  • Ein Abtastvorgang kann einen Latch-Reset (nS)-Abtastvorgang, der zu einem Zeitpunkt T3 durchgeführt wird, und einen Latch-Set (S)-Abtastvorgang, der zu einem Zeitpunkt T5 durchgeführt wird, enthalten. Erste Zellzählinformationen können unter Verwendung eines On-Cell-Zählwerts eines Latch-Reset (nS)-Abtastvorgangs und eines On-Cell-Zählwerts eines Latch-Set (S)-Abtastvorgangs in den ersten Speicherseitenpuffern PGB 1 berechnet werden. Darüber hinaus können zweite Zellzählinformationen unter Verwendung eines On-Cell-Zählwerts eines Latch-Reset (nS)-Abtastvorgangs und eines On-Cell-Zählwerts eines Latch-Set (S)-Abtastvorgangs in den zweiten Speicherseitenpuffern PGB2 berechnet werden. Ein Erfassungsfall (einer von C1 bis C5), der einem optimalen Lesespannungspegel entspricht, der dem vereinzelten Tal entspricht, kann auf der Grundlage der ersten und zweiten Zellenzählinformationen des ersten Abtastvorgangs bestimmt werden. Ferner können die Entwicklungszeiten tSODev1 bis tSODev5 eines zweiten Abtastvorgangs, der dem bestimmten Erfassungsfall entspricht, bestimmt werden. Der zweite Abtastvorgang in 7B kann den Vorgang des erneuten Vorladens (Reprecharge) und den Vorgang des Entwickelns und Abtastens (Develop&Sense) enthalten, der zum Zeitpunkt T6 beginnt und sich bis zum Zeitpunkt T7 erstreckt, wie gezeigt.
  • 8 zeigt ein Konzept eines Lesevorgangs unter Verwendung eines multiplen OVS-Abtastvorgangs einer nichtflüchtigen Speichervorrichtung 100 gemäß Ausführungsformen der erfindungsgemäßen Konzepte. Bezugnehmend auf 8 kann ein Lesevorgang eine Speicherseitenpufferinitialisierungsperiode PB Init, eine Bitleitungsvorladeperiode BL Prech, eine Perode der multiplen OVS-Abtastung und eine Entladeperiode Dump enthalten. In der Periode der multiplen OVS-Abtastung können ein erster OVS-Abtastvorgangs und eine zweite OVS-Abtastvorgangs durchgeführt werden.
  • 9A und 9B zeigen einen Lesevorgang unter Verwendung eines multiplen OVS-Abtastvorgangs gemäß Ausführungsformen der erfindungsgemäßen Konzepte. In 9A und 9B können die ersten und zweiten Bestimmungswerte Deci 1 und Deci 2 Zellanzahlen sein, die von dem in 2 dargestellten Zellzähler 170 bereitgestellt werden.
  • 9A zeigt einen Fall, in dem ein Ergebniswert eines ersten OVS-Abtastvorgangs Ist OVS Sensing identisch mit einem Ergebniswert eines zweiten OVS-Abtastvorgangs 2nd OVS Sensing ist (Deci 1 = Deci 2). Ein Vorladevorgang für eine Bitleitung kann in einer Bitleitungsvorladeperiode BL Prech durchgeführt werden. Dann kann in einer ersten OVS-Abtastperiode ein erster OVS-Abtastvorgang durchgeführt werden. Danach kann in der ersten Bestimmungsperiode, wie in 9A dargestellt, ein erster Bestimmungswert Deci 1 des ersten OVS-Abtastvorgangs einen zweiten Fall C2 anzeigen. Dann kann in einer zweiten OVS-Abtastperiode ein zweiter OVS-Abtastvorgang durchgeführt werden. Danach kann in der zweiten Bestimmungsperiode, wie in 9A dargestellt, ein zweiter Bestimmungswert Deci 2 des zweiten OVS-Abtastvorgangs den zweiten Fall C2 anzeigen.
  • Danach kann in einer Vergleichsperiode COM bestimmt werden, ob der erste Bestimmungswert Deci 1 mit dem zweiten Bestimmungswert Deci 2 identisch ist. Wenn der erste Bestimmungswert Deci 1 mit dem zweiten Bestimmungswert Deci 2 identisch ist, kann ein Hauptabtastvorgang unter Verwendung einer Entwicklungszeit oder eines Spannungspegels entsprechend dem zweiten Fall C2 in einer Hauptabtastperiode durchgeführt werden.
  • 9B zeigt einen Fall, in dem sich ein Ergebniswert eines ersten OVS-Abtastvorgangs von einem Ergebniswert einer zweiten OVS-Abtastvorgangs unterscheidet (Deci 1 ≠ Deci 2). Wie in 9B dargestellt, kann in einer ersten Bestimmungsperiode ein erster Bestimmungswert Deci 1 eines ersten OVS-Abtastvorgangs einen zweiten Fall C2 anzeigen, und in einer zweiten Bestimmungsperiode kann ein zweiter Bestimmungswert Deci 2 eines zweiten OVS-Abtastvorgangs einen ersten Fall C1 anzeigen. Da in der zweiten Bestimmungsperiode eine Situation auftritt, in der sich die Erfassungsgenauigkeit verschlechtert, wird angenommen, dass der zweite Bestimmungswert Deci 2 anzeigt, dass der zweite Fall C2 ein optimales Tal ist, aber als der erste Fall C1 bestimmt wird.
  • Danach kann bestimmt werden, ob der erste Bestimmungswert Deci 1 mit dem zweiten Bestimmungswert Deci 2 in einer ersten Vergleichsperiode COM1 identisch ist. Wenn der erste Bestimmungswert Deci 1 nicht mit dem zweiten Bestimmungswert Deci 2 identisch ist, kann ein dritter OVS-Abtastvorgang durchgeführt werden. In diesem Fall kann der dritte OVS-Abtastvorgang N-mal wiederholt werden (wobei N eine ganze Zahl gleich oder größer als 2 ist). Ein Fall (z.B. C2), der einem endgültigen vereinzelten Tal entspricht, kann unter Verwendung einer Mehrzahl an dritten Bestimmungswerten Deci3 in der zweiten Vergleichsperiode COM2 bestimmt werden. Danach kann ein Hauptabtastvorgang unter Verwendung einer Entwicklungszeit oder eines Spannungspegels, der dem in einer Hauptabtastperiode bestimmten Fall (z.B. C2) entspricht, durchgeführt werden.
  • Bei einer Ausführungsform kann ein Verfahren zum Bestimmen eines Falles aus den dritten Bestimmungswerten Deci3 ein Mehrheitswahlverfahren verwenden. Es sollte verstanden werden, dass das Fallbestimmungsverfahren der erfindungsgemäßen Konzepte nicht darauf beschränkt ist.
  • 10 zeigt ein Flussdiagramm eines Leseverfahrens für ein Speichergerät gemäß Ausführungsformen der erfindungsgemäßen Konzepte. Bezugnehmend auf 1 bis 10 kann ein Leseverfahren für eine Speichervorrichtung 10 wie folgt durchgeführt werden. In 10 können die ersten, zweiten, N-ten und k-ten Bestimmungswerte Deci 1, Deci 2, Deci N und Deci k Zellanzahlen sein, die von dem in 2 dargestellten Zellzähler 170 bereitgestellt werden.
  • Die Anzahl der OVS-Abtastungszeiten (N) kann standardmäßig auf 2 eingestellt sein (S200). Ein erster OVS-Abtastvorgang wird als Reaktion auf einen OVS-Befehl (S201) durchgeführt. Dann wird ein zweiter OVS-Abtastvorgang durchgeführt (S202). Danach wird bestimmt, ob ein erster Bestimmungswert Deci 1 des ersten OVS-Abtastvorgangs identisch mit einem zweiten Bestimmungswert Deci 2 des zweiten OVS-Abtastvorgangs ist (S203).
  • Wenn der erste Bestimmungswert Deci 1 nicht mit dem zweiten Bestimmungswert Deci 2 identisch ist (Nein bei S203), wird die Anzahl der OVS-Abtastvorgänge (N) um 1 erhöht (S212). Dann wird ein N-ter OVS-Abtastvorgang durchgeführt (S213). Danach wird k auf 0 gesetzt (S214), und dann wird k um 1 erhöht (S215). Dann wird festgestellt, ob N gleich k ist (S216). Wenn N gleich k ist (Ja bei S216), wird S212 durchgeführt.
  • Wenn N nicht gleich k ist (Nein bei S216), wird bestimmt, ob ein N-ter Bestimmungswert Deci N des N-ten OVS-Abtastvorgangs identisch mit einem k-ten Bestimmungswert Deci k eines k-ten OVS-Abtastvorgangs ist (S217). Wenn der N-te Bestimmungswert Deci N nicht identisch ist mit dem k-ten OVS-Bestimmungswert Deci k (Nein bei S217), wird S215 ausgeführt. Wenn der N-te Bestimmungswert Deci N mit dem k-ten OVS-Bestimmungswert Deci k identisch ist (Ja bei S217), wird bestimmt, ob die Anzahl der Fälle, in denen die Bestimmungswerte Deci N und Deci k gleich sind, gleich oder größer ist als M-mal (wobei M eine ganze Zahl von 2 oder mehr ist) (S218). Wenn die Anzahl der Fälle, in denen die Bestimmungswerte Deci N und Deci k gleich sind, nicht gleich oder größer als M-mal ist (Nein bei S218), wird S215 durchgeführt.
  • Wenn die Anzahl der Fälle, in denen die Bestimmungswerte Deci N und Deci k gleich sind, gleich oder größer als M-mal ist (Ja bei S218), wird ein Hauptabtastvorgang gemäß einem Fall durchgeführt, der einem Bestimmungswert entspricht (S221). In S203, wenn der erste Bestimmungswert Deci 1 mit dem zweiten Bestimmungswert Deci 2 identisch ist, wird der Hauptabtastvorgang unter Verwendung eines Erfassungsfalls durchgeführt, der dem ersten Bestimmungswert Deci 1 des ersten OVS-Abtastvorgangs entspricht (S221). In 10 kann S210, einschließlich S212 bis S218, beispielsweise als einem dritten OVS-Abtastvorgang entsprechend charakterisiert sein, der allgemein in 9B gezeigt ist und N-mal wiederholt wird.
  • Danach können die Lesedaten (bzw. gelesene Daten) an ein Steuereinheit 200 (siehe 1) ausgegeben werden (S222). Danach kann die Steuereinheit 200 einen Fehlerkorrekturvorgang an den Lesedaten durchführen und bestimmen, ob eine Fehlerkorrektur möglich ist (S223). Wenn die Fehlerkorrektur möglich ist (Ja bei S223), wird die History-Lesetabelle HRT 223 aktualisiert HRT Update (S224), und ein Lesevorgang wird beendet Read End. Wenn eine Fehlerkorrektur nicht möglich ist (Nein bei S223), kann ein anderer PDT -Satz verwendet oder ein anderer Wiederherstellungscode eingegeben werden (S225).
  • Ein Lesevorgang gemäß Ausführungsformen der erfindungsgemäßen Konzepte kann einen Lesepegel entsprechend einem Erfassungsfall nach dem OVS-Abtastvorgang ändern, und ein neuer OVS-Abtastvorgang kann dann durchgeführt werden.
  • 11A und 11B zeigen einen Lesevorgang unter Verwendung eines multiplen OVS-Abtastvorgangs gemäß anderen Ausführungsformen der erfindungsgemäßen Konzepte.
  • 11A zeigt einen Fall, in dem ein Differenzwert zwischen einem ersten Zählwert X und einem zweiten Zählwert Y in einem zweiten OVS-Lesevorgang kleiner als ein Referenzwert A ist. Der erste Zählwert X kann die Anzahl der Speicherzellen zwischen einem Lesepegel und einem Pegel sein, der dem nächsten Erfassungsfall unterhalb des Lesepegels entspricht, und der zweite Zählwert Y kann die Anzahl der Speicherzellen zwischen einem Lesepegel und einem Pegel sein, der dem nächsten Erfassungsfall oberhalb des Lesepegels entspricht.
  • Nachdem ein zweiter Fall C2, der einem Bestimmungswert Deci 1 eines ersten OVS-Abtastvorgangs entspricht, in einer ersten Bestimmungsperiode angezeigt wird, kann ein Lesepegel für einen zweiten OVS-Abtastvorgang auf einen Lesepegel geändert werden, der dem zweiten Fall C2 entspricht. Danach kann der zweite OVS-Abtastvorgang unter Verwendung des geänderten Lesepegels durchgeführt werden. Ein Bestimmungswert Deci 2 des zweiten OVS-Abtastvorgangs kann einen dritten Fall C3 anzeigen.
  • In einer zweiten Bestimmungsperiode kann bestimmt werden, ob ein Differenzwert zwischen einem ersten Zählwert X und einem zweiten Zählwert Y in dem zweiten OVS-Abtastvorgang kleiner ist als der Referenzwert A. Wenn die Differenz zwischen dem ersten Zählwert X und dem zweiten Zählwert Y kleiner ist als der Referenzwert A , kann ein Hauptabtastvorgang gemäß einem erkannten Fall (z.B. C2) durchgeführt werden.
  • 11B zeigt einen Fall, in dem ein Differenzwert zwischen einem ersten Zählwert X und einem zweiten Zählwert Y in einem zweiten OVS-Abtastvorgang größer ist als ein Referenzwert A. Es wird angenommen, dass ein erster Bestimmungswert Deci 1 als ein erster Fall C1 und nicht als ein zweiter Fall C2 bestimmt werden kann, da eine Situation, in der die Abtastgenauigkeit verschlechtert wird, in einer ersten Bestimmungsperiode auftritt. Ein Lesepegel für einen zweiten OVS-Abtastvorgang kann auf einen Lesepegel geändert werden, der dem ersten Fall C1 entspricht. Danach kann der zweite OVS-Abtastvorgang unter Verwendung des geänderten Lesepegels durchgeführt werden. Ein Bestimmungswert Deci 2 des zweiten OVS-Abtastvorgangs kann einen vierten Fall C4 anzeigen.
  • In einer zweiten Bestimmungsperiode kann bestimmt werden, ob ein Differenzwert zwischen einem ersten Zählwert X und einem zweiten Zählwert Y in dem zweiten OVS-Abtastvorgang größer ist als der Referenzwert A . Wenn die Differenz zwischen dem ersten Zählwert X und dem zweiten Zählwert Y größer als der Referenzwert A ist, kann ein Lesepegel für einen dritten OVS-Abtastvorgang erneut auf einen Lesepegel geändert werden, der dem vierten Fall C4entspricht, der neu sein kann. Danach kann der dritte OVS-Abtastvorgang unter Verwendung des neu geänderten Lesepegels durchgeführt werden. Der Bestimmungswert Deci 3 des dritten OVS-Abtastvorgangs kann den dritten Fall C3 anzeigen. Wenn die Differenz zwischen dem ersten Zählwert X und dem zweiten Zählwert Y kleiner als der Referenzwert A ist, kann ein Hauptabtastvorgang entsprechend einem erfassten Fall (z. B. C3) durchgeführt werden.
  • Wie oben beschrieben ist, wird in einem OVS-Abtastvorgang unmittelbar nach dem Ändern eines Lesepegels der OVS-Abtastvorgang fortgesetzt, bis ein Differenzwert zwischen einem ersten Zählwert X und einem zweiten Zählwert Y kleiner als ein Referenzwert A ist.
  • 12 zeigt ein Flussdiagramm eines Leseverfahrens für eine nichtflüchtige Speichervorrichtung gemäß anderen Ausführungsformen der erfindungsgemäßen Konzepte. Bezugnehmend auf die 1 bis 12 kann ein Lesevorgang einer nichtflüchtigen Speichervorrichtung wie folgt durchgeführt werden.
  • Ein anfänglicher OVS-Abtastvorgang wird als Reaktion auf einen OVS-Befehl (301) durchgeführt. Ein Lesepegel wird entsprechend dem OVS-Abtastvorgang geändert (S302). Ein neuer OVS-Abtastvorgang wird unter Verwendung des geänderten Lesepegels durchgeführt (S303). Danach wird in dem neuen OVS-Abtastvorgang bestimmt, ob ein Differenzwert zwischen einem ersten Zählwert X und einem zweiten Zählwert Y kleiner als ein Referenzwert A ist (S304). Wenn die Differenz zwischen dem ersten Zählwert X und dem zweiten Zählwert Y nicht kleiner ist als der Referenzwert A (Nein bei S304), wird S302 durchgeführt. Wenn die Differenz zwischen dem ersten Zählwert X und dem zweiten Zählwert Y kleiner ist als der Referenzwert A (Ja bei S304), wird ein Hauptabtastvorgang unter Verwendung eines Lesepegels durchgeführt, der einem Erfassungsfall entspricht (S311). Dann werden Lesedaten an eine Steuereinheit 200 (siehe 1) ausgegeben (S312). Danach bestimmt die Steuereinheit 200, ob eine Fehlerkorrektur für die gelesenen Daten möglich ist (S321). Wenn eine Fehlerkorrektur für die gelesenen Daten möglich ist (Ja bei S321), wird die History-Lesetabelle HRT 223 aktualisiert (S322), und ein Lesevorgang kann beendet werden. Wenn die Lesedaten nicht korrigierbar sind, wird ein anderer PDT -Satz oder ein anderer Wiederherstellungscode eingegeben (S323).
  • 13A zeigt eine Verteilung, auf die ein OVS-Modus eines Lesevorgangs gemäß Ausführungsformen der erfindungsgemäßen Konzepte angewendet wird. Bezugnehmend auf 13A kann ein OVS-Abtastvorgang nur auf den höchsten Zustand (z. B. S8) angewendet werden. Es sollte verstanden werden, dass ein Zustand, in dem der OVS-Abtastvorgang angewendet wird, nicht auf den höchsten Zustand S8 beschränkt ist.
  • 13B zeigt eine Verteilung, auf die ein OVS-Modus eines Lesevorgangs gemäß Ausführungsformen der erfindungsgemäßen Konzepte angewendet wird. Bezugnehmend auf 13B kann ein OVS-Abtastvorgang auf einige der Zustände (z. B. S6, S7 und S8) angewendet werden. Obwohl die Anzahl der Zustände, auf die der in 13B dargestellte OVS-Abtastvorgang angewendet wird, 3 beträgt, sind die erfindungsgemäßen Konzepte nicht darauf beschränkt.
  • 13C zeigt eine Verteilung, auf die ein OVS-Modus eines Lesevorgangs gemäß einer Ausführungsform der erfindungsgemäßen Konzepte angewendet wird. Bezugnehmend auf 13C kann ein OVS-Lesevorgang auf alle Zustände (z.B. S1 bis S8) angewendet werden.
  • 13A, 13B und 13C können sich auf eine Anwendung eines OVS-Modus in Bezug auf die Zustände von 3-Bit-Speicherzellen (Triple-Level-Zellen: TLC) beziehen. Die erfindungsgemäßen Konzepte müssen nicht auf 3-Bit-Speicherzellen beschränkt sein. Die erfindungsgemäßen Konzepte können beispielsweise auch bei Quadruple-Level-Zellen (QLCs) angewendet werden. In einem solchen Fall kann ein OVS-Modus auf mindestens einen von sechzehn (16) Zuständen angewendet werden.
  • Eine nichtflüchtige Speichervorrichtung der erfindungsgemäßen Konzepte kann mit einer multiplen MAT (Speicherarraykachel) - Struktur implementiert sein.
  • 14 zeigt eine nichtflüchtige Speichervorrichtung gemäß anderen Ausführungsformen der erfindungsgemäßen Konzepte. Bezugnehmend auf 14 kann die nichtflüchtige Speichervorrichtung 100a eine erste MAT MAT1, eine zweite MAT MAT2, einen ersten Zeilendecoder X-DEC1, einen zweiten Zeilendecoder X-DEC2, eine erste Speicherseitenpufferschaltung PBC1, eine zweite Speicherseitenpufferschaltung PBC2 und eine Steuerlogik 155a enthalten. Jede von der ersten MAT MAT1 und der zweiten MAT MAT2 kann in der in 2 dargestellten Speicherzellenanordnung 110 auf die gleiche Weise implementiert sein, jeder der ersten und zweiten Zeilendecoder X-DEC1 und X-DEC2 kann in dem in 2 dargestellten Zeilendecoder 120 auf die gleiche Weise implementiert sein, und jede der ersten und zweiten Speicherseitenpufferschaltungen PBC1 und PBC2 kann in der in 2 dargestellten Speicherseitenpufferschaltung 130 auf die gleiche Weise implementiert sein.
  • Die Steuerlogik 155a kann so implementiert sein, dass sie gleichzeitig und unabhängig einen Programmier-/Lese-/Löschvorgang an der ersten MAT MAT1 und einen Programmier-/Lese-/Löschvorgang an der zweiten MAT MAT2 durchführt.
  • 15 zeigt eine Speichervorrichtung gemäß anderen Ausführungsformen der erfindungsgemäßen Konzepte.
  • Bezugnehmend auf 15 kann eine nichtflüchtige Speichervorrichtung 100 einen Benutzerbereich und einen Metabereich enthalten. Der Benutzerbereich (nicht gezeigt) kann Benutzerdaten speichern und kann mit einer Mehrzahl an Speicherblöcken, wie in den 1 bis 4 dargestellt, implementiert werden. Der Metabereich (nicht dargestellt) kann Verwaltungsinformationen zur Verwaltung der nichtflüchtigen Speichervorrichtung 100 speichern und kann mit mindestens einem Speicherblock, wie in 2 dargestellt, implementiert werden. Der Metabereich muss nicht mit demselben Speicherblock wie der Benutzerbereich implementiert werden.
  • Der Metabereich kann eine vordefinierte Tabelle PDT und eine OVS-Tabelle enthalten. In diesem Fall kann die vordefinierte Tabelle PDT einen Wert speichern, der einen Grad der Änderung eines Lesespannungspegels über eine Programmzeit angibt. Bei der Initialisierung einer Speichervorrichtung 10 können die vordefinierte Tabelle PDT und die OVS-Tabelle des Metabereichs in einen Pufferspeicher 220 (z. B. SRAM, DRAM usw.) einer Steuereinheit 200a geladen werden. Bei einer Ausführungsform kann die History-Lesetabelle HRT des Pufferspeichers 220 periodisch oder nicht periodisch in der Meta-Region aus dem Pufferspeicher 220 aktualisiert werden.
  • Die Steuereinheit 200a kann über eine Mehrzahl an Kanälen mit mindestens einer nichtflüchtigen Speichervorrichtung NWM(s)100 verbunden sein. Das Steuereinheit CNTL 200a kann einen Prozessor (nicht dargestellt), einen Prozessor 212 für künstliche Intelligenz, einen Pufferspeicher 220 und eine Fehlerkorrekturschaltung ECC 230 enthalten.
  • Die Steuereinheit 200a kann ferner einen Zeitgeber (nicht dargestellt) enthalten, der in Hardware/Software/Firmware implementiert ist. Der Zeitgeber kann zeitbezogene Informationen von außen empfangen und eine aktuelle Zeit erzeugen/ausgeben. Beispielsweise kann der Zeitgeber eine aktuelle Zeit erzeugen, indem er einen Systemtakt empfängt und den Systemtakt zählt. Bei einer anderen Ausführungsform kann der Zeitgeber eine aktuelle Zeit erzeugen, indem er Zeitinformationen von außen empfängt und einen internen Takt (bzw. Taktsignal) zählt. In diesem Fall kann der interne Takt von einem Oszillator innerhalb der Speichervorrichtung 20 erzeugt werden.
  • Mindestens ein Prozessor kann dazu implementiert sein, den Gesamtbetrieb der Speichervorrichtung 20 zu steuern. Der Prozessor kann verschiedene Verwaltungsvorgänge durchführen, wie z. B. Cache/Puffer-Verwaltung, Firmware-Verwaltung, Garbage-Collection-Verwaltung, Wear-Leveling-Verwaltung, Daten-Deduplizierungs-Verwaltung, Read-Refresh/Reclaim-Verwaltung, Bad-Block-Verwaltung, Multi-Stream-Verwaltung, Mapping-Verwaltung von Host-Daten und nichtflüchtigem Speicher, Qualityof-Service (QoS) -Verwaltung, Verwaltung der Systemressourcenzuweisung, Verwaltung der Warteschlange des nichtflüchtigen Speichers, Verwaltung des Lesespannungspegels, Verwaltung des Löschens/Programms, Verwaltung heißer/kalter Daten, Verwaltung des Schutzes vor Energieverlusten, dynamische thermische Verwaltung, Initialisierungsverwaltung, RAID (redundante Anordnung kostengünstiger Festplatten) -Verwaltung und dergleichen.
  • Insbesondere kann der Prozessor 212 für künstliche Intelligenz dazu implementiert sein, die Zuverlässigkeit der Daten der nichtflüchtigen Speichervorrichtung 100 zu verbessern. Insbesondere kann, wie in den 1 bis 14 dargestellt, der Prozessor 212 dazu implementiert sein, einen multiplen OVS-Abtastvorgang anzufordern, wenn eine Fehlerkorrektur in der Fehlerkorrekturschaltung 230 unmöglich ist, oder einen optimalen History-Lesepegel gemäß des multiplen OVS-Abtastvorgangs zu verwalten.
  • 16 zeigt ein Kontaktplan eines Lesevorgangs einer Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte. Bezugnehmend auf 1 und 16 kann ein Lesevorgang einer Speichervorrichtung wie folgt durchgeführt werden.
  • Ein Host sendet eine Leseanforderung zusammen mit einer Adresse an ein Speichergerät 10 (siehe 1) (S10). Eine Steuereinheit 200 (siehe 1) der Speichervorrichtung 10 empfängt die Leseanforderung, durchsucht einen History-Puffer, bestimmt, ob ein History-Lesevorgang oder ein normaler Lesevorgang durchgeführt werden soll, und kann als Reaktion auf den bestimmten Vorgang einen normalen Lesebefehl oder History-Lesebefehl an eine nichtflüchtige Speichervorrichtung (NVM 100, siehe 1) übertragen (S11). Die nichtflüchtige Speichervorrichtung 100 führt als Reaktion auf den normalen Lesebefehl / History-Lesebefehl (S12) einen normalen Abtastvorgang durch und überträgt die daraus gelesenen Daten an den Steuereinheit 200 (S13).
  • Danach führt die Steuereinheit 200 einen Fehlerkorrekturvorgang an den Lesedaten durch eine ECC-Schaltung 230 durch (S14). Wenn kein Fehler vorliegt oder eine Fehlerkorrektur möglich ist (Ja bei S14), werden die Lesedaten oder die korrigierten Daten an den Host übertragen (S15).
  • Wenn eine Fehlerkorrektur nicht möglich ist (Nein bei S14), gibt die Steuereinheit 200 einen Wiederherstellungscode ein und überträgt einen OVS-Befehl an die nichtflüchtige Speichervorrichtung 100 (S16). Die nichtflüchtige Speichervorrichtung 100 führt als Reaktion auf den OVS-Befehl (S17) einen multiplen OVS-Abtastvorgang durch und überträgt erfasste Fallinformationen an die Steuereinheit 200 (S18).
  • Die Steuereinheit 200 verwendet die erfassten Fallinformationen, um einen History-Lesepegel zu ändern (S19). Danach überträgt die Steuereinheit 200 einen Lesebefehl entsprechend dem geänderten History-Lesepegel an die nichtflüchtige Speichervorrichtung 100. Die nichtflüchtige Speichervorrichtung S21 verwendet den geänderten History-Lesepegel, um einen normalen Lesevorgang durchzuführen (S21), und überträgt die Lesedaten an die Steuereinheit 200 (S22).
  • Danach führt die Steuereinheit 200 erneut einen Fehlerkorrekturvorgang an den Lesedaten durch die ECC-Schaltung 230 durch (S23). Wenn kein Fehler vorliegt oder eine Fehlerkorrektur möglich ist (Ja bei S23), werden die Lesedaten oder die korrigierten Daten an den Host übertragen (S24). Wenn ein Fehler vorliegt oder eine Fehlerkorrektur nicht möglich ist (Nein bei S23), überträgt die Steuereinheit 200 einen Befehl zum erneuten Lesen von Daten an die nichtflüchtige Speichervorrichtung 100 auf eine andere Weise (S25).
  • Eine nichtflüchtige Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte kann in einer Chip-to-Chip-Struktur (C2C) implementiert werden.
  • 17 zeigt eine nichtflüchtige Speichervorrichtung 1000, die in einer C2C-Struktur gemäß Ausführungsformen der erfindungsgemäßen Konzepte implementiert ist. In diesem Fall kann sich die C2C-Struktur auf eine Struktur beziehen, die durch die Herstellung eines oberen Chips mit einem Zellenbereich CELL auf einem ersten Wafer, die Herstellung eines unteren Chips mit einem peripheren Schaltungsbereich PERI auf einem zweiten Wafer, der sich vom ersten Wafer unterscheidet, und das anschließende Verbinden des oberen Chips und des unteren Chips miteinander in einem Bondverfahren gebildet wird. Beispielsweise kann das Bondverfahren ein Verfahren zum elektrischen Verbinden eines Bondmetalls, das auf einer obersten Metallschicht des oberen Chips ausgebildet ist, und eines Bondmetalls, das auf einer obersten Metallschicht des unteren Chips ausgebildet ist, sein. Bei einer Ausführungsform, wenn die Bondmetalle aus Kupfer (Cu) bestehen, kann das Verbindungsverfahren ein Cu-zu-Cu-Verbindungsverfahren sein. In einer anderen Ausführungsform können die Bondmetalle auch aus Aluminium (Al) oder Wolfram (W) ausgebildet werden.
  • Jeder von dem peripheren Schaltungsbereich PERI und dem Zellenbereich CELL der nichtflüchtigen Speichervorrichtung 1000 kann einen externen Pad (bzw. Kontakt-feld)-Bondbereich PA, einen Wortleitungs-Bondbereich WLBA und einen Bitleitungs-Bondbereich BLBA enthalten.
  • Der periphere Schaltungsbereich PERI kann ein erstes Substrat 1210, eine Zwischenschicht-Isolierschicht 1215, eine Mehrzahl an Schaltungselementen 1220a, 1220b und 1220c, die auf dem ersten Substrat 1210 ausgebildet sind, erste Metallschichten 1230a, 1230b und 1230c, die jeweils mit der Mehrzahl an Schaltungselementen 1220a, 1220b und 1220c verbunden sind, und zweite Metallschichten 1240a, 1240b und 1240c, die auf den ersten Metallschichten 1230a, 1230b und 1230c ausgebildet sind, enthalten. Bei einer Ausführungsform können die ersten Metallschichten 1230a, 1230b und 1230c aus Wolfram, das einen relativ hohen elektrischen Widerstand aufweist, ausgebildet sein. Bei einer Ausführungsform können die zweiten Metallschichten 1240a, 1240b und 1240c aus Kupfer, das einen relativ geringen elektrischen Widerstand aufweist, ausgebildet sein.
  • Wie in 17 dargestellt, sind die erfindungsgemäßen Konzepte nicht darauf beschränkt, obwohl nur die ersten Metallschichten 1230a, 1230b und 1230c und die zweiten Metallschichten 1240a, 1240b und 1240c dargestellt sind. Auf den zweiten Metallschichten 1240a, 1240b und 1240c kann weiterhin mindestens eine Metallschicht ausgebildet sein. Mindestens ein Teil der mindestens einen Metallschicht, die auf den zweiten Metallschichten 1240a, 1240b und 1240c ausgebildet ist, kann aus Aluminium oder ähnlichem ausgebildet sein, das einen geringeren elektrischen Widerstand aufweist als das Kupfer, aus dem die zweiten Metallschichten 1240a, 1240b und 1240c ausgebildet ist.
  • Bei einer Ausführungsform kann die Zwischenschicht-Isolierschicht 1215 auf dem ersten Substrat 1210 angeordnet werden, um die Mehrzahl an Schaltungselemente 1220a, 1220b und 1220c, die ersten Metallschichten 1230a, 1230b und 1230c und die zweiten Metallschichten 1240a, 1240b und 1240c abzudecken. Bei einer Ausführungsform kann die Zwischenschicht-Isolierschicht 1215 ein isolierendes Material wie Siliziumoxid, Siliziumnitrid oder ähnliches enthalten.
  • Untere Bondmetalle 1271b und 1272b können auf der zweiten Metallschicht 1240b im Wortleitungs-Bondbereich WLBA gebildet sein. Im Wortleitungs-Bondbereich WLBA können die unteren Bondmetalle 1271b und 1272b im peripheren Schaltungsbereich PERI mit den oberen Bondmetallen 1371b und 1372b des Zellbereichs CELL elektrisch verbunden sein. Bei einer Ausführungsform können die unteren Bondmetalle 1271b und 1272b und die oberen Bondmetalle 1371b und 1372b aus Aluminium, Kupfer, Wolfram oder ähnlichem bestehen. Darüber hinaus können die oberen Bondmetalle 1371b und 1372b des Zellbereichs CELL als erste Metallpads (bzw. metallische Kontaktfelder) bezeichnet werden, und die unteren Bondmetalle 1271b und 1272b können als zweite Metallpads bezeichnet werden.
  • Der Zellbereich CELL kann mindestens einen Speicherblock enthalten. Der Zellbereich CELL kann ein zweites Substrat 1310 und eine gemeinsame Sourceleitung 1320 enthalten. Auf dem zweiten Substrat 1310 kann eine Mehrzahl an Wortleitungen 1331 bis 1338 (d.h. 1330) in einer Richtung (einer Z-Achsen-Richtung) senkrecht zu einer oberen Fläche des zweiten Substrats 1310 gestapelt sein. Strangauswahlleitungen und Masseauswahlleitungen können auf bzw. unter der Mehrzahl von Wortleitungen 1330 angeordnet sein, und die Mehrzahl von Wortleitungen 1330 kann zwischen den Strangauswahlleitungen und den Masseauswahlleitungen angeordnet sein.
  • In dem Bitleitungs-Bondbereich BLBA kann sich eine Kanalstruktur CH in der Richtung (der Z-Achsen-Richtung) senkrecht zu der oberen Fläche des zweiten Substrats 1310 erstrecken und durch die Wortleitungen 1330, die Strangauswahlleitungen und die Masseauswahlleitungen verlaufen. Die Kanalstruktur CH kann eine Datenspeicherschicht, eine Kanalschicht, eine vergrabene Isolationsschicht und dergleichen enthalten, und die Kanalschicht kann mit einer ersten Metallschicht 1350c und einer zweiten Metallschicht 1360c elektrisch verbunden sein. Die erste Metallschicht 1350c kann beispielsweise ein Bitleitungskontakt sein, und die zweite Metallschicht 1360c kann eine Bitleitung sein. Bei einer Ausführungsform kann sich die Bitleitung 1360c in einer ersten Richtung (einer Y-Achsenrichtung) parallel zur oberen Fläche des zweiten Substrats 1310 erstrecken.
  • Wie in 17 dargestellt, kann ein Bereich, in dem die Kanalstruktur CH, die Bitleitung 1360c und dergleichen angeordnet sind, als der Bitleitungs-Bondbereich BLBA definiert werden. Bei einer Ausführungsform kann die Bitleitung 1360c in dem Bitleitungsverbindungsbereich BLBA elektrisch mit den Schaltungselementen 1220c verbunden sein, die einen Speicherseitenpuffer 1393 in dem peripheren Schaltungsbereich PERI bereitstellen. Beispielsweise kann die Bitleitung 1360c mit den oberen Bondmetallen 1371c und 1372c in dem peripheren Schaltungsbereich PERI verbunden sein. In diesem Fall können die oberen Bondmetalle 1371c und 1372c mit den unteren Bondmetallen 1271c und 1272c verbunden sein, die mit den Schaltungselementen 1220c des Speicherseitenpuffers 1393 verbunden sind. Außerdem kann das obere Metallmuster 1392 des Zellenbereichs CELL mit dem unteren Metallmuster 1252 des peripheren Schaltungsbereichs PERI verbunden sein, und das untere Bondmetall 1251 kann mit dem unteren Metallmuster 1252 verbunden sein. Im Wortleitungs-Bondbereich WLBA können sich die Wortleitungen 1330 in einer zweiten Richtung (einer X-Achsenrichtung) erstrecken, parallel zur oberen Fläche des zweiten Substrats 1310 und senkrecht zur ersten Richtung. Bei einer Ausführungsform kann der Wortleitungs-Bondbereich WLBA mit einer Mehrzahl an Zellkontaktstopfen 1341 bis 1347 (d. h. 1340) verbunden sein. Beispielsweise können die Wortleitungen 1330 und die Zellkontakstopfen 1340 in Pads miteinander verbunden sein, die durch mindestens einen Abschnitt der Mehrzahl an Wortleitungen 1330 bereitgestellt werden, die sich in der zweiten Richtung unterschiedlich lang erstrecken. Bei einer Ausführungsform können eine erste Metallschicht 1350b und eine zweite Metallschicht 1360b nacheinander mit einem oberen Abschnitt der mit den Wortleitungen 1330 verbundenen Zellkontaktstopfen 1340 verbunden werden. Bei einer Ausführungsform können die Zellkontaktstopfen 1340 mit dem peripheren Schaltungsbereich PERI durch die oberen Bondmetalle 1371b und 1372b des Zellbereichs CELL und die unteren Bondmetalle 1271b und 1272b des peripheren Schaltungsbereichs PERI in der Wortleitungsverbindungsfläche WLBA verbunden werden.
  • Bei einer Ausführungsform können die Zellkontaktstopfen 1340 elektrisch mit den Schaltungselementen 1220b verbunden sein, die einen Zeilendecoder 1394 im peripheren Schaltungsbereich PERI bilden. Bei einer Ausführungsform können Betriebsspannungen der Schaltungselemente 1220b des Zeilendecoders 1394 anders sein als die Betriebsspannungen der Schaltungselemente 1220c, die den Speicherseitenpuffer 1393 bilden. Zum Beispiel können die Betriebsspannungen der Schaltungselemente 1220c, die den Speicherseitenpuffer 1393 bilden, größer sein als die Betriebsspannungen der Schaltungselemente 1220b, die den Zeilendecoder 1394 bilden.
  • Ein Gemeinsamer-Sourceleitungs-Kontaktstopfen 1380 kann im externen Pad-Bonding-Bereich PA angeordnet sein. Der Gemeinsame-Sourceleitungs-Kontakstopfen 1380 kann aus einem leitfähigen Material, wie z.B. einem Metall, einer Metallverbindung, Polysilizium oder ähnlichem, ausgebildet sein und kann elektrisch mit der gemeinsamen Sourceleitung 1320 verbunden sein. Eine erste Metallschicht 1350a und eine zweite Metallschicht 1360a können nacheinander auf einen oberen Teil des Kontaktstopfens 1380 für die gemeinsame Versorgungsleitung gestapelt werden. Zum Beispiel kann ein Bereich, in dem der Kontaktstopfen 1380, die erste Metallschicht 1350a und die zweite Metallschicht 1360a angeordnet sind, als der externe Pad-Bonding-Bereich PA definiert werden. Die zweite Metallschicht 1360a kann elektrisch mit einer Metalldurchkontaktierung 1371a verbunden sein. Die obere Metalldurchkontaktierung 1371a kann elektrisch mit einem oberen Metallmuster 1372a verbunden sein.
  • Eingangs-/Ausgangs-Pads 1205 und 1305 können im externen Pad-Bonding-Bereich PA angeordnet sein. Bezugnehmend auf 17 kann eine untere Isolierschicht 1201, die eine untere Oberfläche des ersten Substrats 1210 bedeckt, unter dem ersten Substrat 1210 ausgebildet sein, und ein erstes Eingabe-/Ausgabe-Pad 1205 kann auf der unteren Isolierschicht 1201 ausgebildet sein. Bei einer Ausführungsform kann das erste Eingangs-/Ausgangs-Pad 1205 mit mindestens einem von der Mehrzahl an Schaltungselemente 1220a, 1220b und 1220c, die in der peripheren Schaltungsregion PERI angeordnet sind, über einen ersten Eingangs-/Ausgangskontakt-Pad 1203 verbunden sein. Bei einer Ausführungsform kann der erste Eingangs-/Ausgangs-Pad 1205 durch die untere Isolierschicht 1201 von dem ersten Substrat 1210 getrennt sein. Darüber hinaus kann eine seitliche Isolierschicht zwischen dem ersten Eingangs-/Ausgangs-Kontaktstopfen 1203 und dem ersten Substrat 1210 angeordnet sein, um den ersten Eingangs-/Ausgangs-Kontaktstopfen 1203 und das erste Substrat 1210 elektrisch zu trennen.
  • Bezugnehmend auf 17 kann eine obere Isolierschicht 1301, die die obere Fläche des zweiten Substrats 1310 bedeckt, auf dem zweiten Substrat 1310 gebildet sein. Darüber hinaus kann auf der oberen Isolierschicht 1301 ein zweites Eingangs-/Ausgangs-Pad 1305 angeordnet sein. Bei einer Ausführungsform kann das zweite Eingangs-/Ausgangs-Pad 1305 mit mindestens einem der Mehrzahl an Schaltungselemente 1220a, 1220b und 1220c, die im peripheren Schaltungsbereich PERI angeordnet sind, über einen zweiten Eingangs-/Ausgangs- Kontaktstopfen 1303, ein unteres Metallmuster 1272a und einer unteren Metalldurchkontaktierung 1271a verbunden sein.
  • Bei einer Ausführungsform können das zweite Substrat 1310, die gemeinsame Sourceleitung 1320 und dergleichen nicht in einem Bereich angeordnet sein, in dem der zweite Eingangs-/Ausgangs- Kontaktstopfen 1303 angeordnet ist. Außerdem kann das zweite Eingangs-/Ausgangs-Pad 1305 die Wortleitungen 1380 in der dritten Richtung (der Z-Achsenrichtung) nicht überlappen. Bezugnehmend auf 17 kann der zweite Eingangs-/Ausgangs- Kontaktstopfen 1303 von dem zweiten Substrat 1310 in einer Richtung parallel zur oberen Fläche des zweiten Substrats 1310 getrennt sein. Darüber hinaus kann der zweite Eingangs-/Ausgangs- Kontaktstopfen 1303 durch die Zwischenschichtisolierung 1315 des Zellbereichs CELL hindurchgehen, um mit dem zweiten Eingangs-/Ausgangspad 1305 verbunden zu sein. Bei einer Ausführungsform kann das zweite Eingangs-/Ausgangs-Pad 1305 elektrisch mit dem Schaltungselement 1220a verbunden sein.
  • Bei einer Ausführungsform können wahlweise das erste Eingangs-/Ausgangs-Pad 1205 oder das zweite Eingangs-/Ausgangs-Pad 1305 ausgebildet sein. Zum Beispiel kann die Speichervorrichtung 1000 nur das erste Eingabe-/Ausgabe-Pad 1205, das auf dem ersten Substrat 1310 angeordnet ist, oder das zweite Eingabe-/Ausgabe-Pad 1305, das auf dem zweiten Substrat 1310 angeordnet ist, enthalten. Bei einer anderen Ausführungsform kann die nichtflüchtige Speichervorrichtung 1000 sowohl das erste Eingabe/Ausgabe-Pad 1205 als auch das zweite Eingabe/Ausgabe-Pad 1305 enthalten.
  • Ein Metallmuster, das auf einer obersten Metallschicht bereitgestellt ist, kann als Dummy-Muster bereitgestellt sein, oder die oberste Metallschicht kann in jeder von der externen Pad-Bondfläche PA und der Bitleitungs-Bondfläche BLBA, die jeweils in der Zellregion CELL und der peripheren Schaltungsregion PERI enthalten sind, fehlen.
  • In dem externen Pad-Bonding-Bereich PA kann die nichtflüchtige Speichervorrichtung 1000 ein unteres Metallmuster 1273a enthalten, das einem oberen Metallmuster 1372a entspricht, das in einer obersten Metallschicht des Zellbereichs CELL ausgebildet ist, und das die gleiche Querschnittsform wie das obere Metallmuster 1372a des Zellbereichs CELL hat, um miteinander in einer obersten Metallschicht des peripheren Schaltungsbereichs PERI verbunden zu sein. Im peripheren Schaltungsbereich PERI kann das untere Metallmuster 1273a, das in der obersten Metallschicht des peripheren Schaltungsbereichs PERI ausgebildet ist, nicht mit einem Kontakt verbunden sein. In ähnlicher Weise kann im externen Pad-Bonding-Bereich PA das obere Metallmuster 1372a, das dem in einer obersten Metallschicht des peripheren Schaltungsbereichs PERI ausgebildeten unteren Metallmuster 1273a entspricht und die gleiche Form wie das untere Metallmuster 1273a des peripheren Schaltungsbereichs PERI aufweist, in einer obersten Metallschicht des Zellbereichs CELL ausgebildet sein.
  • Bei Ausführungsformen der erfindungsgemäßen Konzepte kann die Steuerlogik 150, die die OVS-Schaltung 155 wie in 1 und 2 gezeigt und wie mit Bezug auf 1 bis 16 beschrieben, enthält, in dem peripheren Schaltungsbereich PERI der in 17 gezeigten nichtflüchtigen Speichervorrichtung 1000 angeordnet sein.
  • Eine Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte kann einen normalen Abtastvorgang durchführen, bis eine Fehlerkorrektur unmöglich (UECC) auftritt, und kann einen OVS-Abtastvorgang für einen erneuten Leseversuch durchführen, nachdem die UECC auftritt. In diesem Fall kann eine endgültige Entwicklungszeit durch den Vergleich der Ergebnisse mehrerer OVS-Abtastvorgänge bestimmt werden, um Fehler bei der OVS-Beurteilung aufgrund von Rauschen zu reduzieren. Bei einer Ausführungsform können die Ergebnisse von N OVS-Abtastvorgängen verglichen und als Entwicklungszeit eines Hauptabtastvorgangs bestimmt werden, wenn die Anzahl der Fälle, in denen die Bestimmungswerte gleich oder größer als M-mal sind. Bei einer Ausführungsform können die OVS-Abtastbedingungen, die den gleichen Zustand haben, gleich sein (WL Pegel, Entwicklungszeit).
  • Ein Leseverfahren für ein Speichergerät gemäß Ausführungsformen der erfindungsgemäßen Konzepte kann einen normalen Abtastvorgang durchführen, bevor UECC auftritt, und kann einen OVS-Abtastvorgang für einen erneuten Leseversuch durchführen, nachdem UECC aufgetreten ist. In diesem Fall kann der OVS-Abtastvorgang beendet werden, wenn ein optimaler Lesepegel durch mehrmaliges Durchführen des OVS-Abtastvorgangs ermittelt wurde, um Fehler bei der OVS-Beurteilung aufgrund von Rauschen zu reduzieren.
  • Bei einer Ausführungsform kann vor einem OVS-Abtastvorgang ein als Ergebnis des OVS-Abtastvorgangs ausgewählter Lesepegel erneut durchgeführt werden. Wenn festgestellt wird, dass es sich nicht um einen optimalen Lesepegel handelt, kann das oben beschriebene Verfahren erneut durchgeführt werden. Bei einer Ausführungsform kann ein OVS-Abtastvorgang mindestens zwei Mal oder mehr und höchstens N Mal durchgeführt werden.
  • In einer nichtflüchtigen Speichervorrichtung gemäß Ausführungsformen der erfindungsgemäßen Konzepte können Abtastvorgänge und Lesezeiten vor und nach dem Auftreten von UECC unterschiedlich sein. Bei einer Ausführungsform kann eine Rauscherfassungsschaltung bereitgestellt sein, um eine Entwicklungszeit zu verkürzen, um die Lesezeit zu reduzieren, bevor die UECC auftritt, und um eine Entwicklungszeit zu verlängern, nachdem die UECC auftritt.
  • Bei einer Ausführungsform kann eine nichtflüchtige Speichervorrichtung der erfindungsgemäßen Konzepte einen (1) OVS-Abtastvorgang einmal vor dem Auftreten von UECC und N OVS-Abtastvorgängen nach dem Auftreten von UECC durchführen. Darüber hinaus kann eine nichtflüchtige Speichervorrichtung der erfindungsgemäßen Konzepte einen OVS-Erfassungsfall in Bezug auf die Erfassungsfälle von N OVS-Abtastvorgängen durch ein Mehrheitsabstimmungsverfahren bestimmen, um Fehler bei der OVS-Beurteilung zu reduzieren.
  • Bei einer Ausführungsform kann eine nichtflüchtige Speichervorrichtung der erfindungsgemäßen Konzepte einen OVS-Vorgang unter Verwendung von nur einem Teil der Speicherseitenpuffer durchführen, um die Lesezeiten zu reduzieren, bevor UECC auftritt, und kann den OVS-Vorgang N-mal unter Verwendung von 1/N der Speicherseitenpuffer durchführen, nachdem UECC auftritt, um die endgültigen OVS-Ergebnisse zu mitteln oder ein Mehrheitswahlverfahren anzuwenden, um Fehler bei der OVS-Beurteilung zu reduzieren.
  • Eine nichtflüchtige Speichervorrichtung, eine Speichervorrichtung mit derselben und ein Leseverfahren davon, gemäß Ausführungsformen der erfindungsgemäßen Konzepte, können einen multiplen OVS-Abtastvorgang durchführen, um die Zuverlässigkeit von Daten in einer Rauschsituation zu verbessern.
  • Während oben beispielhafte Ausführungsformen zeigt und beschrieben wurden, sollte es für den Fachmann offensichtlich sein, dass Modifikationen und Variationen vorgenommen werden können, ohne vom Umfang der erfindungsgemäßen Konzepte, wie sie durch die beigefügten Ansprüche definiert sind, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
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    • US 8654587 [0032]
    • US 8559235 [0032]
    • US 9536970 [0032]

Claims (20)

  1. Nichtflüchtige Speichervorrichtung, umfassend: eine Mehrzahl an Speicherblöcken (BLK1-BLKz), wobei jeder der Speicherblöcke (BLK1-BLKz) mindestens zwei Stränge zwischen jeweiligen Bitleitungen und einer gemeinsamen Sourceleitung (CSL) enthält, wobei jeder der mindestens zwei Stränge mindestens einen Strangauswahltransistor (SST), eine Mehrzahl an Speicherzellen (MC1 -MC8), und mindestens einen Masseauswahltransistor (GST) enthält, die zwischen eine Bitleitung aus den Bitleitungen (BL1-BL3) und die gemeinsame Sourceleitung (CSL) in Reihe geschaltet sind, und wobei der mindestens eine Strangauswahltransistor (SST) ein Gate aufweist, das mit einer Strangauswahlleitung (SSL) verbunden ist, die Mehrzahl von Speicherzellen (MC1 -MC8) eine Wortleitungsspannung von Wortleitungen (WL) empfangen und der mindestens eine Masseauswahltransistor (GST) ein Gate aufweist, das mit einer Masseauswahlleitung (GSL) verbunden ist; und eine Steuerlogikschaltung (150), die dazu konfiguriert ist, einen multiplen On-Chip-Valley-Search(OVS)-Abtastvorgang durchzuführen, um Zustände der Mehrzahl an Speicherzellen (MC1 -MC8) zu identifizieren, wobei der multiple OVS-Abtastvorgang mindestens zwei OVS-Abtastvorgänge in Bezug auf Speicherzellen aus der Mehrzahl an Speicherzellen (MC1 -MC8) enthält, die mit einer Wortleitung aus der Mehrzahl an Wortleitungen eines ausgewählten Speicherblocks aus der Mehrzahl an Speicherblöcken (BLK1-BLKz) verbunden sind, als Reaktion auf eine Adresse, während einem Lesevorgang.
  2. Nichtflüchtige Speichervorrichtung nach Anspruch 1, wobei der multiple OVS-Abtastvorgang umfasst: einen ersten OVS-Abtastvorgang, um einen ersten Erfassungsfall zu bestimmen, indem eine Mehrzahl an ersten Abtastvorgängen durchgeführt wird; und einen zweiten OVS-Abtastvorgang, um einen zweiten Erfassungsfall zu bestimmen, indem eine Mehrzahl an zweiten Abtastvorgängen durchgeführt wird.
  3. Nichtflüchtige Speichervorrichtung nach Anspruch 2, wobei sowohl der erste OVS-Abtastvorgang als auch der zweite OVS-Abtastvorgang Abtastvorgänge sind, die Entwicklungszeiten verwenden, die verschiedenen Erfassungsfällen entsprechen.
  4. Nichtflüchtige Speichervorrichtung nach Anspruch 2, wobei, wenn der erste Erfassungsfall mit dem zweiten Erfassungsfall identisch ist, die Steuerlogikschaltung (150) dazu konfiguriert ist, eine Hauptabtastung unter Verwendung eines Lesepegels oder einer Entwicklungszeit entsprechend dem ersten und zweiten Erfassungsfall durchzuführen.
  5. Nichtflüchtige Speichervorrichtung nach Anspruch 2, wobei, wenn der erste Erfassungsfall sich von dem zweiten Erfassungsfall unterscheidet, die Steuerlogikschaltung (150) dazu konfiguriert ist, eine Mehrzahl an dritten OVS-Abtastvorgängen durchzuführen, einen dritten Erfassungsfall gemäß einem Ergebnis der Mehrzahl an dritten OVS-Abtastvorgängen zu bestimmen und eine Hauptabtastung unter Verwendung eines Lesepegels oder einer Entwicklungszeit entsprechend dem dritten Erfassungsfall durchzuführen.
  6. Nichtflüchtige Speichervorrichtung nach Anspruch 2, wobei die Steuerlogikschaltung (150) dazu konfiguriert ist, einen Lesepegel basierend auf dem ersten Erfassungsfall des ersten OVS-Abtastvorgangs zu ändern und den zweiten OVS-Abtastvorgang unter Verwendung des geänderten Lesepegels durchzuführen.
  7. Nichtflüchtige Speichervorrichtung nach Anspruch 6, wobei, wenn ein Differenzwert zwischen Zählwerten der Speicherzellen aus der Mehrzahl an Speicherzellen (MC1 -MC8), der dem zweiten Erfassungsfall entspricht, niedriger als ein vorbestimmter Wert ist, die Steuerlogikschaltung (150) dazu konfiguriert ist, den zweiten Erfassungsfall als einen endgültigen Erfassungsfall zu bestimmen und eine Hauptabtastung unter Verwendung eines Lesepegels oder einer Entwicklungszeit entsprechend dem bestimmten zweiten Erfassungsfall durchzuführen.
  8. Nichtflüchtige Speichervorrichtung nach Anspruch 6 oder 7, wobei, wenn ein Differenzwert zwischen Zählwerten der Speicherzellen aus der Mehrzahl an Speicherzellen (MC1 -MC8), der dem zweiten Erfassungsfall entspricht, höher ist als ein vorbestimmter Wert, die Steuerlogikschaltung (150) dazu konfiguriert ist, den geänderten Lesepegel gemäß dem zweiten Erfassungsfall weiter zu ändern und einen dritten OVS-Abtastvorgang unter Verwendung des weiter geänderten Lesepegels durchzuführen.
  9. Nichtflüchtige Speichervorrichtung nach einem der Ansprüche 2 bis 8, wobei die Steuerlogikschaltung (150) dazu konfiguriert ist, Erfassungsfallinformationen, die einem Erfassungsfall entsprechen, der letztlich in der multiplen OVS-Abtastvorgang bestimmt wurde, an eine externe Vorrichtung auszugeben.
  10. Nichtflüchtige Speichervorrichtung nach Anspruch 9, wobei die Steuerlogikschaltung (150) konfiguriert ist, einen History-Lesepegel zu empfangen, der den Erfassungsfallinformation entspricht, und einen normalen Lesevorgang unter Verwendung des History-Lesepegels durchzuführen.
  11. Leseverfahren für eine nichtflüchtige Speichervorrichtung mit einer Mehrzahl an Speicherzellen (MC1 -MC8) und einer Steuerlogikschaltung (150), wobei das Leseverfahren enthält: Durchführen eines normalen Lesevorgangs an Speicherzellen aus der Mehrzahl an Speicherzellen (MC1 -MC8) durch die Steuerlogikschaltung (150) unter Verwendung eines Standard-Lesepegels in Reaktion auf einen ersten Lesebefehl, und Durchführen eines Lesevorgangs an den Speicherzellen aus der Mehrzahl an Speicherzellen (MC1 -MC8) durch die Steuerlogikschaltung (150) unter Verwendung eines multiplen On-Chip-Valley-Search(OVS)-Abtastvorgangs als Reaktion auf einen zweiten Lesebefehl, wenn während des normalen Lesevorgangs aus den Speicherzellen aus der Mehrzahl an Speicherzellen (MC1 -MC8) gelesene Lesedaten nicht korrigierbar sind.
  12. Leseverfahren nach Anspruch 11, wobei das Durchführen des Lesevorgangs enthält: Durchführen eines ersten OVS-Abtastvorgangs mit einer Mehrzahl an ersten Abtastvorgängen unter Verwendung unterschiedlicher Entwicklungszeiten; Bestimmen eines ersten Erfassungsfalls gemäß einem Ergebnis des ersten OVS-Abtastvorgangs; Durchführen eines zweiten OVS-Abtastvorgangs mit einer Mehrzahl an zweiten Abtastvorgängen unter Verwendung unterschiedlicher Entwicklungszeiten; und Bestimmen eines zweiten Erfassungsfalls gemäß einem Ergebnis des zweiten OVS-Abtastvorgangs.
  13. Leseverfahren nach Anspruch 12, wobei das Durchführen des Lesevorgangs ferner enthält: Vergleichen des ersten Erfassungsfalls und des zweiten Erfassungsfalls, um ein Vergleichsergebnis bereitzustellen; und Bestimmen, ob eine Hauptabtastvorgang oder ein weiterer OVS-Abtastvorgang gemäß dem Vergleichsergebnis durchzuführen ist.
  14. Leseverfahren nach Anspruch 11, wobei das Durchführen des Lesevorgangs umfasst: Durchführen eines ersten OVS-Abtastvorgangs mit einer Mehrzahl an ersten Abtastvorgängen unter Verwendung des Standard-Lesepegels und unterschiedlicher Entwicklungszeiten; Bestimmen eines ersten Erfassungsfalls gemäß einem Ergebnis des ersten OVS-Abtastvorgangs; Ändern des Standard-Lesepegels gemäß dem ersten Erfassungsfall; Durchführen eines zweiten OVS-Abtastvorgangs mit einer Mehrzahl an zweiten Abtastvorgängen unter Verwendung des geänderten Standard-Lesepegels und unterschiedlicher Entwicklungszeiten; und Bestimmen eines zweiten Erfassungsfalls gemäß einem Ergebnis des zweiten OVS-Abtastvorgangs.
  15. Leseverfahren nach Anspruch 14, wobei das Durchführen des Lesevorgangs ferner enthält: Bestimmen, ob ein Differenzwert zwischen Zählwerten, die dem zweiten Erfassungsfall entsprechen, niedriger als ein vorbestimmter Wert ist, um ein Vergleichsergebnis bereitzustellen; und Bestimmen, ob ein Hauptabtastvorgang oder ein dritter OVS-Abtastvorgang gemäß dem Vergleichsergebnis durchgeführt werden soll, wobei der dritte OVS-Abtastvorgang unter Verwendung eines Lesepegels, der entsprechend dem zweiten Erfassungsfall geändert wurde, und unterschiedlicher Entwicklungszeiten durchgeführt wird.
  16. Speichervorrichtung, die Folgendes enthält: mindestens eine nichtflüchtige Speichervorrichtung (100) mit einer Mehrzahl an Speicherzellen (MC1 -MC8); und eine Steuereinheit (200) mit Steueranschlüssen, die konfiguriert ist, ein Befehlslatchfreigabesignal, CLE, ein Adresslatchfreigabesignal, ALE, ein Chipfreigabesignal, CE, ein Schreibfreigabesignal, WE, ein Lesefreigabesignal, RE, und ein DQS-Signal für die mindestens eine nichtflüchtige Speichervorrichtung (100) bereitzustellen und Daten aus Speicherzellen aus der Mehrzahl an Speicherzellen (MC1 -MC8) des mindestens einen nichtflüchtigen Speichers (100) zu lesen, wobei die mindestens eine nichtflüchtige Speichervorrichtung (100) konfiguriert ist, einen multiplen On-Chip-Valley-Search(OVS)-Abtastvorgang an den Speicherzellen aus der Mehrzahl an Speicherzellen (MC1-MC8) durch Latchen eines OVS-Befehls an einer Flanke des WE-Signals gemäß dem CLE-Signal und dem ALE-Signal durchzuführen und Erfassungsfallinformationen entsprechend der multiplen OVS-Abtastvorgänge an die Steuereinheit (200) auszugeben.
  17. Speichervorrichtung nach Anspruch 16, wobei die Steuereinheit (200) ferner eine Fehlerkorrekturcodeschaltung (230) enthält, die dazu konfiguriert ist, eine Fehlerkorrektur der aus den Speicherzellen aus der Mehrzahl an Speicherzellen (MC1 - MC8) der mindestens einen nichtflüchtigen Speichervorrichtung (100) gelesenen Daten durchzuführen, wobei die Steuereinheit (200) konfiguriert ist, den OVS-Befehl an die mindestens eine nichtflüchtige Speichervorrichtung (100) zu übertragen, wenn die Daten, die während eines normalen Lesevorgangs durch die Fehlerkorrekturcodeschaltung (230) aus den Speicherzellen unter der Mehrzahl an Speicherzellen (MC1 -MC8) gelesen wurden, nicht korrigierbar sind.
  18. Speichervorrichtung nach Anspruch 17, wobei, wenn die Daten, die aus den Speicherzellen aus der Mehrzahl an Speicherzellen (MC1 -MC8) während des normalen Lesevorgangs durch die Fehlerkorrekturcodeschaltung gelesen werden, nicht korrigierbar sind, die Steuerung (200) dazu konfiguriert ist, einen Lesewiederholungsbefehl unter Verwendung eines Wiederherstellungscodes an die mindestens eine nichtflüchtige Speichervorrichtung (100) zu übertragen.
  19. Speichervorrichtung nach einem der Ansprüche 16 bis 18, wobei die Steuereinheit (200) dazu konfiguriert ist, eine History-Lesetabelle (223) unter Verwendung der Erfassungsfallinformationen zu aktualisieren.
  20. Speichervorrichtung nach einem der Ansprüche 16 bis 19, wobei die mindestens eine nichtflüchtige Speichervorrichtung (100) eine Steuerlogikschaltung (150), eine erste multiple Arraykachel, MAT, und eine zweite MAT enthält, und die Steuerlogikschaltung (150) dazu konfiguriert ist, einen ersten Lesevorgang an der ersten MAT und einen zweiten Lesevorgang an der zweiten MAT der von dem ersten Lesevorgang an der ersten MAT unabhängig ist, durchzuführen.
DE102021113707.1A 2020-10-30 2021-05-27 Nichtflüchtige speichervorrichtung, speichervorrichtung mit einer solchen und leseverfahren dafür Pending DE102021113707A1 (de)

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