CN102918600A - 电阻变化型非易失性存储装置 - Google Patents

电阻变化型非易失性存储装置 Download PDF

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Abstract

本发明的电阻变化型非易失性存储装置（100）具备配置在多个第一信号线与多个第二信号线之间的交叉点上的多个存储单元（10），多个存储单元（10）分别包括电阻变化元件（1）以及与电阻变化元件（1）串联连接的电流控制元件（2），电阻变化型非易失性存储装置（100）具备写入电路（105）、行选择电路（103）及列选择电路（104），写入电路（105）按以下顺序依次选择块（120），并对所选择的块（120）中包含的多个存储单元（10）进行初始击穿，该顺序为：从配置在与行选择电路（103）及列选择电路（104）中的一方电路远的位置上的块（120）向配置在与上述一方电路近的位置上的块（120）的顺序。

Description

电阻变化型非易失性存储装置
技术领域
本发明涉及具有存储单元的电阻变化型非易失性存储装置，该存储单元具有电阻值根据电信号可逆地变化的电阻变化元件和电流控制元件。
背景技术
近年来，正在推进具有存储单元的非易失性存储装置的研发，该存储单元由电阻变化元件构成。电阻变化元件是具有电阻值根据电信号可逆地变化的性质、并且非易失性地存储与该电阻值对应的数据的元件。
作为使用了电阻变化元件的非易失性存储装置，一般已知的非易失性存储装置是称作所谓1T1R型交叉点存储器，其将存储单元以矩阵状阵列配置而成。在该1T1R型交叉点存储器中，在正交配置的位线和字线的交点位置上配置了存储单元，该存储单元包含串联连接的晶体管和电阻变化元件。
此外，为了进一步实现高集成化，已知一种非易失性存储装置，该非易失性存储装置称作所谓的1D1R型交叉点存储器，其将存储单元按矩阵状阵列配置而成。在该1D1R型交叉点存储器中，在正交配置的位线和字线之间的交点位置所配置了存储单元。该存储单元包含：发挥电流控制元件的功能的双向二极管元件；以及与双向二极管元件串联连接的电阻变化元件。此外，还已知一种将多层的1D1R型交叉点存储器的存储单元层叠而成的非易失性存储装置。以往，关于使用了这种电阻变化元件的非易失性存储装置的存储单元的写入方法，提出了各种方法。
在专利文献1中，关于1D1R型交叉点存储器的存储单元，提出了一种进行存储单元的初始化的动作即初始击穿动作中的、对字线及位线赋予电压的方法。图20是示出其中所示的非易失性存储装置的存储单元阵列的结构的图。此外，图21示出在同样对存储单元阵列进行初始击穿时向选择字线、非选择字线、选择位线及非选择位线赋予的电压波形。
专利文献1的非易失性存储装置在对选择字线赋予选择电位（在该图中为VSS）的同时，使多个选择位线处于浮动状态。由此，连接了初始击穿结束的存储单元的位线的电压分别降低。因此，即使初始击穿时间按位具有偏差，也能够稳定地进行初始击穿。
在专利文献2中，关于1R型交叉点存储器的存储单元，提出了一种进行存储单元的重写动作时决定重写顺序的方法。图22是示出其中所示的非易失性存储装置的存储单元阵列的结构的图。此外，图23示出对该存储单元阵列进行重写的顺序。
专利文献2的方法关于选择线和位于同一线上的非选择单元，在高电阻状态的单元较多且将这些单元进行低电阻化时，从驱动电路的最远端开始进行重写。此外，该方法中，当在同一布线上低电阻状态的单元较多、且将它们进行高电阻化时，从最近端开始进行重写。通过该方法，能够抑制漏电流的影响，改善重写时的速度恶化，且容易控制重写后的电阻值。
现有技术文献
专利文献
专利文献1：日本特开2010-218615号公报（图2，图3）
专利文献2：日本特开2007-226884号公报（图10，图12）
发明概要
发明要解决的问题
但是，在这种电阻变化型非易失性存储装置中，要求能够更加稳定地进行初始击穿动作。发明内容
鉴于上述问题，本发明的目的在于提供一种非易失性存储装置，该非易失性存储装置是使用了电阻变化型非易失性存储元件的1D1R型交叉点存储器阵列，能够稳定地初始击穿电阻变化元件。
用于解决技术问题的方案
为了实现上述目的，本发明的一方式的电阻变化型非易失性存储装置，具备多个第一信号线、与上述多个第一信号线交叉的多个第二信号线、以及具有多个在上述多个第一信号线和上述多个第二信号线之间的交叉点配置的存储单元的存储单元阵列，上述多个存储单元分别包括：电阻变化元件，在被施加预定的第一极性的第一电压时，变化为属于第一范围的电阻值的低电阻状态，并且，在被施加与上述第一极性反极性的第二极性的第二电压时，变化为属于比上述第一范围高的第二范围的电阻值的高电阻状态；以及2个端子的电流控制元件，与上述电阻变化元件串联连接，上述电阻变化型非易失性存储装置具备：写入电路，进行低电阻化写入和高电阻化写入，上述低电阻化写入是指对上述存储单元，经由对应的上述第一信号线及上述第二信号线施加绝对值为上述第一电压以上的上述第一极性的低电阻化电压，由此使上述电阻变化元件变化为上述低电阻状态，上述高电阻化写入是指对上述存储单元，经由对应的上述第一信号线及上述第二信号线施加绝对值为上述第二电压以上的上述第二极性的高电阻化电压，由此使上述电阻变化元件变化为上述高电阻状态；第一选择电路，选择上述多个第一信号线中某一个；以及第二选择电路，选择上述多个第二信号线中某一个，上述多个存储单元分割为多个块，上述多个块分别包含多个存储单元，上述写入电路还对制造上述电阻变化型非易失性存储装置后的初始状态的上述电阻变化元件，经由对应的上述第一信号线及上述第二信号线施加绝对值比上述低电阻化电压及上述高电阻化电压的绝对值大的初始击穿电压，由此进行使上述电阻变化元件转移到电阻能够通过上述低电阻化写入及上述高电阻化写入而变化的状态的初始击穿，在上述初始击穿中，向由上述第一选择电路选择的第一信号线及由上述第二选择电路选择的第二信号线，经由上述第一选择电路及上述第二选择电路施加上述初始击穿电压，在上述多个块中，按照从配置在与上述第一选择电路及上述第二选择电路中的至少一方的电路最远离的位置上的块向配置在与上述某一方电路最近的位置上的块的顺序，依次选择块，并对所选择的块所包含的多个存储单元进行上述初始击穿。
发明效果
通过以上结构，本发明能够提供一种电阻变化型非易失性存储装置，该电阻变化型非易失性存储装置在1D1R型交叉点存储器阵列中，能够对电阻变化元件稳定地进行初始击穿。
附图说明
图1是本发明的实施方式1的存储单元的电路图。
图2是示出本发明的实施方式1的电流控制元件的电压-电流特性的一例的图表。
图3A是示出本发明的实施方式1的单层交叉点构造的图。
图3B是示出本发明的实施方式1的多层交叉点构造的图。
图4是本发明的实施方式1的存储单元的截面构造的例。
图5是示出本发明的实施方式1的电阻变化型非易失性存储装置的结构的图。
图6A是本发明的实施方式1的电流限制电路、第一HR化驱动电路及第LR化驱动电路的电路图。
图6B是本发明的实施方式1的第一LR化驱动电路及第HR化驱动电路的电路图。
图7是本发明的实施方式1的电流限制电路及控制电路的电路图。
图8是本发明的实施方式1的包含电容负载电路的电阻变化型非易失性存储装置的结构的图。
图9是本发明的实施方式1的电容负载电路的电路图。
图10是示出本发明的实施方式1的变形例的电阻变化型非易失性存储装置的结构的图。
图11A是本发明的实施方式1的变形例的电流限制电路、第一HR化驱动电路及第LR化驱动电路的电路图。
图11B是本发明的实施方式1的变形例的第一LR化驱动电路及第二HR化驱动电路的电路图。
图12是本发明的实施方式1的变形例的电流限制电路及控制电路的电路图。
图13A是示出本发明的实施方式1的电阻变化型非易失性存储装置的动作的时间图。
图13B是示出本发明的实施方式1的电阻变化型非易失性存储装置的动作的时间图。
图14是示出本发明的实施方式2的存储单元阵列的结构的图。
图15是示出本发明的实施方式2的块的选择顺序的图。
图16是示出本发明的实施方式2的块的选择顺序饿图。
图17是示出本发明的实施方式2的块的选择顺序的图。
图18是示出本发明的实施方式2的块的选择顺序的图。
图19是示出本发明的实施方式2的变形例的存储单元阵列的结构的图。
图20是现有的存储单元阵列及其周边的电路图。
图21是示出现有的存储单元阵列及其周边的电路的各部的电压波形的图。
图22是示意地示出现有的存储单元阵列的主要部分的电路图。
图23是示出通过现有的数据重写方法决定的重写顺序下的数据重写例的图。
具体实施方式
（本发明的基础知识）
本申请的发明者们作为电阻变化型非易失性存储装置之一，研究了使用了包含电流控制元件和电阻变化元件的存储单元的1D1R型交叉点存储器阵列中的初始击穿动作的方法。若进行初始击穿，则通常，存储单元的电阻值变得比刚制造后的电阻值小。
在电阻变化型非易失性存储装置中，初始击穿动作一般从与阵列内的驱动电路近的一侧向远的一侧进行。但是，在1D1R型交叉点存储器阵列中，随着阵列内的存储单元的初始击穿的进行，低电阻状态的电阻变化元件增加。由此，经由非选择状态的存储单元的电流控制元件的漏电流增大。其结果，越是远离驱动电路的存储单元，初始击穿动作越困难，本发者们发现了这一问题。
鉴于上述的问题，在本实施方式中，说明一种作为使用了电阻变化型非易失性存储元件的1D1R型交叉点存储器阵列的、不依赖于存储单元阵列内的位置而能够对电阻变化元件稳定地进行初始击穿的非易失性存储装置。
为了解决上述问题，本发明的一方式的电阻变化型非易失性存储装置，具备：多个第一信号线、与上述多个第一信号线交叉的多个第二信号线、以及具有多个在上述多个第一信号线和上述多个第二信号线之间的交叉点配置的存储单元的存储单元阵列，上述多个存储单元分别包括：电阻变化元件，在被施加预定的第一极性的第一电压时，变化为属于第一范围的电阻值的低电阻状态，并且，在被施加与上述第一极性反极性的第二极性的第二电压时，变化为属于比上述第一范围高的第二范围的电阻值的高电阻状态；以及2个端子的电流控制元件，与上述电阻变化元件串联连接，上述电阻变化型非易失性存储装置具备：写入电路，进行低电阻化写入和高电阻化写入，上述低电阻化写入是指对上述存储单元，经由对应的上述第一信号线及上述第二信号线施加绝对值为上述第一电压以上的上述第一极性的低电阻化电压，由此使上述电阻变化元件变化为上述低电阻状态，上述高电阻化写入是指对上述存储单元，经由对应的上述第一信号线及上述第二信号线施加绝对值为上述第二电压以上的上述第二极性的高电阻化电压，由此使上述电阻变化元件变化为上述高电阻状态；第一选择电路，选择上述多个第一信号线中某一个；以及第二选择电路，选择上述多个第二信号线中某一个，上述多个存储单元分割为多个块，上述多个块分别包含多个存储单元，上述写入电路还对制造上述电阻变化型非易失性存储装置后的初始状态的上述电阻变化元件，经由对应的上述第一信号线及上述第二信号线施加绝对值比上述低电阻化电压及上述高电阻化电压的绝对值大的初始击穿电压，由此进行使上述电阻变化元件转移到电阻能够通过上述低电阻化写入及上述高电阻化写入而变化的状态的初始击穿，在上述初始击穿中，向由上述第一选择电路选择的第一信号线及由上述第二选择电路选择的第二信号线，经由上述第一选择电路及上述第二选择电路施加上述初始击穿电压，在上述多个块中，按照从配置在与上述第一选择电路及上述第二选择电路中的至少一方的电路最远离的位置上的块向配置在与上述某一方电路最近的位置上的块的顺序，依次选择块，并对所选择的块所包含的多个存储单元进行上述初始击穿。
根据该结构，本发明的一方式的电阻变化型非易失性存储装置能够减少流向完成初始击穿的存储单元的漏电流。由此，该电阻变化型非易失性存储装置能够减少该漏电流对选择单元的初始击穿的影响。像这样，该电阻变化型非易失性存储装置在1D1R型交叉点存储器阵列中，不管存储单元阵列内的位置如何都能够对电阻变化元件稳定地进行初始击穿。
此外，也可以是，上述写入电路在所选择的各块所包含的多个存储单元中，按从配置在与上述第一选择电路及上述第二选择电路中至少一方电路最远的位置的存储单元向配置在与上述某一方电路最近的位置的存储单元的顺序，依次选择存储单元，对所选择的存储单元进行上述初始击穿。
此外，也可以是，上述写入电路按以下顺序，以锯齿状依次选择块，并对所选择的块所包含的多个存储单元进行上述初始击穿，该顺序是：从配置在与上述第一选择电路最远的位置、且配置在与上述第二选择电路最近的位置的块，向配置在与上述第一选择电路最近的位置、且配置在与上述第二选择电路最近的位置的块的顺序。
此外，也可以是，上述多个块按矩阵状配置，上述写入电路在作为块单位的行及列中一方、并且沿着上述第一信号线的方向的多个线中，按从配置在与上述第二选择电路最远的位置的线向配置在与上述第二选择电路最近的位置的线的顺序，依次选择线，并在配置在所选择的线上的多个块中，按从配置在与上述第一选择电路最远的位置的块向配置在与上述第一选择电路最近的位置的块的顺序，依次选择块。
此外，也可以是，上述电阻变化型非易失性存储装置还包括分别设置在上述第一信号线的上述块之间的多个块间开关，上述写入电路在进行所选择的第一块中包含的多个存储单元的上述初始击穿之后，将设置在该第一块与相对于该第一块邻接于上述一方的电路侧的第二块之间的上述块间开关断开之后，对上述第二块进行上述初始击穿。
根据该结构，本发明的一方式的电阻变化型非易失性存储装置能够使得流向已初始击穿的存储单元的漏电流消失。由此，该电阻变化型非易失性存储装置能够不受该漏电流的影响地对选择单元进行初始击穿，因此，能够进一步对电阻变化元件稳定地进行初始击穿。
此外，也可以是，上述电阻变化型非易失性存储装置还具备电流限制电路，该电流限制电路插入于从上述写入电路流向上述多个存储单元的电流的路径中，仅限制第一方向电流和第二方向电流中的上述第一方向电流，上述第一方向电流使上述多个存储单元变化为高电阻状态，上述第二方向电流使上述多个存储单元变化为低电阻状态，上述写入电路在上述初始击穿中，对上述存储单元施加上述第二极性的上述初始击穿电压，上述电流限制电路在上述初始击穿中，对流过上述路径的上述第一方向电流进行限制。
根据该结构，本发明的一方式的电阻变化型非易失性存储装置能够限制在初始击穿时流向存储单元的电流。由此，该电阻变化型非易失性存储装置在1D1R型交叉点存储器阵列中，能够不损害电流控制元件的可靠性地进行电阻变化元件的初始击穿。
此外，也可以是，上述各存储单元在经由所连接的第一信号线和第二信号线被施加了上述第一信号线的电压比上述第二信号线的电压高的所述第一极性的第一电压时，变化为上述低电阻状态，在被施加了与上述第一极性反向的上述第二极性的第二电压时，变化为上述高电阻状态，上述写入电路具有：第一驱动电路，产生上述第一电压以上的第一驱动电压；第二驱动电路，产生上述第二电压以上的第二驱动电压；第三驱动电路，产生成为上述第一驱动电压的基准的电压；以及第四驱动电路，产生成为上述第二驱动电压的基准的电压，上述第一选择电路从上述多个第一信号线中选择一个第一信号线，连接所选择的一个第一信号线和上述第一驱动电路及上述第四驱动电路，上述第二选择电路从上述多个第二信号线中选择一个第二信号线，连接所选择的一个第二信号线和上述第二驱动电路及上述第三驱动电路，上述电流限制电路插入于上述第四驱动电路和上述第一选择电路之间。
此外，也可以是，上述各存储单元在经由所连接的第一信号线和第二信号线，被施加了上述第一信号线的电压比上述第二信号线的电压高的上述第一极性的第一电压时，变化为上述低电阻状态，在被施加了与上述第一极性反向的上述第二极性的第二电压时，变化为上述高电阻状态，上述写入电路具有：第一驱动电路，产生上述第一电压以上的第一驱动电压；第二驱动电路，产生上述第二电压以上的第二驱动电压；第三驱动电路，产生成为上述第一驱动电压的基准的电压；以及第四驱动电路，产生成为上述第二驱动电压的电压，上述第一选择电路从上述多个第一信号线中选择一个第一信号线，并连接所选择的一个第一信号线和上述第一驱动电路及上述第四驱动电路，上述第二选择电路从上述多个第二信号线中选择一个第二信号线，并连接所选择一个第二信号线和上述第二驱动电路及上述第三驱动电路，上述电流限制电路插入于上述第二驱动电路和上述第二选择电路之间。
此外，也可以是，上述电流限制电路在开始向上述存储单元供给上述初始击穿电压之后、并且在上述存储单元被上述初始击穿之前的第一期间，将流过上述路径的上述第一方向电流限制到第一电流值以下，在上述第一期间之后且包含上述存储单元被上述初始击穿的时刻的第二期间，将流过上述路径的上述第一方向电流限制到比第一电流值小的第二电流值以下。
根据该结构，本发明的一方式的电阻变化型非易失性存储装置能够缩短所选择的第一信号线或第二信号线达到初始击穿电压为止的时间。因此，该电阻变化型非易失性存储装置能够高速进行初始击穿。
此外，也可以是，上述电流限制电路检测上述第一信号线或上述第二信号线的电压是否达到了预定的电压，并在上述第一信号线或上述第二信号线的电压达到上述预定的电压时，将所限制的电流从上述第一电流值变更为上述第二电流值。
根据该结构，本发明的一方式的电阻变化型非易失性存储装置能够自动控制进行电流限制的定时。
此外，也可以是，上述电阻变化型非易失性存储装置还具备：电容负载元件；以及选择开关，切换上述电流限制电路和上述第一选择电路之间的节点与上述电容负载元件之间的导通及非导通，上述选择开关在上述初始击穿时使上述节点和上述电容负载元件导通。
根据该结构，本发明的一方式的电阻变化型非易失性存储装置能够抑制初始击穿时的第一信号线的电压的变动。因此，该电阻变化型非易失性存储装置能够进一步稳定地进行初始击穿。
此外，也可以是，上述电阻变化型非易失性存储装置还具备：电容负载元件；以及选择开关，切换上述电流限制电路和上述第二选择电路之间的节点与上述电容负载元件之间的导通及非导通，上述选择开关在上述初始击穿时使上述节点和上述电容负载元件导通。
根据该结构，本发明的一方式的电阻变化型非易失性存储装置能够抑制初始击穿时的第二信号线的电压的变动。因此，该电阻变化型非易失性存储装置能够进一步稳定地进行初始击穿。
此外，也可以是，上述电阻变化元件具有第一电极、第二电极、以及被上述第一电极及上述第二电极夹住的过渡金属氧化物层，上述过渡金属氧化物层包括：缺氧型第一过渡金属氧化物层，与上述第一电极相接；第二过渡金属氧化物层，与上述第二电极相接，缺氧度比上述第一过渡金属氧化物层小。
此外，本发明不仅能够实现为这种电阻变化型非易失性装置，还能够实现为将电阻变化型非易失性装置所包含的特征性单元作为步骤的电阻变化型非易失性装置的初始击穿方法。此外，本发明还能够作为制造这种电阻变化型非易失性装置的电阻变化型非易失性装置的制造方法来实现。
并且，本发明能够作为实现这种电阻变化型非易失性装置的功能的一部分或全部的半导体集成电路（LSI）来实现，或者作为具备这种电阻变化型非易失性装置的存储装置来实现。
下面，参照附图，对本发明的电阻变化型非易失性存储装置的实施方式进行详细说明。下面的实施方式所示的数值、形状、材料、构成要素、构成要素的配置位置及连接方式、步骤、步骤的顺序等是一例，不是用于限定本发明的主旨。此外，关于以下实施方式中的构成要素中的、没有记载在表示最上位概念的独立技术方案中的构成要素，作为任意的构成要素来进行说明。
（实施方式1）
本发明的实施方式1的电阻变化型非易失性存储装置，在初始击穿时，对流过从写入电路向存储单元的路径的电流进行限制。由此，该电阻变化型非易失性存储装置在1D1R型交叉点存储器阵列中，能够在不损害电流控制元件的可靠性的情况下进行电阻变化元件的初始击穿。
首先，对本发明的实施方式1的电阻变化型非易失性存储装置存储单元所具备的结构进行说明。
图1是本发明的实施方式1的电阻变化型非易失性存储装置所具备的存储单元10（交叉点存储单元）的电路图。如图1所示，在本实施方式中，以存储单元10的电阻值因不同极性的规定的阈值以上的电压或电流的施加而发生变化的双向型存储单元为前提。双向型存储单元10包括：电阻变化元件1，其是在双方向的电压或电流的施加中发生电阻变化的电阻变化型非易失性存储元件；以及电流控制元件2，与该电阻变化元件1串联连接。
电阻变化元件1至少能够成为低电阻状态和高电阻状态，电阻值（电阻状态）根据所施加的电信号而可逆地变化，由此能够存储信息。即，电阻变化元件1具有如下特性：在高电阻状态时，在向电阻变化元件1施加的电压的绝对值超过了规定的第一电压时，变化为低电阻状态，在低电阻状态时，在与第一电压的施加方向（施加极性）反向（反极性）的向电阻变化元件1的施加电压的绝对值超过了规定的第二电压时，变化为高电阻状态。
作为双向二极管元件的电流控制元件2相对于施加电压具有非线形的电流特性，并且，具有电流双向（正电压区域及负电压区域）流动的双向性。
图2示出电流控制元件2的电压-电流特性的一例。It（>0）表示决定阈值电压的规定的电流值，V1表示第一阈值电压（正的阈值电压），V2表示第二阈值电压（负的阈值电压）。如图2所示，该特性是非线性的，在电压V满足V2<V<Ｖ1的区域，电阻较大，实际上不流动电流。此时，若设流过电流控制元件2的电流为I，则I满足-It<I<It的关系。另一方面，在电压V满足V≤V2或V1≤V的区域，电阻值急剧降低，流过较大的电流。此时，在满足V1≤V的区域，成为It≤I，V≤V2的区域，成为I≤-It。
在此，阈值电压表示流过规定的电流时的电压。此处的规定的电流是为了决定阈值电压而能够任意决定的值，由电流控制元件2所控制的元件的特性或电流控制元件2的特性决定。通常，将从实际上不流过电流的状态切换到流过较大的电流的状态的时刻的电流决定为阈值电流。
此外，在图2中，记载为正电压时的电流的大小和负电压时的电流的大小原点对称，但是，这些不一定要对称。例如，也可以是｜V1｜<｜V2｜，｜V2｜<｜V1｜。
此外，由设置在位线11和字线12之间的双向型存储单元10实现1位的存储元件。
在此，在图1中，电阻变化元件1的一端与位线11连接，电阻变化元件1的另一端与电流控制元件2的一端连接，电流控制元件2的另一端与字线12连接，但是，也可以是电阻变化元件1的一端与字线12连接，电阻变化元件1的另一端与电流控制元件2的一端连接，电流控制元件2的另一端与位线11连接。
图3A及图3B是表示包含存储单元10的立体构造的概念图。图3A示出所谓的单层交叉点存储单元的立体构造。在图3A所示的构造中，在正交配置的位线11与字线12之间的交点位置上，被位线11与字线12夹住地配置了存储单元10。
图3B示出所谓多层交叉点存储单元的立体构造。图3B所示的构造由图3A的单层交叉点存储单元层叠而成。
图4是示出使用了本发明的实施方式1的电阻变化元件1的1D1R型存储单元10的结构（1位量的结构）的截面图。如图4所示，1D1R型存储单元10通常由电阻变化元件1和电流控制元件2构成。
此外，如图4所示，电阻变化元件1具备：内部电极15（第一电极），电阻变化层16，以及上部电极17（第二电极）。在此，电阻变化层16包括：第一过渡金属氧化物层16a，由缺氧型过渡金属氧化物构成；以及第二过渡金属氧化物层16b，由缺氧度比第一过渡金属氧化物层16a小的过渡金属氧化物构成。此外，第一过渡金属氧化物层16a和第二过渡金属氧化物层16b被层叠。在本发明的实施方式中，作为其一例，在第一过渡金属和第二过渡金属中使用相同种类的过渡金属。例如，使用缺氧型第一钽氧化物层作为第一过渡金属氧化物层16a，使用第二钽氧化物层作为第二过渡金属氧化物层16b。
在此，第二钽氧化物层的缺氧度比第一钽氧化物层的缺氧度小。换言之，第二钽氧化物层的含氧率比第一钽氧化物层的含氧率高。缺氧度是指在各种过渡金属中，相对于构成其化学计量学组成的氧化物的氧气量，不足的氧气的比率。例如，在过渡金属为钽（Ta）的情况下，化学计量学的氧化物的组成为Ta2O5，所以能够表现为TaO2.5。TaO2.5的缺氧度为0%。例如TaO1.5的组成的缺氧型钽氧化物的缺氧度为：缺氧度＝（2.5-1.5）／2.5＝40%。此外，含氧率是含有氧原子数相对于构成该过渡金属氧化物的总原子数的比率。Ta2O5的含氧率是在总原子数中所占的氧原子数的比率（O/（Ta+O）），为71.4atm%。因此，缺氧型钽氧化物的含氧率大于0、且小于71.4atm%。
刚制造后的存储单元的电阻值反映第二过渡金属氧化物层16b的电阻值，非常高。之后，通过进行初始击穿，在第二过渡金属氧化物层16b中形成微小的细丝（filament）(导电通道)，由此存储单元的电阻值变小。
构成电阻变化层16的金属也可以使用钽以外的过渡金属。作为过渡金属，能够使用钽（Ta），钛（Ti），铪（Hf），锆（Zr），铌（Nb），钨（W）等。过渡金属能够取多个氧化状态，因此，能够通过氧化还原反应实现不同的电阻状态。例如，在使用铪氧化物作为层叠构造的电阻变化层的情况下，在设第一过渡金属氧化物层16a即第一铪氧化物层的组成为HfOx时，x为0.9以上且1.6以下，并且，在设第二过渡金属氧化物层16b即第二铪氧化物层的组成为HfOy时y大于x的情况下，能够确认出使电阻变化层16的电阻值稳定且高速变化。此时，第二铪氧化物层的膜厚优选为3～4nm。此外，在使用了锆氧化物的情况下，在设第一过渡金属氧化物层16a即第一锆氧化物层的组成为ZrOx时，x为0.9以上且1.4以下，并且，在设第二过渡金属氧化物层16b即第二锆氧化物层的组成为ZrOy时y大于x的情况下，能够确认出使电阻变化层16的电阻值稳定且高速变化。此时，第二锆氧化物层的膜厚优选为1～5nm。
此外，作为电阻变化层16，也可以使用由第一过渡金属氧化物层16a和第二过渡金属氧化物层16b构成的层叠构造，该第一过渡金属氧化物层16a由第一过渡金属构成，该第二过渡金属氧化物层16b由与第一过渡金属不同的第二过渡金属构成。第二过渡金属氧化物层16b的缺氧度小于第一过渡金属氧化物层16a的缺氧度。换言之，第二过渡金属氧化物层16b的电阻值高于第一过渡金属氧化物层16a的电阻值。通过这种结构，在电阻变化时施加到内部电极15及上部电极17间的电压中较多的电压分配到第二过渡金属氧化物层16b。由此，能够更加容易引起在第二过渡金属氧化物层16b中产生的氧化还原反应。
此外，在对第一过渡金属和第二过渡金属使用相互不同的材料时，第二过渡金属的标准电极电位优选小于第一过渡金属的标准电极电位。通过在电阻较高的第二过渡金属氧化物层16b中形成的微小的细丝（导电通道）中引起氧化还原反应，其电阻值发生变化。这是因为可以认为由此产生电阻变化现象。例如，通过在第一过渡金属氧化物层16a中使用缺氧型钽氧化物，在第二过渡金属氧化物层16b中使用钛氧化物（TiO2），能够实现稳定的电阻变化动作。钛（标准电极电位＝-1.63eV）是标准电极电位比钽（标准电极电位＝-0.6eV）低的材料。通过在第二过渡金属氧化物层16b中配置标准电极电位比第一过渡金属氧化物层16a小的金属氧化物，在第二过渡金属氧化物层16b中更加容易发生氧化还原反应。
上述各材料的层叠结构的电阻变化膜的电阻变化现象都是由于在电阻较高的第二过渡金属氧化物层16b中形成的微小的细丝中引起氧化还原反应，所以其电阻值发生变化其结果发生的。即，在向第二过渡金属氧化物层16b侧的上部电极17，以内部电极15为基准施加了正电压时，电阻变化层16中的氧离子被引向第二过渡金属氧化物层16b侧，由此，在第二过渡金属氧化物层16b中形成的微小的细丝中发生氧化反应。由此，认为微小的细丝的电阻增大。反过来，在向第二过渡金属氧化物层16b侧的上部电极17，以内部电极15为基准施加了负电压时，第二过渡金属氧化物层16b中的氧离子被引向第一过渡金属氧化物层16a侧，由此，在第二过渡金属氧化物层16b中形成的微小的细丝中发生还原反应。由此，认为微小的细丝的电阻减少。
在与缺氧度更小的第二过渡金属氧化物层16b连接的上部电极17中，例如能够使用白金（Pt），铱（Ir），Pd（钯），Ag（银），Ni（镍），W（钨），Cu（铜）等。在此，上部电极17由标准电极电位比构成第二过渡金属氧化物层16b的过渡金属及构成内部电极15的材料更高的材料构成。通过这种结构，在上部电极17和第二过渡金属氧化物层16b的界面附近的第二过渡金属氧化物层16b中，选择性地发生氧化还原反应，由此能够实现稳定的电阻变化现象。构成电极材料的金属和构成电阻变化层的金属之间的标准电极电位之差越大，则越容易引起电阻变化，随着差变小，不易引起电阻变化。一般来说，标准电极电位是氧化难易度的一个指标，若该值大则表示不易被氧化，若小则表示容易被氧化。特别是，在电极中使用标准电极电位较高的Pt、Ir的情况下，能够得到良好的电阻变化动作，因此是优选的。
电流控制元件2包括：下部电极13，二极管层14，以及内部电极15。
本实施方式的电流控制元件2例如构成为MSM二极管，该MSM二极管构成具备：由钽氮化物构成的下部电极13、含氮率比Si3N4小的缺氮型氮化硅膜构成的半导体层14，以及由钽氮化物构成的内部电极15。半导体层14的厚度例如可以是3～20nm。通过使氮化硅膜的含氮率较小，能够形成为具有半导体特性，并且能够通过简单的制造程序来制作构成为MSM二极管的电流控制元件2。例如，缺氮型氮化硅膜（SiNz：0<z<1.33）例如能够通过使用了Si靶的氮气氛围中的反应溅射来形成。此时，在室温条件下，只要设容腔的压力为0.1Pa～1Pa，Ar/N2流量为18sccm/2sccm来制作就可以。
在此，关于上述的电阻变化元件1的特性，存在如下问题：按每个构成存储单元阵列的电阻变化元件1，初始击穿电压不均匀，或者，为了使其向电阻变化开始的状态迁移而初期向电阻变化元件施加的初始击穿电压变高。这些问题可通过向电阻变化元件1高电阻化的方向持续规定时间施加电压来解决。这是因为如果向低电阻化的方向施加初始击穿电压，则由于存储单元的电阻值的急剧减少而被过度击穿，且击穿后的电阻值也不均匀，但如果向高电阻化的方向施加初始击穿电压，则即使击穿，高电阻状态的存储单元也会作为自保护电阻来作用。
此外，在1D1R型的存储单元中，除了上述的电阻变化元件的问题之外，还有如下问题：由于在电阻变化元件1初始击穿的同时电阻值下降，所以在电流控制元件2中流过大电流，由此电流控制元件2的可靠性降低。
图5是表示本发明的实施方式1的电阻变化型非易失性存储装置100的结构的块图。
图5所示的电阻变化型非易失性存储装置100具备形成在半导体基板上的存储器主体部101。存储器主体部101具备：存储单元阵列102；行选择电路103；列选择电路104；写入电路105；读出电路106，通过检测流过选择位线的电流量，来判断所存储的数据是“1”还是“0”；以及数据输入输出电路107，经由端子DQ对输入输出数据进行输入输出。
并且，电阻变化型非易失性存储装置100具备地址输入电路108以及控制电路109。地址输入电路108中被输入从电阻变化型非易失性存储装置100的外部提供的地址信号，指示存储器主体部101选择地址信号所示的地址。控制电路109中被输入控制信号，根据该控制信号控制存储器主体部101的动作。
在存储单元阵列102上，以m行n列（m、n为自然数）的矩阵状排列了多个存储单元Mij（i≤m，j≤n的自然数。下面，省略相同的部分）。存储单元Mij包括电阻变化元件Rij、以及在正负双向上具有阈值电压的电流控制元件Dij。电阻变化元件Rij的一端与在正负双向上具有阈值电压的电流控制元件Dij的一端连接。电阻变化元件Rij的另一端与字线WLi连接，电流控制元件Dij的另一端与位线BLj连接。
在本结构中，位线BLj由下层的布线构成，沿着纸面内的上下方向配置。此外，字线WLi由比位线BLj上层的布线构成，沿着纸面内的左右方向配置。
在此，存储单元Mij、电阻变化元件Rij、电流控制元件Dij、位线BLj及字线WLi对应于上述的存储单元10、电阻变化元件1、电流控制元件2、位线11及字线12。此外，在图5中，为了简化，只图示了2行2列的4位的量。
字线WLi连接到行选择电路103，在读出或写入模式中择一地进行行选择。此外，位线BLj连接到列选择电路104，在读出或写入模式中择一地进行列选择。
数据输入输出电路107在写入模式中，按照数据输入信号Din的数据“0”或数据“1”的写入指示，向所选择的存储单元Mij内的电阻变化元件Rij进行低电阻化或高电阻化的写入。在本实施方式中，使数据“0”写入对应于低电阻化写入，使数据“1”写入对应于高电阻化写入。
写入电路105对于存储单元Mij，经由对应的位线BLj及字线WLi施加上述第一电压以上的低电阻化电压，由此进行使电阻变化元件Rij变化为低电阻状态的低电阻化写入。此外，写入电路105对于存储单元Mij，经由对应的位线BLj及字线WLi施加上述第二电压以上的高电阻化电压，由此进行使电阻变化元件Rij变化为高电阻状态的电阻化写入。
并且，写入电路105对于电阻变化型非易失性存储装置100被制造之后的初始状态的电阻变化元件Rij，经由对应的位线BLj及字线WLi施加初始击穿电压，由此对该电阻变化元件Rij进行初始击穿。在此，初始击穿电压是绝对值比低电阻化电压及高电阻化电压大的电压，是与高电阻化电压相同极性的电压。此外，初始击穿是使初始状态的电阻变化元件Rij转移到电阻通过低电阻化写入及高电阻化写入而能够变化的状态的处理。
该写入电路105与数据输入输出电路107连接。此外，写入电路105具有：第一LR化驱动电路105a1，在进行数据“0”写入即低电阻化写入时驱动高电平；以及第二LR化驱动电路105c2，驱动低电平。此外，写入电路105具有：第一HR化驱动电路105c1，在进行数据“1”写入即高电阻化写入时驱动高电平；电流限制电路105b，输入端子与第一HR化驱动电路105c1的输出端子连接；以及第二HR化驱动电路105a2，驱动低电平。
电流限制电路105b被插入到从写入电路105流向多个存储单元Mij的电流的路径中。该电流限制电路105b仅限制使多个存储单元Mij变换为高电阻状态的第一方向电流和使多个存储单元Mij变化为低电阻状态的第二方向电流中的、第一方向电流。
此外，电阻变化型非易失性存储装置100的特征之一是，在进行存储单元Mij中的电阻变化元件Rij的初始击穿动作时，经由行选择电路103，从第一HR化驱动电路105c1向选择位线BLj供给由电流限制电路105b进行电流限制后的信号。即，电流限制电路105b在初始击穿中，对从写入电路105向多个存储单元Mij的路径上流动的上述第一方向电流进行限制。
在这样构成的电阻变化型非易失性存储装置100中，位线BLj及字线WLi分别是本发明的第一信号线及第二信号线的一例。第一LR化驱动电路105a1、第一HR化驱动电路105c1、第二LR化驱动电路105c2及第二HR化驱动电路105a2分别是本发明的第一驱动电路、第二驱动电路、第三驱动电路及第四驱动电路的一例。电流限制电路105b是本发明的电流限制电路的一例。此外，列选择电路104及行选择电路103分别是本发明的第一选择电路及第二选择电路的一例。
图6A及图6B是示出图5的写入电路105的具体的的电路结构的一例的图。图6A分别示出第二LR化驱动电路105c2、第一HR化驱动电路105c1及电流限制电路105b的一例。图6B分别示出第一LR化驱动电路105a1及第二HR化驱动电路105a2的一例。
第一HR化驱动电路105c1由P型MOS晶体管MP2构成，第二LR化驱动电路105c2由N型MOS晶体管MN2构成，第一LR化驱动电路105a1由P型MOS晶体管MP1构成，第二HR化驱动电路105a2由N型MOS晶体管MN1构成。此外，电流限制电路105b由P型MOS晶体管MP3构成。
在初始击穿动作时，信号C_NHR被控制为低电平，信号C_LR被控制为低电平，信号C_NLR被控制为高电平，信号C_HR被控制为高电平。此外，向P型MOS晶体管MP2的源极供给高电阻化的方向的初始击穿电压VHR。该PMOS晶体管MP2被设定为具有能够驱动将电阻变化元件Rij初始击穿所需的足够的电压及电流。
在进行初始击穿动作时，通过信号C_NHR、信号C_LR、信号C_NLR及信号C_HR，第一HR化驱动电路105c1的P型MOS晶体管MP2和第二HR化驱动电路105a2的N型MOS晶体管MN1导通。此外，来自第一HR化驱动电路105c1的输出电流经由由电流限制电路105b、字线WLi、存储单元Mij及位线BLj构成的路径，流入第二HR化驱动电路105a2。此外，电流限制电路105b的输出电流是电阻变化元件1通过P型MOS晶体管MP3的栅极输入信号VCL进行初始击穿所需的电流，并且是被控制为电流控制元件2的可靠性不会降低的电流。
在此，电流限制电路105b的栅极输入信号VCL只要被控制为在电阻变化元件Rij进行初始击穿的时刻成为初始击穿所需的电流就可以。因此，优选的是，在初始击穿动作刚开始之后，将电流限制值设得高以使字线WLi的电压高速上升，并在电阻变化元件Rij的初始击穿开始时刻之前控制成下述电流，该电流是电阻变化元件Rij进行初始击穿所需的电流、并且是电流控制元件2的可靠性不会降低的电流。
该电流限制值的控制也可以通过检测字线WLi的电压来进行。即，也可以是，电流限制电路105b检测字线WLi的电压是否达到了预定的电压，在字线WLi的电压达到上述预定的电压时，将所限制的电流从第一电流值变更为比第一电流值小的第二电流值。
图7是示出检测字线WLi的电压来控制电流限制值的电路的一例的图。在该控制电路110中，在字线WLi的电压达到由NMOS晶体管MN4和PMOS晶体管MP4构成的变换电路的阈值电压之前，变换电路的输出电压成为电源电压VDD。由此，经由NMOS晶体管MN5，向电流限制电路105b的栅极供给接地电位，因此，电流限制电路105b中流过很多电流。
另一方面，当字线WLi的电压成为上述变换电路的阈值电压以上时，变换电路的输出电压成为接地电位。因此，经由PMOS晶体管MP5，电流限制电路105b的栅极上升到电压VCLH，因此，电流限制电路105b中流过的电流减少。在将上述的变换电路的阈值电压设定为电阻变化元件Rij初始击穿时所需的电压、并且对电流限制电路105b的栅极输入赋予了VCLH时，若PMOS晶体管MP3设定为不会降低电流控制元件2的可靠性的电流值，则在电阻变化元件进行初始击穿的时刻，能够得到适当的电流限制值。
此外，为了稳定进行初始击穿动作，优选的是，在电阻变化元件Rij进行初始击穿的时刻，选择字线WLi及选择位线BLj的电压不发生变动而稳定。这如图8所示，可通过在电流限制电路105b与行选择电路103之间设置电容负载电路111来实现。
图9示出电容负载电路111的一例。如图9所示，电容负载电路111包括：选择开关111b，由NMOS晶体管MN6及PMOS晶体管MP6构成；以及电容负载元件111a，经由选择开关111b而与电流限制电路105b的输出端子连接。
选择开关111b切换电流限制电路105b和行选择电路103之间的节点与电容负载元件111a之间的导通及非导通。
在进行初始击穿动作时，通过将NMOS晶体管MN6的栅极输入信号VNL设为电源电位，将PMOS晶体管MP6的栅极输入信号NVNL设为接地电位，从而将电容负载元件111a连接到电流限制电路105b的输出端子即可。
此外，也可以是，不设置电容负载电路111，而在图5所示的结构中，通过在初始击穿动作时使读出电路106活性化，来将该读出电路106用作电容负载电路。
此外，电流限制电路105b也可以不设置在第一HR化驱动电路105c1侧，而设置在第二HR化驱动电路105a2侧。图10是示出实施方式1的变形例的电阻变化型非易失性存储装置100的结构的图。此外，图11A及图11B示出图10所示的写入电路105的具体的电路结构的一例。如图11B所示，电流限制电路105b由N型MOS晶体管MN3构成。图12是示出对图11所示的电流限制电路105b的电流限制值进行控制的控制电路110。此时，控制电路110检测位线BLj的电压来进行控制。即，也可以是，电流限制电路105b检测位线BLj的电压是否达到了预定的电压，在位线BLj的电压达到了上述预定的电压时，将所限制的电流从第一电流值变更为比第一电流值小的第二电流值。
接着，参照图13A所示的时间图，说明对实施方式1的电阻变化型非易失性存储装置100的存储单元Mij进行初始击穿动作时的动作例。
图13A是示出本发明的实施方式1的电阻变化型非易失性存储装置100的动作例的时间图。下面，仅示出存储单元M11被选择、并进行存储单元M11的初始击穿动作的情况。在存储单元M11成为选择单元时，存储单元M12是字线成为选择电位、位线成为非选择电位的非选择单元。存储单元M21是字线成为非选择电位、位线成为选择电位的非选择单元。存储单元M22是字线及位线均成为非选择电位的非选择单元。
在图13A中，示出了流过作为选择单元的存储单元M11的电流，以及流过作为非选择单元的存储单元M12、M21及M22的电流。此外，电流波形将从字线WLi向位线BLj的方向、即从电阻变化元件Rij的上部电极17向内部电极15的方向流动的电流设为正极性。
下面，关于图13A，分为T1～T4的期间来说明其动作。此外，在图13A中，VDD对应于向电阻变化型非易失性存储装置100供给的电源电压。
在对图13A所示的存储单元M11进行初始击穿动作的周期中，在期间T1，将全部字线（WL1及WL2）预充到电压VPR_WL，将全部位线（BL1及BL2）预充到电压VPR_BL。此外，预充电压设定为字线及位线的最大振幅的大体中间电压。
在接着期间T1的期间T2，电阻变化元件R11仍为初始状态。行选择电路103选择字线WL1，列选择电路104选择位线BL1。第一HR化驱动电路105c1将选择字线WL1驱动为电压VHR，第二HR化驱动电路105a2将选择位线BL1驱动为0V。此外，在期间T2及期间T3，电流限制电路105b所包括的P型MOS晶体管MP3的栅极输入信号VCL成为电压VCLH。由此，在期间T2及期间T3，流过存储单元M11的电流得到限制。
通过以上的动作，在期间T2，随着时间经过，选择字线WL1的电位上升，选择位线BL1的电位下降。在此，位线BL1较高速地下降，相对于此，通过电流限制电路105b驱动的字线WL1缓慢上升。
在期间T3，电阻变化元件被初始击穿。在期间T3，流过存储单元M11的电流值增加。此外，以下部电极（内部电极）15基准，向电阻变化元件R11的上部电极17施加电阻变化元件的初始击穿所需的电压。然后，在规定时间经过之后，电阻变化元件R11被初始击穿。
在电阻变化元件R11被初始击穿的同时，流过存储单元M11的电流增加，但是由于存在电流限制电路105b，电流值不会增加到如上所述设定的值以上。由此，二极管的可靠性不会降低。
之后，在期间T4，字线WL1及位线BL1的选择被解除。此外，全部字线被预充到电压VPR WL，全部位线被预充到电压VPR BL。由此，存储单元M11的初始击穿动作结束。
图13B是示出本发明的实施方式1的电阻变化型非易失性存储装置100的动作的另一例的时间图。在图13B中，信号VCL不是从期间T2的开头就成为电压VCLH，在期间T5中是比电压VCLH低的电压VCLL，在从期间T2的中途到期间T3结束为止的期间的T6期间，成为电压VCLH。
像这样，在开始驱动字线WL1的期间T5中，通过将电流限制电路105b的电流限制值设为较大，能够缩短选择字线WL1到达电压VHR为止的时间。
在此，电流限制电路105b的电流限制值较大的期间T5只要是开始向选择单元供给初始击穿电压之后、且选择单元被初始击穿前的期间就可以。此外，电流限制电路105b的电流限制值较小的期间T6只要是期间T5之后、且包含选择单元被初始击穿的时刻的期间就可以。
此外，该图13B所示的信号VCL由上述的图7所示的控制电路110自动生成。此外，该信号VCL也可以根据预定的定时来生成。
由此，本发明的实施方式1的电阻变化型非易失性存储装置100在初始击穿时，限制从写入电路105向存储单元的路径中流过的电流。由此，该电阻变化型非易失性存储装置100在1D1R型交叉点存储器阵列中，能够不损害电流控制元件Dij的可靠性地进行电阻变化元件Rij的初始击穿。
（实施方式2）
在此，随着存储单元的初始击穿的进行，电阻变化元件Rij的电阻值减少，流向非选择单元的漏电流增加。由此，本发明的发明人发现因字线WLi上的电压下降及位线BLj上的电压上升，存在初始击穿变困难的问题。该问题能够通过设计将存储单元阵列102内的存储单元初始击穿的顺序来解决。
图14是示出本发明的实施方式2的电阻变化型非易失性存储装置100的结构的图。此外，在图14中，关于存储单元阵列102仅记载了成为m行n列的矩阵状的存储器阵列的一部分、行选择电路103、列选择电路104、写入电路105及读出电路106。此外，这些以外的构成的一例与图5相同。
如图14所示，存储单元阵列102被分割为多个块120-1～120-x。此外，各块包含2行×16列的存储单元。此外，各块所包含的存储单元的个数为一例，也可以是除此之外。
此外，下面，为了简化，说明针对存储单元阵列102所包含的2行×n列的存储单元的动作。
在本发明的实施方式2中，写入电路105在对存储单元进行初始击穿时，首先进行与选择电路103最远的块120-x所包含的多个存储单元的初始击穿。在块120-x所包含的多个存储单元的初始击穿完成之后，写入电路105进行块120-x-1所包含的存储单元的初始击穿。同样，写入电路105依次进行与初始击穿完成的块邻接、并且邻接于与行选择电路103近的一侧的块的初始击穿。并且，写入电路105最后进行块120-1所包含的多个存储单元的初始击穿。
初始击穿完成的阵列的电阻变化元件的电阻值减少，所以漏电流增大。但是，通过按上述方法进行初始击穿，初始击穿完成的存储单元位于与行选择电路103即写入电路105更远的位置，因此由漏电流的增加带来的字线的电压降下的影响较少。因此，能够对选择单元稳定进行初始击穿。
像这样，在本发明的实施方式2中，写入电路105按从配置在与行选择电路103远的位置上的块向配置在与行选择电路103近的位置上的块的顺序，依次选择块，对所选择的块中包含的各个存储单元进行初始击穿。因此，写入电路105按块120-x、120-x-1、…、120-2、120-1的顺序选择块。
更具体而言，写入电路105为了将块120-x内的存储单元初始击穿，首先，对字线WL1及位线BLn施加初始击穿电压，对位于该交叉点的存储单元进行初始击穿。接着，写入电路105按WL2和BLn、WL1B和Ln-1、WL2和BLn-1的顺序施加初始击穿电压，将位于各个交叉点的存储单元初始击穿。即，写入电路105在所选择的各块中包含的多个存储单元之中，按从配置在与行选择电路103最远的位置上的存储单元向配置在与行选择电路103最近的位置上的存储单元的顺序，依次选择存储单元，对所选择的存储单元进行上述初始击穿。
此外，也可以将对WL2和BLn、WL1和BLn-1施加初始击穿电压的顺序反过来，按WL1和BLn-1、WL2和BLn的顺序进行初始击穿。
下面，对于块120-x-1、…、块120-2、块120-1，也按与上述的块120-x相同的顺序进行初始击穿。
此外，在上述的说明中，说明了写入电路105按从配置在与行选择电路103远的位置上的块向配置在与行选择电路103近的位置上的块的顺序依次选择块的情况，但也可以取代它，而按从配置在与列选择电路104远的位置上的块向配置在与列选择电路104近的位置上的块的顺序依次选择块，对所选择的块中包含的各个存储单元进行初始击穿。
此外，在存储单元阵列102中以m行n列的矩阵状排列了多个存储单元，因此实际的块选择变得复杂。
例如，考虑图15所示的块选择的顺序。在图15中，记载了将块数设为8×8＝64的情况。在图15中，写入电路105也可以按以下顺序以锯齿状依次选择块，该顺序为：从包含存在多个的字线之中最上侧的字线（与列选择电路104最远的字线）及存在多个的位线之中最右侧的位线（与行选择电路103最远的位线）交叉的存储单元在内的块（在图15的存储单元阵列102中右上角的块），向包含存在多个的字线之中最下侧的字线及存在多个的位线之中最左侧的位线交叉的存储单元在内的块（图15的左下角的块）的顺序。
此外，作为写入电路105以锯齿状选择块的顺序，也可以使用图16所示的顺序。此外，作为以锯齿状选择块的顺序，也可以使用图15及图16以外的顺序。例如，在图15及图16中，按左、斜右下的顺序选择了块，但是也可以代替该顺序，而按下、斜左上的顺序选择块。
此外，也可以如图17所示，写入电路105按从配置在与列选择电路104最远的位置上的块单位的行（图17的上端的行）向配置在与列选择电路104最近的位置上的行（图17的下端的行）的顺序，依序选择行，并在配置在选择行上的多个块之中，按从配置在与行选择电路103最远的位置上的块（图17的右端的块）向配置在与行选择电路103最近的位置上的块（图17的左端的块）的顺序，依次选择块。换言之，写入电路105也可以按从配置在与列选择电路104最远的位置上的字线（图17的上端的字线）向配置在与列选择电路104最近的位置上的字线（图17的下端的字线）的顺序，依次选择字线，并在与所选择的字信号线对应地配置的多个块之中，按从配置在与行选择电路103最远的位置上的块（图17的右端的块）向配置在与行选择电路103最近的位置上的块（图17的左端的块）的顺序，依次选择块。
此外，也可以如图18所示，写入电路105按从配置在与行选择电路103最远的位置上的块单位的列（图18的右端的列）向配置在与行选择电路103最近的位置上的列（图18的左端的列）的顺序，依次选择列，并在配置在所选择的列上的多个块之中，按从配置在与列选择电路104最远的位置上的块（图18的上端的块）向配置在与列选择电路104最近的位置上的块（图18的下端的块）的顺序，依次选择块。换言之，写入电路105也可以按从配置在与行选择电路103最远的位置上的位线（图18的右端的位线）向配置在与行选择电路103最近的位置上的位线（图18的左端的位线）的顺序，依次选择位线，并在与所选择的位信号线对应地配置的多个块之中，按从配置在与列选择电路104最远的位置上的块（图18的上端的块）向配置在与列选择电路104最近的位置上的块（图18的下端的块）的顺序，依次选择块。
换言之，多个块配置成矩阵状。写入电路105在作为块单位的行及列中一方、并且沿着第一信号线（位线及字线中的一方）的方向的多个线之中，按从配置在与选择第二信号线（位线及字线中的另一方）的第二选择电路（列选择电路104及行选择电路103中的一方）最远的位置上的线向配置在与该第二选择电路最近的位置上的线的顺序，依次选择线。此外，写入电路105在配置在所选择的线上的多个块之中，按从配置在与选择第一信号线（位线及字线中的一方）的第一选择电路（列选择电路104及行选择电路103中的另一方）最远的位置上的块向配置在与该第一选择电路最近的位置上的块的顺序，依次选择块。
此外，在图15～图18所示的例中，在m行n列的存储单元阵列中，说明了行数和列数相等的例，但是行数m和列数n也可以不同。例如，在列数n大于行数m时，优选的是，至少针对行方向（沿着字线的方向：图15～图18的横向），从与电压供给侧远侧的块向近侧的块依次选择块。此外，在行数m大于列数n时，优选的是，至少针对列方向（沿着位线的方向：图15～图18的纵向），从与电压供给侧远侧的块向近侧的块依次选择块。
此外，在图15～图18的任何一种情况下，都针对各字线，从与该字线的电压供给侧远侧的块向近侧的块依次选择块，并针对各位线，从与该位线的电压供给侧远侧的块向近侧的块，依次选择块。
此外，在上述说明中，写入电路105以块单位进行了选择，但是也可以以存储单元单位进行选择。
此外，在上述说明中，写入电路105从字线及位线的一端施加击穿电压，但是，也可以从二点以上施加击穿电压。换言之，2个行选择电路103也可以以夹着存储单元阵列102的方式配置在该存储单元阵列102的左右。即，写入电路105经由2个行选择电路103，从字线的两端施加击穿电压。此时，写入电路105只要按从配置在存储单元阵列102的横方向的中央的块（配置在与2个行选择电路103双方远的位置上的块）向配置在两端的块（配置在与2个行选择电路103中的某一个近的位置上的块）的顺序，依次选择块就可以。同样，2个列选择电路104也可以以夹着存储单元阵列102的方式配置在存储单元阵列102的上下。
下面，对本发明的实施方式2的变形例进行说明。
在该变形例中，通过切断初始击穿完成的存储单元，能够完全消除漏电流的影响。
图19是示出本发明的实施方式2的变形例的电阻变化型非易失性存储装置100的结构的图。图19所示的电阻变化型非易失性存储装置100在图14所示的结构的基础上，还具备设置在字线的块间的多个块间开关112。
在初始击穿动作时，首先，写入电路105将开关选择信号VAS1～x设为电源电位，将开关选择信号NVAS1～n设为接地电位。在该状态下，写入电路105进行块120-x所包含的多个存储单元的初始击穿。
此外，在块120-x所包含的存储单元的初始击穿完成之后，写入电路105将开关选择信号VAS-x设为接地电位，将NVAS-x设为电源电位。由此，块120-x和块120-x-1之间的块间开关112成为断开状态。在该状态下，写入电路105进行块120-x-1内的存储单元的初始击穿。同样，写入电路105依次对于初始击穿完成的块，使邻接于行选择电路103的近侧的块间开关112断开。此外，写入电路105在该状态下，进行邻接行选择电路103附近的块的初始击穿。此外，写入电路105进行最后块120-1所包含的多个存储单元的初始击穿。
像这样，写入电路105在进行了所选择的第一块所包含的多个存储单元的初始击穿之后，使设置在该第一块与下述第二块之间的块间开关112断开，然后对第二块进行初始击穿，该第二块是相对于上述第一块，邻接于字线的电压供给侧（行选择电路103侧）的块。
由此，从选择单元切断初始击穿完成的块，因此，能够不受漏电流的影响地对选择单元进行初始击穿。
此外，在图19中，对在字线方向上分割块的情况进行了说明，但是也可以在位线方向上分割块。
此外，在上述说明中，说明了对上述的实施方式1的结构还加入了在实施方式2中说明的特征的例，但是，本发明也能够实现为仅具有实施方式2的特征的电阻变化型非易失性存储装置。
以上，对本发明的实施方式的电阻变化型非易失性存储装置进行了说明，但是，本发明不限定于该实施方式。
此外，上述实施方式的电阻变化型非易失性存储装置所包含的各处理部典型的是通过作为集成电路的LSI来实现。这些可以单独形成一个芯片，也可以以包含一部分或全部的方式形成一个芯片。
此外，集成电路化不限于LSI，也可以通过专用电路或通用处理器来实现。也可以利用在LSI制造后能够编程的FPGA（场可编程门阵列），或能够重构LSI内部的电路单元的连接或设定的可重构处理器。
此外，也可以组合上述实施方式1～2的电阻变化型非易失性存储装置及其变形例的功能中的至少一部分。
此外，上面使用的数字全部是为了具体说明本发明而例示的，本发明不限定于例示的数字。并且，由高/低表示的逻辑电平或用接通/断开表示的开关状态是为了具体说明本发明而例示的，也可以通过所例示的逻辑电平或开关状态的不同组合来得到同等的结果。此外，晶体管等的n型及p型等是为了具体说明本发明而例示的，通过使这些反转，能够得到同等的结果。此外，上述所示的各结构要素的材料全部是为了具体说明本发明而例示的，本发明不限定于所例示的材料。此外，构成要素间的连接关系是为了具体说明本发明而例示的，用于实现本发明的功能的连接关系不限定于此。
此外，模块图中功能模块的分割是一例，也可以把多个功能模块做成一个功能模块来实现，或者将一个功能模块分割为多个，将一部分功能转移到其他功能模块。此外，也可以由单一的硬件或软件并行或时分割地处理具有类似功能的多个功能模块的功能。
此外，在上述说明中，示出了使用了MOS晶体管的例，但是也可以使用双极晶体管等其他晶体管。
并且，只要不脱离本发明的主旨，对本实施方式实施了本领域技术人员能够想到的范围内的变更的各种变形例也包含在本发明中。
工业实用性
本发明能够应用于电阻变化型非易失性存储装置。此外，本发明作为数字家电、存储卡、便携式电话机以及个人计算机等各种电子设备中使用的非易失性存储器装置而有用。
附图标记说明
1、Rij电阻变化元件
2、Dij电流控制元件
10、Mij存储单元
11、BLj位线
12、WLi字线
13下部电极
14二极管层
15内部电极
16电阻变化层
16a第一过渡金属氧化物层
16b第二过渡金属氧化物层
17上部电极
100电阻变化型非易失性存储装置
101存储器主体部
102存储单元阵列
103行选择电路
104列选择电路
105写入电路
105a1第一LR化驱动电路
105a2第二HR化驱动电路
105b电流限制电路
105c1第一HR化驱动电路
105c2第二LR化驱动电路
106读出电路
107数据输入输出电路
108地址输入电路
109控制电路
110控制电路
111电容负载电路
111a电容负载元件
111b选择开关
112块间开关
120块

Claims (13)

1.一种电阻变化型非易失性存储装置，
具备多个第一信号线、与上述多个第一信号线交叉的多个第二信号线、以及存储单元阵列，该存储单元阵列具有配置在上述多个第一信号线与上述多个第二信号线的交叉点上的多个存储单元；
上述多个存储单元分别包括：
电阻变化元件，在被施加预定的第一极性的第一电压时，变化为属于第一范围的电阻值的低电阻状态，并且，在被施加第二极性的第二电压时，变化为属于比上述第一范围高的第二范围的电阻值的高电阻状态，上述第二极性是与上述第一极性相反的极性；以及
双端子的电流控制元件，与上述电阻变化元件串联连接；
上述电阻变化型非易失性存储装置具备：
写入电路，进行低电阻化写入和高电阻化写入，上述低电阻化写入是指，对上述存储单元，经由对应的上述第一信号线及上述第二信号线施加绝对值为上述第一电压以上的上述第一极性的低电阻化电压，由此使上述电阻变化元件变化为上述低电阻状态，上述高电阻化写入是指，对上述存储单元，经由对应的上述第一信号线及上述第二信号线施加绝对值为上述第二电压以上的上述第二极性的高电阻化电压，由此使上述电阻变化元件变化为上述高电阻状态；
第一选择电路，选择上述多个第一信号线中的某一个；以及
第二选择电路，选择上述多个第二信号线中的某一个；
上述多个存储单元分割为多个块；
上述多个块分别包含多个存储单元；
上述写入电路还进行如下处理：
对上述电阻变化型非易失性存储装置被制造后的初始状态的上述电阻变化元件，经由对应的上述第一信号线及上述第二信号线施加绝对值比上述低电阻化电压及上述高电阻化电压的绝对值大的初始击穿电压，由此进行使上述电阻变化元件转移到电阻能够通过上述低电阻化写入及上述高电阻化写入而变化的状态的初始击穿；
在上述初始击穿中，经由上述第一选择电路及上述第二选择电路，对由上述第一选择电路选择的第一信号线及由上述第二选择电路选择的第二信号线施加上述初始击穿电压；
在上述多个块之中，按以下顺序依次选择块，并对所选择的块中包含的多个存储单元进行上述初始击穿，该顺序为：从配置在与上述第一选择电路及上述第二选择电路中的至少一方电路最远的位置上的块向配置在与上述某一方电路最近的位置上的块的顺序。
2.根据权利要求1所述的电阻变化型非易失性存储装置，
上述写入电路在所选择的各块中包含的多个存储单元之中，按以下顺序依次选择存储单元，并对所选择的存储单元进行上述初始击穿，该顺序为：从配置在与上述第一选择电路及上述第二选择电路中的至少一方电路最远的位置上的存储单元向配置在与上述某一方电路最近的位置上的存储单元的顺序。
3.根据权利要求1所述的电阻变化型非易失性存储装置，
上述写入电路按以下顺序，以锯齿状依次选择块，并对所选择的块中包含的多个存储单元进行上述初始击穿，该顺序为：从配置在与上述第一选择电路最远的位置、且配置在与上述第二选择电路最远的位置上的块向配置在与上述第一选择电路最近的位置、且配置在与上述第二选择电路最近的位置上的块的顺序。
4.根据权利要求1所述的电阻变化型非易失性存储装置，
上述多个块以矩阵状配置；
上述写入电路进行如下处理：
在作为块单位的行及列中的一方、且沿着上述第一信号线的方向的多个线之中，按以下顺序依次选择线，该顺序为：从配置在与上述第二选择电路最远的位置上的线向配置在与上述第二选择电路最近的位置上的线的顺序；
在配置在所选择的线上的多个块之中，按以下顺序依次选择块，该顺序为：从配置在与上述第一选择电路最远的位置上的块向配置在与上述第一选择电路最近的位置上的块的顺序。
5.根据权利要求1所述的电阻变化型非易失性存储装置，
上述电阻变化型非易失性存储装置还包括多个块间开关，该多个块间开关分别设置在上述第一信号线的上述块之间；
上述写入电路在进行所选择的第一块中包含的多个存储单元的上述初始击穿之后，将设置在该第一块与第二块之间的上述块间开关断开，然后对上述第二块进行上述初始击穿，上述第二块是相对于该第一块邻接于上述一方电路侧的块。
6.根据权利要求1～5中任一项所述的电阻变化型非易失性存储装置，
上述电阻变化型非易失性存储装置还具备电流限制电路，该电流限制电路插入于从上述写入电路流向上述多个存储单元的电流的路径中，仅限制第一方向电流和第二方向电流中的上述第一方向电流，上述第一方向电流使上述多个存储单元变化为高电阻状态，上述第二方向电流使上述多个存储单元变化为低电阻状态；
上述写入电路在上述初始击穿中，对上述存储单元施加上述第二极性的上述初始击穿电压；
上述电流限制电路在上述初始击穿中，对流过上述路径的上述第一方向电流进行限制。
7.根据权利要求6所述的电阻变化型非易失性存储装置，
上述各存储单元在经由所连接的第一信号线和第二信号线被施加了上述第一信号线的电压比上述第二信号线的电压高的上述第一极性的第一电压时，变化为上述低电阻状态，在被施加了与上述第一极性相反的上述第二极性的第二电压时，变化为上述高电阻状态；
上述写入电路具有：
第一驱动电路，产生上述第一电压以上的第一驱动电压；
第二驱动电路，产生上述第二电压以上的第二驱动电压；
第三驱动电路，产生成为上述第一驱动电压的基准的电压；以及
第四驱动电路，产生成为上述第二驱动电压的基准的电压；
上述第一选择电路从上述多个第一信号线中选择一个第一信号线，连接所选择的一个第一信号线和上述第一驱动电路及上述第四驱动电路；
上述第二选择电路从上述多个第二信号线中选择一个第二信号线，连接所选择的一个第二信号线和上述第二驱动电路及上述第三驱动电路；
上述电流限制电路插入于上述第四驱动电路与上述第一选择电路之间。
8.根据权利要求6所述的电阻变化型非易失性存储装置，
上述各存储单元在经由所连接的第一信号线和第二信号线被施加了上述第一信号线的电压比上述第二信号线的电压高的上述第一极性的第一电压时，变化为上述低电阻状态，在被施加了与上述第一极性相反的上述第二极性的第二电压时，变化为上述高电阻状态；
上述写入电路具有：
第一驱动电路，产生上述第一电压以上的第一驱动电压；
第二驱动电路，产生上述第二电压以上的第二驱动电压；
第三驱动电路，产生成为上述第一驱动电压的基准的电压；以及
第四驱动电路，产生成为上述第二驱动电压的基准的电压；
上述第一选择电路从上述多个第一信号线中选择一个第一信号线，连接所选择的一个第一信号线和上述第一驱动电路及上述第四驱动电路；
上述第二选择电路从上述多个第二信号线中选择一个第二信号线，连接所选择的一个第二信号线和上述第二驱动电路及上述第三驱动电路；
上述电流限制电路插入于上述第二驱动电路与上述第二选择电路之间。
9.根据权利要求6～8中任一项所述的电阻变化型非易失性存储装置，
上述电流限制电路在第一期间中，将流过上述路径的上述第一方向电流限制到第一电流值以下，该第一期间是开始向上述存储单元供给上述初始击穿电压之后、并且上述存储单元被上述初始击穿之前的期间，上述电流限制电路在第二期间中，将流过上述路径的上述第一方向电流限制到比第一电流值小的第二电流值以下，该第二期间是上述第一期间之后、并且包含上述存储单元被上述初始击穿的时刻的期间。
10.根据权利要求9所述的电阻变化型非易失性存储装置，
上述电流限制电路检测上述第一信号线或上述第二信号线的电压是否达到了预定的电压，在上述第一信号线或上述第二信号线的电压达到了上述预定的电压的情况下，将所限制的电流从上述第一电流值变更为上述第二电流值。
11.根据权利要求7所述的电阻变化型非易失性存储装置，
上述电阻变化型非易失性存储装置还具备：
电容负载元件；以及
选择开关，切换下述节点与上述电容负载元件之间的导通及非导通，该节点是上述电流限制电路与上述第一选择电路之间的节点；
上述选择开关在上述初始击穿时使上述节点和上述电容负载元件导通。
12.根据权利要求8所述的电阻变化型非易失性存储装置，
上述电阻变化型非易失性存储装置还具备：
电容负载元件；以及
选择开关，切换下述节点与上述电容负载元件之间的导通及非导通，该节点是上述电流限制电路与上述第二选择电路之间的节点；
上述选择开关在上述初始击穿时使上述节点和上述电容负载元件导通。
13.根据权利要求1～12中任一项所述的电阻变化型非易失性存储装置，
上述电阻变化元件具有第一电极、第二电极、以及由上述第一电极及上述第二电极夹住的过渡金属氧化物层；
上述过渡金属氧化物层包括：
缺氧型的第一过渡金属氧化物层，与上述第一电极相接；以及
第二过渡金属氧化物层，与上述第二电极相接，缺氧度比上述第一过渡金属氧化物层的缺氧度小。
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