KR20040040364A - 자기 기억 장치 및 그 제조 방법 - Google Patents

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KR20040040364A
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가부시끼가이샤 도시바
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Abstract

본 발명은 기입 전류값이 메모리 셀마다 변동되는 것을 방지할 수 있는 자기 기억 장치를 제공하는 것을 과제로 한다. 이를 위해, 자기 기억 장치는 제1 방향을 따라 서로 이격하여 배치된, 정보를 기록하는 제1 및 제2 자기 저항 소자를 포함한다. 제1 및 제2 자기 저항 소자에 자계를 인가하기 위한 제1 배선은 제1 방향을 따라 배치된다. 제1 배선으로부터의 자계를 제1 및 제2 자기 저항 소자에 효과적으로 인가하기 위한 제1 자기 회로는 제1 배선의 측면으로 연장되며, 또한 제1 및 제2 자기 저항 소자 사이에 절결부를 갖는다.

Description

자기 기억 장치 및 그 제조 방법{MAGNETIC MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 자기 기억 장치 및 그 제조 방법에 관한 것으로, 자기 회로를 갖는 자기 기억 장치 및 그 제조 방법에 관한 것이다.
최근, 자기의 성질을 이용한 자기 기억 장치가 알려져 있다. 자기 기억 장치는 터널형 자기 저항 효과(Tunneling Magneto Resistive; 이하 TMR이라 기재함)를 이용하여 정보를 기록한다.
이러한 자기 기억 장치로서, 소위 자기 랜덤 액세스 메모리(Magnetic RandomAccess Memory; 이하 MRAM으로 약기)가 있다. MRAM은 정보의 기록 담체로서 강자성체의 자화 방향을 이용한 고체 메모리의 총칭이며, 기록 정보를 수시로, 재기입, 유지, 판독 등을 행할 수 있다.
도 40의 (a)는 전형적인 자기 기억 장치를 개략적으로 도시하는 평면도 및 단면도이다. 도 40의 (a) 및 (b)에 도시한 바와 같이, 격자 형상으로 형성된 제1 기입 배선(201)과 제2 기입 배선(202)과의 각 교차점에서 또한 이들 기입 배선(201 및 202)과의 사이에 메모리 셀(203)이 제공된다. 메모리 셀(203)은 순차 적층된 고착층, 터널 배리어층, 및 기록층에 의해 구성된다.
정보의 기입시, 선택 메모리 셀(203)의 위치를 지나는 기입 배선(201 및 202) 에 전류를 흘린다. 이 전류에 의해 기입 배선(201 및 202)의 교점에 자계를 발생시키며, 이 자계에 의해 메모리 셀(203)의 기록층의 자화 방향을 반전시킨다. 고착층과 기록층의 자화의 상대적인 배치가 평행한지 또는 반평행한지에 따라, 2진 정보가 기록된다.
기록 정보의 판독은 자기 저항 효과를 이용하여 행한다. 자기 저항 효과란, 메모리 셀(203)의 전기 저항이 메모리 셀(203)을 구성하는 강자성체의 자화 방향과 전류와의 상대각 등에 따라 변화하는 현상이다. 이 저항의 변화를 메모리 셀(203)에 전류를 흘림으로써 판독한다.
정보를 기입할 때, 기록층의 자화 방향을 반전시키기 위해 필요한 자계(스위칭 자계)를 발생시킬 필요가 있다. 이 자계를 적은 전류로 효율적으로 발생시키기 위해, 기입 배선(201 및 202) 주위에 키퍼층 또는 요크 구조(자기 회로)를 제공하는 것이 알려져 있다(미국 특허 제5,940,319호, 미국 특허 제5,956,267호, 유럽 특허 WO 00/10172호, 일본 특허 공개 평8-306014호).
도 41의 (a) 및 (b)에 도시한 바와 같이, 제1 기입 배선(201) 주위에 예를 들면, 배리어 메탈(204)을 개재하여 고투자율(透磁率)의 자성 재료에 의한 자기 회로(205)가 제공된다. 이러한 구성으로 함으로써, 기입 배선(201)의 주위에서 발생한 자속을 자기 회로(205) 내에 효율적으로 수속시킬 수 있다. 이에 따라, 스위칭 자계의 발생에 필요한 전류값(기입 전류값)을 저감할 수 있다. 또, 자기 회로(205)를 제공한 경우, 메모리 셀(203) 근방에서 발생하는 자계는 자기 회로(205)와 메모리 셀(203)과의 사이의 거리에 의존한다. 즉, 거리가 짧을수록 메모리 셀(203)의 근방에서 발생하는 자계는 커진다.
[특허 문헌 1]
미국 특허 제5,940,319호 명세서
[특허 문헌 2]
미국 특허 제5, 956, 267호 명세서
[특허 문헌 3]
국제 공개 제00/10172호 팜플렛
미국 특허 제5,956,267호 명세서
[비특허 문헌 1]
Roy Scheuerlein, et al., A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell, 「2000ISSCC Digest of Technical Papers」, (미국), 2000년 2월, p.128-129
[비특허 문헌 2]
M Sato, et al., Spin-Valve-Like Properties of Ferromagnetic Tunnel Junctions, 「Jpn. J. Appl. Phys.」, 1997년, 제36권, Part2, p200-201
[비특허 문헌 3]
K Inomata, et al., Spin-dependent tunneling between a soft ferromagnetic layer and hard magnetic nano particles, 「Jpn. J. Appl. Phys.」, 1997년, 제36권, Part2, p.1380-1383
그런데, 최근, 자기 기억 장치의 집적도 향상을 위한 미세화에 의해, 리소그래피 공정의 곤란도는 높아지고 있다. 이 때문에, 도 42의 (a)에 도시한 바와 같이, 메모리 셀(203)의 사이즈에 변동이 발생하는 경우가 있다. 또한, 각 층간의 위치 정렬의 정밀도에도 한계가 있기 때문에, 도 43의 (a)에 도시한 바와 같이, 예를 들면, 기입 배선(201)의 위치와 메모리 셀(203)의 위치가 어긋나는 경우가 있다. 이와 같이, 메모리 셀(203)의 사이즈 변동, 기입 배선(201)과 메모리 셀(203)과의 사이의 위치의 어긋남에 의해 이하와 같은 문제가 발생한다.
도 42의 (a)의 단면도인 도 42의 (b) 및 (c)에 도시한 바와 같이, 큰 메모리 셀(203a)은 자기 회로(205)와의 거리가 작다. 한편, 작은 메모리 셀(203b)은 이 거리가 크다. 이 때문에, 기입 배선(201) 주위에서 발생한 자속(206)의 대부분은 메모리 셀(203a)로 수속된다. 한편, 메모리 셀(203b)에서 발생되는 자계는 작아진다.
도 43의 (a)의 단면도인 도 43의 (b) 및 (c)의 경우도 마찬가지로, 메모리 셀(203c)과 메모리 셀(203d)과의 사이에서 자속의 변동이 발생한다.
이와 같이, 메모리 셀(203)의 사이즈 변동이나 위치의 어긋남이 있으면, 메모리 셀마다 인가되는 자속에 변동이 발생한다. 이와 같이 되면, 기입 전류값이 메모리 셀(203)에 따라 상이하여, 자기 기억 장치의 수율을 저하시키는 원인으로 된다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것이며, 그 목적이라고 하는 것은 기입 전류값이 메모리 셀마다 변동되는 것을 방지할 수 있는 자기 기억 장치를 제공하고자 하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도.
도 2는 도 1의 자기 기억 장치를 개략적으로 도시하는 단면도.
도 3은 도 1의 자기 기억 장치를 개략적으로 도시하는 단면도.
도 4는 메모리 셀의 구조의 일례를 개략적으로 도시하는 단면도.
도 5는 메모리 셀의 구조의 일례를 개략적으로 도시하는 단면도.
도 6은 메모리 셀의 구조의 일례를 개략적으로 도시하는 단면도.
도 7은 메모리 셀의 구조의 일례를 개략적으로 도시하는 단면도.
도 8은 메모리 셀의 구조의 일례를 개략적으로 도시하는 단면도.
도 9는 메모리 셀의 구조의 일례를 개략적으로 도시하는 단면도.
도 10은 도 1의 자기 기억 장치의 제조 공정을 개략적으로 도시하는 단면도.
도 11은 도 10에 계속되는 공정을 개략적으로 도시하는 단면도.
도 12는 도 11에 계속되는 공정을 개략적으로 도시하는 단면도.
도 13은 도 12에 계속되는 공정을 개략적으로 도시하는 단면도.
도 14는 도 13에 계속되는 공정을 개략적으로 도시하는 단면도.
도 15는 도 14에 계속되는 공정을 개략적으로 도시하는 단면도.
도 16은 본 발명의 제2 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도.
도 17은 도 16의 자기 기억 장치를 개략적으로 도시하는 사시도.
도 18은 도 16의 자기 기억 장치의 제조 공정을 개략적으로 도시하는 사시도.
도 19는 도 18에 계속되는 공정을 개략적으로 도시하는 사시도.
도 20은 본 발명의 제3 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도.
도 21은 도 20의 자기 기억 장치를 개략적으로 도시하는 사시도.
도 22는 도 21에 계속되는 공정을 개략적으로 도시하는 사시도.
도 23은 도 22에 계속되는 공정을 개략적으로 도시하는 사시도.
도 24는 도 23에 계속되는 공정을 개략적으로 도시하는 사시도.
도 25는 본 발명의 제3 실시예의 변형예에 따른 자기 기억 장치를 개략적으로 도시하는 단면도.
도 26은 본 발명의 제4 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 단면도.
도 27은 본 발명의 제5 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도.
도 28은 도 27의 자기 기억 장치를 개략적으로 도시하는 단면도.
도 29는 본 발명의 제6 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도.
도 30은 도 29의 자기 기억 장치를 개략적으로 도시하는 단면도.
도 31은 본 발명의 제7 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도.
도 32는 도 31의 자기 기억 장치를 개략적으로 도시하는 단면도.
도 33은 도 31의 자기 기억 장치의 제조 공정을 개략적으로 도시하는 단면도.
도 34는 도 33에 계속되는 공정을 개략적으로 도시하는 단면도.
도 35는 본 발명의 제8 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도.
도 36은 도 35의 자기 기억 장치를 개략적으로 도시하는 단면도.
도 37은 본 발명의 제9 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도.
도 38은 도 37의 자기 기억 장치를 개략적으로 도시하는 단면도.
도 39는 도 37의 자기 기억 장치를 개략적으로 도시하는 단면도.
도 40은 전형적인 자기 기억 장치를 개략적으로 나타내는 도면.
도 41은 자기 회로를 갖는 기입 배선을 개략적으로 나타내는 도면.
도 42는 종래의 자기 기억 장치의 문제점을 설명하기 위한 도면.
도 43은 종래의 자기 기억 장치의 문제점을 설명하기 위한 도면.
도 44는 하나의 기입 배선을 이용한 자기 기억 장치를 개략적으로 도시하는 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 자기 기억 장치
2 : 제1 기입 배선
3 : 제2 기입 배선
5 : 메모리 셀,
6, 7 : 자기 회로,
8, 9 : 배리어 메탈
11 : 반도체 기판
Q : 트랜지스터
본 발명은 상기 과제를 해결하기 위해 이하에 나타내는 수단을 이용하고 있다.
본 발명의 제1 시점에 의한 자기 기억 장치는, 제1 방향을 따라 서로 이격하여 배치된, 정보를 기록하는 제1 및 제2 자기 저항 소자와, 상기 제1 방향을 따라 배치된, 상기 제1 및 제2 자기 저항 소자에 자계를 인가하기 위한 제1 배선과, 상기 제1 배선의 측면으로 연장되며, 또한 상기 제1 및 제2 자기 저항 소자의 사이에 절결부를 갖는, 상기 제1 배선으로부터의 자계를 상기 제1 및 제2 자기 저항 소자에 효과적으로 인가하기 위한 제1 자기 회로를 포함하는 것을 특징으로 한다.
본 발명의 제2 시점에 의한 자기 기억 장치의 제조 방법은 반도체 기판의 상측에 제1 방향을 따라 제1 배선을 형성하며, 상기 제1 배선의 측면 상에 제1 자기 회로를 형성하고, 상기 제1 배선 상에 서로 이격되는 2개의 자기 저항 소자를 형성하며, 상기 자기 저항 소자를 피복하는 마스크재를 형성하고, 상기 마스크재를 마스크로 하여 상기 제1 자기 회로의 일부를 제거함으로써, 상기 제1 배선의 측면 상의 상기 제1 자기 회로의 상기 마스크재의 상호간에 절결부를 형성하는 것을 특징으로 한다.
또한, 본 발명에 따른 실시예에는 여러가지 단계의 발명이 포함되어 있으며, 개시되는 복수의 구성 요건에서의 적당한 조합에 의해 여러가지 발명이 추출될 수 있다. 예를 들면, 실시예에 나타나는 전체 구성 요건으로부터 몇개의 구성 요건이 생략됨으로써 발명이 추출된 경우, 그 추출된 발명을 실시하는 경우에는 생략 부분이 주지 관용 기술에 의해 적절히 보충되는 것이다.
<발명의 실시예>
이하에 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 또, 이하의 설명에서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는 동일한 부호를 붙이며, 중복 설명은 필요한 경우에만 행한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 자기 기억 장치(1)를 개략적으로 도시하는 평면도이다. 자기 기억 장치(1)는 소위, 선택 트랜지스터를 갖는 타입이다. 도 1에 도시한 바와 같이, 제1 실시예에 따른 자기 기억 장치(1)의 제1 기입 배선(2)을 제1 방향을 따라 제공한다. 제1 기입 배선(2)은 메모리 셀(5)에 자계를인가하는 기능을 갖는다.
제1 기입 배선(2)과 다른 평면(도면에서, 제1 기입 배선(2)보다 앞의 면)에 제2 기입 배선(3)이 제공된다. 제2 기입 배선(3)은 제1 기입 배선(2)과 다른 제2 방향을 따라 제공된다. 제2 기입 배선(3)은 메모리 셀(5)에 자계를 인가하는 기능 및 메모리 셀(5)로부터의 정보를 판독하는 데이터선으로서의 기능을 갖는다. 제1 방향과 제2 방향과는 전형적으로는, 거의 직각 관계를 갖는다. 참조 부호 8 및 9는 배리어 메탈이다.
제1 기입 배선(2)과 제2 기입 배선(3)과의 교차점에서, 또한 제1 및 제2 기입 배선(2 및 3) 사이에, 메모리 셀(5)이 제공된다. 따라서, 각 메모리 셀(5)의 각각의 실질적으로 동일한 방향의 면이, 제1 및 제2 기입 배선(2, 3)과 면한다. 메모리 셀(5)은 예를 들면, 제2 기입 배선(3)을 따른 방향의 변이, 제1 기입 배선(2)을 따른 방향의 변보다 길게 형성된다. 이렇게 함에 따라, 메모리 셀(5)의 자화 방향이 제2 기입 배선(3)을 따라 반전하기 쉽게 된다. 이 제2 기입 배선(3)을 따른 방향은 자화 용이축 방향이라 부른다.
메모리 셀(5)로서, 자기 저항 효과를 이용한 자기 저항 소자가 이용된다. 또한, 자기 저항 효과 소자 중 하나로서, 강자성 터널 접합(Magnetic Tunnel Junction; 이하 MTJ라 기재함)에 의한(예를 들면, ISSCC 2000 Digest Paper TA7.2 참조) MTJ 소자가 이용된다. MTJ 소자는 후술하는 바와 같이, 예를 들면, 강자성체 재료 등으로 이루어지는 고착층 및 기록층과, 절연 재료로 이루어지는 터널 배리어층이 적층된 구조를 갖는다.
제1 기입 배선(2)은 주위에 제공된 자기 회로(6)를 갖는다. 마찬가지로, 제2 기입 배선(3)은 주위에 제공된 자기 회로(7)를 갖는다.
도 2의 (a) 및 (b), 도 3의 (a) 및 (b)는 도 1에 도시하는 자기 기억 장치의 단면도를 개략적으로 나타내고 있다. 도 2의 (a) 및 (b)는 도 1의 ⅡA-ⅡA선, ⅡB-ⅡB선을 따른 구조를 개략적으로 도시하는 단면도이다. 도 3의 (a) 및 (b)는 도 1의 ⅢA-ⅢA선, ⅢB-ⅢB선을 따른 구조를 개략적으로 도시하는 단면도이다.
도 2의 (a) 및 (b), 도 3의 (a) 및 (b)에 도시한 바와 같이, 기판(11)의 표면에 소자 분리 절연막(12)이 제공된다. 소자 분리 절연막(12)의 상호간에는 MIS(Metal Insulator Semiconductor) 트랜지스터 Q가 제공된다. 트랜지스터 Q는 소스 확산층(13), 드레인 확산층(14), 게이트 절연막(도시하지 않음), 게이트 전극(15)에 의해 구성된다. 소스 확산층(13), 드레인 확산층(14)은 서로 이격되어 반도체 기판(11)의 표면에 형성된다. 게이트 전극(15)은 소스(13)와 드레인 확산층(14)과의 사이의 반도체 기판(11) 상에 게이트 절연막을 개재하여 제공된다.
소스 확산층(13)의 상측에는 배선층(21)이 제공된다. 배선층(21)의 주위에는 예를 들면, 다마신(damascene) 구조의 배리어 메탈(22)이 필요에 따라 제공된다. 마찬가지로, 후술하는 각 배선층은 필요에 따라 제공되는 배리어 메탈(22)을 갖는다.
배선층(21)과 소스 확산층(13)과는 플러그(23)에 의해 접속된다. 플러그(23) 주위에는 소위, 다마신 구조의 배리어 메탈(24)이 필요에 따라 제공된다. 마찬가지로, 후술하는 각 플러그는 필요에 따라 제공되는 배리어 메탈(24)을갖는다.
드레인 확산층(14)의 상측에는 배선층(25)이 제공된다. 배선층(21)과 배선층(25)과는 예를 들면, 실질적으로 동일한 레벨로 제공된다. 배선층(25)과 드레인 확산층(14)과는 플러그(26)에 의해 접속된다. 배선층(25)의 상측에는 배선층(27)이 제공된다. 배선층(27)과 배선층(25)과는 플러그(27)에 의해 접속된다.
배선층(21)의 상측에는 제1 기입 배선(2)이 제공된다. 제1 기입 배선(2)은 예를 들면, 배선층(27)과 실질적으로 동일한 레벨로 제공된다. 제1 기입 배선(2) 주위에는 다마신 구조의 배리어 메탈(8)이 제공된다. 배리어 메탈(8)의 주위에는 제1 기입 배선(2)의 양측면과 하면으로 연장되는 자기 회로(6)가 제공된다.
자기 회로(6)는 도 3의 (b)에 도시한 바와 같이, 제1 기입 배선(2)의 측면 상에서, 상단으로부터 하단을 향하여 노치 형상으로 제거된 절결부(30)를 갖는다. 절결부(30)는 적어도 제2 기입 배선(3)의 상호간에 형성되며, 메모리 셀(5)의 상호간으로 할 수도 있다.
절결부는 도 3의 (b)에서 메모리 셀(5)과 자기 회로(6)와의 최단 거리를 d1,노치 부분의 깊이를 d2로 하면, d2>0.5×d1인 것이 바람직하다.
배선층(27) 및 제1 기입 배선(2)의 상측에는 접속 배선층(2)이 제공된다. 접속 배선층(2)은 배선층(27)으로부터 제1 기입 배선(2) 상으로 연장된다. 접속 배선층(2)은 배선층(27)과 접속되어 있다.
접속 배선층(2) 위의 제1 기입 배선(2)의 상측에 대응하는 위치에 메모리 셀(5)이 제공된다. 메모리 셀(5)의 위에는 제2 기입 배선(3)이 제공된다. 제2 기입 배선(3) 주위에는 다마신 구조의 배리어 메탈(9)이 제공된다. 배리어 메탈(9)의 주위에는 제2 기입 배선(3)의 양측면과 상면으로 연장되는 자기 회로(7)가 제공된다.
자기 회로(6 및 7)의 재료는 자기 기억 장치의 기입 전류의 펄스 폭에 대하여 자화 응답이 추종 가능한 특성을 갖는 것이 바람직하다. 이 때문에, (1) 처음 투자율이 적어도 100 이상인 것, (2) 포화 자화가 작은 것, (3) 재료의 비 저항이 높은 것의 조건이 만족되어 있는 것이 바람직하다. 이것으로부터, 퍼멀로이 등의 고투자율 재료, Mo 첨가 퍼멀로이 등의 Ni기 합금, 센더스트(sendust) 및 파인멧트(finemet) 등의 Fe기 합금에 의해 구성할 수 있다. 또, 페라이트(ferite) 등의 산화물 강자성체 재료에 의해 구성하는 것도 가능하다. 또한, 이들 재료에, Si, B 등의 메타로이드(metaroid), Cu, Cr, V 등의 입계 석출물을 만들기 쉬운 첨가물을 가할 수 있다. 이 결과, 해당 합금을 미결정집합체, 비정질로 할 수 있다. 또한, 자기 회로(6 및 7) 내의 자구가 적당히 제어되도록 형상을 최적화하는 것이 바람직하다.
다음으로, 메모리 셀(MTJ 소자)(5)에 대하여 이하에 설명한다. MTJ 소자의 MTJ 구조로서, 소위 스핀 밸브 구조인 것이 알려져 있다. 스핀 밸브 구조는 한쪽의 강자성체에 인접하여 반강자성체를 배치하고, 자화 방향을 고착시킨 것이다(예를 들면, Jpn. J. Appl. Phys., 36, L200(1997). 참조). 스핀 밸브 구조로 함으로써, 자계의 감도를 개선할 수 있다.
도 4∼도 6은 스핀 밸브 구조의 메모리 셀(101)의 일례를 개략적으로 나타내는 단면도를 도시한다. 이 메모리 셀(101)은 소위, 일중 터널 배리어층을 갖는 구조이다. 즉, 각 메모리 셀(101)은 순으로 적층된 고착층(102), 터널 배리어층(103), 기록층(104)을 갖는다. 이하, 고착층(102), 기록층(104)의 구조에 대하여 설명한다.
도 4에 도시하는 메모리 셀(101)의 고착층(102)은 순서대로 적층된 템플릿층(111), 초기 강자성층(112), 반강자성층(113), 기준 강자성층(114)을 갖는다. 기록층(104)은 순서대로 적층된 자유 강자성층(115), 및 접점층(116)을 갖는다.
도 5에 도시하는 메모리 셀(101)은 고착층(102)이 도 3의 고착층보다 많은 층에 의해 구성되는 구조를 갖는다. 즉, 고착층(102)은 순서대로 적층된 템플릿층(111), 초기 강자성층(112), 반강자성층(113), 강자성층(114'), 비자성층(117), 강자성층(114")을 갖는다. 기록층(104)은 도 4에 도시하는 메모리 셀과 동일한 구조이다.
도 6에 도시하는 메모리 셀(101)은 도 5의 구조 이외에, 기록층(104)이 보다 많은 층에 의해 구성되는 구조를 갖는다. 즉, 고착층(102)은 도 5에 도시하는 메모리 셀과 동일한 구조이다. 한편, 기록층(104)은 강자성층(115'), 비자성층(117), 강자성층(115"), 접점층(116)을 갖는다. 도 5 및 도 6에 도시하는 메모리 셀의 구조로 함으로써, 도 4의 경우에 비해, 메모리 셀(101)을 구성하는 각 층간의 누설 자계의 발생을 억제하여, 보다 미세화에 적합한 셀 구조로 할 수 있다.
도 4∼도 6에 도시하는 메모리 셀(101)의 각 층은 예를 들면, 이하에 나타내는 재료를 이용하여 형성할 수 있다.
고착층(102) 및 기록층(104)의 재료로서, 예를 들면, Fe, Co, M 또는 이들 합금, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(R : 희토류, X : Ca, Ba, Sr) 등의 산화물을 이용할 수 있다. 또한, NiMnSb, PtMnSb 등의 호이슬러 합금 등을 이용할 수도 있다. 이들 강자성체에는 강자성을 잃어버리지 않는 한, Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소가 다소 포함되어 있어도 상관없다.
고착층(102)의 일부를 구성하는 반강자성(113)의 재료로서, 예를 들면, Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3등을 이용할 수 있다.
터널 배리어층(103)의 재료로서, Al2O3, SiO2, MgO, AlN, Bi2O3, MgF2, CaF2, SrTiO2, AlLaO3등의 유전체를 이용할 수 있다. 이들 유전체에는 산소, 질소, 불소 결손이 존재하고 있어도 상관없다.
도 4∼도 6에 도시하는 메모리 셀(101)의 구조는 후술하는 다른 실시예에도 적용가능하다.
또한, 메모리 셀(5)로서, 소위 2중 터널 배리어층을 갖는 것을 사용할 수도 있다. 2중 터널 배리어층 구조는 순서대로 적층된 제1 고착층(122), 제1 터널 배리어층(123), 기록층(104), 제2 터널 배리어층(126), 제2 고착층(126)을 갖는다. 2중 터널 배리어층 구조로 함으로써, 메모리 셀로의 인가 전압에 대하여, 높은 자기 저항의 변화율을 유지할 수 있다. 또한, 내압을 높게 하는 것도 가능하다. 또, 제1 터널 배리어층(123) 및 제2 터널 배리어층(126)의 재료로서, 터널 배리어층(103)과 동일한 재료를 이용할 수 있다.
또한, 2중 터널 배리어층 구조와, 상기 스핀 밸브 구조를 조합할 수도 있다. 이하, 2중 터널 배리어층 구조이며 또한 스핀 밸브 구조를 갖는 메모리 셀에 대하여 설명한다. 도 7∼도 9는 2중 터널 배리어층 구조이며 또한 2중 터널 배리어층을 갖는 메모리 셀(121)의 일례를 개략적으로 나타내는 단면도이다. 이하, 제1 고착층(122), 기록층(104), 및 제2 고착층(126)의 구조에 대하여 설명한다.
도 7에 도시하는 메모리 셀(121)의 제1 고착층(122)은 순서대로 적층된 템플릿층(111), 초기 강자성층(112), 반강자성층(113), 기준 강자성층(114)을 갖는다. 제2 고착층(126)은 순서대로 적층된 기준 강자성층(114), 반강자성층(113), 초기 강자성층(112), 및 접점층(116)을 갖는다.
도 8에 도시하는 메모리 셀(121)은, 제2 고착층(126)이 도 7의 고착층보다 많은 층에 의해 구성되는 구조를 갖는다. 즉, 제1 고착층(122)은 도 7에 도시하는 메모리 셀과 동일한 구조이다. 한편, 제2 고착층(126)은 순서대로 적층된 강자성층(114'), 비자성층(117), 강자성층(114"), 반강자성층(113), 초기 강자성층(112), 및 접점층(116)을 갖는다.
도 9에 도시하는 메모리 셀(121)은 도 8의 구조 이외에 기록층(104)이 보다 많은 층에 의해 구성되는 구조를 갖는다. 즉, 제1 고착층(122) 및 제2 고착층(126)은 도 8에 도시하는 메모리 셀(121)과 동일한 구조이다. 한편,기록층(104)은 강자성층(115'), 비자성층(117), 강자성층(115")을 갖는다. 도 8 및 도 9에 도시하는 메모리 셀의 구조로 함으로써, 도 7의 경우에 비해, 메모리 셀(121)을 구성하는 각 층간의 누설 자계의 발생을 억제하여, 보다 미세화에 적합한 셀 구조로 할 수 있다.
도 7∼도 9에 도시하는 메모리 셀(121)의 구조는 후술하는 다른 실시예에도 적용가능하다.
다음으로, 도 10∼도 15를 참조하여, 도 1, 도 2의 (a) 및 (b), 도 3의 (a) 및 (b)에 나타내는 자기 기억 장치의 제조 방법을 설명한다. 도 10∼도 15는 도 1 및 도 2에 나타내는 자기 기억 장치의 제조 공정을 순서대로 나타내고 있다.
도 10의 (a) 및 (b)는 도 2의 (a) 및 도 3의 (a)에 각각 대응하는 방향으로부터 보았을 때의 단면도이다. 도 10의 (a) 및 (b)에 도시한 바와 같이, 반도체 기판(11) 상에 STI(Shallow Trench Isolation) 구조를 갖는 소자 분리 절연막(12)이 선택적으로 형성된다. 다음으로, 반도체 기판(11) 상에 게이트 절연막, 게이트 전극(15)이 형성된다. 다음으로, 게이트 전극(15)을 마스크로 하여 이온이 주입됨에 따라, 소스 확산층(13) 및 드레인 확산층(14)이 형성된다. 다음으로, 반도체 기판(11) 상의 전면에, 예를 들면, CVD(Chemical vapor Deposition)법에 의해 층간 절연막(31)이 제공된다. 다음으로, 예를 들면, 리소그래피 공정 및 RIE(Reactive Ion Etching)법에 의해 층간 절연막(31)을 관통하는 컨택트홀이 제공된다. 다음으로, 이 컨택트홀이 도전 재료에 의해 매립되며, CMP(Chemical Mechanical Polish)에 의해 도전 재료가 평탄화됨으로써, 배리어 메탈(24) 및 플러그(23)가 형성된다.
도 11의 (a) 및 (b)는 도 2의 (a) 및 도 3의 (a)에 각각 대응하는 방향으로부터 보았을 때의 단면도이다. 도 11의 (a) 및 (b)에 도시한 바와 같이, 층간 절연막(31) 상에 층간 절연막(32)이 형성된다. 다음으로, 층간 절연막(32) 내에 배선홈이 형성되며, 이 배선홈이 도전 재료에 의해 매립되고, 도전 재료가 평탄화된다. 이 결과, 배리어 메탈(22) 및 배선층(21, 25)이 형성된다.
다음으로, 층간 절연막(32) 상에 층간 절연막(33)이 형성된다. 다음으로, 층간 절연막(33) 내에 컨택트홀이 형성되며, 이 컨택트홀이 도전 재료에 의해 매립되며, 이 도전 재료가 평탄화된다. 이 결과, 배리어 메탈(24) 및 플러그(28)가 형성된다.
도 12의 (a) 및 (b)는 도 2의 (a) 및 도 3의 (a)에 각각 대응하는 방향으로부터 보았을 때의 단면도이다. 도 12의 (a) 및 (b)에 도시한 바와 같이, 층간 절연막(33) 상에 층간 절연막(34)이 형성된다. 다음으로, 층간 절연막(34) 내에 배선층(27)용 배선홈이 형성되며, 이 배선홈이 도전 재료에 의해 매립되고, 상기 도전 재료가 평탄화된다. 이 결과, 배리어 메탈(22) 및 배선층(27)이 형성된다.
도 13의 (a) 및 (b)는 도 2의 (a) 및 도 3의 (a)에 각각 대응하는 방향으로부터 보았을 때의 단면도이다. 도 13의 (a) 및 (b)에 도시한 바와 같이, 층간 절연막(34) 내에 제1 기입 배선(2)용의 배선홈이 형성된다. 다음으로, 이 배선홈의 내벽 전면에 자기 회로(6)의 재료막, 배리어 메탈(8)의 재료막, 제1 기입 배선(2)의 재료막이 순차적으로 퇴적된다. 다음으로, 이들 재료막이 평탄화된다. 이 결과, 자기 회로(6), 배리어 메탈(8), 및 제1 기입 배선(2)이 형성된다.
도 14의 (a) 및 (b)는 도 2의 (a) 및 도 3의 (b)에 각각 대응하는 방향으로부터 보았을 때의 단면도이다. 도 14의 (a) 및 (b)에 도시한 바와 같이, 배선층(27) 및 기입 배선(2)을 피복하도록 층간 절연막(35)이 형성된다. 다음으로, 이 층간 절연막(35) 내에 컨택트를 형성한 후, 층간 절연막(35)의 위에 컨택트와 접속되도록 접속 배선층(29)이 형성된다. 다음으로, 접속 배선층(29)의 위에 메모리 셀(5)이 형성된다.
다음으로, 메모리 셀(5)을 피복하도록 마스크재(36)가 형성된다. 이 마스크재(36)는 도 14의 (b)에 도시한 바와 같이, 적어도 제1 기입 배선(2)을 따른 방향에서, 접속 배선(29)과 동일한 정도의 폭을 갖고 형성된다. 다음으로, 이 마스크재(36)를 마스크로 하여, 예를 들면, 웨트 에칭에 의해 자기 회로(6)의 상부의 일부분이 제거된다. 이 결과, 자기 회로(6)에 절결부(30)가 형성된다.
도 15의 (a) 및 (b)는 도 2의 (a) 및 도 3의 (b)에 각각 대응하는 방향으로부터 보았을 때의 단면도이다. 도 15의 (a) 및 (b)에 도시한 바와 같이, 마스크재(36)가 제거되고, 메모리 셀(5)의 상호간에 층간 절연막(37)이 형성된다. 다음으로, 층간 절연막(37) 위에 층간 절연막(38)이 형성된다.
다음으로, 도 2의 (a) 및 (b), 도 3의 (a) 및 (b)에 도시한 바와 같이, 층간 절연막(38) 내의 메모리 셀(5) 위에, 제2 기입 배선(3)용의 배선홈이 형성되며, 이 배선홈이 도전 재료에 의해 매립되어 평탄화된다. 이 결과, 제2 기입 배선(3) 및 배리어 메탈(9)이 형성된다. 다음으로, 층간 절연막(38)이 제거되며, 공지의 방법에 의해 배리어 메탈(9) 주위에 자기 회로(7)가 형성된다. 다음으로, 제2 기입 배선(3)의 상호간이 절연막에 의해 매립된다.
본 발명의 제1 실시예에게 따르면, 제1 기입 배선(2) 주위에 형성된 자기 회로(8)는 제1 기입 배선(2)의 측면 상에서, 제2 기입 배선(3) 또는 메모리 셀(5)의 상호간에서, 기입 배선(2)의 상면으로부터 깊이 방향을 향하는 절결부(30)를 갖는다. 이러한 구조로 함으로써, 메모리 셀(5)의 치수의 어긋남이나, 자기 회로(8)와 메모리 셀(5)과의 상대 위치가 어긋났다고 하여도, 제1 기입 배선(2)에 의해 발생된 자계는 대상 메모리 셀에 확실히 인가된다. 따라서, 자기 회로에 의해 기입 전류값을 저감하면서, 기입 전류값이 메모리 셀에 의해 변동하는 것을 피할 수 있다.
그런데, 현재, 메모리 셀은 평면에서, 긴 변 대 짧은 변의 비가 예를 들면, 1.5 정도로 되어 있다. 또한, 이러한 메모리 셀을 형성할 때, 리소그래피 기술에 의한 치수 제어는 일반적으로 짧은 변 방향에서는 용이하며, 긴 변 방향에서는 곤란하다. 이 때문에, 짧은 변 방향(제1 방향과 동일한 방향)에서, 긴 변 방향(제2 방향과 동일한 방향)에 비해, 메모리 셀의 크기 및 위치에 변동이 발생하기 쉽다. 그 결과, 메모리 셀마다 소정의 기입 전류값이 상이하다. 따라서, 제1 및 제2 실시예에서는, 짧은 변 방향을 따른 제1 기입 배선(2)의 자기 회로(6)만이 제거 부분을 갖는 구조로 한다.
또한, 제1 실시예를 1개의 배선을 이용하여 정보의 기입 및 판독을 하는 자기 기억 장치에 적용하는 것도 가능하다. 이 경우의 회로도는 도 44에 도시한 바와 같이 된다. 도 44에 도시한 바와 같이, 배선 BL1과 배선 BL2와의 사이에 트랜지스터 Tr1, Tr2가 직렬 접속된다. 트랜지스터 Tr1과 트랜지스터 Tr2와의 접속 노드에는 MTJ(메모리 셀(5)에 대응)의 일단이 접속된다. 트랜지스터 Tr1, Tr2의 게이트는 배선 WL에 접속된다. 도 44에서, 배선 BL1과 트랜지스터 Tr1과의 접속 노드 N1과, 배선 BL2와 트랜지스터 Tr2와의 접속 노드 N2와의 사이가 제1 기입 배선(2), 제2 기입 배선(3) 중 어느 한쪽에 대응한다.
다음으로, 상기 구성의 자기 기억 장치의 동작을 간단히 설명한다. 기입 시, 배선 BL1과 BL2와의 사이에 전압을 인가하며, 다음으로 배선 WL에 전류를 흘림으로써 트랜지스터 Tr1, Tr2를 온시킨다. 이 결과, 접속 노드 N1과 N2와의 사이에 전류 W가 흘러서, MTJ 소자 MTJ에 정보가 기입된다. 또, 기입해야 할 데이터가 0인지 1인지에 따라, 배선 BL1과 BL2와의 사이에 인가하는 전압을 반전시킬 필요가 있다.
판독시, 배선 BL1 또는 BL2에 전압을 인가하며, 다음으로 배선 WL에 전류를 흘림으로써 트랜지스터 Tr1, Tr2를 온시킨다. 그 결과, 배선 BL1 또는 BL2, 트랜지스터 Tr1 또는 Tr2에 전류 R이 흐른다. 그리고, MTJ 소자 MTJ 양단의 전위차를 측정함으로써 정보가 판독된다.
이러한 구조의 자기 기억 장치는 후술하는 다른 실시예에 적용하는 것도 가능하다.
(제2 실시예)
제2 실시예는 제1 실시예의 변형예이다. 제2 실시예에서는 제1 기입 배선(2)의 자기 회로(6)가 분단되며, 그 결과, 메모리 셀(5)에 대응하는 위치에만 제공된다.
도 16은 본 발명의 제2 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 단면도이며, 도 3의 (a)에 대응하는 방향으로부터 보았을 때의 단면도이다. 평면도 및 도 2의 (a)에 대응하는 단면도는 제1 실시예와 마찬가지이다.
도 16에 도시한 바와 같이, 자기 회로(6)는 배리어 메탈(8)의 측면 및 하면이며, 또한 제2 배선(3) 또는 메모리 셀(5) 하부에 대응하는 위치에 제공된다. 그 밖의 구조는 제1 실시예와 마찬가지이다.
다음으로, 도 17∼도 19를 참조하여, 도 16에 도시하는 자기 기억 장치의 제조 방법에 대하여 설명한다. 도 17∼도 19는 층간 절연막(34), 제1 기입 배선(2), 자기 회로(6) 부분만을 나타내고 있다.
도 12의 (a) 및 (b)까지는 제1 실시예와 마찬가지이다. 이후, 도 17에 도시한 바와 같이, 리소그래피 공정 및 RIE법에 의해 층간 절연막(34) 내에, 기입 배선(2)용의 배선홈(41)이 형성된다. 다음으로, 배선홈(41)의 내벽상 및 층간 절연막(34) 상에 자기 회로(6)의 재료막(6a)이 퇴적된다.
다음으로, 도 18에 도시한 바와 같이, CVD법, 리소그래피 공정, RIE법에 의해 자기 회로(6)가 형성되는 부분을 피복하도록 자기 회로(6) 위에 마스크재(42)가 형성된다. 다음으로, 이 마스크재(42)를 마스크로 하여, 웨트 에칭에 의해 자기 회로(6)가 제거된다. 이 결과, 배선홈(41)의 길이 방향에서, 개개로 분단된 자기 회로(6)가 형성된다.
다음으로, 도 19에 도시한 바와 같이, 마스크재(42)가 제거된다. 다음으로, 배선홈(53)이 배리어 메탈(8)의 재료막 및 기입 배선(2)의 재료막에 의해 매립된다. 다음으로, 이들 재료막이 평탄화된다. 이후의 공정은 제1 실시예와 마찬가지이다.
제2 실시예에 따르면, 제1 기입 배선(2)의 자기 회로(6)은 제2 기입 배선(3) 또는 메모리 셀(5)에 대응하는 위치마다 분단되어 제공되어 있다. 이러한 구조로 함으로써, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제2 실시예에 따르면, 제1 기입 배선(2)의 자기 회로(6)를 형성하는 공정은 제1 실시예에 비해 복잡해진다. 그러나, 제1 기입 배선(2)에 의해 발생된 자계는 각 자기 회로(6)에 의해 대응하는 메모리 셀(5)에, 제1 실시예에 비해 보다 확실히 인가된다.
(제3 실시예)
제1 실시예에서는 제1 기입 배선(2)의 자기 회로(6)만이 제거 부분(30)을 갖는다. 이것에 대하여, 제3 실시예에서는 제2 기입 배선(3)의 자기 회로(7)도 마찬가지의 구조를 갖는다.
도 20은 본 발명의 제3 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 단면도이며, 도 2의 (a)에 대응하는 방향으로부터 보았을 때의 단면도이다. 평면도 및 도 3의 (a)의 단면도는 제1 실시예와 마찬가지이다.
도 20에 도시한 바와 같이, 제2 기입 배선(3)의 배리어 메탈(9)의 주위에는 제2 기입 배선(3)의 양측면과 상면으로 연장되는 자기 회로(7)가 제공된다. 이 자기 회로(7)는 제2 기입 배선(3)의 측면 상에서, 또한 제1 기입 배선(2) 또는 메모리 셀(5) 상호 간에, 노치 형상으로 제거된 절결부(30)를 갖는다. 절결부(30)는제1 실시예와 마찬가지의 형상을 가지며, 깊이 방향에서 위를 향해 형성된다. 그 밖의 부분은 제1 실시예와 마찬가지이다.
다음으로, 도 21∼도 24를 참조하여, 도 20에 도시하는 자기 기억 장치의 제조 방법을 설명한다. 도 21∼도 24는 층간 절연막(38), 제2 기입 배선(3), 배리어 메탈(9), 및 자기 회로(7) 부분만을 나타내고 있다.
도 15의 (a) 및 (b)까지는 제1 실시예와 마찬가지이다. 이후, 도 21에 도시한 바와 같이, 리소그래피 공정 및 RIE법에 의해 층간 절연막(38) 내에, 기입 배선(3)용의 배선홈이 형성된다. 이 배선홈은 메모리 셀(5)(도시 생략)과 접속되어 있다. 다음으로, 이 배선홈의 내벽상 및 층간 절연막(38) 상에 배리어 메탈(9) 및 기입 배선(3)의 재료막이 형성된다. 다음으로, 이 재료막이 평탄화된다. 이 결과, 배리어 메탈(9) 및 기입 배선(3)이 형성된다.
다음으로, 도 22에 도시한 바와 같이, 기입 배선(3)과 층간 절연막(38) 상에, 자기 회로(7)를 형성하지 않은 위치에 대응하며, 기입 배선(3)과 교차하는 방향으로 마스크재(51)가 형성된다.
다음으로, 도 23에 도시하는 바와 같이, 마스크재(51)를 마스크로 하여, RIE법에 의해 층간 절연막(38)의 일부가 에칭된다. 이 때, 예를 들면, 산소 분위기 속에서 행함으로써, 마스크재가 서서히 가늘어진다. 이 결과, 잔존하는 층간 절연막(38)은 예를 들면, 사다리꼴 형상으로 된다. 그러나, 이러한 방법을 채용하지 않고, 단순히 에칭할 수도 있다. 이 경우, 잔존하는 층간 절연막의 측면은 실질적으로 직선으로 되며, 형성되는 자기 회로(7)의 노치형의 제거 부분도 이것에 대응한 형상으로 된다.
다음으로, 도 24에 도시한 바와 같이, 반도체 기판(도시 생략)을 일정한 전위로 유지하면서, 전계 도금법에 의해 자기 회로(7)의 재료막을 퇴적한다. 이 결과, 자기 회로(7)의 재료막은 도금 용액과 배리어 메탈(9)이 접촉하고 있는 부분에 선택적으로 성장된다. 따라서, 기입 배선(4)의 상면과, 층간 절연막(38)에 의해 피복되어 있지 않는 측면에 자기 회로(7)가 형성된다. 이후의 공정은 제1 실시예와 마찬가지이다.
제3 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다. 또한, 제3 실시예에서는 제1 실시예의 구조 이외에, 제2 기입 배선(3)의 자기 회로(7)도 노치형의 제거 부분을 갖는 구조로 한다. 이러한 구조로 함으로써, 제2 기입 배선(3)에 대해서도 제1 실시예에서 설명한 것과 마찬가지의 효과를 얻을 수 있다.
또, 긴 변 방향을 따른 제2 기입 배선(3)의 자기 회로(7)만이 절결부(30)를 갖는 구조로 하는 것도 가능하다. 이 경우, 도 3의 (a)에 대응하는 방향의 단면도는 도 25과 같이 된다.
(제4 실시예)
제2 실시예에서는, 제1 기입 배선(2)의 자기 회로(6)만이 메모리 셀(5)에 대응하는 위치마다 분단된 구조로 되어 있다. 이것에 대하여, 제4 실시예에서는 제2 기입 배선(3)의 자기 회로(7)도 마찬가지의 구조를 갖는다.
도 26에 도시한 바와 같이, 자기 회로(7)는 배리어 메탈(9)의 측면 및 상면으로, 제1 기입 배선(2) 또는 메모리 셀(5) 상부에 대응하는 위치에 제공된다. 그 밖의 구조는 제2 실시예와 마찬가지이다.
제4 실시예에 따르면, 제2 기입 배선(3)에 대해서도, 제2 실시예에서 설명한 것과 마찬가지의 효과를 얻을 수 있다.
또, 제3 실시예에서 설명한 바와 같이, 제2 기입 배선(3)의 자기 회로(7)만이 메모리 셀(5)에 대응하는 위치마다 분단된 구조로 하는 것도 가능하다. 이 경우, 도 3의 (a)에 대응하는 방향의 단면도는 도 25과 같이 된다.
(제5 실시예)
제1 실시예에서는 선택 트랜지스터형의 자기 기억 장치를 도시했다. 이것에 대하여, 제5 실시예는 소위, 크로스 포인트형의 자기 기억 장치에 본 발명을 적용한 예이다.
도 27은 본 발명의 제5 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도이다. 도 28의 (a) 및 (b)는 도 27의 XXVIIIA-XXVIIIA선, XXVIIIB-XXVIIIB선을 따른 구조를 개략적으로 도시하는 단면도이다.
도 27과, 도 28의 (a) 및 (b)에 도시한 바와 같이, 기판(11) 상의 층간 절연막(61) 내에 제1 기입 배선(2)이 제공된다. 제1 기입 배선(2) 주위에는 배리어 메탈(8) 및 자기 회로(6)가 제공된다. 자기 회로(6)는 제1 실시예와 마찬가지로, 제2 기입 배선(3) 또는 메모리 셀(5)의 상호간에 노치 형상으로 제거된 부분을 갖는다.
제1 기입 배선(2) 상에는 비자성 재료에 의한 접속층(62) 및 메모리 셀(5)이제공된다.
메모리 셀(5)의 위에는 제2 기입 배선(3)이 제공된다. 제2 기입 배선(2) 주위에는 배리어 메탈(9) 및 자기 회로(7)가 제공된다. 자기 회로(7)는 제3 실시예와 마찬가지로, 제1 기입 배선(2) 또는 메모리 셀(5)의 상호간에 노치 형상으로 제거된 부분을 갖는다.
크로스 포인트형의 자기 기억 장치에서는 제1 기입 배선(2)과 제2 기입 배선(3)은 전기적으로 접속되어 있다. 제2 기입 배선(3)은 메모리 셀(5)에 자계를 제공하는 기능 이외에, 정보의 판독을 위한 배선으로서의 기능을 갖춘다.
또, 크로스 포인트형의 자기 기억 회로에서는 기입시에 발생하는 기입 배선 간의 전위차에 주의가 필요하다. 즉, 메모리 셀에 정보를 기입할 때, 흘리는 기입 전류에 의해 제1 기입 배선(2)과 제2 기입 배선(3)과의 사이에 고전압이 발생하는 경우가 있다. 크로스 포인트형의 자기 기억 회로에서는, 상기한 바와 같이, 제1 기입 배선(2)과 제2 기입 배선(3)이 전기적으로 접속되어 있기 때문에, 해당 고전압에 의해 터널 배리어층이 절연 파괴될 우려가 있다. 따라서, 예를 들면, 메모리 셀(5)에 정류 작용을 갖는 소자를 직렬 접속하는 등을 행할 수 있다. 또는, 회로적인 고안에 의해 메모리 셀에 고전압이 인가되는 것을 피하는 등의 수단을 이용할 수도 있다.
제5 실시예에 따르면, 제1 및 제3 실시예와 마찬가지의 효과를 얻을 수 있다.
(제6 실시예)
도 29의 (a) 및 (b)는 본 발명의 제6 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도이다. 도 29의 (b)는 제6 실시예의 변형예이며 후술한다. 도 30의 (a) 및 (b)는 도 29의 XXXA-XXXA선, XXXB-XXXB선을 따른 구조를 각각 개략적으로 도시하는 단면도이다.
도 29의 (a) 및 도 30의 (a) 및 (b)에 도시한 바와 같이, 제1 기입 배선(2)의 양측면 및 하면으로 연장되도록 배리어 메탈(8)을 개재하여 자기 회로(6)가 제공된다. 제1 기입 배선(2) 위에는 접속층(62)을 개재하여 메모리 셀(5)이 제공된다. 메모리 셀(5)은 자기 회로(6)의 폭보다 큰 폭을 갖는다. 메모리 셀(5)의 크기는 예를 들면, 이하과 같이 결정된다.
예를 들면, 0.1㎛ 룰인 경우, 자기 회로(6 및 7)의 폭은 거의 제1 기입 배선 및 제2 기입 배선(7)의 폭과 동일하고, 약 0.1㎛이다. 이 경우의 정합 정밀도의 보증 범위는 그 20% 정도로 예상되며, ±0.020㎛를 기대할 수 있다. 이 수치와, 메모리 셀(5)의 크기의 변동이 ±10% 정도인 것을 고려하여, 메모리 셀(5)의 폭이 이하와 같이 결정된다. 즉, 메모리 셀(5)의 폭을 자기 회로(6)의 폭의 160% 정도로 하는 것이 바람직하다. 보다 상세하게는, 메모리 셀(5)의 크기는 자기 회로(6) 폭의 120%∼280%, 바람직하게는 150%∼180%로 할 수 있다. 보다 바람직하게는, 자기 회로(6) 폭의 160%, 즉 본 실시예의 예에서는 0.16㎛ 정도이다. 그 밖의 구조에 대해서는 제5 실시예와 마찬가지이다.
상기 구조로 함으로써, 메모리 셀(5)과 자기 회로(6)와의 거리는 수직 방향(도 30의 (a)의 상하 방향)의 거리 d3으로 된다. 이 거리 d3은 접속층(62)의 막 두께에 의해 규정된다. 반도체 장치를 제조하는 데 있어서, 수직 방향에서의 거리의 제어 정밀도는 리소그래피 공정시의 제어 정밀도가 아니라, 퇴적되는 층의 막 두께 및 에칭 깊이에 의해 결정되기 때문에, 수평 방향(도 30의 (a)의 좌우 방향)의 제어 정도보다도 높다. 이 때문에, 각 메모리 셀(5)과 자기 회로(6)와의 거리는 비교적 고정밀도로 d3으로 할 수 있다. 따라서, 다소의 치수 변동이나 오정렬 등에 영향받지 않아서, 종래예에 비해 가공상의 변동을 억제하는 것이 용이해진다.
제6 실시예에서, 메모리 셀(5)은 제1 기입 배선(2)의 자기 회로(6)의 폭보다 큰 폭을 갖는다. 이 때문에, 메모리 셀(5)과 자기 회로(6)와의 거리는 접속층(62)의 막 두께에 의해 규정되며, 거의 일정해진다. 이 때문에, 자기 회로(6)에 의해 기입 전류값을 저감하면서, 메모리 셀(5)과 자기 회로(6)와의 거리의 변동에 의해 기입 전류값이 메모리 셀에 의해 변동하는 것을 피할 수 있다.
또한, 도 29의 (b)에 도시한 바와 같이, 메모리 셀(5)의 길이(제1 방향을 따른 길이)가 제2 기입 배선(3)의 폭(자기 회로(7)의 폭)보다 큰 폭을 갖도록 하는 것도 물론 가능하다.
(제7 실시예)
제6 실시예에서는, 메모리 셀(5) 전체가 자기 회로(6)보다 큰 폭을 갖는다. 이것에 대하여, 제7 실시예에서는 메모리 셀(5)을 구성하는 층의 일부만이 자기 회로(6)보다 큰 폭을 갖는다.
도 31은 본 발명의 제7 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도이다. 도 32의 (a) 및 (b)는 도 31의 XXXIIA-XXXIIA선, XXXIIB-XXXIIB선을 따른 구조를 각각 개략적으로 도시하는 단면도이다.
도 31과, 도 32의 (a) 및 (b)에 도시한 바와 같이, 제1 기입 배선(2) 위에 비자성 금속 재료로 이루어지는 접속층(71), 및 메모리 셀(5)의 기록층(104)이 순서대로 제공된다. 접속층(71) 및 기록층(104)은 각각, 자기 회로(6)의 폭보다 큰 폭을 갖는다. 접속층(71) 및 기록층(104)은 예를 들면, 제5 실시예의 메모리 셀(5)과 마찬가지의 폭을 갖는다.
기록층(104) 위에는 터널 배리어층(103), 고착층(102), 및 비자성 금속 재료로 이루어지는 접속층(72)이 제공된다. 터널 배리어층(103), 고착층(102), 및 접속층(72)의 폭은 접속층(71) 및 기록층(104)보다 작으며, 예를 들면, 제1 기입 배선(2)과 동일한 정도이다. 그 밖의 구조에 대해서는 제6 실시예와 마찬가지이다.
다음으로, 도 33 및 도 34를 참조하여 도 31과, 도 32의 (a) 및 (b)에 도시하는 자기 기억 장치의 제조 방법을 설명한다. 도 33 및 도 34는 도 32의 (a)에 대응하는 단면도이다.
도 33에 도시한 바와 같이, 층간 절연막(61) 내에, 자기 회로(6), 배리어 메탈(8), 및 제1 기입 배선(2)이 형성된다. 다음으로, 층간 절연막(61) 상의 전면에, 자기 회로(6), 배리어 메탈(8), 및 제1 기입 배선(2)이 형성된다. 다음으로, 접속층(71), 기록층(104), 터널 배리어층(103), 고착층(102), 및 접속층(72)의 재료막이 순차적으로 퇴적된다. 다음으로, 이들 재료막이 직사각형으로 패터닝된다. 이 직사각형은 평면에서 제1 기입 배선(2)과 직교하는 방향이 길이 방향이며, 또한 자기 회로(6)의 단부로부터 연장되는 단부를 갖는다.
다음으로, 도 34에 도시한 바와 같이, 접속층(72) 상에, 예를 들면, 폭이 제1 기입 배선(2)과 동일한 정도의 직선형의 마스크재(73)가 형성된다. 다음으로, 이 마스크재(73)를 마스크로 하여 접속층(72), 고착층(102), 및 터널 배리어층(103)이 에칭된다. 이 결과, 제1 기입 배선(2)과 동일한 정도의 폭을 갖는, 접속층(72), 고착층(102), 및 터널 배리어층(103)이 형성된다. 이 때, 기록층(104) 및 접속층(42)은 에칭되지 않는다.
접속층(72), 고착층(102), 및 터널 배리어층(103)을 에칭할 때의 짧은 변 방향은 레지스트의 폭 방향(도 34의 좌우 방향)에 대응한다. 이 때문에, 이 방향에서 에칭의 제어성이 양호하게 되며, 접속층(72), 고착층(102), 및 터널 배리어층(103)의 크기는 메모리 셀(5)마다 고정밀도로 제어된다.
이후, 도 32의 (a) 및 (b)에 도시한 바와 같이, 메모리 셀(5), 접속층(71, 73) 상호간이 층간 절연막에 의해 매립된다. 다음으로, 배리어 메탈(9), 제2 기입 배선(3)이 순차 형성된다.
다음으로, 제7 실시예의 효과에 대하여 설명한다.
상기한 바와 같이, 정보의 판독시 자기 저항 효과를 이용한다. 상기 구조의 자기 기억 장치(54)에서는, 기록층(104) 중, 자기 저항 효과에 기여하는 것은 고착층(102) 및 터널 배리어층(103)의 크기에 대응하는 부분이다.
제7 실시예에서는 메모리 셀(5) 중, 기록층(104)만이 자기 회로(6)보다 큰 폭을 갖는다. 기록층(104)을 이러한 구조로 함으로써, 제6 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제7 실시예에서는 터널 배리어층 및 고착층(102)의 폭(도 34의 좌우 방향)은 직선형의 마스크재의 폭에 의해 규정된다. 이 때문에, 터널 배리어층 및 고착층(102)의 크기가 기록층(104)에 비해 메모리 셀(5)마다 변동하는 것을 피할 수 있다. 따라서, 저항값이 메모리 셀(5)마다 변동하는 것을 피할 수 있어서, 판독 마진을 넓게 유지할 수 있다.
(제8 실시예)
도 35는 본 발명의 제8 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도이다. 도 36의 (a) 및 (b)는 도 35의 XXXVIA-XXXVIA선, XXXVIB-XXXVIB선을 따른 구조를 각각 개략적으로 도시하는 단면도이다.
도 35와, 도 36의 (a) 및 (b)에 도시한 바와 같이, 제1 기입 배선(2)과 제2 기입 배선(3)과의 사이에는 순서대로 적층된 접속층(71), 메모리 셀(5), 및 접속층(72)이 제공된다. 접속층(71), 메모리 셀(5), 및 접속층(72)은 도 35에 도시한 바와 같이, 평면에서 제1 기입 배선(2) 및 제2 기입 배선(3)이 연장되는 방향과 다른 방향을 따라 제공된다. 이 방향은 예를 들면, 기입 배선(2 및 3)에 의해 발생되는 합성 자계 방향과 동일하게 할 수 있다. 예를 들면, 기입 배선(2 및 3) 각각에 대하여, 예를 들면, 45°로 할 수 있다. 또한, 접속층(71), 메모리 셀(5), 접속층(72)의 단부는 자기 회로(6 및 7)의 단부로부터 돌출된다.
제8 실시예에서, 메모리 셀(5)의 단부가 자기 회로(6 및 7)의 단부로부터 돌출되어 있다. 이 때문에, 메모리 셀(5)과 자기 회로(6 및 7)와의 거리는 제6 실시예와 마찬가지로, 접속층(71 및 72)의 막 두께에 의해 규정된다. 따라서, 제6 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제7 실시예에서는 메모리 셀(5)이 제1 기입 배선(2) 및 제2 기입 배선(3)에 대한 경사 방향을 따라 제공된다. 이하, 이러한 구조에 의해 얻을 수 있는 효과에 대하여 설명한다.
먼저, 종래에는 메모리 셀(5)은 긴 변 방향이 제1 기입 배선(2)을 따르도록 배치된다. 그리고, 메모리 셀(5)에 정보를 기입할 때, 선택 메모리 셀의 위치를 지나는 기입 배선(2 및 3)에 의해 2개의 자계를 발생시킨다. 이들 자계에 의해 메모리 셀(5)의 경사 방향을 따른 합성 자계가 발생되며, 이 합성 자계에 의해 기록층(104)의 자화 방향을 반전시킨다.
이것에 대하여, 도 35와, 도 36의 (a) 및 (b)에 도시하는 구조로 함으로써, 기입 배선(2 및 3)에 의해 발생된 자계는 자성체인 메모리 셀(5)과 자기 회로(6, 7)와의 최근접부를 주로 경유하게 된다. 따라서, 발생 자계는 모두, 메모리 셀(5)의 근방에서는 메모리 셀(5)의 긴 변 방향을 따라 형성된다. 이 결과, 동일한 방향을 향하는 2개의 자계에 의해 정보의 기입이 행해진다. 즉, 종래와 같이 2개의 자계의 합성에 의해 메모리 셀의 경사 방향으로 자계를 발생시키는 방법과 다르다. 이 때문에, 원하는 메모리 셀(5)에만 자계를 발생시키는 것이 용이해진다. 따라서, 인접하는 메모리 셀로의 오기입을 방지하는 것이 가능해지며, 또한 정보의 유지 특성을 높이는 것도 가능해진다.
또, 제8 실시예에서, 메모리 셀(5)에 「0」를 기입할지 「1」를 기입할지에 따라, 기입 배선(2 및 3)에 흘리는 전류의 방향을 모두 변경할 필요가 있다.
(제9 실시예)
도 37은 본 발명의 제9 실시예에 따른 자기 기억 장치를 개략적으로 도시하는 평면도이다. 도 38의 (a) 및 (b)는 도 37의 XXXVIIIA-XXXVIIIA선, XXXVIIIB-XXXVIIIB선을 따른 구조를 각각 개략적으로 도시하는 단면도이다. 도 39의 (a) 및 (b)는 도 37의 XXXIXA-XXXIXA선, XXXIXB-XXXIXB선을 따른 구조를 각각 개략적으로 도시하는 단면도이다.
도 38의 (a)에서, 제2 기입 배선(3)의 바로 앞의 면에 제공된 자기 회로(7)는 일점쇄선으로 나타내고 있다. 한편, 도 38의 (b)에서, 제2 기입 배선(3) 속의 면에 제공된 자기 회로(7)는 파선으로 나타내고 있다. 마찬가지로, 도 39의 (a) 및 (b)에서, 제1 기입 배선(2)의 바로 앞 및 속의 면에 제공된 자기 회로(6)는 각각 일점쇄선 및 파선에 의해 나타내고 있다.
도 37과, 도 38의 (a) 및 (b), 도 39의 (a) 및 (b)에 도시한 바와 같이, 메모리 셀(5)은 제8 실시예와 마찬가지로, 평면에서 제1 기입 배선(2) 및 제2 기입 배선(3)의 연장되는 방향과 다른 방향을 따라 제공된다. 이 방향은 제8 실시예와 마찬가지로 결정된다. 또한, 메모리 셀(5)의 단부는 자기 회로(6 및 7)에 대응하는 위치까지 도달한다.
제1 기입 배선(2)의 자기 회로(6)는 제1 기입 배선(2)의 양측면에서, 메모리 셀(5)의 단부가 위치하는 부분 이외에는 예를 들면, 제1 실시예와 마찬가지로, 노치 형상으로 제거되어 있다.
제2 기입 배선(3)의 자기 회로(7)는 제2 기입 배선(3)의 양측면에서, 메모리셀(5)의 단부가 위치하는 부분 이외에는 예를 들면, 제3 실시예와 마찬가지로, 노치 형상으로 제거되어 있다. 그 밖의 구조는 제1 실시예와 마찬가지이다.
제9 실시예에 따르면, 제8 실시예와 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
각 실시예에서, 선택 트랜지스터형 또는 크로스 포인트형 중 어느 한쪽에 대해서만 설명하였다. 그러나, 다른 한쪽의 형을 각 실시예에 적용하는 것이 가능하다.
또한, 각 실시예에서, 제1 기입 배선(2)이 제2 기입 배선(3)의 하측을 지나는 구조에 대하여 설명하였다. 그러나, 제2 기입 배선(3)이 제1 기입 배선(2)의 하측을 지나는 구조로 하는 것도 가능하다.
또한, 각 실시예에서, 각 배선이 배리어 메탈(8, 9, 22, 24)을 갖는 구조를 도시하였다. 그러나, 이것은 본 발명의 각 실시예의 작용 효과를 얻기 위해 필수적인 것은 아니다. 즉, 각 실시예의 작용 효과를 얻는다는 점에서는, 이들 배리어 메탈을 제공하거나, 제공하지 않아도 상관없다. 또한, 자기 회로(6, 7)의 외주에 배리어 메탈(제2 배리어 메탈)을 더 제공하여도 상관없다.
그 밖에, 본 발명의 사상의 범주에서, 당업자라면 각종 변경예 및 수정예를 상도(想到)할 수 있는 것이며, 이들 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 이해하여야 한다.
이상, 상술한 바와 같이, 본 발명에 따르면, 자기 회로에 의해 기입 전류값을 저감하면서, 기입 전류값이 메모리 셀에 의해 변동하는 것을 피할 수 있는 자기 기억 장치를 제공할 수 있다.

Claims (24)

  1. 제1 방향을 따라 서로 이격되어 배치된, 정보를 기록하는 제1 및 제2 자기 저항 소자와,
    상기 제1 방향을 따라 배치된, 상기 제1 및 제2 자기 저항 소자에 자계를 인가하기 위한 제1 배선과,
    상기 제1 배선의 측면으로 연장되며, 또한 상기 제1 및 제2 자기 저항 소자 사이에 절결부를 갖는, 상기 제1 배선으로부터의 자계를 상기 제1 및 제2 자기 저항 소자에 효과적으로 인가하기 위한 제1 자기 회로
    를 포함하는 것을 특징으로 하는 자기 기억 장치.
  2. 제1항에 있어서,
    상기 제1 자기 회로의 상기 절결부의 깊이가, 상기 제1 자기 회로와, 상기 제1 또는 제2 자기 저항 소자와의 사이의 최단 거리×0.5 이상인 것을 특징으로 하는 자기 기억 장치.
  3. 제1항에 있어서,
    상기 제1 방향과 다른 제2 방향을 따라 상기 제1 자기 저항 소자와 이격하여 배치된, 정보를 기록하는 제3 자기 저항 소자와,
    상기 제2 방향을 따라 배치된 상기 제1 및 제3 자기 저항 소자에 자계를 인가하기 위한 제2 배선
    을 더 포함하는 것을 특징으로 하는 자기 기억 장치.
  4. 제3항에 있어서,
    상기 제1 내지 제3 자기 저항 소자의 자화 용이축 방향이, 상기 제2 방향을 따라 배치된 것을 특징으로 하는 자기 기억 장치.
  5. 제3항에 있어서,
    상기 제2 배선의 측면으로 연장되며, 또한 상기 제1 및 제3 자기 저항 소자 사이에 절결부를 갖는, 상기 제2 배선으로부터의 자계를 상기 제1 및 제3 자기 저항 소자에 효과적으로 인가하기 위한 제2 자기 회로를 더 포함하는 것을 특징으로 하는 자기 기억 장치.
  6. 제5항에 있어서,
    상기 제2 자기 회로의 상기 절결부의 깊이가, 상기 제2 자기 회로와, 상기 제1 또는 제3 자기 저항 소자와의 사이의 최단 거리×0.5 이상인 것을 특징으로 하는 자기 기억 장치.
  7. 자기 저항 소자를 이용한 자기 기억 장치에 있어서,
    제1 방향을 따라 배치된, 자기 저항 소자에 자계를 인가하기 위한 제1 배선과,
    상기 제1 배선 주위로 연장되는, 상기 제1 배선으로부터의 자계를 상기 자기 저항 소자에 효과적으로 인가하기 위한 제1 자기 회로와,
    상기 제1 배선과 면하며, 또한 평면에서 단부가 상기 제1 자기 회로의 단부로부터 연장되는, 정보를 기록하는 자기 저항 소자
    를 포함하는 것을 특징으로 하는 자기 기억 장치.
  8. 제7항에 있어서,
    상기 제1 방향과 다른 제2 방향을 따라 배치된 상기 자기 저항 소자에 자계를 인가하기 위한 제2 배선을 더 포함하는 것을 특징으로 하는 자기 기억 장치.
  9. 제8항에 있어서,
    상기 자기 기억 장치가, 상기 제2 배선 주위로 연장되는 상기 제2 배선으로부터의 자계를 상기 자기 저항 소자에 효과적으로 인가하기 위한 제2 자기 회로를 더 포함하며,
    상기 자기 저항 소자가, 평면에서 단부가 상기 제2 자기 회로의 단부로부터 연장되는 것을 특징으로 하는 자기 기억 장치.
  10. 제8항에 있어서,
    상기 자기 저항 소자가,
    상기 제1 배선과 면하는, 정보를 기록하는 제1 자성층과,
    상기 제1 자성층의 상기 제1 배선과 반대측의 면과 면하는 비자성층과,
    상기 비자성층의 상기 제1 자성층과 반대측의 면과 면하는, 자화 방향이 고정된 제2 자성층
    을 포함하며,
    적어도 상기 제1 자성층이, 평면에서 상기 제1 자기 회로의 단부로부터 연장되는 것을 특징으로 하는 자기 기억 장치.
  11. 자기 저항 소자를 이용한 자기 기억 장치에 있어서,
    제1 방향을 따라 배치된, 자기 저항 소자에 자계를 인가하기 위한 제1 배선과,
    상기 제1 배선이 배치되는 평면과 다른 평면에서 상기 제1 방향과 다른 제2 방향을 따라 배치된, 자기 저항 소자에 자계를 인가하기 위한 제2 배선과,
    상기 제1 및 제2 배선의 교점의 상기 제1 및 제2 배선 사이에 평면에서 상기 제1 및 제2 방향과 다른 제3 방향을 따라 배치된, 정보를 기록하는 자기 저항 소자와,
    상기 제1 배선의 측면으로 연장되는, 상기 제1 배선으로부터의 자계를 상기 자기 저항 소자에 효과적으로 인가하기 위한 제1 자기 회로와,
    상기 제2 배선의 측면으로 연장되는, 상기 제2 배선으로부터의 자계를 상기 자기 저항 소자에 효과적으로 인가하기 위한 제2 자기 회로
    를 포함하는 것을 특징으로 하는 자기 기억 장치.
  12. 제11항에 있어서,
    상기 제3 방향이, 상기 제1 및 제2 배선에 의해 발생하는 합성 자계 방향을 따른 방향인 것을 특징으로 하는 자기 기억 장치.
  13. 제11항에 있어서,
    상기 자기 저항 소자의 상기 제3 방향에서의 단부가, 상기 제1 및 제2 자기 회로의 단부로부터 연장되는 것을 특징으로 하는 자기 기억 장치.
  14. 자기 저항 소자를 이용한 자기 기억 장치에 있어서,
    각각 제1 방향을 따라 배치된, 자기 저항 소자에 자계를 인가하기 위한 2개의 제1 배선과,
    2개의 상기 제1 배선이 배치되는 평면과 다른 평면에서 각각 상기 제1 방향과 다른 제2 방향을 따라 배치된, 자기 저항 소자에 자계를 인가하기 위한 2개의 제2 배선과,
    상기 제1 및 제2 배선의 교점의 상기 제1 및 제2 배선 사이에 평면에서 상기 제1 및 제2 방향과 다른 제3 방향을 따라 배치된, 정보를 기록하는 자기 저항 소자와,
    적어도 1개의 상기 제1 배선의 측면으로 연장되며, 또한 인접하는 상기 자기저항 소자 각각의 단부의 상호간에 절결부를 갖는, 상기 제1 배선으로부터의 자계를 상기 자기 저항 소자에 효과적으로 인가하기 위한 제1 자기 회로와,
    적어도 1개의 상기 제2 배선의 측면으로 연장되며, 또한 인접하는 상기 자기 저항 소자 각각의 단부의 상호간에 절결부를 갖는, 상기 제2 배선으로부터의 자계를 상기 자기 저항 소자에 효과적으로 인가하기 위한 제2 자기 회로
    를 포함하는 것을 특징으로 하는 자기 기억 장치.
  15. 제1항 내지 제9항 및 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 자기 저항 소자가,
    자화 방향이 고정된 제1 자성층과,
    상기 제1 자성층과 면하는 비자성층과,
    상기 비자성층의 상기 제1 자성층과 반대측의 면과 면하는, 정보를 기록하는 제2 자성층
    을 포함하는 것을 특징으로 자기 기억 장치.
  16. 제1항 내지 제9항 및 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 자기 저항 소자가,
    자화 방향이 고정된 제1 자성층과,
    상기 제1 자성층과 면하는 제1 비자성층과,
    상기 제1 비자성층의 상기 제1 자성층과 반대측의 면과 면하는, 정보를 기록하는 제2 자성층과,
    상기 제2 자성층의 상기 제1 비자성층과 반대측의 면과 면하는 제2 비자성층과,
    상기 제2 비자성층의 상기 제2 자성층과 반대측의 면과 면하는, 자화 방향이 고정된 제3 자성층
    을 포함하는 것을 특징으로 하는 자기 기억 장치.
  17. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 배선 또는 제2 배선이, 상기 자기 저항 소자와 전기적으로 접속되며, 또한 상기 자기 저항 소자로부터의 정보를 판독하기 위한 배선으로서의 기능을 더 포함하는 것을 특징으로 하는 자기 기억 장치.
  18. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 자기 저항 소자와 접속된, 상기 자기 저항 소자를 선택하기 위한 트랜지스터를 더 포함하는 것을 특징으로 하는 자기 기억 장치.
  19. 반도체 기판의 상측에 제1 방향을 따라 제1 배선을 형성하며,
    상기 제1 배선의 측면 상에 제1 자기 회로를 형성하고,
    상기 제1 배선 상에, 서로 이격되는 2개의 자기 저항 소자를 형성하며,
    상기 자기 저항 소자를 피복하는 마스크재를 형성하고,
    상기 마스크재를 마스크로 하여 상기 제1 자기 회로의 일부를 제거함으로써, 상기 제1 배선의 측면 상의 상기 제1 자기 회로의 상기 마스크재의 상호간에 절결부를 형성하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 자기 회로의 일부를 제거하는 것은, 웨트 에칭에 의해 행해지는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 자기 저항 소자의 상측을 지나며, 또한 제2 방향을 따라 제2 배선을 형성하며,
    상기 제2 배선의 측면 상에, 상기 제2 방향에서 서로 이격되는 제2 절연막을 형성하고,
    상기 제2 절연막의 상호간의 상기 제2 배선의 측면 상에 제2 자기 회로를 더 형성하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 제2 절연막 상호간의 상기 제2 배선의 측면에 상기 제2 자기 회로를 형성하는 것은, 도금법에 의해 상기 제2 자기 회로의 재료를 상기 제2 배선의 측면에 퇴적하는 것을 포함하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  23. 반도체 기판의 상측에 제1 방향을 따라 제1 배선을 형성하고,
    상기 제1 배선의 측면 상에 제1 자기 회로를 형성하며,
    상기 제1 자기 회로 및 상기 제1 배선 위에, 제1 자성층, 비자성층, 제2 자성층의 재료막을 퇴적하고,
    상기 제1 자성층, 비자성층, 제2 자성층을, 평면에서 상기 제1 방향과 다른 방향으로 연장되며, 또한 이 방향에서 상기 제1 자기 회로의 단부로부터 연장되도록 에칭하며,
    상기 제2 자성층 위에, 상기 제1 방향으로 연장되는 마스크재를 형성하고,
    상기 마스크재를 마스크로 하여 상기 제1 자성층을 에칭하며,
    상기 제1 자성층 위에, 평면에서 상기 제1 방향과 다른 방향을 따라 제2 배선을 형성하는 것을 특징으로 하는 자기 기억 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 제1 자성층, 비자성층, 제2 자성층이 연장되는 방향과, 상기 제2 배선이 연장되는 방향과는, 실질적으로 동일한 방향인 것을 특징으로 하는 자기 기억 장치의 제조 방법.
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