KR20020079503A - 자기 메모리 형성 방법 - Google Patents

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KR20020079503A
KR20020079503A KR1020020018808A KR20020018808A KR20020079503A KR 20020079503 A KR20020079503 A KR 20020079503A KR 1020020018808 A KR1020020018808 A KR 1020020018808A KR 20020018808 A KR20020018808 A KR 20020018808A KR 20020079503 A KR20020079503 A KR 20020079503A
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오까자와다께시
쯔지기요따까
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닛본 덴기 가부시끼가이샤
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Abstract

자기 메모리를 형성하는 방법은, 반도체 기판상에 제1 자성체막을 형성하는 단계, 상기 제1 자성체막 상에 제2 자성체막을 형성하는 단계, 제2 자성체막 상에 도전체막을 형성하는 단계, 및 도전체막 상에 레지스트 패턴을 형성하는 단계를 포함한다. 그런 다음, 레지스트 패턴을 마스크로서 사용하여 도전체막을 에칭함에 의해 제1 패턴이 형성되고, 레지스트 패턴이 제거된다. 그런 다음, 제1 패턴을 마스크로서 사용하여 제2 자성체막을 에칭함에 의해 제1 자성 물질층이 형성된다.

Description

자기 메모리 형성 방법{METHOD OF FORMING MAGNETIC MEMORY}
본 발명은 자기 메모리 형성 방법에 관한 것으로, 특히, 금속 강자성체 물질의 자발적 자화를 이용하여 불휘발적으로 데이터를 저장하는 자기 랜덤 액세스 메모리(Magnetic Random Access Memory)를 형성하는 방법에 관한 것이다.
자기 (자기 저항) 랜덤 액세스 메모리 (이하, MRAM라고 일컬음)는 불휘발성 방식으로 데이터를 저장하는 반도체 메모리들 중의 한 타입으로서 개발이 진행되고 있다. MRAM에서, 강자성체막의 자발 자화의 방향은 디지털 데이터를 나타내는 "1" 또는 "0"에 대응한다.
MRAM에 저장된 데이터는 강자성체 물질이 나타내는 자기-저항 효과를 이용하여 판독된다. 자기-저항 효과는 두가지 타입을 갖는다. 그 중 하나는 거대 자기 저항 효과(Giant Magneto-Resistance Effect, GMR)이고, 다른 하나는 터널 자기 저항 효과(Tunnel Magneto-Resistance Effect, TMR)이다. 하기의 설명에 있어서, GMR을 이용하는 메모리 셀들은 GMR 셀들로 일컬어지고, TMR을 이용하는 메모리 셀들은 TMR 셀들로 일컬어진다.
MRAM의 메모리 셀을 형성하기 위해 강자성체막을 가공할 필요가 있다. 현 상황에서는, 화학 드라이 에칭을 통해 강자성체막을 가공하는 것이 어렵다. 그러므로, 일반적으로, 강자성체막은 이온 밀링에 의해 패턴닝된다.
도 3a 내지 도 3i는 종래 기술의 TMR 셀을 형성하는 방법을 도시한다.
도 3a에 도시된 바와 같이, 실리콘 산화막(102), 알루미늄막(103), 제1 자성체막(104), 절연막(105) 및 제2 자성체막(106)이 기판(101) 상에 연속해서 형성된다. 도 3b에 도시된 바와 같이, 레지스트 패턴(107)은 제2 강자성체막(106) 상에 형성된다. 그런 다음, 제2 강자성체막(106), 절연막(105), 제1 자성체막(104), 및 알루미늄막(103)이 레지스트 패턴(107)을 마스크로서 사용하여 이온 밀링에 의해 연속해서 에칭된다. 이러한 에칭의 결과, 도 3c에 도시된 바와 같이, TMR 셀의 하부 전극(103')과 고정 자화층(104')이 형성된다. 또한, 레지스트 패턴(107)이 O2플라즈마에서 애싱에 의해 제거된다.
도 3d에 도시된 바와 같이, 레지스트 패턴(108)이 제2 자성체막(106) 상에형성된다. 그런 다음, 제2 자성체막(106)과 절연막(105)이 레지스트 패턴(108)을 마스크로서 사용하여 이온 밀링에 의해 에칭된다. 그 결과, 도 3e에 도시된 바와 같이, TMR 셀의 절연막(105')과 자유 자화층(106')이 형성된다. 또한, 레지스트 패턴(108)은 O2플라즈마에서 애싱에 의해 제거된다. 도 3f에 도시된 바와 같이, 절연막인 실리콘 산화막(109)이 기판(101)의 상부 표면 전체 상에 형성된다.
도 3g에 도시된 바와 같이, 레지스트 패턴(110)은 콘택트 홀을 형성하도록 형성된다. 도 3h에 도시된 바와 같이, 실리콘 산화막(109)은 레지스트 패턴(110)을 마스크로서 사용하여 에칭되어, 자유 자화층(106')에 도달하는 콘택트 홀을 형성한다. 도 3i에 도시된 바와 같이, 전기적으로 자유 자화층(106')에 접속되는 배선층(112)이 알루미늄과 같은 도전성 물질을 사용하여 형성된다. 이러한 방식으로, TMR 셀이 형성된다.
그러나, 이러한 방법은 하기의 문제점들을 야기한다. 도 4는 이러한 문제점들을 설명하기 위한 종래 기술의 메모리 셀을 도시한다. 제1 문제점으로서, 산화층들(104a')과 산화층(106a')이 고정 자화층(104')과 자유 자화층(106') 상에 각각 형성된다. 도 3c에 도시된 바와 같이, 제2 강자성체막(106)의 표면은 레지스트 패턴(107)의 제거 동안 O2플라즈마에 노출된다. 이에 따라, 제2 강자성체막(106)의 표면이 산화되어, 산화층(106a')이 자유 산화층(106')의 표면 상에 형성된다. 유사하게, 도 3e에 도시된 바와 같이, 고정 자화층(104')은, 레지스트 패턴(108)의 제거 동안 O2플라즈마에 노출된다. 이에 따라, 산화층들(104a')이 고정자화층(104')의 표면 상에 형성된다.
고정 자화층(104')과 자유 자화층(106')의 표면들의 상술한 바와 같은 산화는 TMR 셀의 특성의 열화를 야기한다. 이러한 열화는 바람직하지 않다.
제2 문제점으로서, 도 4에 도시한 바와 같이, 기판(101)에 수직으로 돌출한 측벽들(113, 114)이 자유 자화층(106') 및 고정 자화층(104')의 측면들 상에 형성된다. 고정 자화층(104')의 측면들 상에 존재하는 측벽들(113)은 도 3b 및 도 3c에 도시된 바와 같은 이온 밀링에 의한 에칭 동안 형성된다. 이온 밀링에 의한 에칭 동안, 제2 강자성체막(106), 절연막(105), 제1 강자성체막(104), 알루미늄막(103)을 형성하는 물질들이 스퍼터된다. 그 결과, 이 물질들은 레지스트 패턴(107)의 측면들에 부착된다. 부착물들은 제거되지 않고, 레지스트 패턴(108)이 애싱에 의해 제거되더라도 남게 된다. 그 결과, 측벽들(113)은 부착물들에 의해 형성된다. 유사하게, 자유 자화층(106')의 측면들 상에 존재하는 측벽들(114)이 도 3d 및 도 3e에 도시된 바와 같은 이온 밀링에 의한 에칭 동안 형성된다. 이 에칭 동안, 제2 강자성체막(106)과 절연막(105)을 형성하는 물질들이 스퍼터된다. 그 결과, 측벽들(114)이 부착물들에 의해 형성된다. 측벽들(113)과 측벽들(114) 각각의 높이는 약 레지스트 패턴들(107, 108) 중의 하나의 두께이고, 전형적으로 약 1㎛이다. 약 1㎛의 높이를 갖는 측벽들(113, 114)은 불안정하고, 쓰러지는 경향이 있다.
측벽들(113)과 측벽들(114)의 이러한 모양들은 MRAM의 모양에 결함을 야기시켜서 바람직하지 않다. 측벽들(113)과 측벽들(114)의 상술한 모양들은 층간 절연막(109)의 피복성을 약화시킨다. 또한, 직립하여 서있는 측벽들(113)과 측벽들(114)이 쓰러지면, 층간 절연막(109)의 모양이 비정상적으로 된다. 이것은 배선 절단과 MRAM의 단선을 유발하고 MRAM의 오동작을 초래한다.
메모리 셀 내에 포함된 강자성체막의 산화를 방지하면서, MRAM의 메모리 셀을 형성하는 기술이 제공되는 것이 요망된다.
또한, 이온 밀링에 의한 강자화막의 가공 동안 마스크의 측면들 상에 형성되는 측벽들에 의해 MRAM의 오동작이 유발되지 않는 MRAM의 제조 기술이 요망된다.
본원에 개시된 발명과 관련될 수 있는 기술로서, 자성 물질의 가공 기술이 일본 특허 공개 공보 제2000-339622호에 개시되어 있다. 이와 같은 공지된 가공 기술을 사용하여, 비자성체층이 자성체막의 상부 표면 상에 알루미나로 만들어진다. 자성체막은 이 비자성체층을 마스크로서 사용하여 이온 밀링에 의해 에칭된다.
그러나, 일본 특허 공개 공보 제2000-339622호는 금속 강자성 물질의 표면이 산화되는 상술한 문제점을 개시하고 있지 않다. 이 공지 가공 기술은 박막 자기 헤드의 자극을 형성하는 방법이다. 박막 자기 헤드의 자성체막은 MRAM에 사용되는 강자성체막보다 매우 두껍다. 그러므로, 자성체막의 표면의 산화는 박막 자기 헤드에 상당한 문제점으로 되지는 않는다. 반면에, 초박 금속 강자성 물질로 만들어지는 MRAM의 메모리 셀에서, 강자성체막의 표면의 산화는 메모리의 신뢰성에 영향을 주는 문제점이 될 수 있다.
본 발명의 목적은 메모리 셀에 포함된 강자성체막의 산화를 억제하면서 MRAM의 메모리 셀을 형성하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 이온 밀링에 의해 강자성체막을 가공하는 동안 마스크의 측면 상에 형성된 측벽들 때문에 MRAM의 모양에 결함이 발생하는 것을 방지하기 위한 방법을 제공하는 것이다.
자기 메모리를 형성하는 방법은, 반도체 기판상에 자성체막을 형성하는 단계; 상기 자성체막 상에 하드 마스크를 형성하는 단계; 및 상기 하드 마스크를 마스크로서 사용하여 상기 자성체막을 패터닝하는 단계를 포함한다.
여기서, 하드 마스크는 레지스트(포토레지스트)와 같이 현상 및 노광과 같은 현상을 보이는 막이 아니라, 산화물막, 질화물막, 금속 등으로 만들어진 막을 일컫는다.
자기 메모리를 형성하는 방법은, 기판 상에 제1 자성체막을 형성하는 단계; 상기 제1 자성체막 상에 제2 자성체막을 형성하는 단계; 상기 제2 자성체막 상에 도전체막을 형성하는 단계; 상기 도전체막 상에 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴을 마스크로서 사용하여 상기 도전체막을 에칭함에 의해 제1 패턴을 형성하는 단계; 레지스트 패턴을 제거하는 단계; 상기 제1 패턴을 마스크로서 사용하여 상기 제2 자성체막을 에칭함에 의해 제1 자성 물질층을 형성하는 단계; 상기 제1 자성 물질층을 커버하는 층간 절연층을 형성하는 단계; 상기 층간절연체층을 관통하는 콘택트 홀을 형성하여 제1 패턴을 노출시키는 단계를 포함한다.
자성 물질층과 마스크 패턴이 서로 접촉하는 콘택트부는 레지스트 패턴의 제거 동안 노출되지 않는다. 그러므로, 이 콘택트부는 산화되지 않는다. 또한, 레지스트 패턴은 자성체막의 에칭 동안 제거된다. 그러므로, 자성체막을 형성하는 물질이 레지스트 패턴의 측면들 상에 피착되지 않는다. 즉, 이 물질은 레지스트 패턴의 측면 상에 피착되어 기판으로부터 돌출하는 측벽들이 형성되는 일이 없다. 그 결과, MRAM의 모양에 결함의 발생이 방지된다.
여기서, 자기 메모리 제조 방법은 마스크 패턴과 자기 물질층의 측면들 상에 측벽들을 형성하는 단계를 더 포함하는 것이 바람직하다. 측벽들은 자성체막의 에칭 동안 측면들에 부착되는 자성체막을 형성하는 물질을 피착함에 의해 형성된다. 그러므로, 자성 물질층의 측면들은 측벽들로 커버되어 산화되지 않게 된다.
도 1a 내지 1o는 제1 실시예의 자기 메모리 제조 방법을 나타내는 단면도들.
도 2a 내지 2n은 제2 실시예의 자기 메모리 제조 방법을 나타내는 단면도들.
도 3a 내지 3i는 종래 기술의 자기 메모리 제조 방법을 나타내는 단면도들.
도 4는 종래 기술의 단점을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21: 기판
2, 22: 실리콘 산화막
3, 23: 알루미늄막
4, 24: 제1 자성체막
5, 25: 절연막
5', 25': 절연층
6, 26: 제2 자성체막
6', 26': 자유 자화층
7, 27: 질화티탄막
7', 27': 상부 전극
8: 실리콘 산화막
8': 실리콘 산화막 패턴
9, 29: 레지스트 패턴
10, 30: 측벽
11, 31: 실리콘 산화막
11', 31': 실리콘 산화막 패턴
12, 32: 레지스트 패턴
13, 33: 실리콘 산화막
14, 34: 레지스트 패턴
15, 35: 콘택트 홀
16, 36: 배선층
도면들로 되돌아가서, 도 1a 내지 1o는 본 발명의 제1 실시예에 의한 자기 메모리를 형성하는 각각의 공정을 각각 나타내는 단면도들이다.
도 1a를 참조하면, 기판(1) 상에 실리콘 산화막(2), 알루미늄막(3), 제1 자성체막(4), 절연막(5), 제2 자성체막(6), 질화티탄막(7), 및 실리콘 산화막(8)이 연속적으로 형성된다. 알루미늄막(3)의 두께는 약 30.0㎜이다. 제1 자성체막(4) 및 제2 자성체막(6)은 철, 니켈, 코발트, 또는 퍼멀로이(NiFe) 등의 금속 강자성 물질로 각각 구성된다. 절연막(5)은 산화 알루미나(Al2O3), 또는 산화하프늄 등의 절연 물질로 구성된다. 절연막(5)은 약 1.5㎚의 두께를 가져서 터널 전류가 흐르도록 아주 얇다. 또한, 제1 자성체막(4), 절연막(5), 및 제2 자성체막(6)의 두께의 합은 아주 작아서 약 30㎚ 이거나 이보다 작다. 질화 티탄막(7)의 두께는 약 50.0㎚이다. 실리콘 산화막(8)의 두께는 약 100.0㎚이다. 제1 자성체막(4)과 제2 자성체막(6)의 산화를 막기 위해서, 알루미늄막(3), 제1 자성체막(4), 절연막(5), 제2 자성체막(6), 및 질화 티탄막(7)은 이들 구성 요소들을 대기에 노출시키는것 없이 연속적으로 형성되는 것이 바람직하다.
도 1b에 도시된 바와 같이, 레지스트 패턴(9)은 포토리쏘그래피 기술을 이용하여 실리콘 산화막(8) 상에 형성된다. 레지스트 패턴(9)은 유기 물질인 레지스트를 사용하여 형성된다. 도 1c에 도시된 바와 같이, 실리콘 산화막(8)은 레지스트 패턴(9)을 마스크로서 사용하여 에칭됨에 의해, 실리콘 산화막 패턴(8')이 형성된다. 후술되는 바와 같이, 실리콘 산화막 패턴(8')은 하드 마스크로 사용된다.
실리콘 산화막(8)의 에칭은 실리콘 산화막(8)의 에칭이 질화 티탄막(7)의 상면에서 종료되는 조건하에서 행해진다. 보다 상세하게는, 실리콘 산화막(8)의 에칭은 불소계 가스를 사용하여 드라이에칭을 통해 실행된다. 따라서, 실리콘 산화막(8)의 에칭은 질화 티탄막(7)의 표면에서 종료된다. 질화 티탄막(7)의 표면에서 실리콘 산화막(8)의 에칭의 종료는 질화티탄막(7)이 잘못 제거되어 제2 자성체막(6)의 상면이 노출되는 상황을 방지한다.
도 1d를 참조하면, 레지스트 패턴(9)은 O2플라즈마에서 애싱에 의해 제거된다. 이 공정 동안, 제2 자성체막(6)의 상면은 질화 티탄막(7)으로 덮여지고 O2플라즈마에 노출되지는 않는다. 그 결과, 제2 자성체막(6)의 산화를 방지한다.
도 1e에 도시된 바와 같이, 질화 티탄막(7)이 실리콘 산화막 패턴을 마스크로서 사용하여 반응성 이온 에칭(RIE)에 의해 에칭됨으로써, 상부 전극(7')이 형성된다. 후술되는 바와 같이, 상부 전극(7')은 메모리 셀의 상부 전극으로 사용되고, 또한 제2 자성체 막(6)의 에칭 동안 하드 마스크로서 사용된다.
도 1f에 도시된 바와 같이, 제2 자성체막(6) 및 절연막(5)은 실리콘 산화막 패턴(8')과 상부 전극(7')을 하드 마스크로 사용하여 이온 밀링에 의해 연속적으로 에칭됨으로써, 자유 자화층(6') 및 절연층(5')이 형성된다. 이 에칭 동안, 절연층(5'), 자유 자화층(6'), 상부 전극(7'), 및 실리콘 산화막 패턴(8')의 측면 상에 절연층(5) 및 제2 자성체막(6)을 형성하는 물질이 스퍼터되고 피착됨으로써, 측벽(10)이 형성된다. 측벽(10)은 자유 자화층(6')의 측면을 덮고 자유 자화층(6') 측면의 산화를 방지한다.
이 공정 동안, 또한 절연막(5)은 에칭되지 않고 남겨지는 것이 가능하다. 그러나, 절연막(5)은 아주 얇아서 약 1.5㎚의 두께를 갖는다. 따라서, 실제 공정 동안, 상부 전극(7') 아래에 존재하는 절연막 일부를 제외한 절연막(5)의 일부는 이온 밀링에 의한 에칭으로 제거된다.
또한, 질화 티탄막(7) 및 제2 자성체막(6)의 에칭은 이온 밀링에 의해 연속적으로 실행되는 것이 가능하다. 이 경우를 주목하면, 질화 티탄막(7)을 형성하는 물질이 스퍼터되고 이온 밀링 동안 피착됨에 의해 측벽(10)이 보다 두껍게 형성된다. 그 결과, 본 실시예는 질화 티탄막(7)은 RIE를 통해 에칭되고 제2 자성체막(6)은 이온 밀링에 의해 에칭되는 것이 바람직하다.
도 1g에 도시된 바와 같이, 실리콘 산화막(11)은 기판(1)의 상면 상의 전체 표면 상에 CVD법 또는 스퍼터법에 의해 형성된다. 도 1h에 도시된 바와 같이, 레지스트 패턴(12)은 포토리쏘그래피 기술을 사용하여 실리콘 산화막(11) 상에 형성된다. 레지스트 패턴(12)은 유기 물질인 레지스트를 사용하여 형성된다. 레지스트 패턴(12)이 형성되어 자유 자성체층(6') 및 상부 전극(7') 위의 전체 표면을 덮는다. 도 1i에 도시된 바와 같이, 실리콘 산화막(11)은 레지스트 패턴(12)을 마스크로 사용하여 에칭됨으로써, 실리콘 산화막 패턴(11')을 형성한다. 제1 자성체막(4)의 일부는 레지스트 패턴(12)으로 덮여지지 않아서 노출된다. 실리콘 산화막 패턴(11')이 형성되고 실리콘 산화막 패턴의 각 단부(11a')는 절연층(5')의 단부와 분리된다.
도 1j를 참조하면, 레지스트 패턴(12)은 O2플라즈마에서 애싱에 의해 제거된다. 이 공정 동안, 제1 자성체막(4)의 일부의 표면은 실리콘 산화막 패턴(11')으로 덮여지지 않아서 O2플라즈마에 노출되어 산화됨으로써, 산화층(4a)이 형성된다. 그러나, 이 제1 자성체막(4)의 일부는 O2플라즈마에 노출되어 에칭을 통해 제거된다. 따라서, 제1 자성체막(4)의 표면의 산화는 TMR 셀의 특성의 열화를 초래하지 않는다.
또한, 이 공정 동안, TMR 셀의 특성의 열화는 실리콘 산화막 패턴(11')의 각 단부(11a')가 절연층(5')의 단부와 분리되는 구조에 의해 방지된다. 레지스트 패턴(12)의 애싱 동안, 실리콘 산화막 패턴(11')으로부터 제1 자성체막(4)과절연층(5')이 서로 접촉하는 부분쪽으로 산소가 들어간다. 산소가 실리콘 산화막 패턴(11')으로부터 제1 자성체막(4)과 절연층(5')이 서로 접촉하는 부분쪽으로 들어가면, TMR 셀의 특성이 열화된다. 그러나, 실리콘 산화막 패턴(11')의 각 단부(11a')는 절연층(5')의 단부와 분리되어, 제1 자성체막(4)과 절연층(5')이 서로 접촉하는 부분으로 산소가 들어가는 상황을 방지한다. 그 결과, TMR 셀의 특성의 여로하는 방지된다.
도 1k에 도시된 바와 같이, 제1 자성체막(4) 및 알루미늄막(3)이 실리콘 산화막 패턴(11')을 마스크로서 시용하여 연속적으로 에칭됨으로써, 고정 자화층(4') 및 하부 전극(3')이 형성된다. 제1 자성체막(4) 및 알루미늄막(3)의 에칭은 이온 밀링에 의해 실행된다. 이 공정 동안, 고정 자화층(4')의 각 단부(4a')는 기판(1)의 표면에 평행한 방향으로 자유 자화층(6')의 단부로부터 이격되어 형성된다. 이 구조는 에칭으로 인해 고정 자화층(4')의 각 단부(4a')의 근방의 영역 상에 데미지가 가해져서 TMR 셀의 특성이 열화되는 상황을 방지한다. 이는 고정 자화층(4')의 각 단부(4a')가 자유 자화층(6')의 단부와 분리되고, 에칭에 의해 손상된 고정 자화층(4')은 TMR 셀을 동작시키는 데 사용되지 않기 때문이다. 따라서, TMR 셀의 특성은 에칭 동안 고정 자화층(4')의 각 단부(4a')의 근방 영역에 부가되는 데미지로 인해 열화되지 않는다. 도 1f의 측벽들(10) 뿐만 아니라, 층들(3' 및 4')의 측면들 상에 측벽들이, 비록 도시되어 있지 않지만, 형성된다는 것을 주목해야 한다. 측벽들은 셀들간의 단선을 야기시키지 않기 때문에 도 1k의 공정에 의해 형성된 측벽들은 생략된다.
도 1l에 도시된 바와 같이, 실리콘 산화물이 기판(1)의 전체 표면 상에 피착됨에 의해, 실리콘 산화막(13)을 형성한다. 실리콘 산화막(13)의 두께는 약 400.0㎚이다. 상기에 설명한 실리콘 산화막 패턴(8') 및 실리콘 산화막 패턴(11')은 실리콘 산화막(13)과 통합된다.
도 1m에 도시된 바와 같이, 레지스트 패턴(14)은 포토리쏘그래피 기술을 사용하여 실리콘 산화막(13) 상에 형성된다. 도 1n에 도시된 바와 같이, 실리콘 산화막(13)은 레지스트 패턴(14)을 마스크로서 사용하여 에칭됨에 의해, 상부 전극(7')에 도달하도록 콘택트 홀(15)이 형성된다. 또한, 레지스트 패턴(14)은 애싱에 의해 제거된다. 도 1o에 도시된 바와 같이, 배선층(16)은 알루미늄과 같은 도전성 물질로 구성된다. 배선층(16)은 콘택트 홀(15)을 통해 지나가서 상부 전극(7')에 연결된다. 상기에 설명한 공정들의 결과로, TMR 셀이 얻어진다.
도 1d에 도시된 바와 같이, 제1 실시예의 자기 메모리를 제조하는 방법에서는, O2플라즈마에 의해 레지스트 패턴(9)을 애싱하는 동안, 제2 자성체막(6)은 질화 티탄막(7)으로 덮여진다. 이것은 제2 자성체막(6)의 표면이 O2플라즈마에 의해 산화되는 상황을 방지한다. 그 결과로, TMR 셀의 특징은 제2 자성체막(6)의 산화로 인해 열화되지 않는다.
또한, 본 실시예의 자기 메모리를 제조하는 방법에서는, 제1 자성체막(4) 및 제2 자성체막(6)이 이온 밀링에 의해 에칭되기 전에, 레지스트 패턴(9) 및 레지스트 패턴(12)이 제거된다. 이것은 제1 자성체막(4) 및 제2 자성체막(6)을 형성하는물질이 스퍼터되고 레지스트 패턴(9) 및 레지스트 패턴(12)의 측면 상에 피착되는 상황을 방지한다. 제1 자성체막(4) 및 제2 자성체막(6)을 형성하는 물질은 상부 전극(7'), 실리콘 산화막 패턴(8'), 및 실리콘 산화막 패턴(11')의 측면들 상에 피착된다. 그러나, 상부 전극(7'), 실리콘 산화막 패턴(8'), 및 실리콘 산화막 패턴(11')은 있는 그대로, TMR 셀의 일부로 사용된다. 따라서, 제1 자성체막(4) 및 제2 자성체막(6)을 구성하는 물질의 피착에 의해 측벽들이 이들 막들(4 및 6)에 독립적으로 돌출하는 형상을 갖도록 형성되는 상황을 방지한다. 즉, 이온 밀링에 의해 형성된 측벽들은 상부 전극(7'), 실리콘 산화막 패턴(8'), 및 실리콘 산화막 패턴(11')으로 지원된다. 따라서, 측벽들의 형상은 안정적이다. 그 결과, MRAM의 형상에서의 결함이 방지된다.
또한, 본 실시예의 자기 메모리를 제조하는 방법에서, 하드 마스크로 사용되는 실리콘 산화막 패턴(8') 및 상부 전극(7')의 두께의 합은 약 150.0㎚이고, 레지스트 마스크를 사용하는 이온 밀링을 실행하기 위해 필요한 레지스트 마스크의 두께(약 1㎛)보다 더 작다. 또한, 하드 마스크인 실리콘 산화막 패턴(8') 및 상부 전극(7')은 제거되지 않고 지금처럼 남겨져서 자기 메모리의 일부를 각각 구성한다. 그 결과, MRAM의 형상에서의 결함의 발생은 방지된다.
또한, 본 실시예의 자기 메모리를 제조하는 방법에서, 고정 자화층(4')의 각 단부(4a')가 기판(1)의 표면에 평행한 방향으로 자유 자화층(6')의 단부와 이격되어 형성된다.이것은 에칭 동안 가해지는 데미지로 인한 TMR의 특성의 열화를 방지한다.
TMR 셀을 형성하는 본 실시예의 자기 메모리를 제조하는 방법에서, 구리와 같은 반자성 물질인 도전성 물질로 구성된 비자성체막이 절연막(5) 대신에 형성될 수 있다는 것을 주목한다. 이 경우, 본 실시예의 자기 메모리를 제조하는 방법을 GMR 셀의 형성에 적용하는 것이 가능해진다.
또한, 본 발명의 효과가 유지되는 한, 본 실시예를 변경하는 것이 가능하다. 예를 들면, 실리콘 산화막(2) 대신에, 산화질화 실리콘막(SiON) 등의 절연 물질을 사용하는 것이 가능하다. 또한, 알루미늄막(3) 대신에, 구리 또는 질화티탄 등의 도전 물질로 구성된 막을 사용하는 것이 가능하다.
또한, 하드 마스크인 질화 티탄막(7) 및 실리콘 산화막(8)은 다른 물질로 구성된 막으로 대체될 수도 있다. 질화 티탄막(7)대신에, 알루미늄 또는 탄탈 등의 도전 물질로 구성된 막을 사용하는 것이 가능하다. 또한, 실리콘 산화막(8) 대신에, 에칭 동안 질화 티탄막(7) 선택성이 얻어지는 물질로 구성된 막을 사용하는 것이 가능하다. 보다 상세하게는, 실리콘 산화막(8) 대신에, 질화 실리콘, 폴리실리콘, 또는 다른 금속으로 구성된 막을 사용하는 것이 가능하다. 콘택트 홀(15)을 형성하는 것을 용이하게 하기 위해, 본 실시예에서는, 실리콘 산화막(11) 및 실리콘 산화막(13)의 물질과 동일한 물질로 실리콘 산화막(8)이 구성되는 것이 바람직함을 주목한다.
도 2a 내지 2n은 본 발명에 의한 제2 실시예의 자기 메모리를 도시한다. 본 실시예는 어떤 실리콘 산화막도 상부 전극인 질화 티탄막의 상면 상에 형성되지 않는다는 점에서 제1 실시예와 다르다.
도 2a를 참조하면, 실리콘 산화막(22), 알루미늄막(23), 제1 자성체막(24), 절연막(25), 제2 자성체막(26), 및 질화 티탄막(27)이 기판(21) 상에 연속적으로 형성된다. 제1 자성체막(24) 및 제2 자성체막(26)은 철, 니켈, 코발트, 또는 니켈, 코발트, 또는 퍼멀로이(NiFe) 등의 금속 강자성 물질로 구성된다. 절연막(25)은 알루미나(Al2O3), 또는 산화하프늄 등의 절연 물질로 구성된다. 제1 자성체막(24), 절연막(25) 및 제2 자성체막(26)의 두께의 합이 아주 작아서 약 30㎚ 이거나 이보다 작다. 제1 자성체막(24)과 제2 자성체막(26)의 산화를 방지하기 위해서, 알루미늄막(23), 제1 자성체막(24), 절연막(25), 제2 자성체막(26), 및 질화 티탄막(27)은 이들 구성 요소들을 대기에 노출시키는 것 없이 연속적으로 형성되는 것이 바람직하다.
도 2b에 도시된 바와 같이, 레지스트 패턴(29)은 포토리쏘그래피 기술을 이용하여 질화 티탄막(27) 상에 형성된다. 도 2c에 도시된 바와 같이, 질화 티탄막(27)이 에칭됨에 의해, 상부 전극(27')이 형성된다. 도 2c에 도시된 바와 같이, 레지스트 패턴(29)은 O2플라즈마에서 애싱에 의해 제거된다. 이 공정 동안, 상부 전극(27')과 접촉하는 제2 자성체막(26) 표면의 부분은 O2플라즈마에 직접 노출되지 않는다 즉, TMR 셀의 동작에 관련된 제2 자성체막(26)의 부분은 산화되지 않는다.
도 2e에 도시된 바와 같이, 제2 자성체막(26) 및 절연막(25)이 상부 전극(27')을 마스크로서 사용하여 반응성 이온 밀링에 의해 연속적으로 에칭됨으로써, 자유 자화층(26') 및 절연층(25')을 형성한다. 이 에칭 동안, 절연막(25) 및 제2 자성체막(26)을 형성하는 물질은 절연층(25'), 자유 자화층(26'), 및 상부 전극(27')의 측면들 상에 스퍼터되고 피착됨으로써, 측벽들(30)을 형성한다. 이 측벽들(30)은 자유 자화층(26')의 측면들을 덮고, 자유 자화층(26')의 측면들의 산화를 방지한다.
도 2f에 도시된 바와 같이, 실리콘 산화막(31)은 기판(21) 상의 전체 표면 상에 형성한다. 도 2g에 도시된 바와 같이, 레지스트 패턴(32)은 포토리쏘그래피 기술을 사용하여 실리콘 산화막(31) 상에 형성한다. 이 레지스트 패턴(32)은 형성되어 자유 자화층(26') 및 상부 전극(27') 위의 전체 표면을 덮는다. 도 2h에 도시된 바와 같이, 실리콘 산화막(31)은 레지스트 패턴(32)을 마스크로서 사용하여 에칭됨으로써, 실리콘 산화막 패턴(31')을 형성한다. 레지스트 패턴(32)으로 덮이지 않은 제1 자성체 물질막(24)의 각 부분은 노출된다. 실리콘 산화막 패턴(31')은 그 각 단부(31a')가 절연층(25')의 단부와 분리되도록 형성된다.
도 2i에 도시된 바와 같이, 레지스트 패턴(32)은 O2플라즈마에서 애싱으로 제거된다. 이 공정 동안, 제1 자성체막(24)의 표면은 O2플라즈마에 노출되어 산화된다. 그러나, 후술되는 바와 같이, O2플라즈마에 노출된 제1 자성체막(24)의 각 부분은 에칭을 통해 제거된다. 그 결과, 제1 자성체막(24) 표면의 산화는 TMR 셀의 특성의 열화를 초래하지 않는다. 이 공정 동안, 제1 실시예와 같이, 실리콘 산화막 패턴(31')의 각 단부(31a')는 자유 자화층(26')의 단부와 분리된다. 그 결과, 제1 자성체막(24)과 절연층(25')이 서로 접촉하는 부분의 산화로 인한 TMR 셀의 특성의 열화가 방지된다.
도 2j에 도시된 바와 같이, 제1 자성체막(24) 및 알루미늄막(23)이 실리콘 산화막 패턴(31')을 마스크로서 사용하여 연속적으로 에칭됨에 의해, 고정 자화층(24') 및 하부 전극(23')을 형성한다. 제1 자성체막(24) 및 알루미늄막(23)의 에칭은 이온 밀링에 의해 실행된다. 이 동작 동안, 고정 자화층(24')의 각 단부(24a')는 기판(21)의 표면에 평행한 방향으로 자유 자화층(26')과 이격되어 형성된다. 그 결과, 제1 실시예와 같이, 에칭 동안 고정 자유 자화층(24')의 각 단부(24a')의 근방의 영역 상에 가해지는 데미지로 인해 TMR 셀의 특성이 열화되는 것이 방지된다. 도 2k를 참조하면, 실리콘 산화물이 기판(21) 상의 전체 표면 상에 피착됨으로써, 실리콘 산화막(33)이 형성된다. 상술한 실리콘 산화막 패턴(31')은 실리콘 산화막(33)과 통합된다.
도 2l에 도시된 바와 같이, 레지스트 패턴(34)은 포토리쏘그래피 기술을 사용하여 실리콘 산화막(33) 상에 형성된다. 도 2m에 도시된 바와 같이, 실리콘 산화막(33)은 레지스트 패턴(34)을 마스크로서 사용하여 에칭됨으로써, 상부 전극(27')에 이르는 콘택트 홀(35)이 형성된다. 또한, 제1 자성체막(24)이 애싱에 의해 제거된다. 도 2n에 도시된 바와 같이, 배선층(36)은 알루미늄과 같은 도전성 물질로 구성된다. 배선층(36)은 콘택트 홀(35)을 통과해서 상부 전극(27')에 연결된다. 상술한 공정들의 결과로, TMR 셀이 얻어진다.
본 실시예의 자기 메모리의 제조 방법에 따르면, 상부 전극(27')과 접촉하는자유 자화층(26')의 부분은 O2플라즈마에 직접 노출되지 않는다. 이에 따라, 자유 자화층(26')과 상부 전극(27')이 서로 접촉하는 부분의 산화에 기인하는 TMR 셀의 특성의 열화가 방지된다. 제2 실시예의 반도체 장치 제조 방법에 따르면, 도 2d에 도시된 바와 같이, 산소는 상부 전극(27')의 각 단부(27a')로부터 자유 자화층(26')과 상부 전극(27')이 서로 접촉하는 부분의 내부쪽으로 어느 정도 확산한다. 이에 따라, 산소 확산량을 감소가 요구되는 경우에는, 제1 실시예의 자기 메모리 제조 방법이 사용된다. 상부 전극(27')의 사이즈가 크기 때문에 각 단부(27a')로부터의 산소의 확산이 어떠한 문제도 야기하지 않는 경우에는, 제조 단계의 개수를 줄이는 관점에서 제2 실시예의 자기 메모리 제조 방법을 사용하는 것이 바람직하다.
본 실시예의 자기 메모리 제조 방법에 따르면, 제1 실시예의 자기 메모리 제조 방법과 마찬가지로, 레지스트 패턴(29)과 레지스트 패턴(32)은 제1 자성체막(24)과 제2 자성체막(26)이 이온 밀링에 의해 에칭되기 전에 제거된다. 제1 자성체막(24)과 제2 자성체막(26)을 형성하는 물질들이 스퍼터되어 레지스트 패턴(29)과 레지스트 패턴(32)의 측면들 상에 피착되는 현상은 발생하지 않는다. 그 결과, MRAM의 모양에 결함들의 발생이 방지된다.
또한, 본 실시예의 자기 메모리 제조 방법에 따르면, 제1 실시예의 자기 메모리 제조 방법에서와 유사하게, 고정 자화층(24')의 각 단부(24a')가 자유 자화층(26')의 단부로부터 분리되도록 형성된다. 이것은 에칭 동안 가해진데미지(damage)에 기인한 TMR 셀의 특성의 열화를 방지한다.
TMR 셀을 형성하기 위한 제2 실시예의 자기 메모리 제조 방법을 사용하면, 구리와 같은 반자성 물질인 도전성 물질로 만들어진 비자성체막이 절연막(25) 대신에 형성될 수 있다는 것을 주목한다. 이 경우, 이 실시예의 자기 메모리 제조 방법을 GMR 셀 형성에 적용하는 것도 가능해진다.
또한, 본 발명의 효과를 유지하는 한, 본 실시예를 변경할 수도 있다. 예를 들어, 실리콘 산화막(22) 대신에, 실리콘 산화 질화막(SiON)과 같은 절연체 물질을 사용하는 것이 가능하다. 또한, 알루미늄막(23) 대신에 구리나 티타늄 질화물과 같은 도전성 물질로 만들어진 막을 사용하는 것도 가능하다. 또한, 하드 마스크로서 기능하는 티타늄 질화물막(27)이 알루미늄 또는 탄탈과 같은 도전성 물질인 다른 물질로 만들어진 막으로 대체되는 것도 가능하다.
본 발명에 따르면, MRAM의 메모리 셀이, 메모리 셀에 포함된 강자성체막의 산화를 억제하면서, 형성되는 기술이 제공된다.
또한, 본 발명에 따르면, 이온 밀링에 의한 강자성체막의 가공 동안 마스크의 측면 상에 형성되는 측벽들에 기인하여 MRAM의 모양에 결함이 발생하는 것이 방지되는 기술이 제공된다.
또한, 본 발명에 따르면, 강자성체막의 에칭 동안 강자성체막 상에 가해진 데미지가 MRAM의 메모리 셀의 특성에 악영향을 주는 것이 방지되는 기술이 제공된다.

Claims (17)

  1. 자기 메모리를 형성하는 방법에 있어서,
    반도체 기판상에 자성체막을 형성하는 단계;
    상기 자성체막 상에 하드 마스크를 형성하는 단계; 및
    상기 하드 마스크를 마스크로서 사용하여 상기 자성체막을 패터닝하는 단계
    를 포함하는 자기 메모리 형성 방법.
  2. 제1항에 있어서,
    상기 하드 마스크는
    상기 자성체막 상에 무기 물질막을 형성하는 단계;
    상기 무기 물질막 상에 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 마스크로서 사용하여 상기 무기 물질막을 패터닝하는 단계; 및
    상기 레지스트 패턴을 제거하여, 상기 패터닝된 무기 물질막이 상기 하드 마스크로 되는 단계
    에 의해 형성되는 자기 메모리 형성 방법.
  3. 제2항에 있어서,
    상기 하드 마스크는 도전성 물질인 자기 메모리 형성 방법.
  4. 제2항에 있어서,
    상기 자성체막이 패터닝되면, 상기 패터닝된 자성체막으로부터 생성된 물질에 의해 상기 하드 마스크 및 상기 패터닝된 자성체막의 측면 상에 측벽이 형성되는 자기 메모리 형성 방법.
  5. 제1항에 있어서,
    상기 자성체막이 형성된 후 상기 자성체막 상에 제1 층을 형성하는 단계;
    상기 제1 층 상에 상기 제1 층과 다른 제2 층을 형성하는 단계;
    상기 제2 층 상에 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 마스크로서 사용하여 상기 제2 층을 에칭함에 의해 제1 패턴을 형성하는 단계;
    상기 레지스트 패턴을 제거하는 단계; 및
    상기 제1 패턴을 마스크로서 사용하여 상기 제1 층을 에칭함에 의해 제2 패턴을 형성하여, 상기 제1 및 제2 층이 상기 하드 마스크로 되는 단계
    를 포함하는 자기 메모리 형성 방법.
  6. 제5 항에 있어서,
    상기 제1 층은 도전체층이고 상기 제2 층은 절연체층인 자기 메모리 형성 방법.
  7. 자기 메모리를 형성하는 방법에 있어서,
    기판 상에 제1 자성체막을 형성하는 단계;
    상기 제1 자성체막 상에 중간막을 형성하는 단계;
    상기 중간막 상에 제2 자성체막을 형성하는 단계;
    상기 제2 자성체막 상에 도전체막을 형성하는 단계;
    상기 도전체막 상에 절연막을 형성하는 단계;
    상기 절연막상에 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 마스크로서 사용하여 상기 절연막을 에칭함에 의해 제1 패턴을 형성하는 단계;
    상기 레지스트 패턴을 제거하는 단계;
    상기 제1 패턴을 마스크로서 사용하여 상기 도전체막을 에칭함에 의해 제2 패턴을 형성하는 단계;
    상기 제1 및 제2 패턴을 마스크로서 사용하여 상기 제2 자성체막을 에칭함에 의해 제1 자성 물질층을 형성하는 단계;
    상기 제1 자성 물질층의 상부 표면의 전체를 커버하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 마스크로서 사용하여 상기 제1 자성체막을 에칭함에 의해 제2 자성 물질층을 형성하는 단계
    를 포함하는 자기 메모리 형성 방법.
  8. 제7항에 있어서,
    상기 제2 자성 물질층의 각 단부는 상기 기판의 표면에 평행한 방향으로 상기 제1 자성 물질층의 단부로부터 분리되도록 형성되는 자기 메모리 형성 방법.
  9. 제8항에 있어서, 상기 제2 자성 물질층을 형성하는 단계 후에,
    상기 제2 자성 물질층을 커버하는 절연체층을 형성하는 단계;
    상기 제1 패턴을 관통하여 상기 제2 패턴에 도달하는 콘택트 홀을 형성하는 단계;
    상기 콘택트 홀 내에 상기 제2 패턴과 전기적으로 접속되도록 배선층을 형성하는 단계
    를 더 포함하는 자기 메모리 형성 방법.
  10. 자기 메모리 형성 방법에 있어서,
    기판 상에 제1 자성체막을 형성하는 단계;
    상기 제1 자성체막 상에 중간막을 형성하는 단계;
    상기 중간막 상에 제2 자성체막을 형성하는 단계;
    상기 제2 자성체막 상에 도전체막을 형성하는 단계;
    상기 도전체막 상에 레지스트 패턴을 형성하는 단계;
    상기 레지스트 패턴을 마스크로서 사용하여 상기 도전체막을 에칭함에 의해제1 패턴을 형성하는 단계;
    상기 레지스트 패턴을 제거하는 단계;
    상기 제1 패턴을 마스크로서 사용하여 상기 제2 자성체막을 에칭함에 의해 제1 자성 물질층을 형성하는 단계;
    상기 제1 자성 물질층의 상부 표면 전체를 커버하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 마스크로서 사용하여 상기 제1 자성체막을 에칭함에 의해 제2 자성 물질층을 형성하는 단계
    를 포함하는 자기 메모리 형성 방법.
  11. 제10항에 있어서,
    상기 제2 자성 물질층의 각 단부는 상기 기판의 표면에 평행한 방향으로 상기 제1 자성 물질층의 단부로부터 분리되도록 형성되는 자기 메모리 형성 방법.
  12. 제11항에 있어서, 상기 제2 자성 물질층을 형성하는 단계 후에,
    상기 제2 자성 물질층을 커버하는 절연체층을 형성하는 단계;
    상기 제1 패턴을 관통하여 상기 제2 패턴에 도달하는 콘택트 홀을 형성하는 단계;
    상기 콘택트 홀 내에 상기 제2 패턴과 전기적으로 접속되도록 배선층을 형성하는 단계
    를 더 포함하는 자기 메모리 형성 방법.
  13. 제1 자성체막과 제2 자성체막을 갖는 메모리 셀을 갖는 자기 메모리를 형성하는 방법에 있어서,
    제1 마스크를 사용하여 상기 제1 자성체막을 패터닝하는 단계;
    상기 제1 자성체막을 패터닝한 후, 상기 제1 마스크의 폭보다 더 큰 폭을 갖는 제2 마스크를 사용하여 상기 제2 자성체막을 패터닝하는 단계
    를 포함하는 자기 메모리 형성 방법.
  14. 제13항에 있어서,
    상기 제1 자성체막은 자유 강자성체막이고, 상기 제2 자성체막은 고정 강자성체막인 자기 메모리 형성 방법.
  15. 제14항에 있어서,
    상기 제1 마스크는 금속막이고 상기 제2 마스크는 절연막인 자기 메모리 형성 방법.
  16. 제15항에 있어서,
    상기 제2 마스크는 상기 제1 자성체막의 패터닝 후, 상기 제1 자성체막 및 상기 제1 마스크를 커버하도록 형성되는 자기 메모리 형성 방법.
  17. 제15항에 있어서,
    상기 제2 마스크를 사용하여 상기 제2 자성체막을 패터닝한 후, 상기 제2 마스크 상에 층간절연막을 형성하는 단계; 및
    상기 제1 마스크를 노출하도록 상기 층간절연막 및 상기 제2 마스크 내에 콘택트 홀을 형성하는 단계
    를 더 포함하는 자기 메모리 형성 방법.
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