KR20190032957A - 자기 저항 메모리 소자의 제조 방법 - Google Patents

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Abstract

자기 저항 메모리 소자의 제조에서, 기판 상에 제1 층간 절연막을 관통하는 하부 전극 콘택을 형성한다. 상기 하부 전극 콘택 및 제1 층간 절연막 상에 하부 전극막, 자기 터널 접합(MTJ)막, 상부 전극막 및 제1 하드 마스크막을 형성한다. 상기 제1 하드 마스크막 상에 제2 하드 마스크를 형성한다. 상기 제2 하드 마스크를 이용하여, 제1 하드 마스크막 및 상부 전극막을 식각하여, 상부 전극 및 제1 하드 마스크를 형성한다. 상기 상부 전극, 제1 및 제2 하드 마스크의 측벽 상에 스페이서를 형성한다. 그리고, 상기 제1 및 제2 하드 마스크와 상기 스페이서를 식각 마스크로 이용하여 상기 자기 터널 접합막 및 하부 전극막을 식각하여 구조물을 형성한다. 상기 식각 공정 후에는 상기 상부 전극 상에 적어도 한층의 막이 남아있을 수 있다. 상기 자기 저항 메모리 소자는 MTJ 구조물의 쇼트가 감소되어 우수한 전기적 특성을 가질 수 있다.

Description

자기 저항 메모리 소자의 제조 방법{METHOD OF MANUFACTURING A MAGNETORESISTIVE RANDOM ACCESS DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM) 소자의 제조 방법에 관한 것이다.
자기 저항 메모리 소자의 제조할 때, 자기 터널 접합막(magnetic tunnel junction, MTJ)을 물리적 식각 공정을 통해 식각하여 MTJ 구조물을 형성하는 공정이 포함될 수 있다. 상기 물리적 식각 공정을 수행할 때, 도전성 식각 부산물이 상기 MTJ 구조물 측벽에 재증착되어 전기적 쇼트 불량이 발생할 수 있다.
본 발명의 일 과제는 우수한 특성을 갖는 자기 저항 메모리 소자의 제조 방법을 제공하는 것이다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법으로, 기판 상에 제1 층간 절연막 및 상기 제1 층간 절연막을 관통하는 하부 전극 콘택을 형성한다. 상기 하부 전극 콘택 및 제1 층간 절연막 상에 하부 전극막, 자기 터널 접합(MTJ)막, 상부 전극막 및 제1 하드 마스크막을 형성한다. 상기 제1 하드 마스크막 상에 제2 하드 마스크를 형성한다. 상기 제2 하드 마스크를 이용하여, 제1 하드 마스크막 및 상부 전극막을 식각하여, 상부 전극 및 제1 하드 마스크를 형성한다. 상기 상부 전극, 제1 및 제2 하드 마스크의 측벽 상에 스페이서를 형성한다. 그리고, 상기 제1 및 제2 하드 마스크와 상기 스페이서를 식각 마스크로 이용하여 상기 자기 터널 접합막 및 하부 전극막을 식각하여, 상기 하부 전극 콘택 상에 하부 전극, 자기 터널 접합 패턴 및 중간 전극을 포함하는 구조물을 형성한다. 상기 식각 공정 후에 상기 상부 전극 상에는 적어도 한층의 막이 남아있도록 할 수 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법으로, 기판 상에 제1 층간 절연막 및 상기 제1 층간 절연막을 관통하는 하부 전극 콘택을 형성한다. 상기 하부 전극 콘택 및 제1 층간 절연막 상에 하부 전극막, 자기 터널 접합(MTJ)막, 상부 전극막, 제1 캡핑막 및 제1 하드 마스크막을 형성한다. 상기 제1 하드 마스크막 상에 제2 하드 마스크를 형성한다. 상기 제2 하드 마스크를 이용하여, 제1 하드 마스크막, 제1 캡핑막 및 상부 전극막을 식각하여, 상부 전극, 제1 캡핑막 패턴 및 제1 하드 마스크를 형성한다. 상기 상부 전극, 제1 캡핑막 패턴, 제1 및 제2 하드 마스크의 측벽 상에 스페이서를 형성한다. 그리고, 상기 제1 및 제2 하드 마스크와 상기 스페이서를 식각 마스크로 이용하여 상기 자기 터널 접합막 및 하부 전극막을 식각하여, 상기 하부 전극 콘택 상에 하부 전극, 자기 터널 접합 패턴 및 중간 전극을 포함하는 구조물을 형성한다. 상기 식각 공정 후에 상기 상부 전극 상에는 상기 제1 캡핑막 패턴이 남아있도록 할 수 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법은, 기판 상에 제1 층간 절연막 및 상기 제1 층간 절연막을 관통하는 하부 전극 콘택을 형성한다. 상기 하부 전극 콘택 및 제1 층간 절연막 상에 하부 전극막, 자기 터널 접합(MTJ)막, 상부 전극막 및 상기 상부 전극막과 다른 금속 물질을 포함하는 제1 하드 마스크막을 형성한다. 상기 제1 하드 마스크막 상에 제2 하드 마스크를 형성한다. 상기 제2 하드 마스크를 이용하여, 제1 하드 마스크막, 제1 캡핑막 및 상부 전극막을 식각하여, 상부 전극 및 제1 하드 마스크를 형성한다. 상기 상부 전극, 제1 및 제2 하드 마스크의 측벽 상에 스페이서를 형성한다. 그리고, 상기 제1 및 제2 하드 마스크와 상기 스페이서를 식각 마스크로 이용하여 상기 자기 터널 접합막 및 하부 전극막을 식각하여, 상기 하부 전극 콘택 상에 하부 전극, 자기 터널 접합 패턴 및 중간 전극을 포함하는 구조물을 형성한다. 상기 식각 공정 후에 상기 상부 전극 상에는 상기 제1 하드 마스크가 일부 두께만큼 남아있도록 할 수 있다.
상기 자기 저항 메모리 소자는 도전성 식각 부산물이 재증착되어 발생되는 MTJ 구조물의 쇼트 불량이 감소될 수 있다. 따라서, 상기 자기 저항 메모리 소자는 우수한 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.
도 2 내지 도 11은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.
도 13 내지 도 15는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 16 내지 도 19는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 20 내지 도 23은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 24 내지 도 28은 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 자기 저항 메모리 소자는 기판(100) 상에 형성된 제1 층간 절연막(102), 하부 전극 콘택(110), 하부 전극(112a), MTJ 구조물(136), 중간 전극(116a) 및 상부 전극(118a)을 포함할 수 있다. 상기 상부 전극(118a)의 측벽에는 스페이서(134)가 구비될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
도시되지는 않았으나, 기판(100) 상에는 각종 소자, 예를 들어, 트랜지스터, 다이오드, 소스/드레인 층, 소스 라인(source line), 워드 라인, (word line)배선 등이 형성될 수 있다.
상기 제1 층간 절연막(102)은 예를 들어, 실리콘 산화물(SiO2), 또는 실리콘 산화물(SiO2)의 유전 상수보다 낮은 유전 상수 즉, 대략 3.9 이하의 유전 상수를 갖는 저유전 물질을 포함하도록 형성될 수 있다. 이에 따라, 제1 층간 절연막(102)은, 예를 들어 실리콘 산화물, 불소 또는 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ(Hydrogen Silsesquioxane), MSSQ(Methyl Silsesquioxane) 등과 같은 무기 폴리머 등을 포함하도록 형성될 수 있다.
상기 하부 전극 콘택(110)은 상기 제1 층간 절연막(102)을 관통하는 제1 개구부(104) 내에 구비될 수 있다. 상기 하부 전극 콘택(110)은 제1 베리어 패턴(106) 및 도전 패턴(108)을 포함할 수 있다. 상기 제1 베리어 패턴(106)은 상기 제1 개구부(104)의 측벽 및 저면 상에 형성될 수 있다. 상기 도전 패턴(108)은 상기 제1 베리어 패턴(106) 상에 구비되고 상기 제1 개구부(104) 내부를 채울 수 있다. 상기 제1 베리어 패턴(106)은 예를 들어, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함하도록 형성될 수 있으며, 상기 도전 패턴(108)은 저저항을 갖는 금속 물질, 예를 들어, 텅스텐, 구리, 알루미늄 등으로 형성될 수 있다.
상기 하부 전극(112a), MTJ 구조물(136), 중간 전극(116a)은 순차적으로 적층된 필러 형상을 가질 수 있다. 상기 하부 전극(112a), MTJ 구조물(136) 및 중간 전극(116a)이 적층된 제1 구조물(137)은 상기 하부 전극 콘택(110)의 상부면과 접촉할 수 있다.
상기 제1 구조물(137)은 상기 하부 전극 콘택(110) 및 제1 층간 절연막(102) 상에 구비될 수 있다. 예시적인 실시예에서, 상기 제1 구조물(137)의 저면은 상기 하부 전극 콘택(110)의 상부면보다 넓은 면적을 가질 수 있다. 상기 하부 전극 콘택(110) 양 측에 위치하는 제1 층간 절연막(102)의 상부면은 상기 하부 전극 콘택(110)의 상부면보다 낮을 수 있다.
상기 하부 전극(112a)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 MTJ 구조물(136)은 적층된 제1 자성 패턴(136a), 터널 베리어 패턴(136b) 및 제2 자성 패턴(136c)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 자성 패턴(136a)은 자화방향이 고정된 고정층으로 제공될 수 있다. 예시적인 실시예에서, 상기 제1 자성 패턴(136a)은 고정 패턴, 하부 강자성 패턴, 반강자성 커플링 스페이서 패턴, 상부 강자성 패턴을 포함할 수 있다. 이 때, 상기 고정 패턴은 예를 들어, 망간철(FeMn), 망간이리듐(IrMn), 망간백금(PtMn), 산화망간(MnO), 황화망간(MnS), 텔루르망간(MnTe), 불화망간(MnF2), 불화철(FeF2), 염화철(FeCl2), 산화철(FeO), 염화코발트(CoCl2), 산화코발트(CoO), 염화니켈(NiCl2), 산화니켈(NiO), 크롬(Cr) 등을 포함하도록 형성할 수 있다. 상기 상부 및 하부 강자성 패턴들은 예를 들어, 철(Fe), 니켈(Ni) 및 코발트(Co) 중 적어도 하나를 포함하는 강자성체를 포함하도록 형성할 수 있다. 상기 반강자성 커플링 스페이서 패턴은 예를 들어, 루테늄(Ru), 이리듐(Ir) 또는 로듐(Rh) 중 적어도 하나를 포함하도록 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 자성 패턴(136c)은 자화방향이 가변적인 자유층으로 제공될 수 있다. 이 경우, 제2 자성 패턴(136c)은 철(Fe), 코발트(Co), 니켈(Ni), 크롬(Cr), 백금(Pt) 등과 같은 강자성체를 포함할 수 있다. 제2 자성 패턴(136c)은 붕소(B) 또는 실리콘(Si)을 더 포함할 수도 있다. 이들은 단독으로 혹은 2 이상이 조합되어 사용될 수 있다. 예를 들면, 제2 자성 패턴(136c)은 CoFe, NiFe, FeCr, CoFeNi, PtCr, CoCrPt, CoFeB, NiFeSiB, CoFeSiB 등과 같은 복합 물질을 포함할 수 있다.
상기 터널 베리어 패턴(136b)은 제1 및 제2 자성 패턴들(136a, 136c) 사이에 배치될 수 있다. 이에 따라, 제1 및 제2 자성 패턴들(136a, 136c)은 서로 직접적으로 접촉하지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 터널 베리어 패턴(136b)은 절연성을 갖는 금속 산화물을 포함할 수 있다. 예를 들어, 상기 터널 베리어 패턴(136b)은 마그네슘 산화물(MgOx) 또는 알루미늄 산화물(AlOx)을 포함할 수 있다.
상기 중간 전극(116a)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 상부 전극(118a)은 상기 중간 전극(116a) 상에 구비될 수 있다. 상기 상부 전극(118a)은 금속 물질을 포함할 수 있다. 상기 상부 전극(118a)은 텅스텐, 구리, 백금, 니켈, 은, 금 등을 포함할 수 있다. 일 예로, 상기 상부 전극(118a)은 텅스텐으로 형성될 수 있다. 상기 상부 전극(118a)의 폭은 상기 제1 구조물(137)의 폭보다 좁을 수 있다. 상기 상부 전극(118a) 및 상기 상부 전극(118a) 양 측의 스페이서(134)를 포함하는 제2 구조물의 폭은 상기 제1 구조물(137)의 폭과 실질적으로 동일할 수 있다.
상기 스페이서(134)는 상부 전극(118a)보다 높은 저항을 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서(134)는 절연 물질을 포함할 수 있다. 일 예로, 상기 스페이서(134)는 실리콘 산화물을 포함할 수 있다.
도 10에 도시된 것과 같이, 상기 상부 전극(118a)의 상부면에는 제1 캡핑막 패턴(120a)이 구비될 수 있다. 상기 스페이서(134) 및 제1 캡핑막 패턴(120a)과 제1 층간 절연막(102) 상에는 제2 캡핑막(138)이 구비될 수 있다.
상기 제1 캡핑막 패턴(120a)은 상부 전극(118a)보다 높은 저항을 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 캡핑막 패턴(120a)은 절연 물질 또는 금속을 포함하는 도전 물질일 수 있다. 상기 절연 물질은 실리콘 산화물을 포함할 수 있다. 상기 도전 물질은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물을 포함할 수 있다.
상기 제2 캡핑막(138)은 상기 스페이서(134), 제1 구조물(137) 및 제1 층간 절연막(102)의 표면 상에 구비될 수 있다. 따라서, 상기 제2 캡핑막(138)은 상기 상부 전극(118a)의 표면과 직접 접촉하지 않을 수 있다. 상기 제2 캡핑막(138)은 상기 제1 구조물(137)의 측벽과 직접 접촉하여 상기 제1 구조물(137)을 보호할 수 있다.
상기 제2 캡핑막(138) 상에는 제2 층간 절연막(140)이 구비될 수 있다. 상기 제2 층간 절연막(140)은 상기 상부 전극들(118a) 사이의 갭을 채울 수 있다.
상기 제2 층간 절연막(140)을 관통하여 상기 상부 전극(118a)의 상부면과 접촉하는 비아 콘택(142)이 구비될 수 있다. 상기 비아 콘택(142)은 제2 베리어 패턴(142a) 및 금속 패턴(142b)을 포함할 수 있다.
상기 제2 베리어 패턴(142a)은 예를 들어, 텅스텐 질화물, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함하도록 형성될 수 있으며, 상기 금속 패턴(142b)은 예를 들어, 텅스텐, 구리, 알루미늄 등으로 형성될 수 있다.
도 1에 도시된 것과 같이, 상기 비아 콘택(142)이 형성된 상태에서, 상기 상부 전극(118a) 상에는 제1 캡핑막 패턴(120a, 도 10)이 남아있지 않을 수 있다. 다른 예로, 도시하지는 않았지만, 상기 비아 콘택(142)이 형성된 상태에서, 상기 상부 전극(118a) 상에는 상기 비아 콘택(142)의 측방으로 제1 캡핑막 패턴이 일부 남아 있을 수도 있다.
도 2 내지 도 11은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 제1 층간 절연막(102)을 형성하고, 제1 층간 절연막(102)을 관통하는 하부 전극 콘택(110)을 형성한다.
상기 하부 전극 콘택(110)을 형성하는 방법으로, 상기 제1 층간 절연막(102) 상에 식각 마스크(도시안됨)를 형성하고, 이를 식각 마스크로 사용하여 상기 제1 층간 절연막(102)을 건식 식각함으로써 제1 개구부(104)를 형성할 수 있다. 상기 건식 식각 공정은 예를 들어, 반응성 이온 식각 공정과 같은 화학적 식각 공정을 통해 수행할 수 있다.
상기 제1 개구부(104)의 표면 및 상기 제1 층간 절연막(102) 상에 제1 베리어막을 형성한다. 상기 제1 베리어막 상에 상기 제1 개구부(104)의 내부를 채우는 제1 도전막을 형성한다. 예시적인 실시예들에 있어서, 상기 제1 베리어막 및 제1 도전막은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
이 후, 상기 제1 층간 절연막(102)의 표면이 노출되도록 상기 제1 베리어막 및 제1 도전막을 평탄화하여, 상기 제1 개구부(104) 내부에 제1 베리어 패턴(106) 및 도전 패턴(108)을 포함하는 상기 하부 전극 콘택(110)을 형성한다.
도 3을 참조하면, 상기 제1 층간 절연막(102) 및 하부 전극 콘택(110) 상에 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)을 순차적으로 형성한다. 상기 중간 전극막(116) 상에, 상부 전극막(118), 제1 캡핑막(120), 제1 하드 마스크막(122), 접착막(124) 및 몰드막(126)을 순차적으로 형성한다.
상기 하부 전극막(112)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 MTJ막(114)은 적층된 제1 자성막(114a), 터널 베리어막(114b) 및 제2 자성막(114c)을 포함할 수 있다.
상기 중간 전극막(116)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다.
상기 상부 전극막(118)은 금속 물질을 포함할 수 있다. 상기 상부 전극막은 텅스텐, 구리, 백금, 니켈, 은, 금 등을 포함할 수 있다. 일 예로, 상기 상부 전극막(118)은 텅스텐으로 형성될 수 있다.
상기 제1 캡핑막(120)은 상기 상부 전극막(118)보다 높은 저항을 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 캡핑막(120)은 절연 물질을 포함할 수 있다. 일 예로, 상기 제1 캡핑막(120)은 실리콘 산화물을 포함할 수 있다.
일부 실시예에서, 상기 제1 캡핑막(120)은 도전 물질을 포함할 수도 있다. 상기 제1 캡핑막(120)에 포함되는 금속 물질은 산화되었을 때 절연 물질로 제공될 수 있는 것이 바람직하다. 상기 제1 캡핑막(120)은 금속 또는 금속 질화물을 포함할 수 있다. 일 예로, 상기 제1 캡핑막(120)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
상기 제1 하드 마스크막(122)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 하드 마스크막(122)은 상기 상부 전극막(118)과 실질적으로 동일한 물질을 포함할 수 있다. 일 예로, 상기 제1 하드 마스크막(122)은 텅스텐을 포함할 수 있다.
상기 접착막(124)은 상부에 상기 몰드막(126)을 접착시키기 위하여 제공될 수 있다. 예시적인 실시예에서, 상기 접착막(124)은 실리콘 질화물을 포함할 수 있다.
상기 몰드막(126)은 후속 공정에서 제2 하드 마스크를 음각 방식으로 형성하기 위하여 제공된다. 상기 몰드막(126)은 탄소를 포함하는 스핀온 하드마스크(SOH, spin on hardmask)를 포함할 수 있다.
도 4를 참조하면, 상기 몰드막(126)의 일부를 식각하여 개구부(128)를 형성한다. 상기 개구부(128)는 상부 전극이 형성될 부위와 대향하는 부위에 위치하며, 홀의 형상을 가질 수 있다. 상기 개구부(128) 내부를 채우는 제2 하드 마스크막을 형성한다. 예시적인 실시예에서, 상기 제2 하드 마스크막은 실리콘 산화물을 포함할 수 있다.
상기 몰드막(126)의 표면이 노출되도록 상기 제2 하드 마스크막을 평탄화하여 상기 개구부(128) 내부에 제2 하드 마스크(130)를 형성한다.
도 5를 참조하면, 상기 몰드막(126)을 제거한다. 상기 몰드막(126)이 스핀온 하드 마스크로 형성되는 경우, 에싱 공정을 통해 제거할 수 있다. 따라서, 상기 접착막(124) 상에는 제2 하드 마스크(130)가 형성될 수 있다. 이와같이, 음각 방식으로 제2 하드 마스크(130)를 형성할 수 있고, 이 경우 좁은 폭을 갖는 제2 하드 마스크(130)를 형성할 수 있다.
일부 실시예에서, 상기 제2 하드 마스크(130)는 양각 방식으로 형성할 수도 있다. 이 경우, 상기 접착막(124) 상에 제2 하드 마스크막을 형성하고, 상기 제2 하드 마스크막을 사진 식각함으로써 상기 제2 하드 마스크(130)를 형성할 수 있다.
도 6을 참조하면, 상기 제2 하드 마스크(130)를 식각 마스크로 이용하여, 상기 접착막(124), 제1 하드 마스크막(122), 제1 캡핑막(120) 및 상부 전극막(118)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 중간 전극막(116) 상에 상부 전극(118a), 제1 캡핑막 패턴(120a), 제1 하드 마스크(122a), 접착막 패턴(124a) 및 제2 하드 마스크(130)가 적층되는 마스크 구조물(132)이 형성될 수 있다. 상기 식각 공정에서, 상기 제2 하드 마스크(130)가 일부 두께만큼 제거될 수 있다.
도 7을 참조하면, 상기 마스크 구조물(132)의 표면 및 상기 중간 전극막(116) 상에 스페이서막을 형성한다. 상기 스페이서막을 이방성 식각하여, 상기 마스크 구조물(132) 측벽을 덮는 스페이서(134)를 형성한다.
상기 스페이서(134)는 상기 상부 전극(118a)보다 높은 저항을 갖는 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서(134)는 절연 물질을 포함할 수 있다. 일 예로, 상기 스페이서(134)는 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 스페이서(134)와 상기 제1 캡핑막 패턴(120a)은 동일한 물질을 포함할 수 있다. 일부 실시예에서, 상기 스페이서(134)와 상기 제1 캡핑막 패턴(120a)은 다른 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 스페이서(134)와 상기 중간 전극막(116)은 다른 물질을 포함할 수 있다.
도 8은 MTJ 구조물을 형성하기 위한 식각 도중에 보여지는 단면도이고, 도 9는 MTJ 구조물이 완성되었을 때의 단면도이다.
도 8 및 도 9를 참조하면, 상기 마스크 구조물(132) 및 스페이서(134)를 식각 마스크로 이용하여 상기 중간 전극막(116), MTJ막(114) 및 하부 전극막(112)을 순차적으로 식각한다. 계속하여, 상기 제1 층간 절연막(102)의 상부가 식각되도록 오버 에치한다.
상기 중간 전극막(116), MTJ막(114), 하부 전극막(112) 및 제1 층간 절연막(102)은 이온 빔 식각(IBE) 공정과 같은 물리적 식각 공정을 통해 식각할 수 있다. 일 예로, 상기 식각 공정은 아르곤 이온 스퍼터링 방식의 식각을 포함할 수 있다. 예시적인 실시예에서, 상기 식각 공정은 식각 소스로 사용되는 이온빔의 입사각을 변경시키면서 수행할 수 있다.
상기 식각 공정을 수행하면, 상기 하부 전극 콘택(110)의 상부면과 접촉하는 하부 전극(112a), MTJ 구조물(136) 및 중간 전극(116a)이 형성될 수 있다. 상기 하부 전극(112a), MTJ 구조물(136) 및 중간 전극(116a)의 적층 구조는 필러 형상을 가질 수 있다. 상기 MTJ 구조물(136)은 순차적으로 적층된 제1 자성 패턴(136a), 터널 베리어 패턴(136b) 및 제2 자성 패턴(136c)을 포함할 수 있다.
도 8에 도시된 것과 같이, 상기 식각 공정을 수행하는 동안, 상기 마스크 구조물(132) 및 스페이서(134)의 상부가 함께 제거될 수 있다.
상기 식각 공정이 완료된 후에, 도 9에 도시된 것과 같이, 상기 상부 전극(118a) 상에는 제1 캡핑막 패턴(120a)이 남아있을 수 있다. 또한, 상기 제1 캡핑막 패턴(120a) 상의 제1 하드 마스크(122a), 접착막 패턴(124a) 및 제2 하드 마스크(130)는 제거될 수 있다.
따라서, 상기 하부 전극(112a), MTJ 구조물(136) 및 중간 전극(116a)이 적층된 제1 구조물(137)을 형성하는 공정에서 상기 상부 전극(118a)은 식각 마스크로 사용되지 않을 수 있다. 즉, 상기 제1 구조물(137)을 형성하기 위한 식각 공정에서, 식각 마스크로 사용되는 제1 및 제2 하드 마스크들(122a, 130)은 상기 상부 전극(118a)과 구분될 수 있다.
상기 상부 전극(118a)의 측벽에는 스페이서(134)가 구비되고, 상기 상부 전극(118a)의 상부면에는 제1 캡핑막 패턴(120a)이 구비될 수 있다. 따라서, 상기 식각 공정이 완료된 후에도 상기 상부 전극(118a)의 측벽 및 상부면은 외부에 노출되지 않을 수 있다.
상기 상부 전극(118a)의 폭은 상기 제1 구조물(137)의 폭보다 좁을 수 있다. 상기 상부 전극(118a) 및 상기 상부 전극(118a) 양 측의 스페이서(134)를 포함하는 제2 구조물의 폭은 상기 제1 구조물(137)의 폭과 실질적으로 동일할 수 있다.
상기 식각 공정을 수행할 때 상기 상부 전극(118a)의 표면이 노출되지 않기 때문에 상기 상부 전극(118a)이 일부 식각됨에 따라 발생되는 도전성 식각 부산물을 억제할 수 있다. 또한, 상기 도전성 식각 부산물이 상기 MTJ 구조물(136)의 측벽 상에 재증착되어 발생하는 상기 MTJ 구조물의 쇼트 불량이 감소될 수 있다.
설명한 것과 같이, 상기 제1 하드 마스크(122a)와 상부 전극(118a)은 서로 분리되어 각각 형성될 수 있다. 즉, 상기 제1 하드 마스크(122a)와 상부 전극(118a) 사이에는 제1 캡핑막 패턴(120a)이 개재될 수 있다. 그러므로, 금속을 포함하고 식각 마스크로 사용하기에 충분한 강도를 갖는 제1 하드 마스크(122a)를 사용하여 상기 중간 전극막(116), MTJ막(114), 하부 전극막(112) 및 제1 층간 절연막(102)을 식각할 수 있다. 또한, 상기 식각 공정 중에 상기 상부 전극(118a)이 손상되지 않을 수 있다.
도 10을 참조하면, 상기 제1 구조물(137), 스페이서(134), 제1 캡핑막 패턴(120a) 및 제1 층간 절연막(102)의 상부 표면을 덮는 제2 캡핑막(138)을 형성한다. 상기 제2 캡핑막(138)은 상기 제1 구조물(137)의 측벽과 직접 접촉하여, 상기 제1 구조물(137)에 포함되는 MTJ 구조물(136)의 측벽을 보호할 수 있다. 상기 제2 캡핑막(138)은 상기 상부 전극(118a)과 직접 접촉하지 않을 수 있다.
상기 제2 캡핑막(138)은 예를들어, 실리콘 질화물을 포함할 수 있다. 상기 제2 캡핑막(138)은 원자층 적층법 또는 화학 기상 증착법으로 형성할 수 있다.
상기 제2 캡핑막(138) 상에 제2 층간 절연막(140)을 형성한다. 상기 제2 층간 절연막(140)은 상기 제1 구조물(137) 및 상부 전극(118a)이 적층된 구조물들의 사이의 갭 부위를 채울 수 있다. 상기 제2 층간 절연막(140)은 실리콘 산화물을 포함할 수 있다.
도 11을 참조하면, 상기 제2 층간 절연막(140), 제2 캡핑막(138) 및 제1 캡핑막 패턴(120a)을 식각하여 상기 상부 전극(118a)의 상부면을 노출하는 비아홀을 형성할 수 있다. 상기 비아홀 내부에 비아 콘택(142)을 형성한다.
상기 비아 콘택(142)을 형성하기 위하여, 상기 비아홀의 표면 및 제2 층간 절연막(140) 상에 제2 베리어막을 형성한다. 상기 제2 베리어막 상에 상기 비아홀 내부를 채우는 금속막을 형성한다.
이 후, 상기 제2 층간 절연막(140)의 표면이 노출되도록 상기 제2 베리어막 및 금속막을 평탄화하여, 상기 비아홀 내부에 제2 베리어 패턴(142a) 및 금속 패턴(142b)을 포함하는 상기 비아 콘택(142)을 형성한다.
상기 설명한 공정을 수행함으로써, 상기 MTJ 구조물의 쇼트 불량이 감소되는 자기 저항 메모리 소자를 제조할 수 있다.
도 12는 예시적인 실시예들에 따른 자기 저항 메모리 소자를 설명하기 위한 단면도이다.
도 12에 도시된 자기 저항 메모리 소자는 상부 전극 측벽에 형성되는 스페이서를 구성하는 물질을 제외하고는 도 1에 도시된 자기 저항 메모리 소자와 실질적으로 동일하다.
상기 스페이서(134a)는 상기 상부 전극보다 높은 저항을 갖는 물질을 포함할 수 있다. 상기 스페이서(134a)는 도전성을 갖는 물질, 예를들어 금속 또는 금속 질화물을 포함할 수 있다. 상기 스페이서(134a)에 포함되는 금속 물질은 산화되었을 때 절연성을 갖는 것이 바람직하다. 또한, 이 후의 식각 공정을 수행할 때, 상기 스페이서(134a)에 포함되는 금속은 재 증착이 거의 되지 않는 물질인 것이 바람직하다. 일 예로, 상기 스페이서(134a)는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
도 13 내지 도 15는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 13을 참조하면, 먼저, 도 2 내지 도 6을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 상기 중간 전극막(116) 상에 상부 전극(118a), 제1 캡핑막 패턴(120a), 제1 하드 마스크(122a), 접착막 패턴(124a) 및 제2 하드 마스크(130)가 적층되는 마스크 구조물(132)을 형성한다.
상기 마스크 구조물(132)의 표면 및 상기 중간 전극막(116) 상에 스페이서막을 형성한다. 상기 스페이서막을 이방성 식각하여, 상기 마스크 구조물(132)의 측벽을 덮는 스페이서(134a)를 형성한다.
상기 스페이서(134a)는 상기 상부 전극(118a)보다 높은 저항을 갖는 도전 물질을 포함할 수 있다. 상기 스페이서(134a)에 포함되는 금속 물질은 산화되었을 때 절연 물질로 제공될 수 있는 것이 바람직하다. 또한, 이 후의 식각 공정을 수행할 때, 상기 스페이서(134a)에 포함되는 금속은 재증착이 거의 되지 않는 물질인 것이 바람직하다. 예시적인 실시예에서, 상기 스페이서(134a)는 금속 또는 금속 질화물을 포함할 수 있다. 일 예로, 상기 스페이서(134a)는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 캡핑막 패턴(120a)은 절연 물질을 포함할 수 있다. 이 경우, 상기 스페이서(134a)와 제1 캡핑막 패턴(120a)은 서로 다른 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서(134a)와 상기 중간 전극막(116)은 동일한 금속 또는 금속 질화물을 포함할 수 있다. 일부 실시예에서, 상기 스페이서(134a)와 상기 중간 전극막(116)은 서로 다른 금속 또는 금속 질화물을 포함할 수 있다.
도 14를 참조하면, 상기 마스크 구조물(132) 및 스페이서(134a)를 식각 마스크로 이용하여 상기 중간 전극막(116), MTJ막(114) 및 하부 전극막(112)을 순차적으로 식각한다. 계속하여 상기 제1 층간 절연막(102)의 상부가 식각되도록 오버 에치한다.
상기 중간 전극막(116), MTJ막(114), 하부 전극막(112) 및 제1 층간 절연막(102)을 식각하는 공정은 도 8 및 도 9를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 식각 공정을 수행하면, 상기 하부 전극 콘택(110) 상에는 하부 전극(112a), MTJ 구조물(115) 및 중간 전극(116a)이 적층된 제1 구조물(137)이 형성될 수 있다. 또한, 상기 제1 구조물(137) 상에 상부 전극(118a)이 형성될 수 있다. 상기 상부 전극(118a)의 측벽에는 스페이서(134a)가 구비되고, 상기 상부 전극(118a)의 상부면에는 제1 캡핑막 패턴(120a)이 구비될 수 있다.
도 15를 참조하면, 상기 제1 구조물(137), 스페이서(134a), 제1 캡핑막 패턴(120a) 및 제1 층간 절연막(102)의 상부 표면을 덮는 제2 캡핑막(138)을 형성한다. 상기 제2 캡핑막(138)을 형성하는 공정은 도 10을 참조로 설명한 것과 실질적으로 동일할 수 있다.
다시, 도 12를 참조하면, 상기 제2 층간 절연막(140), 제2 캡핑막(138) 및 제1 캡핑막 패턴(120a)을 식각하여 상기 상부 전극(118a)의 상부면을 노출하는 비아홀을 형성할 수 있다. 상기 비아홀 내부에 비아 콘택(142)을 형성한다. 상기 비아 콘택(142)을 형성하는 공정은 도 11을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 16 내지 도 19는 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 16을 참조하면, 먼저, 도 2를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 제1 층간 절연막(102) 및 제1 층간 절연막(102)을 관통하는 하부 전극 콘택(110)을 형성한다.
상기 제1 층간 절연막(102) 및 하부 전극 콘택(110) 상에 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)을 순차적으로 형성한다. 상기 중간 전극막(116) 상에, 상부 전극막(118), 제1 하드 마스크막(150), 접착막(124) 및 몰드막(126)을 순차적으로 형성한다.
상기 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)은 각각 도 3을 참조로 설명한 것과 동일할 수 있다. 상기 상부 전극막(118), 접착막(124) 및 몰드막(126)은 각각 도 3을 참조로 설명한 것과 동일할 수 있다.
상기 상부 전극막(118) 및 제1 하드 마스크막(150)은 서로 직접 접촉할 수 있다. 즉, 상기 상부 전극막(118)과 상기 제1 하드 마스크막(150) 사이에 제1 캡핑막이 구비되지 않을 수 있다. 상기 제1 하드 마스크막(150)은 상기 상부 전극막(118)과 다른 물질을 포함할 수 있다. 상기 제1 하드 마스크막(150)은 금속 또는 금속 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 하드 마스크막(150)은 티타늄, 탄탈륨 등과 같은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물 중의 적어도 하나를 포함할 수 있다. 예시적인 실시예에서, 상기 제1 하드 마스크막(150)과 상기 중간 전극막(116)은 동일한 금속 또는 금속 질화물을 포함할 수 있다. 일부 실시예에서, 상기 제1 하드 마스크막(150)과 상기 중간 전극막(116)은 서로 다른 금속 또는 금속 질화물을 포함할 수 있다.
도 17을 참조하면, 도 4 및 도 5를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 상기 접착막(124) 상에 제2 하드 마스크(130)를 형성한다.
상기 제2 하드 마스크(130)를 식각 마스크로 사용하여, 상기 접착막(124), 제1 하드 마스크막(150) 및 상부 전극막(118)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 중간 전극막(116) 상에 상부 전극(118a), 제1 하드 마스크(150a), 접착막 패턴(124a) 및 제2 하드 마스크(130)가 적층되는 마스크 구조물(132a)이 형성될 수 있다.
상기 마스크 구조물(132a)의 표면 및 상기 중간 전극막(116) 상에 스페이서막을 형성한다. 상기 스페이서막을 이방성 식각하여, 상기 마스크 구조물(132a) 측벽을 덮는 스페이서(134a)를 형성한다.
상기 스페이서(134a)는 상기 상부 전극(118a)보다 높은 저항을 갖는 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 스페이서(134a)는 금속 또는 금속 질화물을 포함할 수 있다. 상기 스페이서(134a)는 예를들어, 상기 스페이서(134a)는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 스페이서(134a)를 금속 또는 금속 질화물로 형성하고 후속 공정들을 수행하면, 도 12에 도시된 자기 저항 메모리 소자를 제조할 수 있다.
일부 예시적인 실시예에서, 상기 스페이서(134a)는 절연 물질을 포함할 수 있다. 상기 스페이서(134a)를 절연 물질로 형성하고 후속 공정들을 수행하면, 도 1에 도시된 자기 저항 메모리 소자를 제조할 수 있다.
도 18을 참조하면, 상기 마스크 구조물(132a) 및 스페이서(134a)를 식각 마스크로 이용하여 상기 중간 전극막(116), MTJ막(114) 및 하부 전극막(112)을 순차적으로 식각한다. 계속하여 상기 제1 층간 절연막(102)의 상부가 식각되도록 오버 에치한다.
상기 식각 공정을 수행하면, 상기 하부 전극 콘택(110) 상에는 하부 전극(112a), MTJ 구조물(136) 및 중간 전극(116a)이 적층된 제1 구조물(137)이 형성될 수 있다. 상기 식각이 완료된 이 후에, 상기 제2 하드 마스크(130) 및 접착막 패턴(124a)은 모두 제거될 수 있다. 그러나, 상기 상부 전극(118a) 상에 상기 제1 하드 마스크가 일부 두께만큼 남아있을 수 있다. 상기 남아있는 제1 하드 마스크는 상기 상부 전극(118a)의 상부면을 덮는 제1 캡핑막 패턴(150a)으로 제공될 수 있다.
즉, 상기 상부 전극(118a)의 측벽에는 스페이서(134a)가 구비되고, 상기 상부 전극(118a)의 상부면에는 상기 제1 캡핑막 패턴(150a)이 구비될 수 있다.
도 19를 참조하면, 상기 제1 구조물(137), 스페이서(134a), 제1 캡핑막 패턴(150a) 및 제1 층간 절연막(102)의 표면을 덮는 제2 캡핑막(138)을 형성한다. 상기 제2 캡핑막(138) 상에 제2 층간 절연막(140)을 형성한다.
상기 제2 캡핑막(138) 및 제2 층간 절연막(140)은 도 10을 참조로 설명한 것과 동일한 공정을 통해 형성할 수 있다.
상기 제2 층간 절연막(140), 제2 캡핑막(138) 및 제1 캡핑막 패턴(150a)을 식각하여 상기 상부 전극의 상부면을 노출하는 비아홀을 형성할 수 있다. 상기 비아홀 내부에 비아 콘택(142)을 형성한다.
상기 공정을 통해, 도 12에 도시된 자기 저항 메모리 소자 또는 도 1에 도시된 자기 저항 메모리 소자를 제조할 수 있다.
도 20 내지 도 23은 예시적인 실시예들에 따른 자기 저항 메모리 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 20을 참조하면, 먼저, 도 2를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 제1 층간 절연막(102) 및 제1 층간 절연막(102)을 관통하는 하부 전극 콘택(110)을 형성한다.
상기 제1 층간 절연막(102) 및 하부 전극 콘택(110) 상에 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)을 순차적으로 형성한다. 상기 중간 전극막(116) 상에, 상부 전극막(118), 제1 캡핑막(119), 제1 하드 마스크막(150), 접착막(124) 및 몰드막(126)을 순차적으로 형성한다.
상기 하부 전극막(112), MTJ막(114) 및 중간 전극막(116)은 각각 도 3을 참조로 설명한 것과 동일할 수 있다. 상기 상부 전극막(118), 접착막(124), 제1 하드 마스크막 및 몰드막(126)은 각각 도 3을 참조로 설명한 것과 동일할 수 있다.
상기 제1 캡핑막(119)은 상기 상부 전극보다 높은 저항을 갖는 도전 물질을 포함할 수 있다. 상기 제1 캡핑막(119)은 금속 또는 금속 질화물을 포함할 수 있다. 일 예로, 상기 제1 캡핑막(119)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 캡핑막(119)과 상기 중간 전극막(116)은 동일한 금속 또는 금속 질화물을 포함할 수 있다. 일부 실시예에서, 상기 제1 캡핑막(119)과 상기 중간 전극막(116)은 서로 다른 금속 또는 금속 질화물을 포함할 수 있다.
도 21을 참조하면, 도 4 및 도 5를 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 상기 접착막(124) 상에 제2 하드 마스크(130)를 형성한다.
상기 제2 하드 마스크(130)를 식각 마스크로 사용하여, 상기 접착막(124), 제1 하드 마스크막(122), 제1 캡핑막(119) 및 상부 전극막(118)을 이방성 식각한다. 상기 식각 공정을 수행하면, 상기 중간 전극막(116) 상에 상부 전극(118a), 제1 하드 마스크(122a), 접착막 패턴(124a) 및 제2 하드 마스크(130)가 적층되는 마스크 구조물(132b)이 형성될 수 있다.
상기 마스크 구조물(132b)의 표면 및 상기 중간 전극막(116) 상에 스페이서막을 형성한다. 상기 스페이서막을 이방성 식각하여, 상기 마스크 구조물(132b) 측벽을 덮는 스페이서(134a)를 형성한다.
상기 스페이서(134a)는 상기 상부 전극(118a)보다 높은 저항을 갖는 도전 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서(134a)는 금속 또는 금속 질화물을 포함할 수 있다. 일 예로, 상기 스페이서(134a)는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
예시적인 실시예에서, 상기 스페이서(134a)와 제1 캡핑막(119)은 동일한 금속 또는 금속 질화물을 포함할 수 있다. 일부 실시예에서, 상기 제1 캡핑막(119), 중간 전극막(116) 및 스페이서(134a) 중 적어도 하나는 서로 다른 금속 또는 금속 질화물을 포함할 수 있다.
도 22를 참조하면, 상기 마스크 구조물(132b) 및 스페이서(134a)를 식각 마스크로 이용하여 상기 중간 전극막(116), MTJ막(114) 및 하부 전극막(112)을 순차적으로 식각한다. 계속하여 상기 제1 층간 절연막(102)의 상부가 식각되도록 오버 에치한다.
상기 중간 전극막(116), MTJ막(114), 하부 전극막(112) 및 제1 층간 절연막(102)을 식각하는 공정은 도 8 및 도 9를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 식각 공정을 수행하면, 상기 하부 전극 콘택(110) 상에는 하부 전극(112a), MTJ 구조물(136) 및 중간 전극(116a)이 적층된 제1 구조물(137)이 형성될 수 있다. 또한, 상기 제1 구조물(137) 상에 상부 전극(118a)이 형성될 수 있다. 상기 상부 전극(118a)의 측벽에는 금속 또는 금속 질화물을 포함하는 스페이서(134a)가 구비되고, 상기 상부 전극(118a)의 상부면에는 금속 또는 금속 질화물을 포함하는 제1 캡핑막 패턴(119a)이 구비될 수 있다.
도 23을 참조하면, 상기 제1 구조물(137), 스페이서(134a), 제1 캡핑막 패턴(119a) 및 제1 층간 절연막(102)의 표면을 덮는 제2 캡핑막(138)을 형성한다. 상기 제2 캡핑막(138) 상에 제2 층간 절연막(140)을 형성한다.
이 후, 상기 제2 층간 절연막(140), 제2 캡핑막(138) 및 제1 캡핑막 패턴(119a)을 식각하여 상기 상부 전극(118a)의 상부면을 노출하는 비아홀을 형성할 수 있다. 상기 비아홀 내부에 비아 콘택(142)을 형성한다. 상기 공정을 수행하면, 도 12에 도시된 자기 저항 메모리 소자를 제조할 수 있다.
도 24 내지 도 28은 자기 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
이하에서 설명하는 자기 저항 메모리 소자는 하부에 트랜지스터 및 배선을 포함한다.
도 24를 참조하면, 기판(200)에 소자 분리막(202)을 형성하여 상기 기판(200)을 액티브 영역과 필드 영역으로 구분한다. 상기 소자 분리막(202)은 셸로우 트렌치 분리 (Shallow Trench Isolation: STI) 공정을 통해 형성될 수 있다. 상기 액티브 영역은 고립된 섬 형상을 가지면서 규칙적으로 배열될 수 있다.
상기 기판(200)에 트랜지스터들(216)을 형성한다.
예시적인 실시예에서, 상기 기판(200) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 이용하여 상기 기판(200)을 식각함으로써 제1 방향으로 연장되는 라인 형상의 트렌치(204)를 형성한다. 예시적인 실시예에서, 상기 각 액티브 영역 내에 2개의 트렌치들(204)이 형성될 수 있다. 상기 트렌치들(204) 내부에 게이트 절연막 패턴(206), 게이트 전극(208) 및 하드 마스크 패턴(210)을 포함하는 게이트를 형성한다. 또한, 상기 게이트 양 측의 액티브 영역 내에 불순물을 주입하여 소스 영역(212) 및 드레인 영역(214)을 각각 형성한다. 예시적인 실시예에서, 상기 소스 영역은 2개의 트랜지스터(216)에 공통의 소스 영역으로 제공될 수 있다. 따라서, 상기 기판(200) 상에 트렌치(204) 내부에 게이트가 형성되는 매립 게이트형 트랜지스터를 형성할 수 있다.
도 25를 참조하면, 상기 기판(200) 상에 제1 하부 층간 절연막(230a)을 형성한다. 상기 제1 하부 층간 절연막(230a)의 일부를 식각하여, 상기 소스 영역들(212) 표면을 노출하는 개구부들을 형성한다. 상기 개구부들 내부에 제1 도전막을 형성하고 평탄화하여, 상기 소스 영역들(212)과 접촉하는 소스 라인들(232)을 형성한다.
상기 제1 하부 층간 절연막(230a) 및 소스 라인들(232) 상에 제2 하부 층간 절연막(230b)을 형성한다.
상기 제1 및 제2 하부 층간 절연막들(230a, 230b)을 관통하여 상기 드레인 영역들(214)을 각각 노출하는 개구부들을 형성한다. 상기 개구부들 내부에 제2 도전막을 형성하고 평탄화하여, 상기 드레인 영역들(214)과 각각 접촉하는 콘택 플러그(234)를 형성한다.
도 26을 참조하면, 상기 제2 하부 층간 절연막(230b) 상에 제3 하부 층간 절연막(238)을 형성하고, 상기 제3 하부 층간 절연막(238)을 관통하여 상기 콘택 플러그(234)와 각각 접촉하는 제1 배선 구조물(236)을 형성한다. 상기 제3 하부 층간 절연막(238) 및 제1 배선 구조물(236) 상에 식각 저지막(240)을 형성한다.
상기 제3 하부 층간 절연막(238)은 화학 기상 증착 공정, 원자층 적층 공정 또는 스핀 코팅 공정 등을 통해 형성할 수 있다.
상기 제1 배선 구조물(236)은 베리어막(236a) 및 금속 패턴(236b)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 배선 구조물들(236)은 듀얼 다마신(dual damascene) 공정 혹은 싱글 다마신(single damascene) 공정을 통해 형성될 수 있다. 이 경우, 상기 제1 배선 구조물(236)에 포함되는 금속 패턴(236b)은 구리를 포함할 수 있다.
일부 실시예에서, 상기 제1 배선 구조물(236)은 사진 식각 공정에 의해 패터닝하여 형성할 수 있다. 이 경우, 상기 제1 배선 구조물(236)에 포함되는 금속 패턴(236b)은 텅스텐, 알루미늄 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막(240)은 실리콘 질화물 또는 실리콘 산 질화물을 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
도 27을 참조하면, 상기 식각 저지막(240) 및 배선 구조물(236) 상에 도 1 또는 도 12에 도시된 구조를 형성할 수 있다.
예시적인 실시예에서, 도 1 내지 도 11을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여, 상기 식각 저지막(240) 및 배선 구조물(236) 상에 도 1에 도시된 구조를 형성할 수 있다.
일부 실시예에서, 도 13 내지 도 15의 공정, 도 16 내지 도 19의 공정 또는 도 20 내지 도 23의 공정을 수행하여, 상기 식각 저지막 및 배선 구조물 상에 도 12에 도시된 구조를 형성할 수 있다.
즉, 상기 식각 저지막(240) 상에, 상기 제1 층간 절연막(102)을 형성할 수 있다. 상기 제1 층간 절연막(102)을 관통하여 상기 배선 구조물(236)과 접촉하는 하부 전극 콘택(110)을 형성할 수 있다.
또한, 상기 하부 전극 콘택(110) 상에 하부 전극(112a), MTJ 구조물(136) 및 중간 전극을 포함하는 제1 구조물(137)을 형성하고, 상기 제1 구조물(137) 상에 상부 전극(118a)을 형성할 수 있다. 상기 상부 전극(118a)의 측벽에는 스페이서(134)를 형성하고, 상기 상부 전극(118a) 상부면에는 제1 캡핑막 패턴(120a)을 형성할 수 있다. 상기 스페이서(134), 제1 구조물(137) 및 제1 층간 절연막(102)의 표면 상에 제2 캡핑막(138)을 형성할 수 있다. 상기 제2 캡핑막(138) 상에 제2 층간 절연막(140)을 형성하고, 상기 제2 층간 절연막(140)을 관통하여 상기 상부 전극(118a)의 상부면과 접촉하는 비아 콘택(142)을 형성할 수 있다.
도 28을 참조하면, 상기 제2 층간 절연막(140) 및 비아 콘택(142) 상에 비트 라인(250)을 형성한다.
일 예로, 상기 제2 층간 절연막(140) 상에 제3 층간 절연막(도시안됨)을 형성한다. 상기 제3 층간 절연막의 일부를 식각하여 비트 라인이 형성되기 위한 트렌치(도시안됨)를 형성한다. 상기 트렌치 내부에 비트 라인(250)을 형성한다. 상기 비트 라인(250)은 상기 트렌치의 측벽 및 저면에 베리어막을 형성하고, 상기 베리어막 상에 상기 트렌치를 채우는 금속막을 형성하고, 이들을 평탄화하여 형성할 수 있다. 따라서, 상기 비트 라인(250)은 베리어 패턴(250a) 및 금속 패턴(250b)을 포함할 수 있다. 상기 비트 라인(250)은 상기 비아 콘택(142)을 통해 상부 전극(118a)과 전기적으로 연결될 수 있다.
이 후, 도시하지는 않았지만, 상기 제2 층간 절연막(140) 및 상기 비트 라인(250)을 덮는 상부 층간 절연막을 더 형성할 수 있다.
본 발명의 각 실시예들의 자기 저항 메모리 소자는 모바일 기기, 메모리 카드, 컴퓨터 등의 전자 제품에 포함되는 메모리로 사용될 수 있다.
100 : 기판 102 : 제1 층간 절연막
110 : 하부 전극 콘택 112a : 하부 전극
116a : 중간 전극 118a :상부 전극
136 : MTJ 구조물 137 : 제1 구조물
134, 134a : 스페이서 120a :제1 캡핑막 패턴
122a : 제1 하드 마스크 130 : 제2 하드 마스크
124 : 접착막 126 : 몰드막
132, 132a, 132b : 마스크 구조물

Claims (10)

  1. 기판 상에 제1 층간 절연막 및 상기 제1 층간 절연막을 관통하는 하부 전극 콘택을 형성하고;
    상기 하부 전극 콘택 및 제1 층간 절연막 상에 하부 전극막, 자기 터널 접합(MTJ)막, 상부 전극막 및 제1 하드 마스크막을 형성하고;
    상기 제1 하드 마스크막 상에 제2 하드 마스크를 형성하고;
    상기 제2 하드 마스크를 이용하여, 제1 하드 마스크막 및 상부 전극막을 식각하여, 상부 전극 및 제1 하드 마스크를 형성하고;
    상기 상부 전극, 제1 및 제2 하드 마스크의 측벽 상에 스페이서를 형성하고; 그리고,
    상기 제1 및 제2 하드 마스크와 상기 스페이서를 식각 마스크로 이용하여 상기 자기 터널 접합막 및 하부 전극막을 식각하여, 상기 하부 전극 콘택 상에 하부 전극, 자기 터널 접합 패턴 및 중간 전극을 포함하는 구조물을 형성하고, 상기 식각 공정 후에 상기 상부 전극 상에는 적어도 한층의 막이 남아있는 자기 저항 메모리 소자 제조 방법.
  2. 제1항에 있어서, 상기 상부 전극막 및 제1 하드 마스크막 사이에 제1 캡핑막을 형성하는 것을 더 포함하는 자기 저항 메모리 소자 제조 방법.
  3. 제2항에 있어서, 상기 제1 캡핑막은 상부 전극막보다 높은 저항을 갖는 절연 물질, 금속 또는 금속 질화물을 포함하는 자기 저항 메모리 소자 제조 방법.
  4. 제2항에 있어서, 상기 제1 캡핑막은 실리콘 산화물, 티타늄, 탄탈륨, 티타늄 질화물 또는 탄탈륨 질화물을 포함하는 자기 저항 메모리 소자 제조 방법.
  5. 제2항에 있어서, 상기 상부 전극막 및 제1 하드 마스크막은 서로 동일한 금속 물질을 포함하는 자기 저항 메모리 소자 제조 방법.
  6. 제1항에 있어서, 상기 상부 전극막 및 제1 하드 마스크막은 서로 다른 금속 물질을 포함하고, 상기 제1 하드 마스크막은 상기 상부 전극막보다 높은 저항을 갖는 자기 저항 메모리 소자 제조 방법.
  7. 제6항에 있어서, 상기 제1 및 제2 하드 마스크와 상기 스페이서를 식각 마스크로 이용하여 상기 자기 터널 접합막 및 하부 전극막을 식각하는 공정에서, 상기 제2 하드 마스크는 제거되고 상기 상부 전극 상에는 제1 하드 마스크가 일부 두께만큼 남아있는 자기 저항 메모리 소자 제조 방법.
  8. 제1항에 있어서, 상기 스페이서는 상부 전극막보다 높은 저항을 갖는 절연 물질, 금속 또는 금속 질화물을 포함하는 자기 저항 메모리 소자 제조 방법.
  9. 제8항에 있어서, 상기 스페이서는 실리콘 산화물, 티타늄, 탄탈륨, 티타늄 질화물 또는 탄탈륨 질화물을 포함하는 자기 저항 메모리 소자 제조 방법.
  10. 제1항에 있어서,
    상기 스페이서, 구조물, 제1 층간 절연막 및 상부 전극 상에 형성된 막을 덮는 제2 캡핑막을 형성하고;
    상기 제2 캡핑막 상에, 상기 상부 전극들 사이의 갭을 채우는 제2 층간 절연막을 형성하고; 및
    상기 제2 층간 절연막을 관통하여 상기 상부 전극 상부면과 접촉하는 비아 콘택을 형성하는 것을 더 포함하는 자기 저항 메모리 소자 제조 방법.
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