以下、図面を参照しながら実施形態を説明する。
1. 磁気抵抗素子とシフト補正層
以下の実施例は、垂直磁化を持ち、かつ、記憶層のRHカーブのシフトをシフト補正層(Shift correction layer)により補正する磁気抵抗素子を対象とする。そこで、まず、そのような磁気抵抗素子とシフト補正層について説明する。
尚、本明細書において、垂直磁化とは、強磁性層の残留磁化の磁化方向がその強磁性層の膜面(上面/下面)に対して垂直又はほぼ垂直となることである。ほぼ垂直とは、強磁性層の残留磁化の磁化方向がその強磁性層の膜面に対して、45°<θ≦90°の範囲内にあることを意味する。
図1は、磁気抵抗素子の基本構造を示している。
磁気抵抗素子MTJは、第1の方向に、垂直かつ可変の磁化を持つ記憶層(強磁性層)10、トンネルバリア層(絶縁層)11、及び、垂直かつ不変の磁化を持つ参照層(強磁性層)12の順番で配置される、積層構造を備える。
ここで、不変の磁化とは、書き込み前後において磁化方向が変化しないこと、可変の磁化とは、書き込み前後において磁化方向が逆向きに変化し得ることを意味する。
また、書き込みとは、スピン注入電流(スピン偏極された電子)を磁気抵抗素子MTJに流すことにより記憶層10の磁化にスピントルクを与えるスピントランスファ書き込みを意味する。
例えば、スピン注入電流を記憶層10から参照層12に向かって流すとき、参照層12の磁化と同じ向きにスピン偏極された電子が記憶層10内に注入され、記憶層10内の磁化にスピントルクを与えるため、記憶層10の磁化方向は、参照層12の磁化方向と同じ(パラレル状態)になる。
また、スピン注入電流を参照層12から記憶層10に向かって流すとき、記憶層10から参照層12に向かう電子のうち参照層12の磁化と逆向きにスピン偏極された電子が記憶層10内に戻され、記憶層10内の磁化にスピントルクを与えるため、記憶層10の磁化方向は、参照層12の磁化方向と逆(アンチパラレル状態)になる。
磁気抵抗素子MTJの抵抗値は、磁気抵抗効果により、参照層12と記憶層10の相対的な磁化方向に依存して変化する。即ち、磁気抵抗素子MTJの抵抗値は、パラレル状態のときに低くなり、アンチパラレル状態のときに高くなる。パラレル状態の抵抗値をR0とし、アンチパラレル状態の抵抗値をR1としたとき、(R1−R0)/R0で定義される値は、MR(磁気抵抗)比と呼ばれる。
MR比は、磁気抵抗素子MTJを構成する材料や、プロセス条件などによって変化するが、これをできるだけ大きくすることが読み出し/書き込みを安定的に行うにあたって望ましい。なぜなら、パラレル状態/アンチパラレル状態が、例えば、データの“0”/“1”に割り当てられるからである。現時点においては、数10%〜数100%のMR比を持つ磁気抵抗素子MTJが開発されている。
尚、本例では、参照層12の磁化は、記憶層10側を向いた状態で固定されているが、記憶層10とは反対側を向いた状態で固定されていてもよい。また、半導体基板上に磁気抵抗素子MTJを配置するとき、参照層12と記憶層10の上下関係は、限定されない。
例えば、参照層12が記憶層10よりも上にあるときは、磁気抵抗素子MTJは、トップピン型と呼ばれ、参照層12が記憶層10よりも下にあるときは、磁気抵抗素子MTJは、ボトムピン型と呼ばれる。
図2は、シフト補正層を有する磁気抵抗素子を示している。
磁気抵抗素子MTJは、第1の方向に、垂直かつ可変の磁化を持つ記憶層(強磁性層)10、トンネルバリア層(絶縁層)11、及び、垂直かつ不変の磁化を持つ参照層(強磁性層)12の順番で配置される、積層構造を備える。
また、磁気抵抗素子MTJは、参照層12側に、垂直かつ不変の磁化を持つシフト補正層(強磁性層)13を備える。参照層12とシフト補正層13の間には、非磁性層(例えば、金属層)14が配置される。
本例では、参照層12と記憶層10は、垂直磁化を有する。この場合、参照層12からの漏れ磁界は、記憶層10の磁化方向(垂直方向)を向くため、記憶層10に大きな垂直成分を持つ漏れ磁界が印加される。この漏れ磁界は、記憶層10の磁化方向を参照層12の磁化方向と同じ(パラレル状態)にする方向に作用する。
従って、記憶層10のRHカーブがシフトする。
即ち、磁気抵抗素子MTJをアンチパラレル状態からパラレル状態に変化させるときは、小さなスピン注入電流を磁気抵抗素子MTJに流せば足りるのに対し、磁気抵抗素子MTJをパラレル状態からアンチパラレル状態に変化させるときは、大きなスピン注入電流を磁気抵抗素子MTJに流さなければならない。
また、アンチパラレル状態は、参照層12からの漏れ磁界のため不安定になる。
即ち、漏れ磁界が記憶層10の保磁力よりも大きくなると、記憶層10は、アンチパラレル状態を保持できなくなってしまう。また、漏れ磁界が記憶層10の保持力より小さいときであっても、熱擾乱による磁化のゆらぎを考慮すると、記憶層10の磁化は、漏れ磁界によってアンチパラレル状態からパラレル状態に反転してしまうことがある。
シフト補正層13は、このような問題を解決するために設けられる。
本例では、参照層12とシフト補正層13は、互いに積層される。この場合、シフト補正層13の磁化方向は、参照層12の磁化方向とは逆向きに設定される。これにより、記憶層10において、参照層12からの漏れ磁界をシフト補正層13からの補正磁界により相殺し、記憶層10のRHカーブのシフトを補正することが可能になる。
しかし、磁気抵抗素子が微細化されてくると、シフト補正層13により、記憶層10のRHカーブのシフトを補正することが難しくなる。なぜなら、微細化により参照層の平面サイズが小さくなると、記憶層の位置での参照層からの漏れ磁界が大きくなる反面、シフト補正層は、参照層の厚さの分だけ記憶層から離れるため、記憶層の位置でのシフト補正層からの補正磁界が参照層からの漏れ磁界より小さくなるからである。
また、既に述べたように、磁気抵抗素子の微細化を前提としたとき、参照層12の飽和磁化を小さくすることにより参照層12からの漏れ磁界を小さくし、シフト補正層13からの補正磁界で記憶層10に印加される漏れ磁界を打ち消すことは、参照層12の材料及びプロセス条件の選択の範囲を狭めることから、現実的ではない。
そこで、以下の実施例では、磁気抵抗素子の微細化に応じて参照層12の飽和磁化を小さくしなくても、記憶層10のRHカーブのシフトを補正可能な磁気メモリを提案する。
2. 磁気メモリ
2.−1. セル構造
図3は、磁気メモリを示している。
同図は、1つのメモリセルMCが1つの磁気抵抗素子MTJと1つの選択トランジスタSTを備えるセル構造を示している。このセル構造は、後述するデバイス構造の実施例を分かり易く説明するために挙げた一例であり、その実施例がこのセル構造に限定されるという主旨ではない。
従って、後述するデバイス構造の実施例は、当然に、同図以外のセル構造、例えば、1つのメモリセルが1つの磁気抵抗素子と2つの選択トランジスタを備えるセル構造、1つの磁気抵抗素子が互いに交差する2つの導電線間に配置されるセル構造などに適用することも可能である。
メモリセルアレイ20は、アレイ状に配置される複数のメモリセルMCを備える。
1つのメモリセルMCは、直列接続される1つの磁気抵抗素子MTJと1つの選択トランジスタSTを備える。
また、複数のメモリセルMCは、第1及び第2のビット線BL,bBL間に接続される。本例では、各メモリセルMCの磁気抵抗素子MTJ側の一端は、第1のビット線BLに接続され、各メモリセルMCの選択トランジスタST側の一端は、第2のビット線bBLに接続される。
第1及び第2のビット線BL,bBLは、第2の方向に延び、その一端は、ビット線ドライバ/シンカー21に接続される。ビット線ドライバ/シンカー21は、書き込み時に、例えば、選択された1つのメモリセルMC内の磁気抵抗素子MTJに、スピン注入電流(書き込みデータの値に応じて向きが変わる)を流す。
各メモリセルMCの選択トランジスタST側の制御端子(ゲート電極)は、ワード線WLに接続される。ワード線WLは、第3の方向に延び、その一端は、ワード線ドライバ22に接続される。ワード線ドライバ22は、書き込み時に、例えば、選択された1つのメモリセルMCに接続されるワード線WLを活性化する。
2.−2. 第1の実施例
2.−2.−1. 構造
図4は、図3の領域Xの構造を示している。また、図5は、図4の構造の平面図、図6は、図5のVI−VI線に沿う断面図、図7は、図5のVII−VII線に沿う断面図である。
この構造は、シフト補正層13の位置に特徴を有する。
絶縁層15は、例えば、酸化シリコン層である。メモリセルの選択トランジスタは、例えば、半導体基板上に配置され、かつ、絶縁層15により覆われる。複数の下部電極16は、絶縁層15上に配置される。磁気抵抗素子MTJは、それぞれ、下部電極16上に配置される。
下部電極16は、それぞれその上に配置された磁気抵抗素子MTJを貫通する電流パスが発生するように、所定の導電線に接続される。例えば、下部電極16は、それぞれビアを介して、半導体基板上の選択トランジスタに接続され、選択トランジスタは、さらに、ビット線に接続される。
複数の磁気抵抗素子MTJの各々は、第1の方向に、垂直かつ可変の磁化を持つ記憶層10、トンネルバリア層11、及び、垂直かつ不変の磁化を持つ参照層12の順番で配置される積層構造を備える。また、複数の磁気抵抗素子MTJは、第2及び第3の方向に、アレイ状に配置される。
複数の磁気抵抗素子MTJの側面(第2及び第3の方向にある表面及びそれらの間にある表面)は、保護層17により覆われる。保護層17は、例えば、窒化シリコン層などの絶縁層を備える。
保護層17は、記憶層10の側面の全体を覆っている必要があるが、参照層12の側面については、全体を覆っていてもよいし、一部のみを覆っていてもよい。即ち、保護層17が参照層12の側面の一部のみを覆うときは、参照層12とシフト補正層13とが互いに接触していてもよい。
保護層17は、単層であっても、複数の層を備えていてもよい。
シフト補正層13は、磁気抵抗素子MTJの記憶層10の第1の方向に直交する方向に少なくとも対向し、かつ、垂直かつ不変の磁化を持つ。本例では、シフト補正層13は、磁気抵抗素子MTJの周囲、少なくとも、磁気抵抗素子MTJの記憶層10の周囲に配置される。シフト補正層13の磁化方向は、参照層12の磁化方向と同じである。
シフト補正層13は、記憶層10の直ぐ横に配置されるため、微細化に応じて参照層の飽和磁化を小さくしなくても、シフト補正層13により記憶層10のRHカーブのシフトを補正することができる。
本例では、参照層12の磁化方向及びシフト補正層13の磁化方向は、共に上向きであるが、これを共に下向きに変えることもできる。
また、シフト補正層13の第3の方向の端部Eは、第3の方向に隣接する2つの磁気抵抗素子MTJ間のスペースの中心Oを通り、第2の方向に延びる線Lよりも、内側に位置する。例えば、シフト補正層13の第3の方向の幅は、各ビット線BLの第3の方向の幅と実質的に同じである。
このため、シフト補正層13は、複数のビット線BLのライン&スペースのピッチの縮小の制約となることはない。
ここで、シフト補正層13の幅に関し、実質的に同じとは、シフト補正層13及び各ビット線BLの第3の方向にある側面が、絶縁層15の上面に対して垂直である場合と、絶縁層15の上面に対して斜めである場合(テーパー状である場合)との双方を含む。
記憶層10とシフト補正層13との位置関係について検証する。
記憶層10とシフト補正層13は、それぞれ第1の方向に、参照層12側の第1の表面(上面)と、参照層12側とは反対側の第2の表面(下面)とを備える。記憶層10の第2の表面は、例えば、図7において「A」で示される。
この場合、シフト補正層13の第2の表面(下面)は、記憶層10の第2の表面(下面)Aよりも参照層12側とは反対側(下側)に突出するのが望ましい。これは、記憶層10の側面の全体をシフト補正層13で取り囲むことにより、記憶層10のRHカーブのシフトの補正を容易化するためである。
尚、その突出幅は、デバイス構造上、最大で、記憶層10の第2の表面(下面)Aから絶縁層15の上面(図7において「B」で示される)までとなる。
突出幅についてのシミュレーション結果については後述する。
複数のビット線(導電線)BLは、第2の方向に延び、第2の方向に並ぶ複数の磁気抵抗素子MTJに共通に接続される。
本例では、記憶層10に対してシフト補正層13が配置される方向とビット線BLが延びる第2の方向が同じである。但し、これら2つの方向は、互いに異なっていてもよい。即ち、本実施例では、記憶層10のRHカーブのシフト補正を行うために、シフト補正層13が磁気抵抗素子MTJの記憶層10の第1の方向に直交する方向に少なくとも対向していればよい。
また、各ビット線BLは、複数の磁気抵抗素子MTJの参照層12及びシフト補正層13に接続される。但し、各ビット線BLは、シフト補正層13と絶縁されていてもよい。また、複数の磁気抵抗素子MTJと各ビット線BLとの間に、キャップ層、ハードマスク層、ビアなどの導電層が配置されていてもよい。
本例では、複数の磁気抵抗素子MTJの間がスペースとなっているが、このスペースは、例えば、層間絶縁層により埋め込まれる。層間絶縁層の埋め込みについては、様々な方法が考えられ、また、本実施例の特徴を説明するに当たっては、必須の条件ではないため、ここでの説明を省略する。
層間絶縁層の例については、後述する製造方法に示す。
また、シフト補正層13の下地は、絶縁層15であるが、シフト補正層13を構成する磁性膜の結晶性を改善する等の目的から、シフト補正層13と絶縁層15との間に下地電極(例えば、下地電極16と同じ材料)を設けてもよい。
但し、この場合、シフト補正層13の下地としての下地電極と、磁気抵抗素子MTJの下地電極16とは、互いに絶縁されている必要がある。
また、シフト補正層13の第3の方向の幅は、磁気抵抗素子MTJの第3の方向の幅と実質的に同じ、又は、それ以上であるのが望ましい。
2.−2.−2. 材料例
図4乃至図7の構造内の各要素の材料例について説明する。
絶縁層15及び保護層17は、例えば、SiO2、Si-N、SiON、Al-O、MgOなどの絶縁材料を備える。下部電極16は、例えば、Ta,W,Nb,Mo、Ti、TiN、WN、Cu、CuNなどの金属もしくは導電性材料を備える。
垂直磁化を持つ記憶層10及び参照層12としては、強磁性材料やフェリ磁性材料が用いられ、例えば、Fe、Co、Ni、Mn又は、これらの少なくとも1つを含む化合物を備える。
例えば、下側となる記憶層10は、Pd(厚さ0.4nm)とCo(厚さ0.4nm)とからなる層を2回積み重ねた構造と、この構造上のTa(厚さ0.3nm)及びCoFeB(厚さ1nm)とを備える。また、上側となる参照層12は、CoFeB(厚さ1nm)とPd(厚さ0.4nm)とCo(厚さ0.4nm)とからなる層を10回積み重ねた構造を備える。
記憶層10及び参照層12は、結晶磁気異方性又は界面磁気異方性により、膜面に対して垂直方向に磁化容易軸を持つ。また、垂直磁気異方性は、磁性層と非磁性層とを積層させた人工格子構造により実現することも可能である。
また、記憶層10及び参照層12は、垂直磁気異方性を持つ磁性層と面内磁気異方性を持つ磁性層との積層であるが、全体としては、磁化方向が膜面に対して垂直方向となる垂直磁化膜を用いてもよい。
トンネルバリア層11は、絶縁材料からなる薄膜が用いられ、例えば、体心立方格子(BCC)構造で、(001)面に配向したMgO(厚さ1nm)を備える。
垂直磁化を持つシフト補正層13は、強磁性材料やフェリ磁性材料が用いられ、例えば、Fe、Co、Ni、Mn又は、これらの少なくとも1つを含む化合物を備える。例えば、シフト補正層13は、Pd(厚さ0.4nm)とCo(厚さ0.4nm)とからなる層を20回積み重ねた構造を備える。
ビット線(導電線)BLは、Al、Cu、Wなどの金属を備える。また、ビット線BLは、磁性層を備えていてもよいし、磁性層と非磁性層の積層構造であってもよい。ビット線BLが磁性層を含むときは、磁性層の磁化方向は、シフト補正層13の磁化方向と同じであるのが望ましい。
2.−2.−3. 突出幅のシミュレーション結果
次に、第1の実施例の構造を採用したとき、記憶層内において、参照層からの漏れ磁界がシフト補正層からの補正磁界によりキャンセルされる、という効果を検証する。
このシミュレーションの対象となったデバイスモデルを説明する。
図8は、デバイスモデルを示している。
同図において、図4乃至図7の要素と同じ要素には同じ符号が付されている。
メモリセルアレイ領域は、20μm×20μmの正方形とし、複数の磁気抵抗素子MTJは、このメモリセルアレイ領域内において、第2の方向にピッチ60nm、第3の方向にピッチ30nmで、規則的に配置されるものとする。
磁気抵抗素子MTJの平面形状は、15nm×15nmの正方形とする。この場合、第2の方向において、2つの磁気抵抗素子MTJ間のスペースは、45nmであり、第3の方向において、2つの磁気抵抗素子MTJ間のスペースは、15nmである。
磁気抵抗素子MTJの記憶層10、トンネルバリア層11及び参照層12の厚さは、それぞれ、2nm、1nm、10nmであるものとする。
シフト補正層13は、第2の方向における2つの磁気抵抗素子MTJ間のスペース内に満たされているものとする。また、記憶層10、参照層12及びシフト補正層13は、それぞれ、垂直磁化を持ち、参照層12及びシフト補正層13の磁化方向は、それぞれ、上向きであるものとする。
そして、記憶層10の下面からシフト補正層13の下面までの幅を、シフト補正層13の突出幅dとする。参照層12及びシフト補正層13の飽和磁化Msは、共に、Ms=1000emu/ccであるものとする。
尚、同図では、4つの磁気抵抗素子(2×2)MTJのみを示すが、このような磁気抵抗素子MTJがメモリセルアレイ領域内に敷き詰められているものとする。
このようなモデルに基づいて記憶層10内の漏れ磁界の強度を計算する。但し、ここでの漏れ磁界の強度とは、記憶層10内において、参照層12からの漏れ磁界の強度からシフト補正層13からの補正磁界の強度を差し引いた値を意味する。
また、記憶層10内の漏れ磁界の強度は、記憶層10の中心を原点とし、第1の方向(垂直方向)をz軸、第2の方向をy軸、第3の方向をx軸とする直交座標系で計算する。
図9及び図10は、記憶層内の漏れ磁界の強度の計算結果と示している。
記憶層10のRHカーブのシフトを補正するためには、記憶層10内において、参照層12からの漏れ磁界がシフト補正層13からの補正磁界によりキャンセルされることが必要である。ここで、漏れ磁界がキャンセルされるとは、記憶層10内の漏れ磁界の強度の平均値がほぼ零であることを意味する。
これらの図では、x軸上の磁界強度及びy軸上の磁界強度を、それぞれ、シフト補正層13の突出幅dをパラメータとして検証している。
まず、参考例として、シフト補正層13が無い場合の磁界強度を検証したところ、記憶層10内の漏れ磁界の強度(上向き)の平均値は、3000[Oe]であった。
この参照層12からの漏れ磁界の強度は、記憶層10の磁化を上向きに固定するのに十分な大きさを有する。即ち、シフト補正層13が無いときは、記憶層10の磁化方向が不変となってしまうため、上述のデバイスモデルを磁気メモリとして動作させることができない。
次に、シフト補正層13の突出幅dを変化させ、上述のデバイスモデルにおいて、記憶層10内の漏れ磁界をキャンセルすることができるか否かを検証する。
シフト補正層13の突出幅dが0nmのときは、記憶層10内の漏れ磁界の強度(上向き)の平均値は、シフト補正層13が無いときよりも小さくなるものの、未だ2000[Oe]程度が残る。この値は、記憶層10の磁化を上向きに固定するのに十分な大きさである。
従って、シフト補正層13の突出幅dが0nmのときは、記憶層10の磁化方向が不変となってしまうため、上述のデバイスモデルを磁気メモリとして動作させることができない。
また、シフト補正層13の突出幅dが6nmのときは、記憶層10内の漏れ磁界の強度の平均値は、ほぼ零になる。従って、上述のデバイスモデルにおいては、シフト補正層13の突出幅dを6nm程度とすれば、磁気メモリとして動作させることができる。
これに対し、シフト補正層13の突出幅dが12nmのときは、補正磁界の強度(下向き)が漏れ磁界の強度(上向き)よりも十分に大きくなり、記憶層10内においては、シフト補正層13からの補正磁界により、−1000[Oe]程度の磁界強度(下向き)が存在した。
この場合、記憶層10の磁化は、下向きのときに安定であり、上向きのときに不安定となるため、磁気メモリとして動作させるには不適切である。
以上の結果から分かることは、上述のデバイスモデルにおいては、シフト補正層13の突出幅dを6nm程度、例えば、5nm〜9nmの範囲の値にすることにより、記憶層10のRHカーブのシフトを補正することができる、ということである。
また、上述のデバイスモデルの条件が変更されても、シフト補正層13の突出幅dの範囲を変更するだけで、記憶層10のRHカーブのシフトを補正することができる。
さらに、このシミュレーションで分かることは、平面サイズが20nm以下(本例では、15nm)の磁気抵抗素子MTJにおいて、参照層12とシフト補正層13の飽和磁化Msを同じにしても(本例では、Ms=1000emu/cc)、十分に、記憶層10のRHカーブのシフトを補正できる、ということである。
これは、今後、磁気メモリのメモリセルが微細化されていくに当たって、非常に有利な効果である。即ち、参照層12からの漏れ磁界が記憶層10に与える影響は、微細化により大きくなる傾向にあるため、これを防ぐには、参照層12の飽和磁化Msを小さくすることが必要になる。
しかし、参照層12の飽和磁化Msを小さくすると、垂直磁気異方性が小さくなるため、結果として、参照層12の飽和磁化Msを小さくすることはできない。
第1の実施例の構造によれば、シフト補正層13が第2の方向(ビット線が延びる方向)に並ぶ2つの磁気抵抗素子MTJの間に存在するため、微細化に応じて参照層12の飽和磁化Msを小さくしなくても、シフト補正層13からの補正磁界により記憶層10のRHカーブのシフトを補正することができる。
尚、参照層12の飽和磁化Msとシフト補正層13の飽和磁化Msは、互いに異なっていてもよい。例えば、参照層12の飽和磁化Msをシフト補正層13の飽和磁化Msよりも小さくすることが可能であれば、シフト補正層13の突出幅dを、上述のシミュレーション結果よりもさらに小さくすることができる。
2.−2.−4. まとめ
以上、第1の実施例によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のRHカーブのシフトを補正することができる。
第1の実施例では、磁気抵抗素子MTJとビット線の上下関係に関し、磁気抵抗素子MTJが下側(半導体基板側)、ビット線が上側であるが、これを逆にしてもよい。また、参照層と記憶層の上下関係に関し、参照層が上側、記憶層が下側であるが、これを逆にしてもよい。
また、第1の実施例では、第1、第2及び第3の方向が互いに直交しているが、これらの方向は、互いに交差していればよい。2つの方向が互いに交差すると言ったときは、これら2つの方向が互いに直交する場合を含むものとする。
2.−3. 第2の実施例
2.−3.−1. 構造
図11は、図3の領域Xの構造を示している。図12は、図11のXII−XII線に沿う断面図、図13は、図11のXIII−XIII線に沿う断面図である。
第2の実施例は、第1の実施例の変形例である。
第2の実施例は、第1の実施例と比べると、第2の方向に並ぶ複数の磁気抵抗素子MTJの参照層12が共有化される点に特徴を有する。その他の点については、第1の実施例と同じであるため、図11乃至図13において、図3乃至図6と同じ要素には同じ符号を付すことによりその詳細な説明を省略する。
第2の方向に並ぶ複数の磁気抵抗素子MTJの参照層12は、互いに結合された状態で第2の方向に延びる。これら磁気抵抗素子MTJの参照層12は、第2の導電線となる。ビット線(第1の導電線)は、第2の導電線としての参照層12上に積層される。
記憶層10及び下部電極16の側面は、絶縁層としての保護層17により覆われる。シフト補正層13は、第2の方向に並ぶ複数の磁気抵抗素子MTJの記憶層10間に配置される。トンネルバリア層11は、記憶層10と参照層12の間、及び、参照層12とシフト補正層13の間に、それぞれ配置される。但し、参照層12とシフト補正層13の間のトンネルバリア層11は、省略してもよい。
また、参照層12とシフト補正層13の間のトンネルバリア層11が存在しないとき、参照層12とシフト補正層13は、同じ材料により一体化されていてもよい。
本例では、参照層12の磁化方向及びシフト補正層13の磁化方向は、共に上向きであるが、これを共に下向きに変えることもできる。
シフト補正層13の突出幅dは、第1の実施例と同様に、記憶層10の下面Aからシフト補正層13の下面までの幅のことである。シフト補正層13の突出幅dの最大値は、デバイス構造上、記憶層10の下面Aから絶縁層15の上面Bまでとなる。
本例では、記憶層10に対してシフト補正層13が配置される方向とビット線BLが延びる第2の方向が同じである。但し、第1の実施例と同様に、これら2つの方向は、互いに異なっていてもよい。
また、本例では、第1の実施例と同様に、複数の磁気抵抗素子MTJの間がスペースとなっているが、このスペースは、例えば、層間絶縁層により埋め込まれる。層間絶縁層の埋め込みについては、様々な方法が考えられ、また、本実施例の特徴を説明するに当たっては、必須の条件ではないため、ここでの説明を省略する。
また、シフト補正層13の下地は、絶縁層15であるが、第1の実施例と同様に、シフト補正層13を構成する磁性膜の結晶性を改善する等の目的から、シフト補正層13と絶縁層15との間に下地電極(例えば、下地電極16と同じ材料)を設けてもよい。
また、シフト補正層13の第3の方向の幅は、磁気抵抗素子MTJの第3の方向の幅と実質的に同じ、又は、それ以上であるのが望ましい。
2.−3.−2. 材料例
材料例については、第1の実施例と同じであるため、ここでの説明を省略する。
2.−3.−3. 突出幅のシミュレーション結果
シフト補正層の突出幅についても、第1の実施例と同じ議論が成り立つため、ここでの説明を省略する。
2.−3.−4. まとめ
以上、第2の実施例によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のRHカーブのシフトを補正することができる。第2の実施例でも、磁気抵抗素子MTJとビット線の上下関係に関し、両者を逆にしてもよい。
また、第2の実施例でも、第1、第2及び第3の方向が互いに直交しているが、これらの方向は、互いに交差していればよい。
2.−4. 第3の実施例
2.−4.−1. 構造
図14は、図3の領域Xの構造を示している。図15は、図14のXV−XV線に沿う断面図、図16は、図14のXVI−XVI線に沿う断面図である。
この構造は、第2の方向に並ぶ複数の磁気抵抗素子MTJの参照層12及びシフト補正層13が共有化される点に特徴を有する。
絶縁層15は、例えば、酸化シリコン層である。メモリセルの選択トランジスタは、例えば、半導体基板上に配置され、かつ、絶縁層15により覆われる。複数の下部電極16は、絶縁層15上に配置される。複数の下部電極16は、第2の方向に延び、ビット線BLとして機能する。
複数の磁気抵抗素子MTJは、それぞれ、ビット線BLとしての複数の下部電極16上に配置される。
複数の磁気抵抗素子MTJの各々は、第1の方向に、垂直かつ可変の磁化を持つ記憶層10、トンネルバリア層11、垂直かつ不変の磁化を持つ参照層12、及び、垂直かつ不変の磁化を持つシフト補正層13の順番で配置される積層構造を備える。
また、複数の磁気抵抗素子MTJは、第2及び第3の方向に、アレイ状に配置される。
シフト補正層13は、下部電極16上に配置され、第2の方向に延びる。また、参照層12は、シフト補正層13上に配置され、第2の方向に延びる。本例では、参照層12とシフト補正層13の間に中間層(非磁性層)14が配置される。参照層12とシフト補正層13の磁化は、この積層構造により、互いに反強磁性結合させるのが望ましい。
そして、参照層12からの漏れ磁界とシフト補正層13からの補正磁界が、記憶層10内において互いに相殺されるように、参照層12とシフト補正層13の飽和磁化Ms、平面サイズ、厚さなどを設定する。
本例では、参照層12の磁化方向とシフト補正層13の磁化方向とが互いに逆向きであることが必要である。本例では、参照層12の磁化方向が上向きであり、シフト補正層13の磁化方向が下向きであるが、これに代えて、参照層12の磁化方向を下向きとし、シフト補正層13の磁化方向を上向きとしてもよい。
トンネルバリア層11は、参照層12上に配置される。但し、記憶層10と参照層12の間以外の領域において、トンネルバリア層11は、省略してもよい。
記憶層10は、トンネルバリア層11上に配置され、複数の磁気抵抗素子MTJのそれぞれに独立に設けられる。
上部電極19は、記憶層10上に配置される。
複数の磁気抵抗素子MTJの記憶層10の側面(第2及び第3の方向にある表面)は、絶縁層としての第1の保護層17aにより覆われる。また、参照層12及びシフト補正層13の側面(第2及び第3の方向にある表面)は、絶縁層としての第2の保護層17bにより覆われる。
第1及び第2の保護層17a,17bは、それぞれ、単層であっても、複数の層を備えていてもよい。
尚、本例では、記憶層10の平面サイズが参照層12の平面サイズよりも小さい。
この構造においては、製造プロセスにおいて、記憶層10をパターニングした後にその側壁を絶縁材料で被覆することにより、その後の参照層12をパターニングするときに発生する、いわゆるリデポ磁性層(re-deposition magnetic layer)による記憶層10及び参照層12間のショートを防止することができる。
但し、記憶層10の平面サイズと参照層12の平面サイズとを同じにすることも可能である。また、参照層12の平面サイズをシフト補正層13の平面サイズよりも小さくすることも可能である。
第3の実施例では、第2の方向に並ぶ複数の磁気抵抗素子MTJの参照層12及びシフト補正層13を共有化することにより、参照層12及びシフト補正層13が磁気抵抗素子MTJごとに独立である場合や、参照層12のみが共有化される場合などに比べて、記憶層10のRHカーブのシフトを補正し易くなる。
従って、微細化に応じて参照層の飽和磁化を小さくしなくても、シフト補正層13により記憶層10のRHカーブのシフトを補正することができる。
本例では、複数の磁気抵抗素子MTJの間がスペースとなっているが、このスペースは、例えば、層間絶縁層により埋め込まれる。層間絶縁層の埋め込みについては、様々な方法が考えられ、また、本実施例の特徴を説明するに当たっては、必須の条件ではないため、ここでの説明を省略する。
層間絶縁層の例については、後述する製造方法に示す。
2.−4.−2. 材料例
中間層14は、Ru、Irなどの非磁性金属を備える。第1及び第2の保護層17a,17bは、例えば、SiO2、Si-N、SiON、Al-O、MgOなどの絶縁材料を備える。下部電極16及び上部電極19は、例えば、Ta,W,Nb,Mo、Ti、TiN、WN、Cu、CuNなどの金属もしくは導電性材料を備える。
その他については、第1の実施例と同じであるため、ここでの説明を省略する。
2.−4.−3. シフト補正層と参照層の積層構造のシミュレーション結果
次に、第3の実施例の構造を採用したとき、記憶層内において、参照層からの漏れ磁界がシフト補正層からの補正磁界によりキャンセルされる、という効果を検証する。
このシミュレーションの対象となったデバイスモデルを説明する。
図17は、デバイスモデルを示している。
同図において、図14乃至図16の要素と同じ要素には同じ符号が付されている。
メモリセルアレイ領域は、20μm×20μmの正方形とし、複数の磁気抵抗素子MTJは、このメモリセルアレイ領域内において、第2の方向にピッチ(2×W)nm、第3の方向にピッチ(2×W)nmで、規則的に配置されるものとする。
磁気抵抗素子MTJの平面形状は、Wnm×Wnmの正方形とする。この場合、第2の方向において、2つの磁気抵抗素子MTJ間のスペースは、Wnmであり、第3の方向において、2つの磁気抵抗素子MTJ間のスペースは、Wnmである。
磁気抵抗素子MTJの記憶層10、トンネルバリア層11及び参照層12の厚さは、それぞれ、2nm、1nm、tnmであるものとする。シフト補正層13及び中間層14の厚さは、それぞれ、15nm、1nmであるものとする。
また、記憶層10、参照層12及びシフト補正層13は、それぞれ、垂直磁化を持ち、参照層12の磁化方向は、上向きであり、シフト補正層13の磁化方向は、下向きであるものとする。
尚、同図では、4つの磁気抵抗素子(2×2)MTJのみを示すが、このような磁気抵抗素子MTJがメモリセルアレイ領域内に敷き詰められているものとする。
このようなモデルに基づいて記憶層10内の漏れ磁界の強度を計算する。但し、記憶層10内の漏れ磁界の強度は、記憶層10の中心を原点とし、第1の方向(垂直方向)をz軸、第2の方向をy軸、第3の方向をx軸とする直交座標系で計算する。
図18は、記憶層内の漏れ磁界の強度と補正磁界の強度を示している。
同図は、参照層12からの漏れ磁界とシフト補正層13からの補正磁界について、記憶層10内のx軸上の磁界強度(z成分)を表している。磁気抵抗素子MTJのサイズWは、15nmとし、参照層12の厚さtは、5nmとしている。
また、参照層12及びシフト補正層13の飽和磁化Msは、共に、Ms=1000emu/ccであるものとする。
参照層12からの漏れ磁界の極性とシフト補正層13からの補正磁界の極性は、互いに逆となるため、同図の縦軸は、磁界強度の絶対値を表している。
同図から分かることは、上述のデバイスモデルにおいて、参照層12とシフト補正層13の飽和磁化Msが同じであるときは、シフト補正層13からの補正磁界の強度は、参照層12からの漏れ磁界の強度の約4割である、ということである。即ち、記憶層10内において、参照層12からの漏れ磁界の強度の平均値は、約1000[Oe]であるのに対し、シフト補正層13からの補正磁界の強度の平均値は、約400[Oe]である。
従って、このデバイスモデルにおいて、記憶層10内の漏れ磁界をキャンセルするためには、参照層12の飽和磁化Msをシフト補正層13の飽和磁化Msの4割程度にすればよいことが分かる。
図19は、記憶層内の漏れ磁界の強度の計算結果を示している。
ここでの漏れ磁界の強度とは、記憶層10内において、参照層12からの漏れ磁界の強度からシフト補正層13からの補正磁界の強度を差し引いた値を意味する。
同図は、参照層12からの漏れ磁界について、記憶層10内のx軸上の磁界強度(z成分)を表している。磁気抵抗素子MTJのサイズWは、15nmとし、参照層12の厚さtは、5nmとしている。
また、シフト補正層13の飽和磁化Msは、Ms=1000emu/ccとし、参照層12の飽和磁化Msをパラメータとする。
同図から分かることは、参照層12の飽和磁化Msがシフト補正層13の飽和磁化Msの4割を超えるとき、即ち、参照層12の飽和磁化Msが、600emu/cc、800emu/cc、1000emu/ccであるときは、記憶層10内の漏れ磁界の強度(上向き)の平均値は、零を大きく上回っており、磁気メモリとしては望ましくない、ということである。
また、参照層12の飽和磁化Msがシフト補正層13の飽和磁化Msの4割を下回るとき、即ち、参照層12の飽和磁化Msが200emu/ccであるときは、記憶層10内の漏れ磁界の強度(下向き)の平均値は、零を大きく下回っており、これも、磁気メモリとしては望ましくない。
これに対し、参照層12の飽和磁化Msがシフト補正層13の飽和磁化Msの約4割であるとき、即ち、参照層12の飽和磁化Msが400emu/ccであるときは、記憶層10内の漏れ磁界の強度の平均値は、ほぼ零であるため、磁気メモリとして動作させることができる。
以上ように、上述のデバイスモデルにおいては、参照層12の飽和磁化Msをシフト補正層13の飽和磁化Msの4割程度、例えば、シフト補正層13の飽和磁化Msが1000emu/ccであるときは、参照層12の飽和磁化Msを、400emu/cc程度、例えば、350〜450emu/ccの範囲の値にすることにより、記憶層10のRHカーブのシフトを補正することができる。
尚、参考例として、参照層12及びシフト補正層13が磁気抵抗素子MTJごとに独立である場合や、参照層12のみが共有化される場合などにおいては、参照層12の飽和磁化Msを、シフト補正層13の飽和磁化Msの4割よりも十分に低い値にしなければ、RHカーブの補正を行うことができないことが容易に推測される。
しかし、既に述べたように、参照層12の飽和磁化Msをあまりに小さくし過ぎると、垂直磁気異方性が小さくなることにより垂直磁化膜として機能しなくなるため、結果として、参照層12の飽和磁化Msをあまり小さくすることはできない。
第3の実施例の構造によれば、参照層12とシフト補正層13が第2の方向(ビット線が延びる方向)に一体化されるため、微細化に応じて参照層12の飽和磁化Msを小さくしなくても(シフト補正層13の飽和磁化の4割程度で)、シフト補正層13からの補正磁界により記憶層10のRHカーブのシフトを補正することができる。
尚、記憶層10の平面サイズと参照層12の平面サイズは、互いに異なっていてもよい。例えば、記憶層10の平面サイズを、参照層12及びシフト補正層13の平面サイズよりも小さくすることが可能であれば、シフト補正層13からの補正磁界がさらに有効に記憶層10に印加されるため、参照層12の飽和磁化Msを大きくすることができる。
これについて以下に説明する。
図20は、デバイスモデルを示している。
同図において、図14乃至図16の要素と同じ要素には同じ符号が付されている。
このデバイスモデルが図17のデバイスモデルと異なる点は、磁気抵抗素子MTJの平面サイズが、直径15nmの円形であり、第2の方向に延びる参照層12及びシフト補正層13の第3の方向の幅(ライン)/スペースが、それぞれ、30nm/30nmである、ということにある。
即ち、磁気抵抗素子MTJの平面サイズをF(=15nm)とすると、参照層12及びシフト補正層13のライン&スペースのピッチは、4Fとなる。
また、参照層12の厚さtは、5nmとする。
このようなモデルに基づいて記憶層10内の漏れ磁界の強度を計算する。但し、記憶層10内の漏れ磁界の強度は、第1の方向(垂直方向)をz軸、第2の方向をy軸、記憶層10の中心を通り第3の方向に延びる線をx軸とする直交座標系で計算する。
図21は、記憶層内の漏れ磁界の強度と補正磁界の強度を示している。
同図は、参照層12からの漏れ磁界とシフト補正層13からの補正磁界について、記憶層10内のx軸上の磁界強度(z成分)を表している。磁気抵抗素子MTJの記憶層10は、10nm≦x≦20nmの範囲内となる。
また、参照層12及びシフト補正層13の飽和磁化Msは、共に、Ms=1000emu/ccであるものとする。
参照層12からの漏れ磁界の極性とシフト補正層13からの補正磁界の極性は、互いに逆となるため、同図の縦軸は、磁界強度の絶対値を表している。
同図から分かることは、上述のデバイスモデルにおいて、参照層12とシフト補正層13の飽和磁化Msが同じであっても、記憶層10の平面サイズを小さくすることにより、記憶層10内における補正磁界の強度が増加する、ということである。
同図を図18と比較すると、記憶層10内の補正磁界の強度は、2倍以上に増加している。これに対し、記憶層10内の漏れ磁界の強度は、ほとんど変化しない。
結果として、記憶層10内において、シフト補正層13からの補正磁界の強度は、参照層12からの漏れ磁界の強度とほぼ同じになる。即ち、記憶層10内において、参照層12からの漏れ磁界の強度の平均値は、約1000[Oe]であり、シフト補正層13からの補正磁界の強度の平均値も、約1000[Oe]である。
従って、このデバイスモデルにおいて、記憶層10内の漏れ磁界をキャンセルするに当たっては、参照層12の飽和磁化Msは、シフト補正層13の飽和磁化Msと同じ、又は、ほぼ同じに設定すればよいことが分かる。
図22は、記憶層内の漏れ磁界の強度の計算結果と示している。
ここでの漏れ磁界の強度とは、記憶層10内において、参照層12からの漏れ磁界の強度からシフト補正層13からの補正磁界の強度を差し引いた値を意味する。
同図は、参照層12からの漏れ磁界について、記憶層10内のx軸上の磁界強度(z成分)を表している。
また、シフト補正層13の飽和磁化Msは、Ms=1000emu/ccとし、参照層12の飽和磁化Msをパラメータとする。
同図から分かることは、参照層12の飽和磁化Msがシフト補正層13の飽和磁化Msを大きく超えるとき、即ち、参照層12の飽和磁化Msが、1400emu/cc、1600emu/ccであるときは、記憶層10内の漏れ磁界の強度(上向き)の平均値は、零を大きく上回っており、磁気メモリとしては望ましくない、ということである。
また、参照層12の飽和磁化Msがシフト補正層13の飽和磁化Msを下回るとき、即ち、参照層12の飽和磁化Msが800emu/ccであるときは、記憶層10内の漏れ磁界の強度(下向き)の平均値は、零を大きく下回っており、これも、磁気メモリとしては望ましくない。
これに対し、参照層12の飽和磁化Msがシフト補正層13の飽和磁化Msとほぼ同じであるとき、即ち、参照層12の飽和磁化Msが1000emu/cc〜1200emu/ccであるときは、記憶層10内の漏れ磁界の強度の平均値は、ほぼ零であるため、磁気メモリとして動作させることができる。
以上ように、上述のデバイスモデルにおいては、参照層12の飽和磁化Msをシフト補正層13の飽和磁化Msとほぼ同じ程度、例えば、シフト補正層13の飽和磁化Msが1000emu/ccであるときは、参照層12の飽和磁化Msも、1000emu/cc〜1200emu/cc程度の値にすることにより、記憶層10のRHカーブのシフトを補正することができる。
尚、上述したように、記憶層10の平面サイズと参照層12の平面サイズが同じであるときは、参照層12の飽和磁化Msを、シフト補正層13の飽和磁化Msの4割程度にしなければ、RHカーブの補正を行うことができない。
即ち、記憶層10の平面サイズを、参照層12及びシフト補正層13の平面サイズよりも小さくすれば、参照層12の飽和磁化Msとシフト補正層13の飽和磁化を同じ、又は、ほぼ同じにしても、シフト補正層13からの補正磁界により記憶層10のRHカーブのシフトを補正することができる。
次に、図20に示すデバイスモデルにおいて参照層の幅と参照層の厚さを変えた場合についての、参照層12からの漏れ磁界が記憶層10内のx軸上に作る磁界強度(z成分)の絶対値の最大値、並びに、シフト補正層13からの補正磁界が記憶層10内のx軸上に作る磁界強度(z成分)の絶対値の最大値を、それぞれ検証する。
図23は、参照層からの漏れ磁界が記憶層内のx軸上に作る磁界強度(z成分)の絶対値の最大値を示している。
ここでは、横軸(x)を参照層12の厚さとし、縦軸(y)を記憶層10内の漏れ磁界(最大値)とする。そして、参照層12の幅(=シフト補正層13の幅)Wをパラメータとして、記憶層10内の漏れ磁界の強度と参照層12の厚さの関係を数式で表す。
図24は、シフト補正層からの補正磁界が記憶層内のx軸上に作る磁界強度(z成分)の絶対値の最大値を示している。
ここでは、横軸(x)を参照層12の厚さとし、縦軸(y)を記憶層10内の補正磁界(最大値)とする。そして、参照層12の幅(=シフト補正層13の幅)Wをパラメータとして、記憶層10内の補正磁界の強度と参照層12の厚さの関係を数式で表す。
但し、図23及び図24において、参照層12及びシフト補正層13の飽和磁化Msは、いずれも1000emu/ccとし、シフト補正層13の厚さは、15nmとする。
まず、図23に示すように、参照層12の磁化が作る磁界は、横軸(参照層12の厚さ)を対数表示にすると、直線となる。つまり、記憶層12内の漏れ磁界の最大値は、参照層の厚さに対して対数的に増加する。尚、参照層12の幅Wの各々について、漏れ磁界の強度と参照層の厚さの関係に関するフィッティング関数を図中に示す。
また、図24に示すように、シフト補正層13の磁化が作る磁界は、縦軸を対数表示にすると、直線となる。つまり、記憶層12内の補正磁界の最大値は、参照層の厚さに対して指数関数的に減少する。尚、参照層12の幅Wの各々について、補正磁界の強度と参照層の厚さの関係に関するフィッティング関数を図中に示す。
そして、図23及び図24のフィッティング関数を用いて、RHカーブのシフトの補正に必要な参照層12の飽和磁化Msを求める。
図25は、フィッティング関数に基づく、RHカーブのシフトの補正に必要な参照層12の飽和磁化Msを示している。
RHカーブのシフトの補正に必要な参照層12の飽和磁化Ms-refは、
Ms-ref=(|Hmax-shift|/|Hmax-ref|)×Ms-shift
により近似される。
但し、Hmax-refは、参照層12が記憶層10内に作る磁界の最大値であり、Hmax-shiftは、シフト補正層13が記憶層10内に作る磁界の最大値であり、Ms-shiftは、シフト補正層13の飽和磁化である。シフト補正層13の飽和磁化Ms-shiftは、1000emu/ccとする。
Hmax-ref及びHmax-shiftは、それぞれ、図23及び図24に示すフィッティング関数で表される。
同図から分かることは、参照層12の幅(=シフト補正層13の幅)Wが記憶層10の幅(15nm)より大きいと、参照層12に必要とされる飽和磁化Ms-refを大きくできる、ということである。
また、参照層12の厚さがシフト補正層13の厚さ(15nm)より小さいと、参照層12に必要とされる飽和磁化Ms-refを大きくできる、ということである。
以上により求められる参照層12の飽和磁化Ms-refは、若干の補正が必要である。なぜなら、参照層12が作る磁界とシフト補正層が作る磁界は、互いに磁界強度の分布(形状)が異なるため、それぞれについて平均値を求めて比較する必要があり、そのときに若干の誤差が生じるからである。
尚、参照層12とシフト補正層13の磁化方向は、常に、一定方向に固定されていなくてはならないため、参照層12とシフト補正層13は、非常に大きな熱安定性エネルギーを必要とする。一般的に、磁化の熱安定性エネルギーは、活性化体積の範囲内では磁性体の体積に比例する。
即ち、図20のデバイスモデルでは、参照層12の厚さ及びシフト補正層13の厚さを比較的に大きくすることにより、それらの体積を大きくし、熱安定性エネルギー(垂直磁気異方性エネルギー)を大きくすることが可能である。そのため、図20のデバイスモデルで要求される参照層12及びシフト補正層13の飽和磁化Msに関する制限が緩和されるため、結果として、それらの材料の選択枝が広がる。
2.−4.−4. その他
第3の実施例は、第2の方向に並ぶ複数の磁気抵抗素子MTJの参照層12及びシフト補正層13が共有化されることにある。
これに対し、比較例として、第2の方向に並ぶ複数の磁気抵抗素子MTJの参照層12のみを共有化する技術が知られている。しかし、この技術では、例えば、図21から明らかなように、記憶層10内において、参照層12からの漏れ磁界の強度の平均値が、約1000[Oe]となる。
即ち、第2の方向に並ぶ複数の磁気抵抗素子MTJの参照層12のみを共有化しただけでは、記憶層10のRHカーブのシフトを補正することができない。
このようなことから、第3の実施例のように、さらに、第2の方向に並ぶ複数の磁気抵抗素子MTJのシフト補正層13を共有化する技術が有効となる。
2.−4.−5. まとめ
以上、第3の実施例によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のRHカーブのシフトを補正することができる。第3の実施例でも、磁気抵抗素子MTJとビット線の上下関係に関し、両者を逆にしてもよい。
また、第3の実施例でも、第1、第2及び第3の方向が互いに直交しているが、これらの方向は、互いに交差していればよい。
3. 製造方法
上述の第1乃至第3の実施例に係わるデバイス構造は、一般的な磁気メモリの製造方法を採用することにより容易に製造可能である。
第1の実施例に係わる構造の製造方法を説明する。
まず、図26に示すように、半導体基板31上に選択トランジスタSTを形成する。選択トランジスタSTは、ソース/ドレイン拡散層32及びゲート電極(ワード線)WLを有する。選択トランジスタSTは、一般的な導電層の堆積方法、リソグラフィ方法、イオン注入方法などを組み合わせることにより、容易に形成可能である。
また、選択トランジスタSTを覆う絶縁層33を形成し、絶縁層33内に、ソース/ドレイン拡散層32に達するコンタクトプラグ34を形成する。
この後、スパッタ法又はMBE法等を用いて、絶縁層33上に、コンタクトプラグ34に接触する下地層としての下部電極(例えば、Ta:5nm及びRu:10nmの積層)16を形成する。
また、スパッタ法又はMBE法等を用いて、下部電極16上に、記憶層(例えば、CoFeB:2nm)10、トンネルバリア層(例えば、MgO:1nm)11、及び、参照層(例えば、CoFeB:1nm及びFePt10nmの積層)12を、順次、形成する。
続けて、スパッタ法を用いて、参照層12上に、上部電極(例えば、Ta:80nmとRu:10nmの積層)19A及びハードマスク層(例えば、SiO2:100nm)19Bを形成する。ここで、上部電極19Aは、磁気抵抗素子のキャップ層として、及び、ハードマスク層として機能する。
次に、図27に示すように、ステッパを用いて、ハードマスク層19B上に、レジストパターン(例えば、幅30nm)35を形成する。
また、レジストパターン35をマスクにして、CHF3ガスを用いたRIEにより、ハードマスク層19Bをパターニングすると、図28に示すように、レジストパターン35がハードマスク層19Bに転写される。
この後、O2アッシングにより、レジストパターン35を除去すると、図29に示す構造が得られる。
次に、図30に示すように、ハードマスク層19Bをマスクにして、Cl2ガスを用いたRIEにより、上部電極19Aをパターニングする。
次に、図31に示すように、上部電極(ハードマスク層)19Aをマスクにして、Arイオンによるイオンミリングにより、参照層12、トンネルバリア層11、記憶層10、及び、下部電極16を、順次、エッチングする。その結果、例えば、30nm×30nmサイズの磁気抵抗素子MTJが形成される。
次に、図32に示すように、ALDを用いて、磁気抵抗素子MTJを覆う保護層(例えば、Si-N:10nm)17を形成する。
次に、図33に示すように、スパッタ法を用いて、保護層17上に、シフト補正層(例えば、FePt:20nm)13を形成する。
次に、図34に示すように、CVD法を用いて、シフト補正層13上に、層間絶縁層(例えば、SiO2:300nm)36を形成する。
次に、図35に示すように、CMP(Chemical Mechanical Polishing)法を用いて、磁気抵抗素子MTJの上部電極19Aが露出するまで、平坦化処理を行う。
最後に、図36に示すように、層間絶縁層36上に、上部電極19Aに接触するビット線(例えば、Ti:20nmとAl:200nmとTi:10nmの積層)BLを形成する。ここで、ビット線BLは、シフト補正層13に接触していてもよいし、シフト補正層13に接触していなくてもよい。ビット線BLの形成工程においては、ビット線BLの直下のシフト補正層以外は、エッチング除去する。
以上のステップにより、第1の実施例に係わるデバイス構造が製造される。
尚、図26乃至図36の説明において、磁気抵抗素子MTJのサイズは、コンタクトプラグ34のサイズよりも大きく描かれているが、これに限られることはない。例えば、磁気抵抗素子MTJのサイズは、コンタクトプラグ34のサイズと同等、若しくは、それよりも小さくてもよい。
但し、磁気抵抗素子MTJのサイズ及びコンタクトプラグ34のサイズとは、半導体基板31の表面に平行な方向のサイズ(平面サイズ)を意味する。
第3の実施例に係わる構造の製造方法を説明する。
まず、図37に示すように、半導体基板31上に選択トランジスタSTを形成する。選択トランジスタSTは、ソース/ドレイン拡散層32及びゲート電極(ワード線)WLを有する。選択トランジスタSTは、一般的な導電層の堆積方法、リソグラフィ方法、イオン注入方法などを組み合わせることにより、容易に形成可能である。
また、選択トランジスタSTを覆う絶縁層33を形成し、絶縁層33内に、ソース/ドレイン拡散層32に達するコンタクトプラグ34を形成する。
この後、スパッタ法又はMBE法等を用いて、絶縁層33上に、下地層としての下部電極(例えば、Ta:5nm及びRu:10nmの積層)16を形成する。
本例では、この下部電極16は、例えば、ビット線BLとして機能する。
また、スパッタ法を用いて、下部電極16上に、シフト補正層(例えば、FePt:20nm)13を形成する。続けて、スパッタ法を用いて、シフト補正層13上に、中間層(Ru、Irなどの非磁性金属)14を形成する。
さらに、この後、スパッタ法又はMBE法等を用いて、参照層(例えば、CoFeB:1nm及びFePt10nmの積層)12、トンネルバリア層(例えば、MgO:1nm)11、及び、記憶層(例えば、CoFeB:2nm)10を、順次、形成する。
続けて、スパッタ法を用いて、記憶層10上に、上部電極(例えば、Ta:80nmとRu:10nmの積層)19A及びハードマスク層(例えば、SiO2:100nm)19Bを形成する。ここで、上部電極19Aは、磁気抵抗素子のキャップ層として、及び、ハードマスク層として機能する。
次に、図38に示すように、ステッパを用いて、ハードマスク層19B上に、レジストパターン(例えば、幅30nm)35を形成する。
また、レジストパターン35をマスクにして、CHF3ガスを用いたRIEにより、ハードマスク層19Bをパターニングすると、図39に示すように、レジストパターン35がハードマスク層19Bに転写される。
この後、O2アッシングにより、レジストパターン35を除去すると、図40に示す構造が得られる。
次に、図41に示すように、ハードマスク層19Bをマスクにして、Cl2ガスを用いたRIEにより、上部電極19A及び記憶層10をパターニングする。この時、ハードマスク層19Bは、そのほとんど又は全てが除去される。
このパターニングでは、記憶層10のエッチングまでを行い、参照層12のエッチングを行わない。即ち、エッチングは、トンネルバリア層11でストップさせる。
次に、図42に示すように、記憶層10及び上部電極19Aの側壁上に、第1の保護層(側壁スペーサ絶縁層)17aを形成する。
そして、上部電極(ハードマスク層)19A及び第1の保護層(側壁スペーサ層)17aをマスクにして、Arイオンによるイオンミリングにより、参照層12、中間層14、シフト補正層13、及び、下部電極16を、順次、エッチングすると、図43に示す構造が得られる。
その結果、例えば、記憶層10のサイズと参照層12のサイズが互いに異なる磁気抵抗素子MTJが形成される。
次に、図44に示すように、ALDを用いて、磁気抵抗素子MTJを覆う第2の保護層(例えば、Si-N:10nm)17bを形成する。また、CVD法を用いて、磁気抵抗素子MTJ上に、層間絶縁層(例えば、SiO2:300nm)36を形成する。
そして、CMP法を用いて、層間絶縁層36の上面の平坦化処理を行う。
最後に、層間絶縁層36上に、上部電極19Aに接続される電極を形成する。この電極は、半導体基板31上の選択トランジスタSTに電気的に接続される。
以上のステップにより、第3の実施例に係わるデバイス構造が製造される。
尚、図37乃至図44の説明において、磁気抵抗素子MTJのサイズは、コンタクトプラグ34のサイズよりも大きく描かれているが、これに限られることはない。例えば、磁気抵抗素子MTJのサイズは、コンタクトプラグ34のサイズと同等、若しくは、それよりも小さくてもよい。
4. 適用例
上述の第1乃至第3の実施例に係わる磁気メモリは、例えば、スピントランスファ方式を利用するスピン注入磁気ランダムアクセスメモリ(MRAM)に適用可能である。
図45は、スピン注入MRAMの回路ブロック図を示している。
メモリセルアレイ20内のメモリセルMCは、第1のビット線(導電線)BL<t>,BL<t+1>、第2のビット線(導電線)bBL<t>,bBL<t+1>、及び、ワード線(導電線)WL<s>,WL<s+1>に接続される。
メモリセルMC内の磁気抵抗素子MTJ及び第1のビット線(導電線)BL<t>,BL<t+1>は、上述の第1乃至第3の実施例に係わるデバイス構造を有する。
第1のビット線(導電線)BL<t>,BL<t+1>は、ビット線ドライバ/シンカー21Aに接続される。ビット線ドライバ/シンカー21Aは、制御信号Ayn<t>,Ayn<t+1>によりオン/オフ制御されるスイッチ素子(FET)と、制御信号SRCn,SNKnによりオン/オフ制御されるスイッチ素子(FET)とを備える。
第2のビット線(導電線)bBL<t>,bBL<t+1>は、ビット線ドライバ/シンカー21Bに接続される。ビット線ドライバ/シンカー21Bは、制御信号Ays<t>,Ays<t+1>によりオン/オフ制御されるスイッチ素子(FET)と、制御信号SRCs,SNKsによりオン/オフ制御されるスイッチ素子(FET)とを備える。
ワード線(導電線)WL<s>,WL<s+1>は、ワード線ドライバ22に接続される。ワード線ドライバ22は、制御信号Ax<s>,Ax<s+1>により、ワード線WL<s>,WL<s+1>を駆動する。
読み出し回路23,24は、センスアンプSA、及び、制御信号SRCr,SNKrによりオン/オフ制御されるスイッチ素子(FET)を備える。
本例では、4つのメモリセル(2×2)MCのみを示すが、例えば、第2の方向に、(s+1)のメモリセル、第3の方向に、(t+1)のメモリセルが配置されていてればよい。但し、s及びtは、それぞれ、2以上の自然数である。
図46は、図45の制御信号SRCn,SNKn,SRCs,SNKs,SRCr,SNKrを生成する制御回路を示している。
図47は、図45の制御信号Ayn<1:t+1>,Ays<1:t+1>,Ax<1:s+1>を生成するデコーダを示している。
ここで、Ayn<1:t+1>は、(t+1)の制御信号Ayn<1>,Ayn<2>,…Ayn<t+1>を意味し、Ays<1:t+1>は、(t+1)の制御信号Ays<1>,Ays<2>,…Ays<t+1>を意味する。
同様に、Ax<1:s+1>は、(s+1)の制御信号Ax<1>,Ax<2>,…Ax<s+1>を意味する。
図48は、図45のメモリセルMCの例を示している。
メモリセルMCは、直列接続される磁気抵抗素子MTJ及び選択トランジスタSTを備える。磁気抵抗素子MTJは、例えば、第1のビット線BL<t>に接続され、選択トランジスタSTは、例えば、第2のビット線bBL<t>に接続される。
選択トランジスタSTのゲート電極は、例えば、ワード線WL<s>に接続される。
図49は、書き込み時のタイミングチャートを示している。
まず、例えば、制御信号Ayn<t>,Ays<t>,Ax<s>を“H(high)”とすることにより、図45の左上のメモリセルMC(select)を選択する。
そして、例えば、メモリセルMC(select)に対して“0”−書き込み(アンチパラレル状態→パラレル状態)を行うとき、制御信号SRCn,SNKnを“H”とし、制御信号SRCs,SNKsを“L(low)”とすることにより、磁気抵抗素子MTJの記憶層から参照層に向かってスピン注入電流(電流パルス)IMTJを流す。
また、例えば、メモリセルMC(select)に対して“1”−書き込み(パラレル状態→アンチパラレル状態)を行うとき、制御信号SRCn,SNKnを“L”とし、制御信号SRCs,SNKsを“H”とすることにより、磁気抵抗素子MTJの参照層から記憶層に向かってスピン注入電流(電流パルス)IMTJを流す。
このように、メモリセルMC(select)内の磁気抵抗素子MTJに書き込みデータに応じた向きを持つスピン注入電流を流すことにより、データ書き込みが可能になる。
図50は、読み出し時のタイミングチャートを示している。
まず、例えば、制御信号Ayn<t>,Ays<t>,Ax<s>を“H”とすることにより、図45の左上のメモリセルMC(select)を選択する。
そして、制御信号SRCrを“L”とし、制御信号SNKrを“H”とすることにより、例えば、磁気抵抗素子MTJの参照層から記憶層に向かって読み出し電流(電流パルス)Irを流す。
但し、読み出し時における誤書き込みを防止するため、読み出し電流Irの絶対値は、“0”/“1”−書き込み時のスピン注入電流IMTJの絶対値よりも十分に小さい値とすることが必要である。
5. むすび
実施形態によれば、微細化に応じて参照層の飽和磁化を小さくしなくても、記憶層のRHカーブのシフトを補正可能な磁気メモリを実現できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。