JP5824907B2 - 磁気抵抗素子及び磁気記憶装置 - Google Patents
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Jc0=αγeMst(Hext±Hk−±Hd)/μBg ・・・(1)
ここで、αはダンピング定数、γはザイロ定数、eは電子の電荷、Msは自由磁化層の飽和磁化、Hextは外部磁場、Hkは自由磁化層の磁気異方性、Hdは自由磁化層の面直方向の反磁界、μBはBohr magneton、gはスピントルク効率である。
Δ=KuV/kBT ・・・(2)
ここで、Kuは自由磁化層の異方性エネルギー、Vは自由磁化層の体積、kBはボルツマン定数、Tは絶対温度である。
本実施形態では、MTJの構造を開示する。
図1は、第1の実施形態によるMTJの概略構成を示す概略断面図である。
MTJ10は、下部磁性層1と上部磁性層3とでトンネルバリア層2を挟持し、上部磁性層3上にTa又はRu等のキャップ層4が形成されて構成されている。
(1)Co又はFeとPt又はPdとの合金(以下、(Co又はFe,Pt又はPd)合金と記す)。
(2)Co又はFeとPt又はPdとの積層膜。
(3)(Co又はFe,Pt又はPd)合金の多層膜。
(4)CoとNiとの合金(以下、(Co,Ni)合金)と記す)の多層膜。
VSM(Vibrating Sample Magnetometry)により、主面に垂直方向の飽和磁場を測定し、CoFeBの垂直成分を評価した。その結果を図2に示す。
本実施形態の試料Aとして、シリコン基板上にRu(8)/Ta(0.2)/CoFeB(t)/MgO(1)/Ta(5)の順に積層した構造物を用いた。比較例の試料Bとして、シリコン基板上にRu(8)/CoFeB(t)/MgO(1)/Ta(5)の順に積層した構造物を用いた。ここで、括弧内の数字は膜厚であり、単位はnmである。CoFeBの膜厚tを0.8nmから1.5nmまで変化させた。
Hd_eff=Hdz−Hkz
であるため、主面に垂直方向のHsが小さいということは、垂直方向の磁気異方性Hkzが大きいことを意味する。図2から、CoFeBにRuのみが接する構成の試料Bよりも、CoFeBとRuとの間に厚み0.2nmのTaが挿入された構成の試料Aの方が、磁気異方性が垂直になり易いことが判る。
図3は、図2においてCoFeBの厚みが1nmの場合の磁化曲線を示す特性図である。図3から、試料Bよりも試料Aの方が角型性に優れ、界面垂直異方性により垂直膜になっていることが判る。
図4は、XRD(X-Ray Diffractometry)により試料のX強度を調べた結果を示す特性図である。試料としては、Ta(5)/Ru(8)/Ta(0.2)/(Co30Fe)B16(10)/MgO(1)/Ta(5)のものと、Ta(5)/Ru(8)/(Co30Fe)B16(10)/MgO(1)/Ta(5)のものとを用いた。括弧内の数字は膜厚であり、単位はnmである。
以下、本実施形態の諸変形例について説明する。なお、本実施形態のMTJの構成部材等に対応するものについては、同符号を付する。
図6は、第1の実施形態の変形例1によるMTJの概略構成を示す概略断面図である。
本例によるMTJ10は、所定の下部電極、例えばTaからなる下部電極11上にバッファ層12を介して形成される。
MTJ10は、下部磁性層5と上部磁性層6とでトンネルバリア層2を挟持し、上部磁性層6上にTa又はRu等のキャップ層4が形成されて構成されている。
なお、スペーサ層6cは、例えば第1の実施形態における下部磁性膜1のスペーサ層1cよりも厚く形成することが望ましい。これは、RuがCoPt等の垂直膜の下地となるためで、異方性の強い垂直膜を作製するためには厚いRuの下地が必要であるためである。
(1)(Co又はFe,Pt又はPd)合金。
(2)Co又はFeとPt又はPdとの積層膜。
(3)(Co又はFe,Pt又はPd)合金の多層膜。
(4)(Co,Ni)合金の多層膜。
図7は、第1の実施形態の変形例2によるMTJの概略構成を示す概略断面図である。
本例によるMTJ10は、所定の下部電極、例えばTaからなる下部電極11上にバッファ層12を介して形成される。
MTJ10は、第1の実施形態における下部磁性層1と、変形例1における上部磁性層6とでトンネルバリア層2を挟持し、上部磁性層6上にTa又はRu等のキャップ層4が形成されて構成されている。
しかも、下部磁性層及び上部磁性層の双方を、第1自由層、第1自由層に接する挿入層、挿入層に接するスペーサ層、スペーサ層に接する第2自由層を積層して構成するため、リテンションの更なる向上、及び更に確実な熱的安定動作が可能となる。
本実施形態では、第1の実施形態又は諸変形例によるMTJを備えたMRAMを開示する。MRAMの構造を、その製造方法と共に説明する。なお、第1の実施形態と同一の構成部材等については同符号を付す。
詳細には、シリコン基板20の表層に例えばSTI(Shallow Trench Isolation)法により素子分離構造21を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素(B+)を例えばドーズ量3.0×1013/cm2、加速エネルギー300keVの条件でイオン注入し、ウェル22を形成する。
なお、不純物拡散領域25としては、浅いLDD領域(エクステンション領域)を形成した後に、これと一部重畳するようにソース/ドレインを形成するようにしても良い。
以上により、各メモリセルで選択トランジスタとして機能するMOSトランジスタが形成される。
詳細には、MOSトランジスタを覆うように、例えばシリコン酸化物をCVD法により堆積し、例えば化学機械研磨(CMP)によりシリコン酸化物の表面を平坦化する。これにより、層間絶縁膜26が形成される。
コンタクト孔26a,26bの内壁面を覆うように、スパッタ法により例えばTi膜及びTiN膜を順次堆積して、不図示の下地膜(グルー膜)を形成する。そして、CVD法によりグルー膜を介してコンタクト孔26a,26bを埋め込むように例えばW膜を堆積する。その後、CMPにより層間絶縁膜26をストッパーとしてW膜及びグルー膜を研磨する。以上により、コンタクト孔26a,26b内をグルー膜を介してWで埋め込むコンタクトプラグ27,28が同時形成される。
磁気メモリ素子30の作製方法について、図10〜図11を用いて説明する。ここでは、磁気メモリ素子30及びその周辺部分のみを拡大して示す。
電極層40は、導電材料として例えばRuを用い、20nm程度の厚みに成膜する。
バッファ層41は、例えばRu又はRu/Ptを用い、8nm程度の厚みに成膜する。
ハードマスク43は、例えばTaを用い、50nm程度の厚みに成膜する。
詳細には、ハードマスク43上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、レジストマスク44が形成される。
詳細には、レジストマスク44を用いて、Clガス、CF4ガス等をエッチングガスとした反応性イオンエッチング(RIE)によりハードマスク43をドライエッチングする。これにより、レジストマスク44の形状に倣ってハードマスク43が加工される。
レジストマスク44は、アッシング処理等により除去される。
詳細には、ハードマスク43を用いて、COガス+NH3ガス等をエッチングガスとしたRIEにより、MTJ層42及びバッファ層41をドライエッチングする。このとき、挿入層1bのTaをエッチングストッパとして用いるようにしても良い。これにより、ハードマスク43の形状に倣ってMTJ層42及びバッファ層41が加工され、電極層40上でバッファ層12を介したMTJ10が形成される。
MTJ10上のハードマスク43は、MTJ10の上部電極の一部となる。
詳細には、電極層40上でMTJ10及びバッファ層12を覆うようにレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、レジストマスク45が形成される。
詳細には、レジストマスク45を用いて、電極層40をドライエッチングする。これにより、レジストマスク45の形状に倣って電極膜41が加工され、下部電極11が形成される。下部電極11はその下面でコンタクトプラグ28と電気的に接続される。
レジストマスク45は、灰化処理等により除去される。
以上により、下部電極11上にバッファ層12を介してMTJ10を備えてなる磁気メモリ素子30が形成される。
詳細には、図11(c)の配線34及び磁気メモリ素子30を覆うように、例えばシリコン酸化物をCVD法により堆積し、例えばCMPによりシリコン酸化物の表面を平坦化する。これにより、層間絶縁膜29が形成される。
詳細には、MTJ10の表面の一部が露出するまで層間絶縁膜29をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、層間絶縁膜29にビア孔29aが形成される。
ビア孔29aの内壁面を覆うように、スパッタ法により例えばTi膜及びTiN膜を順次堆積して、不図示の下地膜(グルー膜)を形成する。そして、CVD法によりグルー膜を介してビア孔29aを埋め込むように例えばW膜を堆積する。その後、CMPにより層間絶縁膜29をストッパーとしてW膜及びグルー膜を研磨する。以上により、ビア孔29a内をグルー膜を介してWで埋め込むビアプラグ32が形成される。
主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層と、
前記固定磁化層と前記自由磁化層との間に設けられたトンネルバリア層と
を含み、
前記固定磁化層と前記自由磁化層の一方又は双方は、
前記トンネルバリア層に接する第1自由層と、
前記第1自由層に接するTaからなる挿入層と、
前記挿入層に接するRuからなるスペーサ層と、
前記スペーサ層に接する第2自由層と
を有することを特徴とする磁気抵抗素子。
前記磁気抵抗素子は、
主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層と、
主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層と、
前記固定磁化層と前記自由磁化層との間に設けられたトンネルバリア層と
を含み、
前記固定磁化層と前記自由磁化層の一方又は双方は、
前記トンネルバリア層に接する第1自由層と、
前記第1自由層に接するTaからなる挿入層と、
前記挿入層に接するRuからなるスペーサ層と、
前記スペーサ層に接する第2自由層と
を有することを特徴とする磁気記憶装置。
1a,6a 第1自由層
1b,6b 挿入層
1c,6c スペーサ層
1d,6d 第2自由層
2 トンネルバリア層
3,6 上部磁性層
4 キャップ層
11 下部電極
12,41 バッファ層
20 シリコン基板
21 素子分離構造
22 ウェル
23 ゲート絶縁膜
24 ゲート電極
25 不純物拡散領域
26,29 層間絶縁膜
26a,26b コンタクト孔
27,28 コンタクトプラグ
29a ビア孔
32 ビアプラグ
30 磁気メモリ素子
33 ビット線
34 配線
40 電極層
42 MTJ層
43 ハードマスク
44,45 レジストマスク
Claims (6)
- 主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層と、
主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層と、
前記固定磁化層と前記自由磁化層との間に設けられたトンネルバリア層と
を含み、
前記固定磁化層と前記自由磁化層の双方は、それぞれ、
前記トンネルバリア層に接する第1磁性層と、
前記第1磁性層に接するTaからなる挿入層と、
前記挿入層に接するRuからなるスペーサ層と、
前記スペーサ層に接する第2磁性層と
を有することを特徴とする磁気抵抗素子。 - 前記挿入層は、厚みが0.1nm〜0.4nmの範囲内の値とされていることを特徴とする請求項1に記載の磁気抵抗素子。
- 前記スペーサ層は、厚みが0.4nm〜2nmの範囲内の値とされていることを特徴とする請求項1又は2に記載の磁気抵抗素子。
- 磁気抵抗素子及び駆動トランジスタを備えたメモリセルが複数配置されてなる磁気記憶装置であって、
前記磁気抵抗素子は、
主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層と、
主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層と、
前記固定磁化層と前記自由磁化層との間に設けられたトンネルバリア層と
を含み、
前記固定磁化層と前記自由磁化層の双方は、それぞれ、
前記トンネルバリア層に接する第1磁性層と、
前記第1磁性層に接するTaからなる挿入層と、
前記挿入層に接するRuからなるスペーサ層と、
前記スペーサ層に接する第2磁性層と
を有することを特徴とする磁気記憶装置。 - 前記挿入層は、厚みが0.1nm〜0.4nmの範囲内の値とされていることを特徴とする請求項4に記載の磁気記憶装置。
- 前記スペーサ層は、厚みが0.4nm〜2nmの範囲内の値とされていることを特徴とする請求項4又は5に記載の磁気記憶装置。
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