KR20210127717A - 자성 적층막, 자기 메모리 소자 및 자기 메모리 - Google Patents

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KR20210127717A
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Abstract

기입 효율을 향상시킬 수 있는 자성 적층막과, 당해 자성 적층막을 사용한 자기 메모리 소자 및 자기 메모리를 제공한다. 자성 적층막(1)은, 자기 메모리 소자(100)용 적층막이며, β상 W1-xTax(0.00<x≤0.30)로 구성된 중금속층(2)과, 자화 방향이 반전 가능한 강자성층(18)을 포함하고, 중금속층(2)과 인접하는 기록층(10)을 구비하고, 중금속층(2)의 두께가 2nm 이상 8nm 이하이다.

Description

자성 적층막, 자기 메모리 소자 및 자기 메모리
본 발명은 자성 적층막, 자기 메모리 소자 및 자기 메모리에 관한 것이다.
고속성과 고 재기입 내성이 얻어지는 차세대 불휘발 자기 메모리로서, 자기 저항 효과 소자(Magnetic Tunnel Junction: MTJ)를 기억 소자로서 사용한 MRAM(Magnetic Random Access Memory)이 알려져 있다. MRAM에 사용하는 차세대 자기 메모리 소자로서는, 스핀 주입 토크를 이용하여 자기 터널 접합을 자화 반전시키는 STT-MRAM(Spin Transfer Torque Random Access Memory) 소자(특허문헌 1 참조)나 스핀 궤도 토크를 이용하여 MTJ를 자화 반전시키는 SOT-MRAM(Spin-Orbit Torque Magnetic Random Access Memory) 소자(특허문헌 2 참조)가 주목받고 있다.
STT-MRAM 소자는, 강자성층(기록층이라고도 함)/절연층(장벽층이라고도 함)/강자성층(참조층이라고도 함)의 3층 구조를 포함하는 MTJ로 구성된다. STT-MRAM 소자는, 기록층과 참조층의 자화 방향이 반평행인 반평행 상태 쪽이 소자의 저항이 높다고 하는 성질을 가지며, 평행 상태와 반평행 상태를 0과 1에 대응시켜 데이터를 기록한다. STT-MRAM 소자는, MTJ를 관통하는 전류를 흘리면, 일정 방향으로 방향이 정렬된 전자 스핀이 기록층에 유입되고, 유입된 전자 스핀의 토크에 의해 기록층의 자화 방향이 반전된다. 이에 의해 STT-MRAM 소자는, 평행 상태와 반평행 상태를 전환, 데이터를 기록할 수 있다.
SOT-MRAM 소자는, 중금속층 상에, 강자성층/절연층/강자성층의 3층 구조를 포함하는 MTJ가 마련된 구성을 하고 있다. SOT-MRAM 소자는, 현실에 사용되고 있는 Co-Fe형의 자성체인 경우, STT-MRAM 소자와 마찬가지로, 기록층과 참조층의 자화 방향이 평행인 평행 상태보다, 기록층과 참조층의 자화 방향이 반평행인 반평행 상태 쪽이 소자의 저항이 높다고 하는 성질을 가지며, 평행 상태와 반평행 상태를 0과 1에 대응시켜 데이터를 기록한다. SOT-MRAM 소자에서는, 중금속층에 전류를 흘림으로써 스핀 궤도 상호 작용에 의해 스핀류를 유기하고, 스핀류에 의해 분극된 스핀이 기록층에 유입됨으로써 기록층이 자화 반전된다. 이에 의해 SOT-MRAM 소자는, 평행 상태와 반평행 상태를 전환, 데이터를 기록할 수 있다.
또한, SOT-MRAM 소자에서는, 고도로 집적하기 위해, 중금속층 상에 다수의 MTJ를 배열한 아키텍처가 제안되어 있다(특허문헌 2 참조). 특허문헌 2의 아키텍처에서는, MTJ에 전압을 인가함으로써 MTJ의 자기 이방성을 제어할 수 있다고 하는 메커니즘을 이용하여, MTJ에 데이터를 기입한다. 우선, 데이터를 기입하는 MTJ에 전압을 인가하고, 기록층의 자기 이방성을 낮게 하여, 기록층이 자화 반전되기 쉬운 상태(반선택 상태라고도 함)로 한다. 그 후, 중금속층에 기입 전류를 흘림으로써, 기록층을 자화 반전시켜, 데이터를 기입한다. 이와 같이, 특허문헌 2의 자기 메모리에서는, MTJ에 전압을 인가함으로써, 기입할 MTJ를 선택할 수 있다.
일본 특허 공개 제2014-179447호 공보 일본 특허 공개 제2017-112351호 공보
그러나, 통상의 중금속을 사용한 SOT-MRAM 소자의 기입 효율은, STT-MRAM 소자의 기입 효율에 비하여 1/2 정도로 작아, 기입 효율을 향상시킬 필요가 있다. 그 때문에, SOT-MRAM 소자의 기입 효율을 향상시키는 것이 요구되고 있다.
그래서, 본 발명은 상기와 같은 문제를 감안하여 이루어진 것이며, 기입 효율을 향상시킬 수 있는 자성 적층막과, 당해 자성 적층막을 사용한 자기 메모리 소자 및 자기 메모리를 제공하는 것을 목적으로 한다.
본 발명에 따른 자성 적층막은, 자기 메모리 소자용 적층막이며, β상 W1-xTax(0.00<x≤0.30)로 구성된 중금속층과, 자화 방향이 반전 가능한 강자성층을 포함하고, 상기 중금속층과 인접하는 기록층을 구비하고, 상기 중금속층의 두께가 2nm 이상 8nm 이하이다.
본 발명에 따른 자성 적층막은, 자기 메모리 소자용 적층막이며, α상 W1-xTax(0.08≤x≤0.43)로 구성된 중금속층과, 자화 방향이 반전 가능한 강자성층을 포함하고, 상기 중금속층과 인접하는 기록층을 구비한다.
본 발명에 따른 자기 메모리 소자는, 상기 자성 적층막과, 상기 기록층에 인접하는 장벽층과, 상기 장벽층과 인접하고, 자화의 방향이 고정된 참조층을 구비하고, 상기 중금속층을 흐르는 기입 전류에 의해, 상기 기록층의 상기 강자성층의 자화 방향이 반전된다.
본 발명에 따른 자기 메모리는, 상기 자기 메모리 소자와, 상기 중금속층에 상기 기입 전류를 흘림으로써, 상기 자기 메모리 소자에 데이터를 기입하는 기입 전원을 구비하는 기입부와, 상기 장벽층을 관통하는 판독 전류를 흘리는 판독 전원과, 상기 장벽층을 관통한 상기 판독 전류를 검출하고, 상기 자기 메모리 소자에 기입되어 있는 데이터를 판독하는 전류 검출기를 구비하는 판독부를 구비한다.
본 발명에 따르면, 중금속층이 β상 W1-xTax(0.00<x≤0.30) 또는 α상 W1-xTax(0.08≤x≤0.43)로 구성되어 있으므로, 자성 적층막의 스핀 생성 효율이 종래보다 높고, 그만큼 기입 전류 밀도를 작게 할 수 있어, 기입 효율을 향상시킬 수 있다.
도 1a는, 본 발명의 제1 실시 형태의 자기 메모리 소자를 도시하는 사시도이다.
도 1b는, 도 1a의 자기 메모리 소자를 x 방향으로 절단한 단면을 도시하는 개략도이다.
도 1c는, 제1 단자 및 제2 단자를 중금속층의 하부에 마련한 자기 메모리 소자의 예를 도시하는 개략 단면도이다.
도 2a는, 데이터 "1"을 기억하고 있는 자기 메모리 소자에 데이터 "0"을 기입하는 방법을 설명하는 개략 단면도이며, 초기 상태를 도시하고 있다.
도 2b는, 데이터 "1"을 기억하고 있는 자기 메모리 소자에 데이터 "0"을 기입하는 방법을 설명하는 개략 단면도이며, 기입 전류를 흘려 데이터가 기입된 상태를 도시하고 있다.
도 2c는, 데이터 "0"을 기억하고 있는 자기 메모리 소자에 데이터 "1"을 기입하는 방법을 설명하는 개략 단면도이며, 초기 상태를 도시하고 있다.
도 2d는, 데이터 "0"을 기억하고 있는 자기 메모리 소자에 데이터 "1"을 기입하는 방법을 설명하는 개략 단면도이며, 기입 전류를 흘려 데이터가 기입된 상태를 도시하고 있다.
도 3은, 자기 메모리 소자에 기억된 데이터의 판독 방법을 설명하는 개략 단면도이다.
도 4는, 본 발명의 제1 실시 형태의 자기 메모리 소자를 사용한 1비트분의 자기 메모리 셀 회로의 회로 구성을 도시하는 예이다.
도 5는, 도 4에 도시하는 자기 메모리 셀 회로를 복수개 배치한 자기 메모리의 블록도이다.
도 6a는, 본 발명의 제2 실시 형태의 자기 메모리 소자를 도시하는 사시도이다.
도 6b는, 도 6a의 자기 메모리 소자를 x 방향으로 절단한 단면을 도시하는 개략도이다.
도 7a는, 변형예의 자기 메모리 소자의 상면을 도시하는 개략도이다.
도 7b는, 변형예의 자기 메모리 소자의 상면을 도시하는 개략도이다.
도 8a는, 도 7a에 도시한 자기 메모리 소자의 A-A' 단면을 도시하는 개략도이다.
도 8b는, 도 7b에 도시한 자기 메모리 소자의 B-B' 단면을 도시하는 개략도이다.
도 9는, 변형예의 자기 메모리 소자를 도시하는 도면이다.
도 10a는, 검증 실험에서 사용한 자성 적층막의 구조를 도시하는 개략도이다.
도 10b는, 스핀 생성 효율의 탄탈럼 혼합 비율 의존성을 도시하는 도면이다.
도 11a는, 자성 적층막의 컨덕턴스의 막 두께 의존성을 도시하는 그래프이다.
도 11b는, 자성 적층막의 스핀 홀 자기 저항비의 막 두께 의존성을 도시하는 그래프이다.
도 12는, 검증 실험에서 작성한 텅스텐-탄탈럼 합금의 상도(相圖)이다.
도 13a는, 검증 실험에서 사용한 자성 적층막의 구조를 도시하는 개략도이다.
도 13b는, 스핀 생성 효율의 탄탈럼 혼합 비율 의존성을 도시하는 도면이다.
도 14a는, 강자성층의 자기 이방성 상수의 Hf 막 두께 의존성을 도시하는 그래프이다.
도 14b는, 강자성층의 포화 자화의 Hf 막 두께 의존성을 도시하는 그래프이다.
(1) 제1 실시 형태
(1-1) 제1 실시 형태의 자성 적층막의 전체 구성
이하, 도 1a, 도 1b를 참조하여, 본 발명의 실시 형태의 자성 적층막(1)에 대하여 설명한다. 도 1a는, 자성 적층막(1)을 사용하여 제작된 자기 메모리 소자(100)를 도시하는 사시도이다. 자기 메모리 소자(100)는, 기록층(10)의 강자성층(18)과 참조층(12)의 강자성층(14) 및 강자성층(16)의 자화 방향이 막면에 대하여 수직 방향인 수직 자화 타입의 SOT-MRAM 소자이다. 본 명세서에서는, 도 1a에 도시하는 바와 같이, 중금속층(2)의 긴 변 방향(후술하는 기입 전류를 흘리는 방향)을 x 방향(지면 우 상측 방향을 +x 방향)으로 하고, 짧은 변 방향을 y 방향(사시도에서는 지면 좌 상측 방향을 +y 방향)으로 하고, 중금속층(2)의 표면에 대하여 수직 방향을 z 방향(지면 상측 방향을 +z 방향)으로 하고 있다. 또한, 도 1b는, 자기 메모리 소자(100)의 y 방향의 단면을 도시하는 개략도이다. 본 명세서에서는, +z 방향을 예를 들어 상측 및 상부 등이라고도 칭하고, -z 방향을 예를 들어 하측 및 하부 등이라고도 칭하기로 한다.
도 1a에 도시하는 바와 같이, 자성 적층막(1)은, β상의 텅스텐-탄탈럼 합금(이하, β상 W1-xTax로 나타냄. 단, X는 원자 비율임)으로 형성된 중금속층(2)과, 중금속층(2)과 인접하여 마련된 기록층(10)을 구비하고 있다. 본 실시 형태에서는, 중금속층(2)은, 제1 방향(x 방향)으로 연신된 직육면체 형상을 하고 있고, 상면으로 보았을 때 직사각 형상을 하고 있다. 중금속층(2)의 막 두께(z 방향의 길이)는 2nm 이상 8nm 이하, 바람직하게는 2nm 이상 5nm 이하로 하는 것이 좋다. 전자 스핀의 확산 길이가 1nm 정도이므로, 막 두께가 2nm 이상 있는 것이 바람직하다. 또한, 하기에서 설명하는 조성의 β상 W1-xTax를 형성할 수 있으므로, 막 두께가 8nm 이하, 바람직하게는 5nm 이하인 것이 바람직하다.
중금속층(2)은, 길이(x 방향의 길이) 10nm 이상 260nm 이하 정도, 폭(y 방향의 길이) 5nm 이상 150nm 이하 정도의 직사각 형상으로 하는 것이 바람직하다. 본 실시 형태에서는, 중금속층(2)은, 중금속층(2)의 y 방향의 폭을 기록층(10)의 폭보다 커지도록 하고 있다.
또한, 중금속층(2)의 길이는, 전류만 흘릴 수 있다면 짧으면 짧을수록 좋고, 이와 같이 함으로써, 자기 메모리 소자(100)를 사용하여 자기 메모리를 제작하였을 때, 자기 메모리를 고밀도화할 수 있다. 중금속층(2)의 폭은, MTJ의 폭과 동일한 길이로 하는 것이 바람직하고, 이와 같이 함으로써, 자성 적층막(1)을 사용한 자기 메모리 소자(100)의 기입 효율이 가장 좋아진다. 중금속층(2)의 형상은, 이와 같이 하는 것이 바람직하지만, 특별히 한정되지 않는다. 또한, 중금속층(2)의 길이는, 중금속층(2)이 1개의 기록층(10)을 구비할 때 바람직한 길이이며, 1개의 중금속층(2)이 복수의 기록층(10)을 구비하고, 제1 방향으로 복수의 MTJ가 배열되는 경우, 즉 복수의 자기 메모리 소자(100)가 1개의 중금속층(2)을 공유하도록 하는 경우에는, 꼭 그렇지만은 않다.
중금속층(2)은, A15 구조의 β상 W1-xTax로 형성되어 있고, 도전성을 갖고 있다. β상 W1-xTax의 조성은 0.00<X≤0.30, 바람직하게는 0.10≤X≤0.28, 보다 바람직하게는 0.17≤X≤0.25, 더욱 바람직하게는 0.20≤X≤0.25이다. 중금속층(2)을 이러한 조성의 β상 W1-xTax로 형성함으로써, 중금속층이 β상 텅스텐이나 백금, β상 탄탈럼으로 형성된 종래의 자성 적층막보다, 스핀 생성 효율(θSH)이 향상되기 때문에, 스핀 반전의 효율을 향상시킬 수 있다. 스핀 생성 효율은 기입 전류 밀도와 반비례하므로, 스핀 생성 효율이 상승하면, 기입 전류 밀도를 감소시킬 수 있고, 자성 적층막(1)을 사용한 자기 메모리 소자(100)의 기입 효율을 향상시킬 수 있다. 또한, β상 W1-xTax의 비저항은 160 내지 200μΩ㎝이며, 종래의 β상 탄탈럼 등의 비저항(약 300μΩ㎝ 정도)과 비교하여 비저항이 낮으므로, 중금속층(2)에서의 판독 전류에 의한 전압 강하를 작게 할 수 있어, 자기 메모리 소자(100)의 판독의 지연을 억제할 수 있다. 또한, β상 W1-xTax로 형성된 중금속층(2)은, 일부가 아몰퍼스여도 된다.
본 실시 형태에서는, 이러한 중금속층(2)이, 예를 들어 Si나 SiO2 등으로 형성된 기판(5)에 마련되어 있다. 기판(5)은, 일 표면에, 예를 들어 Ta 등으로 형성되며, 두께가 0.5nm 내지 7.0nm 정도인 버퍼층(4)이 마련되어 있다. 중금속층(2)은, 이 버퍼층(4)에 인접하여 마련되어 있다. 기판(5)으로서는, FET형의 트랜지스터나 금속 배선 등이 형성된 기판 등의 회로 기판이어도 된다. 이 경우, 버퍼층(4)에 스루홀을 마련하여, 중금속층(2)과 기판(5)에 형성된 배선 등을 콘택트한다.
기록층(10)은, 중금속층(2)의 버퍼층(4)과 인접하는 면의 반대측의 면에 인접하여 형성되어 있고, 중금속층(2)에 인접하는 하프늄층(이하, Hf층이라고 함)(17)과, Hf층(17)과 인접하여 형성되고, 자화 방향이 반전 가능한 강자성층(18)을 구비하고 있다. 기록층(10)의 두께는 0.8nm 내지 5.0nm, 바람직하게는, 1.0nm 내지 3.0nm이다. 본 실시 형태는, 기록층(10)이 원주 형상으로 형성되어 있지만, 기록층(10)의 형상은 한정되지 않는다.
강자성층(18)은, 강자성체로 형성된 강자성막이다. 강자성층(18)은, 자기 메모리 소자(100)를 제작할 때, 강자성층(18)과 후술하는 장벽층(11)의 계면에서 계면 자기 이방성이 생기도록, 장벽층(11)의 재질이나 두께를 고려하여 재질과 두께가 선정된다. 그 때문에, 강자성층(18)은, 강자성층(18)과 장벽층(11)의 계면에서 생긴 계면 자기 이방성에 의해, 막면에 대하여 수직 방향(이하, 간단히 수직 방향이라고 함)으로 자화되어 있다. 도 1a, 도 1b에서는, 강자성층(18)의 자화를 M10으로서 백색 화살표로 나타내고 있고, 화살표의 방향이 자화 방향을 나타내고 있다. 강자성층(18)에, 상향의 화살표와 하향의 화살표의 2개가 그려져 있는 것은, 강자성층(18)이 막면에 대하여 수직인 방향에서 자화 반전 가능인 것을 나타내고 있다. 또한, 실제로는 자화 방향(화살표의 방향)을 향하고 있지 않은 성분도 포함되어 있다. 이하, 본 명세서의 도면에 있어서 자화를 화살표로 나타낸 경우에는, 이것과 마찬가지이다. 또한, 기록층(10)의 자화와 같은 경우, 이 강자성층(18)의 자화 M10을 가리키는 것으로 한다.
이와 같이 강자성층(18)에 계면 자기 이방성을 발생시키기 위해, 강자성층(18)은 CoFeB, FeB 또는 CoB로 형성하는 것이 바람직하다. 또한, 강자성층(18)은 다층막으로 할 수도 있으며, 그 경우에는 후술하는 MgO 등의 장벽층(11)과의 계면에는 CoFeB층, FeB층 또는 CoB층을 배치하고, Hf층(17)과 CoFeB층, FeB층 또는 CoB층과의 사이에, Co/Pt 다층막, Co/Pd 다층막 및 Co/Ni 다층막 등의 Co층을 포함하는 다층막, Mn-Ga, Mn-Ge 및 Fe-Pt 등의 규칙 합금 또는 Co-Pt, Co-Pd, Co-Cr-Pt 및 Co-Cr-Ta-Pt, CoFeB, FeB, CoB 등의 Co를 포함하는 합금 등을 삽입한 구성으로 한다. 이들 다층막 및 합금은, MTJ의 사이즈에 따라 적층수 및 막 두께 등이 적절하게 조정된다. 또한, 강자성층(18)은, 강자성층과 비자성층이 교대로 적층된 다층막이어도 되며, 예를 들어 강자성층/비자성층/강자성층의 3층 구조로 하고, 2개의 강자성층의 자화가 층간 상호 작용에 의해 결합되도록 해도 된다. 이 경우, 비자성층은 Ta, W, Mo, Pt, Pd, Ru, Rh, Ir, Cr, Au, Cu, Os 및 Re 등의 비자성체로 형성된다.
또한, 기록층(10)의 강자성층(18)을 계면 자기 이방성에 의해 수직 방향으로 자화시키고 있지만, 결정 자기 이방성이나 형상 자기 이방성에 의해, 수직 방향으로 자화 용이축을 발생시키고, 강자성층(18)을 수직 방향으로 자화시키도록 해도 된다. 이 경우에는, 강자성층(18)은, 예를 들어 Co, Fe, Ni 또는 Mn을 적어도 1개 이상 포함하는 합금이 바람직하다. 구체적으로 설명하면, Co를 포함하는 합금으로서는, Co-Pt, Co-Pd, Co-Cr-Pt 및 Co-Cr-Ta-Pt 등의 합금이 바람직하며, 특히 이들 합금이, Co를 다른 원소보다 많이 포함하고 있는 소위 Co-rich인 것이 바람직하다. Fe를 포함하는 합금으로서는, Fe-Pt 및 Fe-Pd 등의 합금이 바람직하며, 특히 이들 합금이, Fe를 다른 원소보다 많이 포함하고 있는 소위 Fe-rich인 것이 바람직하다. Co 및 Fe를 포함하는 합금으로서는, Co-Fe, Co-Fe-Pt 및 Co-Fe-Pd 등의 합금이 바람직하다. Co 및 Fe를 포함하는 합금은, Co-rich여도 되고 Fe-rich여도 된다. Mn을 포함하는 합금으로서는, Mn-Ga 및 Mn-Ge 등의 합금이 바람직하다. 또한, 상기에서 설명한 Co, Fe, Ni 또는 Mn을 적어도 1개 이상 포함하는 합금에, B, C, N, O, P, Al 및 Si 등의 원소가 다소 포함되어 있어도 상관없다.
또한, 아몰퍼스 금속층 상에 MgO를 적층하면 (100) 방향으로 배향된 단결정이 지배적인 MgO층이 형성되는 성질에 의해, 강자성층(18)에 인접하여 MgO(100) 장벽층(11)을 형성하기 쉬워지므로, 당해 강자성층(18)은 아몰퍼스층인 것이 바람직하다. 이와 같이 함으로써, MgO(100)으로 이루어지는 장벽층(11)을 아몰퍼스 강자성체 상에 (100) 고배향막으로서 면 내 방향으로도 큰 그레인으로 성장시킬 수 있고, MgO(100)의 배향성의 면 내 균일성이 향상되어, 저항 변화율(MR 변화율)의 균일성을 향상시키는 것이 가능하다.
Hf층(17)은, 강자성층(18)과 인접하여 마련되어 있다. Hf층(17)은, 하프늄(Hf)으로 형성된 박막이다. 또한, Hf층(17)은, 지르코늄(Zr)을 포함하고 있어도 된다. 기록층(10)은, Hf층(17)을 가짐으로써, 강자성층(18)의 포화 자화 Ms가 후술하는 열처리에 의해 증대되는 것을 억제할 수 있고, 그 결과, 기입 전류 밀도의 상승도 억제할 수 있으므로, 기록층(10)의 기입 효율을 향상시킬 수 있다. 또한, Hf층(17)을 삽입함으로써 강자성층(18)의 자화가 감소하므로, 반자계의 크기가 감소하고, 수직 자기 이방성이 증대되고, 수직 방향으로 자화되기 쉬워진다. 그 때문에, 강자성층의 두께가 보다 두꺼운 곳까지 수직 자화로 할 수 있으므로, 강자성층(18)의 열적 안정성을 향상시킬 수 있다. Hf층(17)은, 두께가 0.2nm 이상 0.7nm 이하, 보다 바람직하게는 0.3nm 이상 0.7nm 이하로 형성되는 것이 바람직하다. Hf층(17)을 층상으로 형성하기 위해서는 0.2nm 정도의 두께가 필요하며, Hf층(17)의 두께를 0.7nm보다 두껍게 해도, 스핀 생성 효율의 상승률이 포화되어, 기입 효율이 그다지 향상되지 않는다.
이러한 Hf층(17)은, 강자성층(18)이 B(붕소)를 포함하는 강자성체로 형성되어 있는 경우, 예를 들어 CoFeB, FeB 혹은 CoB로 형성되어 있거나 또는 이들 합금을 포함하는 강자성체로 형성되어 있는 경우에 큰 효과를 발휘한다. 그 때문에, 강자성층(18)이 CoFeB, FeB 또는 CoB로 구성되어 있는 경우에는, Hf층(17)을 삽입하는 것이 특히 바람직하다. 강자성층(18)이 다층 구조인 경우에는, Hf층(17)과 인접하는 강자성층을 CoFeB, FeB 또는 CoB로 형성하는 것이 바람직하다. 또한, 기록층(10)은 Hf층(17)을 갖고 있지 않아도 된다.
본 실시 형태에서는, 자성 적층막(1)은, 기판(5) 상에, 예를 들어 PVD(Physical Vapor Deposition: 물리 증착법) 등의 일반적인 성막 방법에 의해, 버퍼층(4), 중금속층(2), Hf층(17), 강자성층(18)의 순으로 성막함으로써 형성된다. 중금속층(2)은, 예를 들어 0.32nm 정도의 극박의 텅스텐막과, 예를 들어 0.16nm 정도의 극박의 탄탈럼막을 교대로 적층함으로써 형성된다. 텅스텐/탄탈럼 적층막은, 후술하는 자기 메모리 소자(100) 제작 시의 열처리에 의해, β상 W1-xTax층으로 된다. 동시 성막에 기인하는 형성, 합금 타깃을 사용한 성막에서도 마찬가지이다. β상 W1-xTax층의 조성은, 텅스텐막 및 탄탈럼막의 두께를 적절하게 바꾸는 것이나 타깃의 조성을 바꾸는 것, 성막 레이트를 바꾸는 것 등으로 조정할 수 있다. 또한, 설명의 편의상, 텅스텐「막」으로 표기하고 있지만, 반드시 막이 전면에 형성되어 있지 않아도 된다. 또한, 기록층(10)은, 공지된 리소그래피 기술에 의해 성형된다.
(1-2) 제1 실시 형태의 자성 적층막을 사용한 자기 메모리 소자
다음에, 도 1a, 도 1b를 참조하여, 제1 실시 형태의 자성 적층막(1)을 사용한 자기 메모리 소자(100)에 대하여 설명한다. 자기 메모리 소자(100)는, 중금속층(2)에 인접하여, 자성 적층막(1)의 기록층(10)과 장벽층(11)과 참조층(12)을 갖는 MTJ를 구비하는 SOT-MRAM 소자 타입의 자기 메모리 소자이다. 본 실시 형태에서는, 기록층(10)의 형상에 맞도록 MTJ를 원주 형상으로 하고 있지만, MTJ의 형상은 한정되지 않는다.
자기 메모리 소자(100)의 중금속층(2) 및 기록층(10)에 대해서는, 상기에서 설명하였으므로 설명을 생략한다. 장벽층(11)은, 기록층(10)의 강자성층(18)에 인접하여 형성되어 있다. 장벽층(11)은, MgO, Al2O3, AlN, MgAlO 등의 절연체, 특히 MgO로 형성되는 것이 바람직하다. 또한, 장벽층(11)의 두께는 0.1nm 내지 2.5nm, 바람직하게는 0.5nm 내지 1.5nm이다.
참조층(12)은, 강자성층(14), 비자성층(15), 강자성층(16)이 장벽층(11) 상에 이 순으로 적층된 3층 적층막이며, 3층의 적층 페리 구조를 하고 있다. 그 때문에, 강자성층(14)의 자화 M14의 방향과 강자성층(16)의 자화 M16의 방향이 반평행이며, 자화 M14가 -z 방향을 향하고 있고, 자화 M16이 +z 방향을 향하고 있다. 본 명세서에서는 자화 방향이 반평행과 같은 경우, 자화의 방향이 대략 180도 다른 것을 말하며, 자화가 +z 방향을 향하고 있는 경우를 상향, 자화가 -z 방향을 향하고 있는 경우를 하향이라고 하기로 한다.
또한, 본 실시 형태에서는, 참조층(12)의 가장 장벽층(11)측의 강자성층(14)과 장벽층(11)의 계면에서 계면 자기 이방성이 생기도록 강자성층(14)의 재질과 두께를 선정하고, 강자성층(14)의 자화 방향이 막면에 대하여 수직 방향으로 되도록 되어 있다. 그리고, 상기와 같이 참조층(12)을 적층 페리 구조로 하고, 강자성층(14)의 자화 M14와 강자성층(16)의 자화 M16을 반강자성적으로 결합함으로써, 자화 M14와 자화 M16을 수직 방향으로 고정하고 있다. 이와 같이, 참조층(12)은, 자화가 수직 방향으로 고정되어 있다. 또한, 강자성층(14)의 자화 M14와 강자성층(16)의 자화 M16을 층간 상호 작용에 의해 반강자성적으로 결합하여 자화 방향을 고정함으로써, 자화 M14와 자화 M16의 방향을 수직 방향으로 고정하도록 해도 된다.
본 실시 형태에서는, 자화 M14를 하향으로 고정하고, 자화 M16을 상향으로 고정하고 있지만, 자화 M14를 상향으로 고정하고, 자화 M16을 하향으로 고정해도 된다. 또한, 결정 자기 이방성 또는 형상 자기 이방성에 의해, 강자성층(14) 및 강자성층(16)의 자화 방향을 수직 방향으로 하고, 강자성층(14)의 자화 M14와 강자성층(16)의 자화 M16을 층간 상호 작용에 의해 반강자성적으로 결합하여 자화 방향을 고정함으로써, 자화 M14와 자화 M16의 방향을 수직 방향으로 고정하도록 해도 된다.
강자성층(14) 및 강자성층(16)은 기록층(10)과 마찬가지의 재료로 형성할 수 있고, 비자성층(15)은 Ir, Rh, Ru, Os, Re 또는 이들의 합금 등으로 형성할 수 있다. 비자성층(15)은, Ru의 경우에는 0.5nm 내지 1.0nm, Ir의 경우에는 0.5nm 내지 0.8nm, Rh의 경우에는 0.7nm 내지 1.0nm, Os의 경우에는 0.75nm 내지 1.2nm, Re의 경우에는 0.5nm 내지 0.95nm 정도의 두께로 형성한다. 예를 들어, 참조층(12)을, 강자성층(14): 장벽층(11)측으로부터 CoFeB(1.5nm)/Ta(0.4nm)/Co(0.6nm)/(Pt(0.8nm)/Co(0.25nm))3/Pt(0.8nm)/Co(1.0nm), 비자성층(15): Ru(0.85nm), 강자성층(16): 비자성층측으로부터 Co(1.0nm)/(Pt0.8nm/Co0.25nm)13으로 구성하고, 강자성층(14)을 Co-Fe-B로 함으로써, 강자성층(14)의 자화 방향을 계면 자기 이방성에 의해 수직 방향으로 할 수 있다. 또한, 「(Pt(0.8nm)/Co(0.25nm))3」이라는 기재의 괄호 뒤의 「3」이라는 숫자는, Pt(0.8nm)/Co(0.25nm) 2층 막이 3회 반복하여 적층되어 있는 것을 의미하고 있다(즉, 합계 6층 막임). 「(Pt0.8nm/Co0.25nm)13」이라는 기재의 「13」에 대해서도 마찬가지이다.
강자성층(14)은, 상기한 바와 같이, 장벽층(11) 상에, 예를 들어 CoFeB, FeB 또는 CoB 등으로 구성되는 아몰퍼스 강자성층(0.6nm 내지 2.0nm 정도), Ta, W 또는 Mo 등을 포함하는 비자성층(1.0nm 이하), 강자성층의 순으로 적층된 3층 막이어도 된다. 강자성층(14)의 아몰퍼스 강자성층과 강자성층은, 층간 상호 작용에 의해 강자성적으로 결합한다. 강자성층(14)은, 예를 들어 아몰퍼스 강자성층: Co-Fe-B(1.5nm)/비자성층: Ta(0.5nm)/강자성층: 수직 자기 이방성을 갖는 결정질 강자성층 등과 같이 구성한다. 이와 같이 하면, 아몰퍼스 강자성층의 자화 방향이 수직 방향으로 되고, 아몰퍼스 강자성층과 비자성층을 사이에 두고 대향하는 강자성층의 자화 방향도 수직 방향으로 되어, 강자성층(14)의 자화 방향을 수직 방향으로 할 수 있다.
캡층(19)은, 예를 들어 Ta 등의 도전성 재료로 형성된 1.0nm 정도의 층이며, 참조층(12)에 인접하여 형성되어 있다. 또한, 자기 메모리 소자(100)는, 캡층(19)을 갖고 있지 않아도 된다. 또한, 캡층(19)은, MgO 등의 비자성층으로 형성되어 있어도 된다. 이 경우, 예를 들어 캡층(19)을 터널 전류가 흐르도록 하거나 하여, 제3 단자 T3으로부터 참조층(12)으로 전류가 흐르게 된다.
이러한 자기 메모리 소자(100)는, 자성 적층막(1)의 기록층(10) 상에, 예를 들어 PVD(Physical Vapor Deposition: 물리 증착법) 등의 일반적인 성막 방법에 의해 장벽층(11), 참조층(12), 캡층(19)의 순으로 적층하고, 그 후 300℃ 내지 400℃ 정도의 온도에서 열처리함으로써 제작된다. 또한, 중금속층(2)의 전체면에, 기록층(10), 장벽층(11), 참조층(12), 캡층(19)을 이 순으로 성막하고, 리소그래피 기술 등에 의해 MTJ를 성형함으로써 제작해도 된다.
또한, 자기 메모리 소자(100)에는, 전압을 인가하거나, 전류를 흘리거나 하여 기입 동작이나 읽어들이기 동작을 하기 위한 3개의 단자(제1 단자 T1, 제2 단자 T2, 제3 단자 T3)가 접속되어 있다. 자기 메모리 소자(100)는 3단자의 소자이다. 제1 단자 T1, 제2 단자 T2 및 제3 단자 T3은, 예를 들어 Cu, Al 및 Au 등의 도전성을 갖는 금속으로 형성된 부재이며, 그 형상은 특별히 한정되지 않는다.
제1 단자 T1과 제2 단자 T2는, 양쪽 단자간에 MTJ가 배치되도록 중금속층(2)의 일단부와 타단부에 마련되어 있다. 본 실시 형태에서는, 중금속층(2)의 제1 방향의 일단부의 표면에 제1 단자 T1이 마련되고, 중금속층(2)의 제1 방향의 타단부의 표면에 제2 단자 T2가 마련되어 있다. 제1 단자 T1은 FET형의 제1 트랜지스터 Tr1이 접속되고, 제2 단자 T2는 그라운드에 접속되어 있다. 제1 트랜지스터 Tr1은, 예를 들어 드레인이 제1 단자 T1에 접속되고, 소스가 후술하는 제1 비트선 BL1에 접속되어 기입 전압 Vw를 공급하는 기입 전원에 접속되고, 게이트가 워드선 WL에 접속되어 있다(도 4 참조).
기입 전원은, 제1 비트선 BL1을 통하여, 전압 레벨을 기입 전압 Vw로 설정할 수 있고, 제1 트랜지스터 Tr1을 온으로 함으로써, 기입 전압 Vw를 제1 단자 T1에 인가할 수 있고, 제1 단자 T1과 제2 단자 T2 사이에서 기입 전압 Vw의 값에 따른 기입 전류 Iw가 흐른다. 예를 들어, 기입 전압 Vw의 값을 그라운드보다 높게 함으로써, 제1 단자 T1로부터 제2 단자 T2로 기입 전류 Iw를 흘리고, 기입 전압 Vw의 값을 그라운드보다 낮게 함으로써, 제2 단자 T2로부터 제1 단자 T1로 기입 전류 Iw를 흘린다. 이와 같이, 제1 단자 T1 및 제2 단자 T2는, 중금속층(2)(의 일단부와 타단부)에 접속되고, 중금속층(2)에 기록층(10)의 자화 방향을 반전시키는 기입 전류 Iw를 흘린다.
제3 단자 T3은, 캡층(19) 상에 캡층(19)과 접하여 마련되어 있다. 본 실시 형태에서는, 제3 단자 T3은, 면 내 방향으로 절단한 단면 형상이 MTJ와 동일한 원 형상을 한 원주 형상의 박막이며, MTJ(캡층(19))의 상면에 배치되고, 당해 상면의 전체면을 커버하고 있고, 캡층(19)을 통하여 참조층(12)과 전기적으로 접속되어 있다. 또한, 본 실시 형태에서는, FET형의 제3 트랜지스터 Tr3이 제3 단자 T3에 접속되어 있다. 제3 트랜지스터 Tr3은, 예를 들어 드레인이 제3 단자 T3에 접속되고, 소스가 제2 비트선 BL2에 접속되어 판독 전압 VRead를 공급하는 판독 전원에 접속되고, 게이트가 판독 전압선 RL에 접속되어 있다(도 4 참조). 판독 전원은, 제2 비트선 BL2를 통하여, 전압 레벨을 판독 전압 VRead로 설정할 수 있고, 제3 트랜지스터 Tr3을 온으로 함으로써, 제3 단자 T3에 판독 전압 VRead를 인가할 수 있다.
또한, 제1 트랜지스터 Tr1과 제3 트랜지스터 Tr3을 온으로 함으로써, 제1 단자 T1과 제3 단자 T3 사이에서, 제1 단자 T1과 제3 단자 T3의 전위차에 따라 MTJ의 저항값을 판독하기 위한 판독 전류 Ir이 흐른다. 예를 들어, Vw를 VRead보다 높게 설정함으로써, 제1 단자 T1로부터 중금속층(2) 및 MTJ를 통하여 제3 단자 T3으로 판독 전류 Ir을 흘릴 수 있다.
본 실시 형태에서는, 중금속층(2)의 상부(MTJ가 마련된 면)에 제1 단자 T1과 제2 단자 T2를 마련하고, 상측으로부터 자기 메모리 소자(100)에의 콘택트를 취하도록 하고 있지만, 이것에 한정되지 않는다. 예를 들어, 도 1c에 도시하는 자기 메모리 소자(102)와 같이, 중금속층(2)의 하부에(MTJ가 마련된 면의 이측의 면에 인접하여) 마련된 버퍼층(4)에 인접하여 제1 단자 T1과 제2 단자 T2를 마련하고, 하측으로부터 자기 메모리 소자(102)에의 콘택트를 취하도록 해도 된다. 또한, 도 1c에 도시하는 자기 메모리 소자(102)와 같이, 제2 단자 T2를 그라운드가 아니라, 예를 들어 제2 트랜지스터 Tr2를 통하여 제3 비트선(도 1c에는 도시하지 않음)에 접속하고, 제1 비트선 BL1(도 1c에는 도시하지 않음)에 접속한 제1 단자 T1과 제2 단자 T2의 전위차에 따라 기입 전류 Iw를 흘리는 방향을 바꾸도록 해도 된다. 이 경우, 예를 들어 제1 비트선 BL1을 High 레벨로 설정하고, 제3 비트선을 Low 레벨로 설정하고, 제1 단자 T1의 전위를 제2 단자 T2의 전위보다 높게 하여, 제1 단자 T1로부터 제2 단자 T2로 기입 전류 Iw를 흘린다. 그리고, 제1 비트선 BL1을 Low 레벨로 설정하고, 제3 비트선을 High 레벨로 설정하고, 제2 단자 T2의 전위를 제1 단자 T1의 전위보다 높게 하여, 제2 단자 T2로부터 제1 단자 T1로 기입 전류 Iw를 흘린다. 또한, 판독 시에는, 제2 트랜지스터 Tr2를 오프로 함으로써, 제2 단자 T2로 판독 전류가 흐르지 않도록 할 수 있다.
(1-3) 자기 메모리 소자의 기입 방법 및 판독 방법
이러한 자기 메모리 소자(100)의 기입 방법에 대하여, 도 1a, 도 1b와 동일한 구성에는 동일한 번호를 부여한 도 2a, 도 2b, 도 2c, 도 2d를 참조하여 설명한다. 자기 메모리 소자(100)는, 기록층(10)과 참조층(12)의 자화 방향이 평행인지, 반평행인지에 따라 MTJ의 저항이 변화한다. 실제로는, 자기 메모리 소자(100)는, 참조층(12)이 적층막이므로, 기록층(10)의 자화 방향과, 장벽층(11)에 접하는 참조층(12)의 강자성층(14)의 자화 방향이 평행인지, 반평행인지에 따라 MTJ의 저항이 바뀐다. 또한, 기록층(10)도 적층막인 경우, 자기 메모리 소자(100)는, 기록층(10)의 장벽층(11)에 접하는 강자성층(18)의 자화 방향과, 참조층(12)의 장벽층(11)에 접하는 강자성층(14)의 자화 방향이 평행인지, 반평행인지에 따라 MTJ의 저항이 바뀐다.
본 명세서에서는, 기록층(10)과 참조층(12)이 평행 상태와 같은 경우에는, 기록층(10)이나 참조층(12)이 적층막이고, 기록층(10)의 장벽층(11)에 접하는 강자성층(18)의 자화 방향과, 참조층(12)의 장벽층(11)에 접하는 강자성층(14)의 자화 방향이 평행인 상태도 포함하는 것으로 한다. 그리고, 기록층(10)과 참조층(12)이 반평행 상태와 같은 경우에는, 기록층(10)이나 참조층(12)이 적층막이고, 기록층(10)의 장벽층(11)에 접하는 강자성층(18)의 자화 방향과, 참조층(12)의 장벽층(11)에 접하는 강자성층(14)의 자화 방향이 반평행인 상태인 것을 가리키는 것으로 한다.
자기 메모리 소자(100)에서는, 평행 상태와 반평행 상태에서 MTJ의 저항값이 다른 것을 이용하여, 평행 상태와 반평행 상태에 "0"과 "1"의 1비트 데이터를 할당함으로써, 자기 메모리 소자(100)에 데이터를 기억시킨다. 자기 메모리 소자(100)는, 기록층(10)의 자화 방향이 반전 가능하므로, 기록층(10)의 자화 방향을 반전시킴으로써, MTJ의 자화 상태를 평행 상태와 반평행 상태의 사이에서 천이시켜, "0"을 기억한 MTJ(이하, 비트라고도 함)에 "1"을 기억시키고, "1"을 기억한 비트에 "0"을 기억시킨다. 본 명세서에서는, 이와 같이 기록층(10)의 자화 방향을 반전시켜 MTJ의 저항값을 변화시키는 것을, 데이터를 기입한다라고도 하기로 한다.
자기 메모리 소자(100)의 기입 방법에 대하여 보다 구체적으로 설명한다. 본 실시 형태에서는, 중금속층(2)이 β상 W1-xTax로 형성되어 있고, 스핀 홀각의 부호가 마이너스이다. 그래서, 중금속층(2)의 스핀 홀각이 마이너스인 경우를 예로 들어 설명한다. 또한, 도시하지 않은 자장 발생 장치에 의해, x 방향(중금속층(2)의 긴 변 방향)으로 외부 자장 H0을 인가할 수 있는 것으로 한다.
우선, 데이터 "1"을 기억하고 있는 자기 메모리 소자(100)에 데이터 "0"을 기입하는 경우를 설명한다. 이 경우, 초기 상태에서는, 도 2a에 도시하는 바와 같이, 자기 메모리 소자(100)는 데이터 "1"을 기억하고 있고, 기록층(10)의 자화 방향이 상향이고, 참조층(12)의 장벽층(11)과 접하는 강자성층(14)의 자화 방향이 하향이고, MTJ가 반평행 상태인 것으로 한다. 그리고, 제1 트랜지스터 Tr1 및 제3 트랜지스터 Tr3은 오프로 되어 있는 것으로 한다. 처음에, 도 2a에 도시하는 바와 같이 +x 방향으로 외부 자장 H0을 인가한다.
다음에, 도 2b(도 2b에서는 기입 후의 기록층(10)의 자화 방향을 도시하고 있음)에 도시하는 바와 같이, 제1 트랜지스터 Tr1을 온으로 하고, 제1 단자 T1에 기입 전압 Vw를 인가한다. 이때, 기입 전압 Vw가 그라운드 전압보다 높게 설정되어 있으므로, 제1 단자 T1로부터 중금속층(2)을 통하여 제2 단자 T2로 기입 전류 Iw가 흐르고, 중금속층(2)의 일단부로부터 타단부로 +x 방향으로 기입 전류 Iw가 흐른다. 제3 트랜지스터 Tr3이 오프이므로, 제1 단자 T1로부터 MTJ를 통하여 제3 단자 T3으로 전류는 흐르지 않는다. 본 실시 형태에서는, 기입 전류 Iw는 중금속층(2)의 일단부와 타단부 사이를 흐른다. 기입 전류 Iw는 펄스 전류이며, 제1 트랜지스터 Tr1을 온으로 하는 시간을 조정함으로써, 펄스 폭을 바꿀 수 있다.
중금속층(2)에 기입 전류 Iw가 흐르면, 중금속층(2) 내에서, 스핀 궤도 상호 작용에 의한 스핀 홀 효과에 의해 스핀류(스핀각 운동의 흐름)가 생기고, 지면 전방측(도 1a, 도 1b에서는 -y 방향)을 향한 스핀이 중금속층(2)의 상면측(+z 방향)으로 흐르고, 당해 스핀과 방향이 반평행이고 지면 안측(도 1a, 도 1b에서는 +y 방향)을 향한 스핀이 중금속층(2)의 하면측(-z 방향)으로 흘러, 중금속층(2) 내에서 스핀이 편재된다. 그리고, 중금속층(2)을 흐르는 스핀류에 의해, -y 방향을 향한 스핀이 기록층(10)에 유입된다.
이때, 기록층(10)의 강자성층(18)에서는, 유입된 스핀에 의해 자화 M10에 +x 방향의 토크가 작용하고, 토크에 의해 자화 M10이 +x 방향으로 회전하고, 상향의 자화 M10이 반전하여 하향으로 되어 MTJ가 평행 상태로 된다. 이때, 외부 자장 H0이 +x 방향에 걸려 있기 때문에, 외부 자장 H0에 의해 스핀에 의한 토크가 상쇄되어, 더 이상 자화 M10은 회전하지 않고, 자화 M10은 -z 방향을 향한 상태로 된다. 그 후, 제1 트랜지스터 Tr1을 오프로 하여 기입 전류를 멈춤으로써, 자화 M10이 -z 방향으로 고정되고, 데이터 "0"이 기억된다.
다음에, 데이터 "0"을 기억하고 있는 자기 메모리 소자(100)에 데이터 "1"을 기입하는 경우를 설명한다.
이 경우, 초기 상태에서는, 자기 메모리 소자(100)는 데이터 "0"을 기억하고 있고, 기록층(10)의 자화 방향이 하향이고, 참조층(12)의 장벽층(11)과 접하는 강자성층(14)의 자화 방향이 하향이고, MTJ가 평행 상태인 것으로 한다. 그리고, 제1 트랜지스터 Tr1 및 제3 트랜지스터 Tr3은 오프로 되어 있는 것으로 한다. 처음에, 도 2c에 도시하는 바와 같이 +x 방향으로 외부 자장 H0을 인가한다.
다음에, 도 2d(도 2d에서는 기입 후의 기록층(10)의 자화 방향을 도시하고 있음)에 도시하는 바와 같이, 제1 트랜지스터 Tr1을 온으로 하고, 제3 단자 T3에 기입 전압 Vw를 인가한다. 이때, 기입 전압 Vw가 그라운드 전압보다 낮게 설정되어 있으므로, 제2 단자 T2로부터 중금속층(2)을 통하여 제1 단자 T1로 기입 전류 Iw가 흐르고, 중금속층(2)의 일단부로부터 타단부로 -x 방향으로 기입 전류 Iw가 흐른다.
중금속층(2)에 기입 전류 Iw가 흐르면, 중금속층(2) 내에서, 스핀 궤도 상호 작용에 의한 스핀 홀 효과에 의해 스핀류(스핀각 운동의 흐름)가 생기고, 지면 안측(도 1a, 도 1b에서는 +y 방향)을 향한 스핀이 중금속층(2)의 상면측(+z 방향)으로 흐르고, 당해 스핀과 방향이 반평행이고 지면 전방측(도 1a, 도 1b에서는 -y 방향)을 향한 스핀이 중금속층(2)의 하면측(-z 방향)으로 흘러, 중금속층(2) 내에서 스핀이 편재된다. 그리고, 중금속층(2)을 흐르는 스핀류에 의해, +y 방향을 향한 스핀이 기록층(10)에 유입된다.
이때, 기록층(10)의 강자성층(18)에서는, 유입된 스핀에 의해 자화 M10에 -x 방향의 토크가 작용하고, 토크에 의해 자화 M10이 -x 방향으로 회전하고, 하향의 자화 M10이 반전하여 상향으로 되어 MTJ가 반평행 상태로 된다. 이때, 외부 자장 H0이 +x 방향에 걸려 있기 때문에, 외부 자장 H0에 의해 스핀에 의한 토크가 상쇄되어, 더 이상 자화 M10은 회전하지 않고, 자화 M10은 +z 방향을 향한 상태로 된다. 그 후, 제1 트랜지스터 Tr1을 오프로 하여 기입 전류를 멈춤으로써, 자화 M10이 +z 방향으로 고정되고, 데이터 "1"이 기억된다. 이와 같이, 중금속층(2)에 기입 전류 Iw를 흘림으로써, 기록층(10)을 자화 반전시키고, 데이터를 재기입할 수 있다.
이와 같이, 자기 메모리 소자(100)에서는, 중금속층(2)의 일단부와 타단부 사이에 기입 전류 Iw를 흘림으로써, MTJ의 기록층(10)의 자화 방향을 반전시키고, 데이터 "0" 또는 데이터 "1"을 기입할 수 있다.
또한 자기 메모리 소자(100)는, 중금속층(2)의 일단부(제1 단자 T1)와 타단부(제2 단자 T2) 사이에 전압을 인가하여, 중금속층(2)에 기입 전류를 흘림과 함께, 제3 단자 T3을 통하여 MTJ에 전압을 인가하여 기록층(10)의 강자성층(18)의 자기 이방성을 작게 함으로써, 중금속층(2)으로부터 주입되는 스핀에 의해 기록층(10)의 자화 M10을 자화 반전하도록 해도 된다.
또한, 상기 예에서는 자장 발생 장치에 의해, x 방향(중금속층(2)의 긴 변 방향)으로 외부 자장 H0을 인가한 예를 나타내었지만, 상술한 전압 인가의 방법 또는 중금속층(2) 밑에 x 방향으로 용이축을 갖는 면 내 자기 이방성을 갖는 강자성층/비자성층/강자성층 3층 막 혹은 반강자성 결합한 강자성층/비자성층/강자성층 3층 막을 부여하고, β상 W1-xTax를 통한 x 방향의 교환 결합을 사용해도 되며, 외부 자장 발생 장치는 반드시 필요한 것은 아니다.
계속해서 판독 방법에 대하여 도 3을 사용하여 설명한다. 이때, 초기 상태에서는, 모든 트랜지스터가 오프로 되어 있는 것으로 한다. 우선, 기입 전압 Vw를 판독 전압 VRead보다 높은 전압으로 설정한다. 다음에, 판독은, 제1 트랜지스터와 제3 트랜지스터를 온으로 하여, 제1 단자 T1에 기입 전압 Vw를 인가하고, 제3 단자 T3에 판독 전압 VRead를 인가한다. 이때, 기입 전압 Vw가 판독 전압 VRead보다 높게 설정되어 있으므로, 제1 단자 T1로부터 중금속층(2), 기록층(10), 장벽층(11), 참조층(12), 캡층(19), 제3 단자 T3의 순으로 판독 전류 Ir이 흐른다. 판독 전류 Ir은, 장벽층(11)을 관통하여 흐른다. 판독 전류 Ir은, 도시하지 않은 전류 검출기에서 검출된다. 판독 전류 Ir은, MTJ의 저항값에 따라 크기가 바뀌므로, 판독 전류 Ir의 크기로부터 MTJ가 평행 상태인지 반평행 상태인지, 즉 MTJ가 데이터 "0"을 기억하고 있는지, 데이터 "1"을 기억하고 있는지를 판독할 수 있다. 판독 전류 Ir은 펄스 전류이며, 제3 트랜지스터 Tr3을 온으로 하는 시간을 조정함으로써, 펄스 폭을 조정한다.
또한, 판독 전류 Ir은, 판독 전류 Ir이 MTJ를 흘렀을 때, 판독 전류 Ir에 의해 기록층(10)이 스핀 주입 자화 반전되지 않을 정도의 약한 전류로 설정하는 것이 바람직하다. 기입 전압 Vw와 판독 전압 VRead의 전위차를 적절하게 조정하여, 판독 전류 Ir의 크기를 조정한다. 또한, 제1 트랜지스터 Tr1을 온으로 하여 기입 전압 Vw를 온으로 하고 나서, 제3 트랜지스터 Tr3을 온으로 하여 판독 전압 VRead를 온으로 하는 것이 바람직하다. 이와 같이 함으로써, 제3 단자 T3으로부터 MTJ를 통하여 제2 단자 T2로 전류가 흐르는 것을 억제할 수 있어, MTJ에 판독 전류 이외의 전류가 흐르는 것을 억제할 수 있다.
그 후, 제3 트랜지스터 Tr3을 오프로 한 후, 제1 트랜지스터 Tr1을 오프로 한다. 제1 트랜지스터 Tr1을 제3 트랜지스터 Tr3보다 나중에 오프로 함으로써, 즉, 기입 전압 Vw를 판독 전압 VRead보다 나중에 오프함으로써, 제3 단자 T3으로부터 MTJ 및 중금속층(2)을 통하여 제2 단자 T2로, 판독 전압 VRead와 그라운드 전압의 전위차에 따른 전류가 흐르는 것을 억제할 수 있다. 따라서, 자기 메모리 소자(100)는, 장벽층(11)을 보호할 수 있고, 장벽층(11)을 더 얇게 할 수도 있으며, 나아가 MTJ를 흐르는 전류에 의해 기록층(10)의 자화 상태가 변화하는 Read 디스터브도 억제할 수 있다.
(1-4) 본 발명의 자기 메모리 소자를 구비한 자기 메모리
다음에, 상기 구성을 갖는 자기 메모리 소자(100)를 기억 소자로서 사용하는 자기 메모리 셀 회로의 구성예를, 도 1a, 도 1b와 동일한 구성에는 동일한 부호를 부여한 도 4를 참조하여 설명한다. 도 4는, 1비트분의 자기 메모리 셀 회로(200)의 구성을 도시하고 있다. 이 자기 메모리 셀 회로(200)는, 1비트분의 메모리 셀을 구성하는 자기 메모리 소자(100)와, 제1 비트선 BL1과, 제2 비트선 BL2와, 판독 전압선 RL과, 워드선 WL과, 제1 트랜지스터 Tr1과, 제3 트랜지스터 Tr3을 구비한다.
자기 메모리 소자(100)는, 상술한 바와 같이, 중금속층(2)의 일단부의 상면에 제1 단자 T1, 타단부의 상면에 제2 단자 T2가 접속되고, 캡층(19)의 상면에 제3 단자 T3이 접속된 3단자 구조를 갖는다. 또한, 설명의 편의상, 도 4에서는 기록층(10) 및 참조층(12)의 각 층을 생략하여 MTJ를 도시하고 있다.
제1 단자 T1은, 제1 트랜지스터 Tr1의 드레인에 접속되고, 제2 단자 T2는, 그라운드에 접속되고, 제3 단자 T3은, 제3 트랜지스터 Tr3의 드레인에 접속되어 있다. 제1 트랜지스터 Tr1은, 소스가 제1 비트선 BL1에 접속되고, 게이트 전극이 워드선 WL에 접속되어 있다. 제3 트랜지스터 Tr3은, 소스가 제2 비트선 BL2에 접속되고, 게이트 전극이 판독 전압선 RL에 접속되어 있다.
자기 메모리 소자(100)에 데이터를 기입하는 방법은 다음과 같다. 우선, 자기 메모리 소자(100)를 선택하기 위해, 워드선 WL을 High 레벨로 설정한다. 그리고, 판독 전압선 RL을 Low 레벨로 설정한다. 한편, 기입 대상의 데이터에 따라, 제1 비트선 BL1의 전압(기입 전압 Vw)을 High 레벨 또는 Low 레벨로 설정한다. 이에 의해, 자기 메모리 셀 회로(200)가 선택되고, 제1 트랜지스터 Tr1은 온 상태로 되어 기입 동작이 행해진다.
구체적으로는, 데이터 "0"을 기입하는 경우에는, 제1 비트선 BL1을 High 레벨(플러스 전압)로 한다. 이에 의해, 제1 단자 T1로부터 제2 단자 T2로 기입 전류 Iw가 흐르고(도 2b 참조), 데이터 "0"이 기입된다. 한편, 데이터 "1"을 기입하는 경우에는, 제1 비트선 BL1을 Low 레벨(마이너스 전압)로 한다. 이에 의해, 제2 단자 T2로부터 제1 단자 T1로 기입 전류 Iw가 흐르고(도 2d 참조), 데이터 "1"이 기입된다.
자기 메모리 소자(100)에 기억되어 있는 데이터를 판독하는 방법은 다음과 같다. 우선, 제1 비트선 BL1의 전압을 High 레벨로 설정하고, 제2 비트선 BL2의 전압(판독 전압 VRead)을 Low 레벨로 설정한다. 다음에, 워드선 WL을 High 레벨로 설정하여 제1 트랜지스터 Tr1을 온으로 한 후, 판독 전압선 RL을 High 레벨로 설정하여 제3 트랜지스터 Tr3을 온으로 하고, MTJ에 전압을 인가한다. 이에 의해, 자기 메모리 셀 회로(200)가 선택되고, 제1 단자 T1로부터 제3 단자 T3으로 판독 전류 Ir이 흘러 판독 동작이 행해진다. 즉, High 레벨로 된 제1 비트선 BL1보다 제1 단자 T1, 중금속층(2), 기록층(10), 장벽층(11), 참조층(12), 캡층(19), 제3 단자 T3을 통하여 Low 레벨로 된 제2 비트선 BL2로 판독 전류 Ir이 흐른다. 이 판독 전류 Ir의 크기를 전류 검출기에서 검출함으로써, MTJ의 저항의 크기, 즉 기억된 데이터를 판별하고, 데이터를 판독할 수 있다. 또한, 자기 메모리 셀 회로(200)의 구성이나 회로 동작은 일례이며, 적절하게 변경될 수 있다.
다음에, 도 4에 예시한 자기 메모리 셀 회로(200)를 복수 구비하는 자기 메모리(300)의 구성을, 도 5를 참조하여 설명한다. 자기 메모리(300)는, 도 5에 도시하는 바와 같이, 메모리 셀 어레이(311)와, X 드라이버(312)와, Y 드라이버(313)와, 컨트롤러(314)를 구비하고 있다. 메모리 셀 어레이(311)는 N행 M열의 어레이상으로 배치된 자기 메모리 셀 회로(200)를 갖고 있다. 각 열의 자기 메모리 셀 회로(200)는 대응하는 열의 제1 비트선 BL1과 제2 비트선 BL2의 쌍에 접속되어 있다. 또한, 각 행의 자기 메모리 셀 회로(200)는, 대응하는 행의 워드선 WL과 판독 전압선 RL에 접속되어 있다.
X 드라이버(312)는, 복수의 워드선 WL과 판독 전압선 RL에 접속되어 있고, 수신한 로우 어드레스를 디코드하여, 액세스 대상의 행의 워드선 WL을 High 레벨 또는 Low 레벨로 구동함과 함께, 판독 전압선 RL을 High 레벨 또는 Low 레벨로 구동한다.
Y 드라이버(313)는, 자기 메모리 소자(100)에 데이터를 기입하는 기입부 및 자기 메모리 소자(100)로부터 데이터를 판독하는 판독부로서 기능한다. Y 드라이버(313)는, 복수의 제1 비트선 BL1과 제2 비트선 BL2에 접속되어 있다. Y 드라이버(313)는, 수신한 칼럼 어드레스를 디코드하여, 액세스 대상의 자기 메모리 셀 회로(200)에 접속되어 있는 제1 비트선 BL1 및 제2 비트선 BL2를 데이터 기입 상태 혹은 판독 상태로 설정한다.
데이터 "0"의 기입에 있어서, Y 드라이버(313)는 기입 대상의 자기 메모리 셀 회로(200)에 접속된 제1 비트선 BL1을 High 레벨(플러스의 전압)로 한다. 또한, 데이터 "1"의 기입에 있어서 Y 드라이버(313)는, 기입 대상의 자기 메모리 셀 회로(200)에 접속된 제1 비트선 BL1을 Low 레벨(마이너스의 전압)로 한다. 기입 시, X 드라이버(312)는, 기입 대상의 자기 메모리 셀 회로(200)가 속하는 행의 워드선 WL을 High 레벨로 설정하고, 기입 대상의 자기 메모리 셀 회로(200)의 MTJ에 데이터를 기입한다. 또한, 자기 메모리 셀 회로(200)에 기억되어 있는 데이터의 판독에 있어서, Y 드라이버(313)는, 우선, 판독 대상의 자기 메모리 셀 회로(200)에 접속된 제1 비트선 BL1을 High 레벨로 설정하고, 제2 비트선 BL2를 Low 레벨로 설정한다. X 드라이버(312)는, 판독 대상의 자기 메모리 셀 회로(200)가 속하는 행의 워드선 WL을 High 레벨로 설정한 후, 판독 전압선 RL을 High 레벨로 한다. 그리고, Y 드라이버(313)는, 제1 비트선 BL1, 제2 비트선 BL2를 흐르는 판독 전류 Ir을 전류 검출기에서 검출하고, 검출한 판독 전류 Ir과 기준값을 비교하여, 각 열의 자기 메모리 셀 회로(200)의 저항 상태를 판별하고, 이에 의해 기억 데이터를 판독한다.
컨트롤러(314)는, 데이터 기입 혹은 데이터 판독에 따라, X 드라이버(312)와 Y 드라이버(313)의 각각을 제어한다.
(1-5) 작용 및 효과
이상의 구성에 있어서, 제1 실시 형태의 자성 적층막(1)은, 자기 메모리 소자용 적층막이며, β상 W1-xTax(0.00<x≤0.30)로 구성된 중금속층(2)과, 반전 가능한 자화 M10을 갖는 강자성층(18)을 포함하고, 중금속층(2)과 인접하는 기록층(10)을 구비하고, 중금속층(2)의 두께가 2nm 이상 8nm 이하이도록 구성하였다.
따라서, 자성 적층막(1)은, 중금속층(2)이 β상 W1-xTax(0.00<x≤0.30)로 구성되어 있으므로, 스핀 생성 효율이 텅스텐이나 백금, β상 탄탈럼으로 형성된 종래의 자성 적층막보다 높고, 그만큼 기입 전류 밀도를 작게 할 수 있어, 자기 메모리 소자(100)의 기입 효율을 향상시킬 수 있다. 또한, 중금속층(2)의 비저항도 종래보다 낮고, 판독 전류 Ir에 의한 중금속층(2)에서의 전압 강하를 억제할 수 있어, 판독의 지연을 억제할 수 있다.
또한, 자성 적층막(1)은, 기록층(10)의 강자성층(18)과, 중금속층(2) 사이에, 두께가 0.7nm 이하인 Hf층(17)을 갖도록 함으로써, 강자성층(18)의 포화 자화 Ms가 열처리에 의해 증대되는 것을 억제할 수 있고, 그 결과, 기입 전류 밀도의 상승도 억제할 수 있으므로, 기록층(10)의 기입 효율을 향상시킬 수 있다. 또한, 자성 적층막(1)은, Hf층(17)의 삽입에 의해, 기록층(10)의 강자성층(18)의 수직 자기 이방성이 증대되고, 막면에 대하여 수직 방향으로 자화되기 쉬워져, 강자성층(18)의 열적 안정성을 향상시킬 수 있다.
(2) 제2 실시 형태의 자성 적층막
(2-1) 제2 실시 형태의 자성 적층막의 구성
도 1a, 도 1b와 동일한 구성에는 동일한 부호를 부여한 도 6a, 도 6b에 도시하는 바와 같이, 제2 실시 형태의 자성 적층막(1a)은, 제1 실시 형태의 자성 적층막(1)과는 중금속층(2a)의 구성이 다르다. 다른 구성은, 제1 실시 형태의 자성 적층막(1)과 동일하므로, 이하에서는 중금속층(2a)을 중심으로 설명한다.
제2 실시 형태의 중금속층(2a)은, 제1 실시 형태의 중금속층(2)과는 다른 재료가 형성되어 있는 점에서 다르다. 중금속층(2a)은, α상의 텅스텐-탄탈럼 합금(이하, α상 W1-xTax로 나타냄. 단, X는 원자 비율임)으로 형성되고, 체심 입방 격자 구조(bcc)를 하고 있다. α상 W1-xTax의 조성은 0.08≤X≤0.43, 바람직하게는 0.12≤X≤0.33, 보다 바람직하게는 0.15≤X≤0.30, 더욱 바람직하게는 0.23≤X≤0.28이다.
중금속층(2a)을 이러한 조성의 α상 W1-xTax로 구성함으로써, α상 텅스텐이나 백금, β상 탄탈럼으로 구성된 종래의 중금속층보다, 중금속층(2a)의 스핀 생성 효율(θSH)을 향상시킬 수 있고, 그 결과, 기입 전류 밀도를 감소시킬 수 있어, 기록층(10)의 기입 효율을 향상시킬 수 있다. 또한, α상 W1-xTax의 비저항은 30μΩ㎝ 미만이며, 종래의 β상 탄탈럼 등의 비저항(약 300μΩ㎝ 정도)과 비교하여 비저항이 낮으므로, 중금속층(2a)에서의 전압 강하를 작게 할 수 있어, 판독의 지연을 억제할 수 있다. 또한, α상 W1-xTax로 구성된 중금속층(2a)은, 일부가 아몰퍼스여도 된다.
또한, α상 W1-xTax로의 B(붕소), C(탄소), N(질소), O(산소), P(인) 등의 적어도 1개 이상의 첨가에 의해, 외인성 기구에 의한 θSH를 향상시킬 수 있고, 그 경우 비저항도 증대시킬 수 있다. 따라서, 중금속층(2a)의 원하는 θSH와 비저항을, 이들 불순물을 α상 W1-xTax에 첨가함으로써 설계 가능하게 된다.
중금속층(2a)의 막 두께(z 방향의 길이)는 2.5nm 이상 10nm 이하로 하는 것이 좋다. 상기 조성 범위의 α상 W1-xTax를 형성할 수 있으므로, 막 두께가 2.5nm 이상인 것이 바람직하다. 또한, 너무 두껍게 하면 반전 효율이 저하되므로, 막 두께는 10nm 이하인 것이 바람직하다.
α상 W1-xTax로 이루어지는 중금속층(2a)은, β상 W1-xTax로 이루어지는 중금속층(2)과 마찬가지의 방법을 사용하여, 성막 시의 가스압을 β상 W1-xTax로 제작하는 경우보다 저하시킴으로써 제작할 수 있다. W1-xTax는, 막 두께와 조성(탄탈럼의 혼합 비율)의 조합에 따라서도 α상으로 될지 β상으로 될지 결정되므로, 조성과 막 두께로 이루어지는 상도를 미리 작성해 둠으로써, α상과 β상을 구분 제작할 수 있다. 또한, 제2 실시 형태의 자성 적층막(1a)은, 제1 실시 형태의 자성 적층막(1)과 마찬가지로, 자기 메모리 소자로서의 수직 자화 타입의 SOT-MRAM 소자에 사용할 수 있다.
(2-2) 작용 및 효과
이상의 구성에 있어서, 제2 실시 형태의 자성 적층막(1a)은 자기 메모리 소자용 적층막이며, α상 W1-xTax(0.08≤x≤0.43)로 구성된 중금속층(2a)과, 반전 가능한 자화 M10을 갖는 강자성층(18)을 포함하고, 중금속층(2a)과 인접하는 기록층(10)을 구비하도록 구성하였다.
따라서, 자성 적층막(1a)은, 중금속층(2a)이 α상 W1-xTax(0.08≤x≤0.43)로 구성되어 있으므로, 스핀 생성 효율이 α상 텅스텐이나 백금, β상 탄탈럼으로 형성된 종래의 자성 적층막보다 높고, 그만큼 기입 전류 밀도를 작게 할 수 있어, 자기 메모리 소자(100)의 기입 효율을 향상시킬 수 있다. 또한, 중금속층(2a)의 비저항도 종래보다 낮고, 판독 전류 Ir에 의한 전압 강하를 억제할 수 있어, 판독의 지연을 억제할 수 있다.
또한, 자성 적층막(1a)은, 기록층(10)의 강자성층(18)과, 중금속층(2a) 사이에, 두께가 0.7nm 이하인 Hf층(17)을 갖도록 함으로써, 기록층(10)의 강자성층(18)의 포화 자화 Ms가 열처리에 의해 증대되는 것을 억제할 수 있고, 그 결과, 기입 전류 밀도의 상승도 억제할 수 있으므로, 기록층(10)의 기입 효율을 향상시킬 수 있다. 또한, 자성 적층막(1a)은, Hf층(17)의 삽입에 의해, 기록층(10)의 강자성층(18)의 수직 자기 이방성이 증대되고, 막면에 대하여 수직 방향으로 자화되기 쉬워져, 강자성층(18)의 열적 안정성을 향상시킬 수 있다.
(3) 변형예
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 본 발명의 요지의 범위 내에서 다양한 변형 실시가 가능하다.
(변형예 1)
상기 제1 실시 형태에서는, 기록층(10)의 강자성층(18)이 면 내 방향에 대하여 수직인 방향에서 반전 가능한 자화를 갖는 자성 적층막(1)에 대하여 설명하였지만, 본 발명은 이것에 한정되지 않고, 기록층의 강자성층이 면 내 방향에서 반전 가능한 자화를 가져도 된다. 이 경우, 강자성층이 면 내 방향으로 자화 용이축을 갖도록 한다. 예를 들어, 상면으로부터 본 기록층의 형상을 직사각형이나 타원형 등 긴 변 방향과 짧은 변 방향을 갖는 형상으로 한다. 이와 같이 하면, 강자성층의 면 내에, 형상 자기 이방성에 의해 기록층의 긴 변 방향을 따른 자화 용이축이 생긴다. 그 결과, 강자성층의 자화가 면 내 방향(자화 용이축 방향)을 향하게 되고, 강자성층의 자화가 면 내 방향에서 반전 가능하게 된다.
이러한 면 내 방향으로 자화 반전 가능한 기록층을 갖는 변형예 1의 자성 적층막을 사용하여 면 내 자화 타입의 SOT-MRAM 소자를 제작할 수 있다. 도 1a, 도 1b와 동일한 구성에는 동일한 부호를 부여한 도 7a, 도 7b, 도 8a, 도 8b에, 변형예 1의 자성 적층막을 사용한 자기 메모리 소자(100c, 100d)를 도시한다. 도 7a는, 자기 메모리 소자(100c)의 상면을 도시하는 개략도이고, 도 7b는, 자기 메모리 소자(100d)의 상면을 도시하는 개략도이다. 그리고, 도 8a는, 도 7a에 도시한 자기 메모리 소자(100c)의 A-A' 단면을 도시하는 개략도이고, 도 8b는, 도 7b에 도시한 자기 메모리 소자(100d)의 B-B' 단면을 도시하는 개략도이다.
도 7a에 도시하는 자기 메모리 소자(100c)는, MTJ가 상면으로부터 본 형상이 직사각 형상(직육면체 형상의 MTJ)으로 성형되어 있고, MTJ의 긴 변 방향이 중금속층(2)의 긴 변 방향에 대하여 수직으로 되도록 MTJ가 배치되어 있다. 그 때문에, 자기 메모리 소자(100c)는, 기록층(10c)의 강자성층이, 형상 자기 이방성에 의해 면 내 방향으로 자화되어 있고, 강자성층의 자화 M10c의 방향이, 중금속층(2)의 긴 변 방향(기입 전류 Iw가 흐르는 방향)에 대하여 수직(도 7a 중에 화살표 A1로 나타내는 방향)이다.
도 7b에 도시하는 자기 메모리 소자(100d)는, MTJ가 상면으로부터 본 형상이 직사각 형상(직육면체 형상의 MTJ)으로 형성되어 있고, MTJ의 긴 변 방향이 중금속층(2)의 긴 변 방향에 대하여 평행으로 되도록 MTJ가 배치되어 있다. 그 때문에, 자기 메모리 소자(100d)는, 기록층(10d)의 강자성층이, 형상 자기 이방성에 의해 면 내 방향으로 자화되어 있고, 강자성층의 자화 M10d의 방향이, 중금속층(2)의 긴 변 방향(기입 전류가 흐르는 방향)과 평행(도 7b 중에 화살표 A2로 나타내는 방향)이다.
또한, 면 내 자화 타입의 자기 메모리 소자에서는, 강자성층의 자화의 반전 가능한 방향(자화 용이축의 방향)을, 중금속층(2)을 흐르는 기입 전류의 방향과 평행인 방향 또는 반평행인 방향으로부터 어긋나 있는 쪽이 고속이며, 또한 외부 자장 발생 장치가 불필요하게 되기 때문에 보다 바람직하다. 예를 들어, 기록층의 강자성층이 면 내 방향으로 자화되고, 자화의 방향이 기입 전류 Iw의 방향에 대하여 5도 내지 45도의 방향이도록 하여, 그 방향으로 반전 가능하게 하는 것이 바람직하다.
도 8a에 도시하는 자기 메모리 소자(100c)는, 자성 적층막(1c)의 기록층(10c)에 인접하여, 장벽층(11c), 참조층(12c), 반강자성층(21), 캡층(19)의 순으로 형성되어 있고, 기록층(10c), 장벽층(11c), 참조층(12c), 반강자성층(21) 및 캡층(19)으로 MTJ를 구성하고 있다. 자기 메모리 소자(100c)는, 제1 실시 형태의 자기 메모리 소자(100)와는, 기록층(10c)이 Hf층을 갖고 있지 않은 점, 기록층(10c)의 강자성층의 자화 M10c 및 참조층의 강자성층(14c, 16c)의 자화 M14c, M16c가, 면 내 방향에서, 중금속층(2)을 흐르는 기입 전류 Iw의 방향(도 8a에서는 지면 안측으로부터 지면 전방측을 향하는 방향)과 수직인 방향으로 자화되어 있는 점, 반강자성층(21)을 갖고 있는 점에서 다르다. 다른 구성은, 제1 실시 형태의 자기 메모리 소자(100)와 동일하다.
반강자성층(21)은, 참조층(12c)의 자화 방향을 고정하기 위해 마련되어 있다. 반강자성층(21)은, 예를 들어 Ir-Mn, Pt-Mn 및 Ni-Mn 등의 반강자성체로 이루어지고, 두께가 5nm 내지 15nm 정도로 형성되어 있다. 참조층(12c) 상에 반강자성층(21)을 마련함으로써, 반강자성층(21)과 접하는 참조층(12c)의 강자성층(16c)의 자화 M16c의 방향이, 반강자성층(21)을 구성하는 반강자성체에 의한 반강자성 상호 작용에 의해, 강자성층(16c)의 면 내의 소정 방향으로 고착된다. 그 결과, 강자성층(16c)의 자화 M16c와 층간 상호 작용에 의해 반강자성적으로 결합하고 있는 강자성층(14c)의 자화 M14c의 방향이, 강자성층(14c)의 면 내에서 자화 M16c와 반평행인 방향으로 고정된다. 자화 M14c 및 자화 M16c의 자화 방향은, 자장 중에서 열처리함으로써, 자화 M14c 및 자화 M16c를 그 자장의 방향 또는 그 자장과 반평행인 방향으로 고정할 수 있다. 이와 같이, 반강자성층(21)은, 참조층(12c)의 자화 방향을 소정 방향으로 고정한다. 본 실시 형태에서는, 반강자성층(21)은, 기록층(10c)의 강자성층의 자화 용이축 방향과 대략 평행 또는 반평행으로 되도록, 자화 M14c, 자화 M16c를 자장 중 열처리에 의해 고정하고 있다. 또한, 반강자성층(21)을 사용하지 않아도 되며, 제1 실시 형태와 같이, 강자성층(14)과 강자성층(16) 사이의 층간 상호 작용에 의해 자화 방향을 고정하도록 해도 된다.
도 8b에 도시하는 자기 메모리 소자(100d)는, 자성 적층막(1d)의 기록층(10d)에 인접하여, 장벽층(11d), 참조층(12d), 반강자성층(21), 캡층(19)의 순으로 형성되어 있고, 기록층(10d), 장벽층(11d), 참조층(12d), 반강자성층(21) 및 캡층(19)으로 MTJ를 구성하고 있다. 자기 메모리 소자(100d)는, 상기 자기 메모리 소자(100c)와는, 기록층(10d)의 강자성층의 자화 M10d 및 참조층의 강자성층(14d, 16d)의 자화 M14d, M16d가, 면 내 방향에서, 중금속층(2)을 흐르는 기입 전류 Iw의 방향(도 8b에서는 지면 좌측으로부터 지면 우측을 향하는 방향)과 수직인 방향으로 자화되어 있는 점에서 다르다. 다른 구성은, 자기 메모리 소자(100c)와 동일하다. 또한, 자기 메모리 소자(100d)는, 도시하지 않은 자장 발생 장치를 자기 메모리 소자(100d) 근방에 구비하고 있고, 기록층(10)의 강자성층의 자화 M10d를 반전시킬 때, 즉 기입 동작 시, 자장 발생 장치에 의해 +z 방향 또는 -z 방향(중금속층(2)의 MTJ가 형성된 면과 직교하는 방향)의 자장을 자기 메모리 소자(100d)에 인가할 필요가 있다.
이와 같이, 자성 적층막(1c, 1d)은, 제1 실시 형태와 동일한 조성의 β상 W1-xTax로 형성된 중금속층(2)을 가지므로, 제1 실시 형태의 자성 적층막(1)과 마찬가지로, 자기 메모리 소자(100c, 100d)의 기입 효율을 향상시킬 수 있다. 또한, 자성 적층막(1c, 1d)은, 중금속층(2) 대신에, 제2 실시 형태와 동일한 조성의 α상 W1-xTax로 형성된 중금속층(2a)을 구비하고 있어도 되며, 마찬가지의 효과를 발휘한다.
(변형예 2)
상기 실시 형태에서는, 자성 적층막(1)이 1개의 중금속층(2)에 1개의 기록층(10)을 구비하고, 자기 메모리 소자(100)가 1개의 중금속층(2)에 1개의 MTJ를 구비한 경우에 대하여 설명하였지만, 본 발명은 이것에 한정되지 않는다. 예를 들어, 도 9에 도시하는 자성 적층막(1001)과 같이, 1개의 중금속층(2)에 복수의 기록층(10)을 구비하고 있어도 되고, 자기 메모리 소자(1000)와 같이, 1개의 자기 메모리 소자가 복수의 MTJ(도 9의 경우에는 n개)를 구비하고 있어도 된다. 자기 메모리 소자(1000)의 MTJ의 구성은, 자기 메모리 소자(100)의 MTJ의 구성과 마찬가지이다. 도 9에서는, 편의상, 기록층(10)의 Hf층의 도시를 생략하고 있다.
이러한 자기 메모리 소자(1000)의 기입 방법에 대하여 설명한다. 초기 상태로서, 중금속층(2)의 제1 단자 T1에 접속된 제1 트랜지스터 Tr1과, 각 MTJ의 제3 단자 T3에 접속된 제3 트랜지스터 Tr3이 전부 오프인 것으로 한다. 우선, 각 MTJ의 제3 트랜지스터 Tr3을 전부 온으로 하고, 각 MTJ의 기록층(10)의 자기 이방성을 작게 한다. 다음에, 기입 전압 Vw를 플러스의 전압으로 설정하고, 제1 트랜지스터 Tr1을 온으로 하고, 기입 전류 Iw를 제1 단자 T1로부터 제2 단자 T2로 흘린다. 이에 의해, 모든 MTJ에 "0"이 일괄하여 기입된다. 그 후, 모든 제3 트랜지스터 Tr3을 오프로 하고, 제1 트랜지스터 Tr1을 오프로 한다.
다음에, "1"을 기입하고 싶은 MTJ의 제3 트랜지스터 Tr3을 온으로 하여 기입할 MTJ를 선택한다. 그 후, 기입 전압 Vw를 마이너스의 전압으로 하고, 제1 트랜지스터 Tr1을 온으로 하고, 제2 단자 T2로부터 제1 단자 T1로 기입 전류 Iw를 흘린다. 제3 트랜지스터 Tr3을 온으로 한 MTJ만 기록층(10)의 자기 이방성이 작으므로, 자화 반전된다. 그 결과, 선택한 MTJ에만 1이 기입된다. 그 후, 모든 제3 트랜지스터 Tr3을 오프로 하고, 제1 트랜지스터 Tr1을 오프로 하여 기입 동작을 종료한다. 또한, 모든 MTJ에 일괄하여 1을 기입한 후, 선택한 MTJ만 "0"을 기입하도록 해도 된다. 또한, 판독 동작은, 제1 트랜지스터 Tr1을 온으로 한 후, 판독하고 싶은 MTJ의 제3 트랜지스터를 온으로 하고, 판독하고 싶은 MTJ에 판독 전류 Ir을 흘림으로써 행한다. 그 후의 판독 동작은 제1 실시 형태와 동일하므로, 설명은 생략한다.
자기 메모리 소자(1000)에서는, 자성 적층막(1001)의 각 기록층(10)의 강자성층의 자화 방향이 면 내 방향에 대하여 수직이고, MTJ가 수직 자화 타입의 SOT-MRAM 소자이지만, 자성 적층막의 각 기록층의 자화 방향을 면 내 방향으로 하고, MTJ를 면 내 자화 타입의 SOT-MRAM 소자로 해도 된다. 자기 메모리 소자(1000)의 MTJ는, 수직 자화 타입 또는 면 내 자화 타입으로 정렬시키는 편이 바람직하지만, 수직 자화 타입과 면 내 자화 타입이 혼재되어 있어도 된다.
이와 같이, 자성 적층막(1001)은, 제1 실시 형태와 동일한 조성의 β상 W1-xTax로 형성된 중금속층(2)을 가지므로, 스핀 생성 효율이 종래보다 높고, 기입 효율을 향상시킬 수 있다. 또한, 자성 적층막(1001)은, 중금속층(2) 대신에, 제2 실시 형태와 동일한 조성의 α상 W1-xTax로 형성된 중금속층(2a)을 구비하고 있어도 되며, 마찬가지의 효과를 발휘한다. 또한, 복수의 자기 메모리 소자(1000)를 배열함으로써, 자기 메모리를 구성할 수도 있다.
(검증 실험)
(검증 실험 1)
검증 실험 1에서는, β상 W1-xTax로 형성된 중금속층을 갖는 자성 적층막의 스핀 생성 효율 θSH를 조사하기 위해, β상 W1-xTax의 조성을 바꾸어 도 10a에 도시하는 구성의 자성 적층막을 제작하였다. 검증 실험 1의 자성 적층막에서는, 기록층으로서의 CoFeB층 상에 장벽층으로서 MgO를 제작하고, 자기 메모리 소자로서 사용하는 경우에 가까운 상태로 하고 있다. 또한 MgO층 상에 Ta층을 캡층으로서 형성하고, 대기 중의 산소 등에 의해 MgO층의 상태가 변화하는 것을 억제하고 있다. 이러한 검증 실험 1의 자성 적층막은, 표면에 자연 산화막인 SiO2층이 형성된 Si 기판 상에, rf 마그네트론 스퍼터링에 의해 각 층을 순차적으로 제막해 감으로써 제작하였다.
β상 W1-xTax층은, 텅스텐층(0.32nm, 아르곤 가스압 2.55Pa로 성막)과 탄탈럼층(0.08, 0.16, 0.32nm, 아르곤 가스압 0.39Pa로 성막)을 교대로 적층하고, 자성 적층막의 캡층을 적층 후, 300℃에서 열처리함으로써 제작하였다. 탄탈럼층의 막 두께를 바꿈으로써, W0.75Ta0.25, W0.77Ta0.33, W0.5Ta0.5의 3개의 조성의 β상 W1-xTax층을 제작하였다. 또한, 비교를 위해, 마찬가지의 방법에 의해 텅스텐으로 이루어지는 중금속층을 갖는 자성 적층막도 제작하였다.
제작한 자성 적층막의 스핀 생성 효율 θSH를, 스핀 홀 자기 저항 효과(SMR: Spin Hall Magnetoresistance)를 측정함으로써 구하였다. 그 결과를 도 10b에 도시한다. 도 10b는, 횡축이 조성(Ta의 함유 비율), 종축이 스핀 생성 효율의 절댓값 |θSH|이다. 도 10b를 보면, X가 0.3 이하이면, 텅스텐층(X=0)보다 스핀 생성 효율이 크다. 기입 전류 밀도는 스핀 생성 효율의 크기에 반비례하므로, β상 W1-xTax의 조성을 0.00<X≤0.30으로 함으로써, 기입 전류 밀도를 감소시킬 수 있어, 기입 효율을 향상시킬 수 있는 것을 확인할 수 있었다. 또한 도 10b에 도시하는 바와 같이, β상 W1-xTax의 조성은, 바람직하게는 0.10≤X≤0.28, 보다 바람직하게는 0.17≤X≤0.25로 하는 것이 스핀 생성 효율을 더 상승시킬 수 있고, 보다 기입 효율을 향상시킬 수 있으므로 바람직하다. 나아가, 스핀 생성 효율은 0.25 부근에서 피크를 가지므로, β상 W1-xTax의 조성을 0.20≤X≤0.25로 하면, 가장 기입 효율을 향상시킬 수 있어, 특히 바람직한 것을 확인할 수 있었다.
(검증 실험 2)
검증 실험 2에서는, α상 W1-xTax와 β상 W1-xTax의 상도를 제작하기 위해, W1-xTax의 막 두께와 조성을 바꾸어 여러 가지 자성 적층막을 검증 실험 1과 동일한 방법으로 제작하였다. 제작한 자성 적층막의 구조는 도 10a에 도시한 자성 적층막과 마찬가지이다. 조성을 바꾸는 방법은 검증 실험 1과 동일하고, 막 두께는 W/Ta 적층막의 적층 횟수를 바꿈으로써 조정하였다. 그 후, 제작한 자성 적층막의 저항값 및 스핀 홀 자기 저항비를 측정하고, 조성마다 상전이하는 막 두께를 특정하였다. 스핀 홀 자기 저항비는 SMR 측정에 의해 구하였다. 또한, 비교를 위해, 마찬가지의 방법에 의해 텅스텐으로 이루어지는 중금속층을 갖는 자성 적층막도 막 두께를 바꾸어 제작하였다.
저항의 측정 결과를 도 11a에 도시하고, 스핀 홀 자기 저항비의 측정 결과를 도 11b에 도시한다. 도 11a는, 횡축이 W1-xTax층의 막 두께이고, 종축이 컨덕턴스이다. 도 11a를 보면, 막 두께와 컨덕턴스의 비례 관계가 바뀌는 점(도 11a 중의 흑색 화살표)이 있는 것을 알 수 있다. α상 W1-xTax 쪽이 β상 W1-xTax보다 비저항이 낮은 점에서, 이 점이 상전이점이며, 막 두께가 두꺼워지면 β상 W1-xTax로부터 α상 W1-xTax로 상전이되어 있는 것을 확인할 수 있다. 한편, 텅스텐을 중금속층으로 하였을 때에는, 막 두께와 컨덕턴스의 비례 관계가 막 두께에 따라 바뀌지 않으며, 상전이되어 있지 않은 것을 알 수 있다. 또한 도 11b에 있어서도, W1-xTax에서는, 스핀 홀 자기 저항비가 급격하게 작게 되어 있는 막 두께가 있으며, 그 막 두께가 전이점이다. 스핀 홀 자기 저항비의 결과에 있어서도, 텅스텐을 중금속으로 하였을 때에는 상전이되어 있지 않은 것을 알 수 있다.
이와 같이 하여 구한 전이점에 기초하여, 상도를 제작하였다. 그 결과가 도 12이다. 도 12의 횡축은 W1-xTax의 조성이고, 종축은 W1-xTax층의 막 두께이다. 도 12에서는, 조성을 백분율로 나타내고 있다. 이와 같이 하여 작성한 상도를 사용하여, α상 W1-xTax층과 β상 W1-xTax층을 구분 제작할 수 있다. 또한, X=0일 때에는, 막 두께에 구애되지 않고 텅스텐이다. 또한, 검증 실험 2의 상도는 β상을 제작하기 쉬운 성막 조건을 사용하여 작성한 어디까지나 일례이며, W1-xTax의 성막 조건에 따라서는, α상과 β상 사이의 막 두께의 전이점이 도 12와 다른 경우가 있다. 예를 들어, W1-xTax 성막 시의 아르곤 가스압을 텅스텐층 0.39Pa, 탄탈럼층 0.13Pa로 함으로써, 두께가 2.5nm인 α상 W1-xTax를 제작할 수 있다.
(검증 실험 3)
검증 실험 3에서는, α상 W1-xTax로 형성된 중금속층을 갖는 자성 적층막의 스핀 생성 효율 θSH를 조사하기 위해, α상 W1-xTax의 조성을 바꾸어 도 13a에 도시하는 구성의 자성 적층막을 제작하였다. 검증 실험 3의 자성 적층막에서는, 검증 실험 1과 마찬가지로, 기록층으로서의 CoFeB층 상에 장벽층으로서 MgO를 제작하고, 자기 메모리 소자로서 사용하는 경우에 가까운 상태로 하고 있다. 또한 MgO층 상에 Ta층을 캡층으로서 형성하고 있다. 이러한 검증 실험 3의 중금속 적층막은, DC 스퍼터링을 사용한 점, 텅스텐과 탄탈럼을 동시 스퍼터링하여 성막하고, 성막 시의 아르곤 가스압이 0.13Pa인 점 이외는 검증 실험 1과 동일한 방법으로 제작하였다. 검증 실험 3에서는 W0.87Ta0.13, W0.75Ta0.25, W0.77Ta0.33, W0.5Ta0.5의 4개의 조성의 α상 W1-xTax층을 제작하였다. 또한, 비교를 위해, 마찬가지의 방법에 의해 텅스텐으로 이루어지는 중금속층을 갖는 자성 적층막도 제작하였다.
제작한 자성 적층막의 스핀 생성 효율 θSH를 검증 실험 1과 동일한 방법으로 구하였다. 그 결과를 도 13b에 도시한다. 도 13b는, 횡축이 조성(Ta의 함유 비율), 종축이 스핀 생성 효율의 절댓값 |θSH|이다. 도 13b를 보면, 0.08≤X≤0.43이면, 텅스텐층(X=0) 및 종래부터 중금속층에 사용되고 있는 β상 탄탈럼보다 스핀 생성 효율이 크고, α상 W1-xTax의 조성을 0.08≤X≤0.43으로 함으로써, 기입 효율을 향상시킬 수 있는 것을 확인할 수 있었다. 또한 도 13b에 도시하는 바와 같이, α상 W1-xTax의 조성은, 바람직하게는 0.12≤X≤0.33, 보다 바람직하게는 0.15≤X≤0.30으로 하는 것이, 스핀 생성 효율을 더 상승시킬 수 있고, 보다 기입 효율을 향상시킬 수 있으므로 바람직하다. 나아가, 스핀 생성 효율은 0.25 부근에서 피크를 가지므로, α상 W1-xTax의 조성을 0.23≤X≤0.28로 하면, 가장 기입 효율을 향상시킬 수 있어, 특히 바람직한 것을 확인할 수 있었다.
(검증 실험 4)
검증 실험 4에서는, 기록층의 강자성층과 중금속층 사이에 Hf층을 갖는 것의 효과를 확인하기 위해, SiO2가 표면에 형성된 Si 기판 상에, Ta(1.0nm), β상 W0.75Ta0.25(5.0nm), Hf(0.3nm 또는 0.7nm), CoFeB(1.1nm 내지 1.9nm), MgO(1.5nm), Ta(1.0nm)를 이 순으로 rf 스퍼터링에 의해 성막하고, 400℃에서 열처리하여 자기 메모리 소자를 제작하였다. 극박의 텅스텐층 및 탄탈럼층을 성막할 때의 아르곤 가스압은, 검증 실험 1과 동일하다. 비교를 위해, Hf층을 갖지 않는 점 이외에는 상기와 동일한 구조의 자기 메모리 소자를 제작하였다. 제작한 자기 메모리 소자의 자기 이방성 상수 Keff와 강자성층의 실효 막 두께 t*의 곱과, 포화 자화 Ms를 VSM(Vibrating Sample Magnetometer: 진동 시료형 자력계)으로 평가하였다.
VSM으로 평가한 자기 이방성 상수 Keff, 포화 자화 Ms의 결과를, 도 14a와 도 14b에 도시한다. 도 14a의 횡축은 Hf층의 막 두께이고, 종축은 자기 이방성 상수 Keff에 강자성층의 막 두께 t*를 곱한 값이며, Hf층을 갖지 않을 때의 값과의 차분으로 나타내고 있다. 도 14b는, 횡축이 Hf층의 막 두께이고, 종축이 포화 자화 Ms이다.
도 14a를 보면, Hf층을 가짐으로써 수직 자기 이방성이 증대되어 있는 것을 알 수 있다. 따라서, Hf층을 가짐으로써 기록층의 강자성층의 수직 자기 이방성이 증대되고, 막면에 대하여 수직 방향으로 자화되기 쉬워지고, 보다 강자성층이 두꺼운 영역까지 수직 자화막을 제작할 수 있기 때문에, 강자성층의 열적 안정성을 향상시킬 수 있는 것을 확인할 수 있었다. 또한, 도 14b를 보면, Hf층을 가짐으로써, 포화 자화 Ms가 작게 되어 있다. 즉, 열처리에 의한 포화 자화 Ms의 증대가 억제되어 있는 것을 알 수 있다. 따라서, Hf층을 가짐으로써, 기록층의 강자성층의 포화 자화 Ms가 증대되는 것을 억제할 수 있고, 그 결과, 기입 전류 밀도의 상승도 억제할 수 있으므로, 기록층의 기입 효율을 향상시킬 수 있다. 또한, Hf층(17)은, 두께가 0.7nm 이하로 형성되는 것이 바람직한 것을 확인할 수 있었다.
1, 1a, 1c, 1d, 1001: 자성 적층막
2, 2a: 중금속층
10, 10c, 10d: 기록층
11, 11c, 11d: 장벽층
12, 12c, 12d: 참조층
100, 100a, 100c, 100d, 102, 1000: 자기 메모리 소자
Iw: 기입 전류
Ir: 판독 전류

Claims (17)

  1. 자기 메모리 소자용의 적층막이며,
    β상 W1-xTax(0.00<x≤0.30)로 구성된 중금속층과,
    자화 방향이 반전 가능한 강자성층을 포함하고, 상기 중금속층과 인접하는 기록층을 구비하고,
    상기 중금속층의 두께가 2nm 이상 8nm 이하인, 자성 적층막.
  2. 제1항에 있어서,
    상기 중금속층은, 일부가 아몰퍼스이고,
    상기 중금속층의 두께가 2nm 이상 5nm 이하인, 자성 적층막.
  3. 자기 메모리 소자용의 적층막이며,
    α상 W1-xTax(0.08≤x≤0.43)로 구성된 중금속층과,
    자화 방향이 반전 가능한 강자성층을 포함하고, 상기 중금속층과 인접하는 기록층을 구비하는, 자성 적층막.
  4. 제3항에 있어서,
    상기 중금속층의 두께가 2.5nm 이상인, 자성 적층막.
  5. 제3항 또는 제4항에 있어서,
    상기 α상 W1-xTax(0.08≤x≤0.43)가 B, C, N, O 및 P 중 적어도 1개 이상을 포함하는, 자성 적층막.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 기록층의 상기 강자성층과 상기 중금속층 사이에 Hf층을 갖는, 자성 적층막.
  7. 제6항에 있어서,
    상기 Hf층이 Zr을 함유하는, 자성 적층막.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 자성 적층막과,
    상기 기록층에 인접하는 장벽층과,
    상기 장벽층과 인접하고, 자화의 방향이 고정된 참조층을 구비하고,
    상기 중금속층을 흐르는 기입 전류에 의해, 상기 기록층의 상기 강자성층의 자화 방향이 반전되는, 자기 메모리 소자.
  9. 제8항에 있어서,
    상기 중금속층의 긴 변 방향의 일단에 마련되고, 상기 중금속층에 전류를 도입 가능한 제1 단자와,
    상기 중금속층의 긴 변 방향의 타단에 마련되고, 상기 중금속층에 전류를 도입 가능한 제2 단자와,
    상기 참조층과 전기적으로 접속된 제3 단자를 구비하고,
    상기 중금속층을 통하여 상기 제1 단자와 상기 제2 단자 사이에 상기 기입 전류가 흐르는, 자기 메모리 소자.
  10. 제8항 또는 제9항에 있어서,
    상기 기록층의 상기 강자성층은, 막면에 대하여 수직인 방향으로 자화되어 있는, 자기 메모리 소자.
  11. 제8항 또는 제9항에 있어서,
    상기 기록층의 상기 강자성층은 면 내 방향으로 자화되어 있고, 상기 자화의 방향이 상기 기입 전류의 방향에 대하여 평행인, 자기 메모리 소자.
  12. 제8항 또는 제9항에 있어서,
    상기 기록층의 상기 강자성층은 면 내 방향으로 자화되어 있고, 상기 자화의 방향이 상기 기입 전류의 방향에 대하여 수직인, 자기 메모리 소자.
  13. 제8항 또는 제9항에 있어서,
    상기 기록층의 상기 강자성층은 면 내 방향으로 자화되어 있고, 상기 자화의 방향이 상기 기입 전류의 방향에 대하여 5도 내지 45도의 방향인, 자기 메모리 소자.
  14. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 참조층은, 자화 방향이 서로 반평행인 방향으로 고정된 2개의 강자성층을 갖고,
    상기 기록층의 상기 강자성층의 자화 방향이, 상기 참조층의 상기 강자성층 중 어느 하나와 동일한 방향을 향할 수 있는, 자기 메모리 소자.
  15. 중금속층과,
    자화 방향이 반전 가능한 강자성층을 포함하고, 상기 중금속층과 인접하는 기록층과,
    상기 기록층과 인접하는 장벽층과,
    상기 장벽층과 인접하고, 자화의 방향이 고정된 참조층을 구비하고,
    상기 중금속층을 흐르는 기입 전류에 의해, 상기 기록층의 상기 강자성층의 자화 방향이 반전되고,
    상기 기록층의 상기 강자성층과 상기 중금속층 사이에 Hf층을 갖는, 자기 메모리 소자.
  16. 제15항에 있어서,
    상기 Hf층의 두께가 0.7nm 이하인, 자기 메모리 소자.
  17. 제8항 내지 제16항 중 어느 한 항에 기재된 자기 메모리 소자와,
    상기 중금속층에 상기 기입 전류를 흘림으로써, 상기 자기 메모리 소자에 데이터를 기입하는 기입 전원을 구비하는 기입부와,
    상기 장벽층을 관통하는 판독 전류를 흘리는 판독 전원과, 상기 장벽층을 관통한 상기 판독 전류를 검출하고, 상기 자기 메모리 소자에 기입되어 있는 데이터를 판독하는 전류 검출기를 구비하는 판독부를 구비하는, 자기 메모리.
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