JP2003258208A - 磁気メモリ - Google Patents

Abstract

(57)【要約】 【課題】 差動動作などを行う場合に、組み合わせて用
いる一対の磁気抵抗効果素子に対する記録、読み出しの
条件のばらつきの影響が少ないアーキテクチャを有する
磁気メモリを提供することを目的とする。 【解決手段】 第１の配線（ＢＬ）の上下に第１及び
第２の磁気抵抗効果素子（Ｃ１、Ｃ２）を積層し、第１
の配線と垂直な方向に第２及び第３の配線（ＤＬ１、Ｄ
Ｌ２）を設け、前記第２及び第３の配線にそれぞれ電流
を流しつつ前記第１の配線に電流を流すことにより前記
第１及び第２の磁気抵抗効果素子の記録層の磁化をそれ
ぞれ所定の方向に同時に反転させて２値情報のいずれか
を記録し、前記第１の配線を介して前記前記第１及び第
２の磁気抵抗効果素子にセンス電流を流すことにより得
られるこれら磁気抵抗効果素子からの出力信号の差分を
検出することにより、２値情報のいずれかとして読み出
すことを特徴とする磁気メモリを提供する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気メモリに関
し、より詳細には、強磁性トンネル接合型などの磁気抵
抗効果素子を有するメモリアレーを積層した構造を有
し、接合抵抗やＭＲ比などの特性のバラツキの影響が少
ない大容量高速磁気メモリに関する。

【０００２】

【従来の技術】磁性体膜を用いた磁気抵抗効果素子は、
磁気ヘッド、磁気センサーなどに用いられているととも
に、固体磁気メモリ（磁気抵抗効果メモリ：ＭＲＡＭ
（Magnetic Random Access Memory））に用いることが
提案されている。

【０００３】近年、２つの磁性金属層の間に１層の誘電
体を挿入したサンドイッチ構造膜において、膜面に対し
て垂直に電流を流し、トンネル電流を利用した磁気抵抗
効果素子として、いわゆる「強磁性トンネル接合素子
（Tunneling Magneto-Resistance effect：ＴＭＲ素
子）」が提案されている。強磁性トンネル接合素子にお
いては、２０％以上の磁気抵抗変化率が得られるように
なったことから（J. Appl.Phys. 79, 4724 (1996)）、
ＭＲＡＭへの民生化応用の可能性が高まってきた。

【０００４】この強磁性トンネル接合素子は、強磁性電
極上に０．６ｎｍ〜２．０ｎｍ厚の薄いＡｌ（アルミニ
ウム）層を成膜した後、その表面を酸素グロー放電また
は酸素ガスに曝すことによって、Ａｌ_２Ｏ_３からなるト
ンネルバリア層を形成することにより、実現できる。

【０００５】また、この強磁性１重トンネル接合の片側
一方の強磁性層に反強磁性層を付与し、片方を磁化固定
層とした構造を有する強磁性１重トンネル接合が提案さ
れている（特開平１０−４２２７号公報）。

【０００６】また、誘電体中に分散した磁性粒子を介し
た強磁性トンネル接合や、強磁性２重トンネル接合（連
続膜）も提案されている（Phys.Rev.B56(10), R5747 (1
997)、応用磁気学会誌23,4-2, (1999)、Appl. Phys. Le
tt. 73(19), 2829 (1998)、Jpn. J. Appl. Phys.39,L10
35(2001)）。

【０００７】これらにおいても、２０〜５０％の磁気抵
抗変化率が得られるようになったこと、及び、所望の出
力電圧値を得るため強磁性トンネル接合素子に印加する
電圧値を増やしても磁気抵抗変化率の減少が抑えられる
ことから、ＭＲＡＭへの応用の可能性がある。

【０００８】これら強磁性１重トンネル接合あるいは強
磁性２重トンネル接合を用いた磁気記録素子は、不揮発
性で、書き込み読み出し時間も１０ナノ秒以下と速く、
書き換え回数も１０^１５回以上というポテンシャルを有
する。特に、強磁性２重トンネル接合を用いた磁気記録
素子は、上述したように、所望の出力電圧値を得るため
強磁性トンネル接合素子に印加する電圧値を増やしても
磁気抵抗変化率の減少が抑えられるため、大きな出力電
圧が得られ、磁気記録素子として好ましい特性を示す。

【０００９】しかし、メモリのセルサイズに関しては、
１Ｔｒ（トランジスタ）−１ＴＭＲアーキテクチャ（例
えば、ＵＳＰ５、７３４、６０５号公報に開示されてい
る）を用いた場合、半導体のＤＲＡＭ（Dynamic Random
Access Memory）以下にサイズを小さくできないという
問題がある。

【００１０】この問題を解決するために、ビット（bi
t）線とワード（word）線との間にＴＭＲセルとダイオ
ードを直列接続したダイオード型アーキテクチャ（ＵＳ
Ｐ５、６４０、３４３号公報）や、ビット線とワード線
の間にＴＭＲセルを配置した単純マトリックス型アーキ
テクチャ（ＤＥ １９７４４０９５、ＷＯ ９９１４７
６０）が提案されている。

【００１１】

【発明が解決しようとする課題】しかし、メモリ容量を
大容量化するために、ビットサイズを微小化すると、磁
気抵抗効果素子からの出力も小さくなるため、記録及び
再生のＳ／Ｎが低下するという問題が生ずる。

【００１２】これに対して、２つの磁気抵抗効果素子を
組み合わせ、これらに対して相補的にデータを記録し、
それらの出力の差分を検出する、いわゆる「差動動作」
を行うとし、出力信号を倍増でき、高いＳ／Ｎを確保で
きる。しかし、このような差動動作を行う場合には、組
み合わせて用いる一対の磁気抵抗効果素子に対する記録
及び読み出しを同一の条件で行う必要がある。すなわ
ち、いずれか一方の磁気抵抗効果素子に対する記録また
は読み出し条件がばらつく、出力信号もばらつくため、
記録・読み出しエラーが生ずる。

【００１３】従って、磁気メモリの超大容量化を実現す
るためには、これらバラツキの影響が少ないアーキテク
チャが必要とされる。

【００１４】本発明は、かかる課題の認識に基づいてな
されたものであり、その目的は、差動動作などを行う場
合に、組み合わせて用いる一対の磁気抵抗効果素子に対
する記録、読み出しの条件のばらつきの影響が少ないア
ーキテクチャを有する磁気メモリを提供することにあ
る。

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の磁気メモリは、第１の方向に延在す
る第１の配線と、前記第１の配線の上に形成された第１
の磁気抵抗効果素子と、前記第１の配線の下に形成され
た第２の磁気抵抗効果素子と、前記第１の配線の上側に
おいて、前記第１の方向と交差する方向に延在する第２
の配線と、前記第１の配線の下側において、前記第１の
方向と交差する方向に延在する第３の配線と、を備え、
前記第２及び第３の配線にそれぞれ電流を流しつつ前記
第１の配線に電流を流して前記第１及び第２の磁気抵抗
効果素子の記録層に対して電流磁界を印加することによ
り２値情報のいずれかを記録し、前記第１の配線を介し
て前記前記第１及び第２の磁気抵抗効果素子にセンス電
流を流すことにより得られるこれら磁気抵抗効果素子か
らの出力信号の差分を検出することにより、２値情報の
いずれかとして読み出すことを特徴とする。

【００１５】上記構成によれば、第１の配線の上下に一
対の磁気抵抗効果素子を積層して差動動作させることに
より、配線環境のばらつきなどを解消し、安定した差動
動作が可能となるとともに、メモリセルの構造も簡素化
でき、大容量の高集積化メモリを実現できる。

【００１６】また、本発明の第２の磁気メモリは、第１
の方向に延在する第１の配線と、前記第１の配線の上に
形成された第１の磁気抵抗効果素子と、前記第１の配線
の下に形成された第２の磁気抵抗効果素子と、前記第１
の配線の上側において、前記第１の方向と交差する方向
に延在する第２の配線と、前記第１の配線の下側におい
て、前記第１の方向と交差する方向に延在する第３の配
線と、を備え、前記第２の配線の一端と前記第３の配線
の一端とが短絡されてひとつの電流経路が形成され、前
記ひとつの電流経路に電流を流しつつ前記第１の配線に
電流を流して前記第１及び第２の磁気抵抗効果素子の記
録層に対して電流磁界を印加することにより２値情報の
いずれかを記録し、前記第１の配線を介して前記第１及
び第２の磁気抵抗効果素子にセンス電流を流すことによ
り得られるこれら磁気抵抗効果素子からの出力信号を検
出することを特徴とする。

【００１７】上記構成によれば、ひとつの電源から、第
２及び第３の配線に対して書き込み電流を流すことが可
能となり、メモリセルの占有率の高い磁気メモリを提供
できる。

【００１８】なおここで、「交差する」とは、空間にお
いて２本の配線が平行でなく且つ交わることもなく配置
された状態をいうものとする。

【００１９】ここで、前記第１及び第２の磁気抵抗効果
素子のそれぞれは、前記第１の方向に対して略垂直な方
向に磁化が実質的に固着された強磁性体からなる磁化固
着層を有し、前記第１及び第２の磁気抵抗効果素子の前
記記録層の前記磁化の方向も、前記第１の方向に対して
略垂直であるものとすれば、第１の配線の電流磁界によ
り、記録層の磁化反転を確実且つ容易に実現できる。

【００２０】また、前記２値情報のいずれかの記録に際
して、前記第１の配線に前記電流を流すことにより、前
記第１及び第２の磁気抵抗効果素子の記録層の磁化を互
いに反対の方向とすれば、差動動作が確実且つ容易とな
る。

【００２１】また、前記第１及び第２の磁気抵抗効果素
子は、略同一の構造を有するものとすれば、差動動作に
より出力信号を倍増して安定した記録、読み出しが可能
となる。

【００２２】一方、本発明の第３の磁気メモリは、第１
の方向に延在する第１の配線と、前記第１の配線の上に
形成された第１の磁気抵抗効果素子と、前記第１の配線
の下に形成された第２の磁気抵抗効果素子と、前記第１
の配線の上側において、前記第１の方向と交差する方向
に延在する第２の配線と、前記第１の配線の下側におい
て、前記第１の方向と交差する方向に延在する第３の配
線と、を備え、前記第１の配線に電流を流しつつ前記第
２及び第３の配線の少なくともいずれかに電流を流して
前記第１及び第２の磁気抵抗効果素子の少なくともいず
れかの記録層に電流磁界を印加することにより多値情報
のいずれかを記録し、前記第１の配線を介して前記前記
第１及び第２の磁気抵抗効果素子にセンス電流を流すこ
とにより得られるこれら磁気抵抗効果素子からの出力信
号の差分を検出することにより、多値情報のいずれかと
して読み出すことを特徴とする。

【００２３】上記構成によれば、第１の配線の上下に一
対の磁気抵抗効果素子を積層して差動動作させることに
より、配線環境のばらつきなどを解消し、安定した差動
動作による多値記録・読み出しが可能となるとともに、
メモリセルの構造も簡素化でき、大容量の多値記録型の
高集積化メモリを実現できる。

【００２４】またさらに、本発明の第４の磁気メモリ
は、第１の方向に延在する第１の配線と、前記第１の配
線の上に形成された第１の磁気抵抗効果素子と、前記第
１の配線の下に形成された第２の磁気抵抗効果素子と、
前記第１の配線の上側において、前記第１の方向と交差
する方向に延在する第２の配線と、前記第１の配線の下
側において、前記第１の方向と交差する方向に延在する
第３の配線と、前記第２の配線の一端と前記第３の配線
の一端との間に接続されたスイッチング素子と、を備
え、前記スイッチング素子の接続動作により前記第２の
配線の前記一端と前記第３の配線の前記一端とが短絡さ
れてひとつの電流経路を形成した状態において、前記ひ
とつの電流経路に電流を流しつつ前記第１の配線に電流
を流して前記第１及び第２の磁気抵抗効果素子の記録層
に対して電流磁界を印加することにより多値情報のいず
れかを記録し、前記スイッチング素子の遮断動作により
前記第２の配線の前記一端と前記第３の配線の前記一端
とが遮断された状態において、前記第２の配線と前記第
３の配線の少なくともいずれかに電流を流しつつ前記第
１の配線に電流を流して前記第１及び第２の磁気抵抗効
果素子の少なくともいずれかの記録層に対して電流磁界
を印加することにより多値情報の他のいずれかを記録
し、前記第１の配線を介して前記第１及び第２の磁気抵
抗効果素子にセンス電流を流すことにより得られるこれ
ら磁気抵抗効果素子からの出力信号を検出することを特
徴とする。

【００２５】上記構成によれば、ひとつの電源から、第
２及び第３の配線に対して書き込み電流を流すことが可
能となり、メモリセルの占有率の高い磁気メモリを提供
できる。

【００２６】なお、本願明細書において「多値情報」と
は、３値以上の情報をいい、例えば、「０」レベル、
「１」レベル、「２」レベル及び「３」レベルの４値を
有する情報のことをいうものとする。

【００２７】ここで、前記第１及び第２の磁気抵抗効果
素子のそれぞれは、前記第１の方向に対して略平行また
は反平行な方向に磁化が実質的に固着された強磁性体か
らなる磁化固着層を有し、前記第１及び第２の磁気抵抗
効果素子の前記記録層の前記磁化の方向も、前記第１の
方向に対して略平行または反平行であるものとすれば、
第２及び第３の配線による電流磁界により、第１及び第
２の磁気抵抗効果素子の記録層に対してそれぞれ独立に
磁化反転を生じさせることが確実且つ容易となる。

【００２８】また、前記第１及び第２の磁気抵抗効果素
子は、互いに異なる構造を有するものとすれば、これら
の出力を組み合わせることにより、高い分解能を確保し
つつ４値情報の記録・再生が可能となる。

【００２９】また、上記第１及び第２の磁気メモリにお
いて、前記第１の磁気抵抗効果素子に接続され、その出
力信号を検出するための第１の読み出し用配線と、前記
第２の磁気抵抗効果素子に接続され、その出力信号を検
出するための第２の読み出し用配線と、をさらに備え、
前記第１及び第２の読み出し用配線は、メモリブロック
毎に上下関係が反転するように形成されたものとすれ
ば、第１及び第２の配線の配線環境すなわち配線抵抗や
寄生容量などを同一とし、第１及び第２の磁気抵抗効果
素子に対する配線環境を同一にすることができる。

【００３０】ここで、「メモリブロック」とは、例えば
２５６個のような所定数からなる隣接するメモリセルの
集団であり、磁気メモリを複数のメモリブロックの組み
合わせとして構成するものである。但し、ひとつの磁気
メモリに含まれるメモリブロックのメモリセルの数は、
全てのメモリブロックにおいて同一である必要はない。

【００３１】また、第１及び第２の磁気抵抗効果素子の
前記記録層は、その磁化が所定の軸に沿った方向に容易
となる一軸異方性を有するものとすれば、磁化方向を互
いに反対向きの２方向に規定でき、記録及び再生を確実
に行うことができる。

【００３２】また、前記第１及び第２の磁気抵抗効果素
子は、前記第１の配線に対して略上下対称な位置関係に
設けられたものとすれば、これら磁気抵抗効果素子に対
する配線環境を同一とし、さらに、メモリセルの集積度
も高くすることができる。

【００３３】またさらに、前記第２及び第３の配線は、
前記第１の方向に対して略垂直な方向に延在するものと
すれば、各配線からの電流磁界の方向をセルの磁気異方
性の方向に対して平行あるいは垂直な配置関係とするこ
とが容易である。

【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態について説明する。

【００３４】図１は、本発明の磁気メモリの単位セルの
積層構造を単純化して表した模式断面図である。本発明
においては、同図に表したように、一対の磁気抵抗効果
素子Ｃ１、Ｃ２がビット線ＢＬの上下に配置されてい
る。

【００３５】すなわち、同図に表した具体例の場合、ビ
ット線ＢＬに対して、デジット線ＤＬ１及びＤＬ２、読
み出し用配線Ｍ１及びＭ２が交差するように配線され、
ビット線ＢＬとデジット線ＤＬ１、ＤＬ２の交差部に、
一対の磁気抵抗効果素子Ｃ１、Ｃ２が設けられている。

【００３６】これら磁気抵抗効果素子Ｃ１、Ｃ２は、後
に詳述するように、それぞれが強磁性体からなる記録層
を有し、例えば、これら記録層に対して互いに反対方向
の磁化が記録される。つまり、一対の磁気抵抗効果素子
Ｃ１、Ｃ２は、相補的に作用する。そして、これら磁気
抵抗効果素子Ｃ１、Ｃ２からの再生信号は、読み出し用
配線Ｍ１、Ｍ２を介してアンプＳＡにより差動動作され
る。このようにして、磁気抵抗効果素子からの再生信号
を倍増し、Ｓ／Ｎ（信号対ノイズ）比の高い記録、再生
が可能となる。

【００３７】また後に詳述するように、これら上下の磁
気抵抗効果素子Ｃ１、Ｃ２の信号出力を変えた場合、こ
のアーキテクチャによれば、多値記録が可能となる。

【００３８】そして、本発明においては、このような差
動動作のための一対の磁気抵抗効果素子Ｃ１、Ｃ２を、
ビット線ＢＬの上下に近接して積層することによって差
動動作させた場合にも、配線環境の相違による影響を抑
制し、同時にセル面積も小さくして高い集積度を実現で
きる。

【００３９】つまり、一対の磁気抵抗効果素子Ｃ１、Ｃ
２をビット線ＢＬの上下に近接して設けることにより、
上下の磁気抵抗効果素子Ｃ１、Ｃ２に対して、同一のビ
ット線ＢＬを介してデータの読み出し（あるいは書き込
み）を行うことができ、配線経路環境の相違による「ず
れ」を抑えることができる。この効果は、特に、一対の
磁気抵抗効果素子を用いて差動動作や多値記録を行う場
合に顕著であり、上下の磁気抵抗効果素子の間で配線環
境が異なることによる読み出し（あるいは書き込み）エ
ラーを確実且つ容易に防ぐことができる。

【００４０】また、本発明によれば、ビット線ＢＬの上
下に一対の磁気抵抗効果素子Ｃ１、Ｃ２を近接させて設
けることにより、素子の構造を簡単にし且つコンパクト
に形成できる。従って、高い集積度が実現でき、製造も
容易となる点でも有利である。

【００４１】後に詳述するように、ビット線ＢＬ、デジ
ット線Ｄ（Ｄ１、Ｄ２）と磁気抵抗効果素子Ｃ（Ｃ１、
Ｃ２）との接続関係については、各種の具体例を採用す
ることができる。例えば、書き込み用と読み出し用の２
本のビット線を設けて磁気抵抗効果素子に接続してもよ
い。また、デジット線は、磁気抵抗効果素子に対して接
続する場合も接続しない場合もある。

【００４２】またここで、図１においては、一対の磁気
抵抗効果素子Ｃ１、Ｃ２を、ビット線ＢＬの上下におい
て、ほぼ対称な位置に設けた場合を表したが、本発明は
これに限定されるものではない。つまり、本発明におい
ては、上下の磁気抵抗効果素子Ｃ１、Ｃ２の間で配線環
境が実質的に同じになるように形成すればよい。

【００４３】従って例えば、図２に例示したように、こ
れら一対の磁気抵抗効果素子Ｃ１、Ｃ２を、ビット線Ｂ
Ｌの長手方向に沿って、ある程度「ずらして」設けても
よい。またさらに、これら磁気抵抗効果素子Ｃ１、Ｃ２
を、ビット線ＢＬの幅方向に沿って、互いにずらして設
けてもよい。

【００４４】また、磁気抵抗効果素子Ｃ（Ｃ１、Ｃ２）
は、例えば、「ＴＭＲ（TunnelingMagneto-Resistance
effect）」や「スピンバルブ」などの構造を有し、いず
れの場合にも、強磁性体からなる磁気記録層を有する。
この磁気記録層に対して、所定の方向の磁化を与えるこ
とにより、情報を記録することができる。

【００４５】一方、磁気抵抗効果素子Ｃは、この磁気記
録層とは別に、例えば、磁化方向が所定の方向に固着さ
れた磁化固着層（ピン層）をそれぞれ有する。そして、
磁気抵抗効果素子Ｃにおいては、このピン層と磁気記録
層の磁化の方向の関係に応じて、出力信号が変化する。
従って、上下の磁気抵抗効果素子Ｃ１、Ｃ２の出力が倍
増するように磁気記録層あるいは磁化固着層の磁化の方
向を定めることにより、差動動作で「１」、「０」の２
値情報を高いＳ／Ｎ比で記録、再生できる。

【００４６】また一方、これら上下の磁気抵抗効果素子
Ｃ１、Ｃ２の出力電流レベルが異なるようにすると、多
値記録が可能となる。例えば、後に詳述するように、上
下の磁気抵抗効果素子Ｃ１、Ｃ２の構造を変えることに
より出力レベルを変えれば、差動動作した場合に、倍増
するかまたはキャンセルアウトする、という２通り以外
の出力レベルが得られる。

【００４７】磁気抵抗効果素子Ｃ（Ｃ１、Ｃ２）に対す
る情報の書き込みは、例えば、その上下に設けられたデ
ジット線ＤＬ（ＤＬ１、ＤＬ２）とビット線ＢＬとに電
流パルスを流すことにより生ずる磁場により行うことが
できる。具体的には、ビット線ＢＬとデジット線ＤＬ
１、ＤＬ２のそれぞれに電流を流すと、これらの周囲に
電流磁界がそれぞれ生ずる。これら電流磁界を合成した
書き込み磁界により、磁気抵抗効果素子Ｃ１、Ｃ２の磁
気記録層の磁化を反転させることができる。この書き込
みに際しては、所定の方向に磁化を反転させるために、
ビット線ＢＬとデジット線ＤＬ１、ＤＬ２に対して、所
定の方向の合成磁界が生ずるように最適な方向の電流パ
ルスを適宜流せばよい。

【００４８】このようにすれば、ビット線とデジット線
のいずれかのみに電流を流すことによって磁化反転を生
じさせる場合と比較して、配線あたりの電流量を低減す
ることができるとともに、書き込みに際してセルの選択
も容易となる。その結果として、配線の疲労が少なく、
信頼性の高い磁気メモリを提供することができる。

【００４９】図３は、差動動作アーキテクチャを用いた
場合のデータの書きこみを説明するための概念図であ
る。すなわち、同図（ａ）はビット線ＢＬの長手方向に
対する垂直断面図であり、同図（ｂ）は長手方向に対す
る平行断面図である。

【００５０】同図に例示した磁気抵抗効果素子Ｃ１、Ｃ
２は、記録層として作用する強磁性層５２、トンネルバ
リア層５４、磁化が所定の方向に固着された強磁性層
（「ピン層」あるいは「磁化固着層」などと称されるこ
ともある）５６、反強磁性層５８をこの順に積層した強
磁性トンネル接合素子（Tunneling Magneto-Resistance
effect：ＴＭＲ素子）である。ここで、反強磁性層５８
は、ピン層として作用する強磁性層５６の磁化を固着さ
せる作用を有する。

【００５１】なお、本発明において用いる磁気抵抗効果
素子Ｃ１、Ｃ２は、ＴＭＲ素子には限定されず、例え
ば、一対の強磁性層の間に非磁性層を挿入した「スピン
バルブ構造」なども用いることができる。

【００５２】書き込みに際しては、デジット線ＤＬ１、
ＤＬ２と、ビット線ＢＬとにそれぞれ所定の書き込み電
流Ｉを流すことにより、これらの合成磁場を磁気抵抗効
果素子Ｃ１、Ｃ２の記録層５２に印加して、磁化スピン
を適宜反転させる。

【００５３】２値情報の記録、読み出しにおいて差動動
作動作をさせる場合、上下の磁気抵抗効果素子Ｃ１、Ｃ
２に対して相補的なデータを書き込む。そして、これら
を組み合わせて２値情報のいずれかとして読み出す。

【００５４】図３においては、磁気抵抗効果素子Ｃ１、
Ｃ２の各磁性層の磁化スピンの方法を矢印により表し
た。同図に表した具体例の場合、上下の磁気抵抗効果素
子Ｃ１、Ｃ２の強磁性層（ピン層）５６の磁化は同一の
方向に固着されている。そして、上下の記録層５２が互
いに反対方向となるように、書き込みを行う。

【００５５】例えば、図３に表したように、磁気抵抗効
果素子Ｃ１については、記録層５２の磁化方向が固着層
５６の磁化と同一の方向（「パラレル」と称する）とな
るように書き込みを行い、磁気抵抗効果素子Ｃ２につい
ては、記録層５２の磁化方向が固着層５６の磁化と反対
の方向（「アンチパラレル」と称する）となるように書
き込みを行う。そして、これら磁気抵抗効果素子Ｃ１及
びＣ２の出力電圧（あるいは抵抗または電流）の差分を
検出する。このようにすると、差動動作により出力信号
を倍増でき、高いＳ／Ｎ比が得られる。この動作につい
ては、後に、実施例を参照しつつ詳述する。

【００５６】また、差動動作動作をさせる場合には、デ
ジット線ＤＬの長軸方向に対して磁気抵抗効果素子Ｃ
１、Ｃ２の磁化容易軸を平行に配置することが望まし
い。つまり、これら磁化容易軸をビット線ＢＬに対して
垂直な方向とする。このようにすると、ビット線ＢＬに
電流パルスを流すことにより上下の磁気抵抗効果素子Ｃ
１、Ｃ２に印加される磁場が、記録層の磁化容易軸に対
して平行あるいは反平行に作用するため、上下の磁気抵
抗効果素子Ｃ１、Ｃ２に対して同時に書きこみを行うこ
とができ、高速書きこみが可能となる。

【００５７】また、上記アーキテクチャにおいては、上
下のデジット線に電流を流すため、デジット線を流れる
電流の合計が通常の倍になってしまい、消費電力の点で
不利になる。また、電流を２倍流さなければいけないた
め、デジット線に電流を供給するドライバの面積が大き
くなり、チップ面積に対する、メモリエリアの割合（Ar
ray efficiency ）が小さくなってしまうという点でも
不利である。

【００５８】この問題を解決するためには、図４及び図
５に表したように、磁気抵抗効果素子Ｃ１、Ｃ２の上下
にそれぞれ接続されているデジット線ＤＬ１、ＤＬ２の
端部を短絡して共通化するとよい。

【００５９】すなわち、図４及び図５に表した構造の場
合、ビット線ＢＬの上下には、対称に配置された複数の
磁気抵抗効果素子Ｃ１、Ｃ２が設けられ、これら上下の
磁気抵抗効果素子Ｃ１、Ｃ２を差動増幅して、「１」、
「０」を検出することができる。

【００６０】そして、このような縦型差動ＭＲＡＭにお
いて、ビット線ＢＬに略直行して設けられた２本つのデ
ジット線（書き込みワード線）ＤＬ１、ＤＬ２の端部を
短絡して一本の配線とする。このようにすれば、デジッ
ト線ＤＬ１、ＤＬ２に対して一つの電源から書き込みパ
ルスを送って書き込みを実施することができる。つま
り、書き込みパルスは、上下のデジット線ＤＬ１とＤＬ
２を連続的に伝搬する。例えば、デジット線ＤＬ１の端
に接続された電源（図示せず）から、書き込みパルスを
デジット線ＤＬ１に流す。この書き込みパルスは、デジ
ット線ＤＬ１を流れた後に、その他端に接続されたデジ
ット線ＤＬ２を流れる。そして、この書き込みパルスに
より、磁気抵抗効果素子Ｃ１、Ｃ２に対して、ほぼ同時
に書き込みを行うことができる。

【００６１】これは、デジット線ＤＬ１、ＤＬ２を流れ
る電流（電子）の伝達速度が１０^８ｃｍ／秒と非常に速
いことに因っている。例えば、１０ナノ秒という非常に
短い書き込みパルスを印加した場合を例に挙げる。この
場合でも、電流の伝達速度を考慮すると、この書き込み
パルスによって均一な電流磁場が印加される空間サイズ
Ｌは、Ｌ＝１０^８ｃｍ／秒 × １０ナノ秒＝１ｃｍと
なる。

【００６２】メモリのチップ面積は、たかだか１ｃｍ^２
程度であり、そのうちでメモリエリアが占める割合すな
わち Array efficiency は５０％程度であるから、電流
パルスを往復させても、１０ナノ秒というごく短い時間
の間、パルスを印加すれば、上下の磁気抵抗効果素子Ｃ
１、Ｃ２に同時に書き込みを行うことが可能となる。

【００６３】つまり、図４及び図５に例示したように、
磁気抵抗効果素子Ｃ１、Ｃ２の上下のデジット線ＤＬ
１、ＤＬ２をメモリブロックの端で短絡し、折り返せば
これが可能となることが分かった。

【００６４】図６は、ビット線ＢＬとデジット線ＤＬ１
に挟まれた磁気抵抗効果素子Ｃ１の磁気記録層の磁化Ｍ
の反転方向を模式的に表す平面図である。すなわち、磁
化Ｍの反転方向は、デジット線を流れる電流の向きに応
じて逆転する。つまり、図４及び図５の構成の場合、磁
化Ｍの反転方向は、上下の磁気抵抗効果素子Ｃ１、Ｃ２
で、時計回りと反時計回りと異なる。しかし、アステロ
イドカーブはどちらの方向もほぼ対称であるので問題は
ない。

【００６５】以上、図４乃至図６を参照しつつ説明した
ように、磁気抵抗効果素子Ｃ１、Ｃ２の上下のデジット
線ＤＬ１、ＤＬ２の端部を短絡させて共通化すると、差
動増幅型アーキテクチャを用いても電流の増大がなく、
消費電力の増大やドライバの増大にともなうＭＲＡＭメ
モリビットの容量減少を伴うことがなくなる。そして、
高い Array efficiency を実現できる。

【００６６】一方、本発明によれば、上下の磁気抵抗効
果素子Ｃ１、Ｃ２の出力を組み合わせることにより、多
値記録も可能となる。

【００６７】図７は、本発明の多値記録メモリセルを表
す模式図である。すなわち、同図（ａ）はビット線ＢＬ
の長手方向に対する垂直断面図であり、同図（ｂ）は長
手方向に対する平行断面図である。

【００６８】多値記録のためには、上下の磁気抵抗効果
素子Ｃ１、Ｃ２に対して、それぞれ独立に書き込みを行
えるようにする。そして、これらの出力の差を演算す
る。

【００６９】例えば、磁気抵抗効果素子Ｃ１及びＣ２の
出力を以下の如く仮定する。

【００７０】

【００７１】磁気抵抗効果素子Ｃ１及びＣ２に対して独
立に書き込みが可能な場合、Ｃ２の出力からＣ１の出力
を差し引いた出力差の組み合わせとしては、以下の４通
りのものがありうる。

【００７２】 Ｃ１ Ｃ２ 出力差 アンチパラレル アンチパラレル （Ｃ−Ａ） パラレル アンチパラレル （Ｃ−Ｂ） アンチパラレル パラレル （Ｄ−Ａ） パラレル パラレル （Ｄ−Ｂ）

【００７３】従って、上下の磁気抵抗効果素子Ｃ１及び
Ｃ２の出力Ａ〜Ｄを適当な値に調節すれば、上記の４通
りの出力差のそれぞれが有意差を有し、４値の情報を記
録、再生することが可能となる。

【００７４】このように、上下の磁気抵抗効果素子Ｃ
１、Ｃ２の出力が互いに異なるようにするため、図７の
具体例の場合、磁気抵抗効果素子の構造を変えている。
つまり、上側の磁気抵抗効果素子Ｃ１は、強磁性１重ト
ンネル接合を有するのに対して、下側の磁気抵抗効果素
子Ｃ２は、強磁性２重トンネル接合を有する。このよう
に一対の磁気抵抗効果素子の構造を変えることにより、
出力を異ならせ、安定した多値記録が可能となる。但
し、上下の磁気抵抗効果素子の出力を異ならせる構成は
図７に表したものには限定されず、その他にも、例え
ば、上下の磁気抵抗効果素子の積層構造を互いに異なる
ものとするか、あるいは、磁気抵抗効果素子を構成する
少なくともいずれかの層の材料や層厚を互いに異なるも
のとしてもよい。

【００７５】また、多値記録のためには、上下の磁気抵
抗効果素子Ｃ１、Ｃ２に対して、独立を記録することが
求められるため、図７に表したように、記録層５２の磁
化容易軸をビット線ＢＬの長軸方向に対して平行に形成
することが望ましい。つまり、記録層５２の磁化容易軸
をデジット線ＤＬ１、ＤＬ２に対して垂直な方向に配列
する。こうすれば、デジット線ＤＬ１、ＤＬ２にそれぞ
れ書き込み電流を独立に流すことにより、より上下の磁
気抵抗効果素子Ｃ１、Ｃ２に対して独立に書き込みが可
能となり、多値記録が可能となる。

【００７６】また、図７に表した多値記録のためのアー
キテクチャにおいても、上下のデジット線ＤＬ１、ＤＬ
２に電流を流すために、デジット線を流れる電流が通常
のアーキテクチャよりも大きくなり、消費電力の点で不
利である。また、電流を多く流さなければならないた
め、デジット線に電流を供給するドライバの面積が大き
くなり、チップ面積に対する、メモリエリアの割合（Ar
ray efficiency）が小さくなってしまうという点で不利
である。

【００７７】この問題を解決するためには、図８乃至図
１１に例示したように、多値情報が記録可能な縦型差動
ＭＲＡＭにおいて、ビット線ＢＬに略直行して設けられ
た２つのデジット線ＤＬ１、ＤＬ２のそれぞれの端部の
片方をスイッチング素子を介して短絡可能とすればよ
い。すなわち、スイッチング素子Ｔｒ１をオン（ＯＮ）
した時にのみ、デジット線ＤＬ１とＤＬ２とは短絡され
る。

【００７８】これも理由は、図４乃至図６に関して前述
したものと同様であり、デジット線を流れる電流（電
子）の伝達速度が１０^８ｃｍ／秒と非常に速いことに因
っている。すなわち、前述したように、例えば、１０ナ
ノ秒という非常に短いパルスを印加した場合でも、この
パルスにより約１ｃｍのサイズの空間で均一な電流磁場
が形成される。このサイズは、通常のメモリチップのメ
モリエリアを十分にカバーする範囲である。従って、１
０ナノ秒という極めて短い書き込みパルスを用いた場合
でも、上下のデジット線ＤＬ１、ＤＬ２を短絡して電流
パルスを往復させて、上下の磁気抵抗効果素子Ｃ１、Ｃ
２に同時に書き込みを行うことが可能となる。

【００７９】ただし、多値記録の場合には、書き込みビ
ットに応じて、スイッチング素子Ｔｒ１を適宜オン、オ
フする必要がある。つまり、書き込みビット情報に応じ
て、上下のデジット線ＤＬ１、ＤＬ２を短絡したり、遮
断したりする必要がある。

【００８０】例えば、上下の磁気抵抗効果素子Ｃ１、Ｃ
２にそれぞれ「０」を書き込む場合には、図８（ａ）に
表したように、スイッチング素子Ｔｒ１をオンにして上
下のデジット線ＤＬ１、ＤＬ２を短絡する。そして、例
えば、デジット線ＤＬ１の端部に接続された電源から書
き込みパルスを印加し、これをデジット線ＤＬ２まで流
す。この書き込みのタイミングは、同図（ｃ）に例示し
た如くである。すなわち、ビット線ＢＬに書き込みパル
スを印加するのとほぼ同じタイミングでスイッチング素
子Ｔｒ１をオンして、デジット線ＤＬ１、ＤＬ２にも書
き込みパルスを流せばよい。

【００８１】また、上下の磁気抵抗効果素子Ｃ１、Ｃ２
にそれぞれ「１」を書き込む場合もほぼ同様であり、図
９（ａ）に表したように、スイッチング素子Ｔｒ１をオ
ンにして上下のデジット線ＤＬ１、ＤＬ２を短絡する。
そして、例えば、デジット線ＤＬ２の端部に接続された
電源から書き込みパルスを印加し、これをデジット線Ｄ
Ｌ１まで流す。この書き込みのタイミングも、同図
（ｃ）に例示した如くである。すなわち、ビット線ＢＬ
に書き込みパルスを印加するのとほぼ同じタイミングで
スイッチング素子Ｔｒ１をオンして、デジット線ＤＬ
１、ＤＬ２にも書き込みパルスを流せばよい。

【００８２】これに対して、上下の磁気抵抗効果素子Ｃ
１、Ｃ２のいずれか一方に「０」、いずれか他方に
「１」書き込む場合には、上下のデジット線ＤＬ１、Ｄ
Ｌ２を短絡できない。

【００８３】例えば、図１０（ａ）に表したように、上
側の強磁性１重トンネル接合を有する磁気抵抗効果素子
Ｃ１に「０」を書き込み、下側の強磁性２重トンネル接
合を有する磁気抵抗効果素子Ｃ２に「１」を書き込む場
合には、スイッチング素子Ｔｒ１をオフにして上下のデ
ジット線ＤＬ１、ＤＬ２を遮断する。そして、デジット
線ＤＬ１とＤＬ２の端部にそれぞれ接続された電源か
ら、それぞれ同方向に書き込みパルスを流す。

【００８４】この書き込みのタイミングは、同図（ｃ）
に例示した如くである。すなわち、ビット線ＢＬに書き
込みパルスを印加するのとほぼ同じタイミングでスイッ
チング素子Ｔｒ１をオフにする。そして、デジット線Ｄ
Ｌ１とＤＬ２にそれぞれ書き込みパルスを流せばよい。
ただしこの時、ひとつの電源（図示せず）から上下のデ
ジット線ＤＬ１、ＤＬ２にそれぞれ電流パルスを供給す
るためには、同図（ｃ）に例示した如く、書き込みタイ
ミングをずらす必要がある。つまり、デジット線ＤＬ
１、ＤＬ２のいずれか一方にまず電源を接続して書き込
み電流パルスを流した後に、もう一方のデジット線に電
源を切り替えて、書き込みパルスを流す。

【００８５】また、上下の磁気抵抗効果素子Ｃ１、Ｃ２
にデータを書き込む際に、これから書き込むデータが、
すでに格納されているデータと同一である場合には、必
ずしも新たに書き込む必要はない。すなわち、磁気抵抗
効果素子Ｃ１あるいはＣ２に格納されているデータを予
め読み出すなどして調べた上で、書き込むデータが同一
であれば、書き込みを省略することも可能である。

【００８６】スイッチング素子Ｔｒ１は、少なくとも、
これら上下のデジット線ＤＬ１、ＤＬ２にそれぞれ電流
パルスが供給される間、オフ状態とされる。

【００８７】また、上側の強磁性１重トンネル接合を有
す磁気抵抗効果素子Ｃ１に「１」を書き込み、下側の強
磁性２重トンネル接合を有す磁気抵抗効果素子Ｃ２に
「０」を書き込む場合には、図１１に表したように、や
はりスイッチング素子Ｔｒ１をオフにする。そして、そ
れぞれのデジット線ＤＬ１、ＤＬ２に電源を切り替え
て、同方向の電流パルスを流せばよい。

【００８８】以上、図８乃至図１１に例示したように、
上下のデジット線ＤＬ１、ＤＬ２を適宜短絡、遮断可能
とし、また、電源もこれらそれぞれについて適宜接続可
能とすれば、差動増幅型アーキテクチャを用いても電流
の増大がなく、消費電力の増大、ドライバの増大にとも
なうＭＲＡＭメモリビットの容量減少を伴うことがなく
なる。

【００８９】次に、本発明の磁気メモリに用いることが
できる磁気抵抗効果素子の積層構成の具体例について説
明する。

【００９０】図１２及び図１３は、強磁性一重トンネル
接合を有する磁気抵抗効果素子の断面構造を表す模式図
である。

【００９１】すなわち、図１２の磁気抵抗効果素子の場
合、下地層ＢＦの上に、反強磁性層ＡＦ、強磁性層ＦＭ
１、トンネルバリア層ＴＢ、強磁性層ＦＭ２、保護層Ｐ
Ｂがこの順に積層されている。反強磁性層ＡＦに隣接し
て積層された強磁性層ＦＭ１が磁化固着層（ピン層）と
して作用し、トンネルバリア層ＴＢの上に積層された強
磁性層ＦＭ２が記録層（フリー層）として作用する。゜
図１３の磁気抵抗効果素子の場合、トンネルバリア層Ｔ
Ｂの上下において、強磁性層ＦＭと非磁性層ＮＭと強磁
性層ＦＭとが積層された積層膜ＳＬがそれぞれ設けられ
ている。この場合も、反強磁性層ＡＦとトンネルバリア
層ＴＢの間に設けられた積層膜ＳＬが磁化固着層として
作用し、トンネルバリア層ＴＢの上に設けられた積層膜
ＳＬが記録層として作用する。

【００９２】図１４乃至図１６は、強磁性２重トンネル
接合を有する磁気抵抗効果素子の断面構造を例示する模
式図である。これらの図面については、図１２及び図１
３に関して前述したものと同様の要素には同一の符号を
付して詳細な説明は省略する。

【００９３】図１４乃至図１６に例示した構造の場合、
いずれも２層のトンネルバリア層ＴＢが設けられ、その
上下に強磁性層ＦＭあるいは、強磁性層ＦＭと非磁性層
ＮＭとの積層膜ＳＬが設けられている。ここに例示した
２重トンネル接合素子の場合には、上下の反強磁性層Ａ
Ｆに隣接して積層された強磁性層ＦＭあるいは積層膜が
磁化固着層として作用し、２層のトンネルバリア層ＴＢ
の間に設けられた強磁性層ＦＭあるいは積層膜ＳＬが記
録層として作用する。

【００９４】このような２重トンネル接合を採用する
と、記録層の磁化方向に対する電流変化を大きくするこ
とができる点で有利である。

【００９５】なお、本発明の磁気メモリにおいて用いる
磁気抵抗効果素子は、図１２乃至図１６に例示したもの
には限定されず、これら以外にも例えば、第１の強磁性
層と非磁性層と第２の強磁性層とを積層させたいわゆる
「スピンバルブ構造」の磁気抵抗効果素子などを用いる
こともできる。

【００９６】磁気抵抗効果素子としていずれの構造を採
用した場合も、一方の強磁性層を、磁化方向が実質的に
固定された「磁化固着層（「ピン層」などと称される場
合もある）」として作用させ、他方の強磁性層を、外部
からの磁界を印加することにより磁化方向を可変とした
「磁気記録層（磁気記録層）」として作用させることが
できる。

【００９７】また、後に詳述するように、読み出し方式
によっては、反強磁性層に隣接して設けられた強磁性層
を、記録層として用いることもできる。

【００９８】これらの磁気抵抗効果素子において、磁化
固着層として用いることができる強磁性体としては、例
えば、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケ
ル）またはこれらの合金や、スピン分極率の大きいマグ
ネタイト、ＣｒＯ_２、ＲＸＭｎＯ_３−ｙ（ここでＲは希
土類、ＸはＣａ（カルシウム）、Ｂａ（バリウム）、Ｓ
ｒ（ストロンチウム）のいずれかを表す）などの酸化
物、あるいは、ＮｉＭｎＳｂ（ニッケル・マンガン・ア
ンチモン）、ＰｔＭｎＳｂ（白金マンガン・アンチモ
ン）などのホイスラー合金を用いることができる。

【００９９】これらの材料からなる磁化固着層は、一方
向異方性を有することが望ましい。またその厚さは０．
１ｎｍ以上１００ｎｍ以下であることが望ましい。さら
に、この強磁性層の膜厚は、超常磁性にならない程度の
厚さが必要であり、０．４ｎｍ以上であることがより望
ましい。

【０１００】また、磁化固着層として用いる強磁性層に
は、反強磁性膜を付加して磁化を固着することが望まし
い。そのような反強磁性膜としては、Ｆｅ（鉄）−Ｍｎ
（マンガン）、Ｐｔ（白金）−Ｍｎ（マンガン）、Ｐｔ
（白金）−Ｃｒ（クロム）−Ｍｎ（マンガン）、Ｎｉ
（ニッケル）−Ｍｎ（マンガン）、Ｉｒ（イリジウム）
−Ｍｎ（マンガン）、ＮｉＯ（酸化ニッケル）、Ｆｅ_２
Ｏ_３（酸化鉄）、または上述した磁性半導体などを挙げ
ることができる。

【０１０１】また、これら磁性体には、Ａｇ（銀）、Ｃ
ｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｍｇ
（マグネシウム）、Ｓｉ（シリコン）、Ｂｉ（ビスマ
ス）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、
Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ
（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウ
ム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ
（ニオブ）Ｈ（水素）などの非磁性元素を添加して、磁
気特性を調節したり、その他、結晶性、機械的特性、化
学的特性などの各種物性を調節することができる。

【０１０２】一方、磁化固着層として、強磁性層と非磁
性層との積層膜を用いても良い。例えば、図１３などに
例示したような強磁性層／非磁性層／強磁性層という３
層構造を用いることができる。この場合、非磁性層を介
して両側の強磁性層に反強磁性的な層間の相互作用が働
いていることが望ましい。

【０１０３】より具体的には、磁性層を一方向に固着す
る方法として、Ｃｏ（Ｃｏ−Ｆｅ）／Ｒｕ（ルテニウ
ム）／Ｃｏ（Ｃｏ−Ｆｅ）、 Ｃｏ（Ｃｏ−Ｆｅ）／Ｉ
ｒ（イリジウム）／Ｃｏ（Ｃｏ−Ｆｅ）、 Ｃｏ（Ｃｏ
−Ｆｅ）／Ｏｓ（オスニウム）／Ｃｏ（Ｃｏ−Ｆｅ）、
磁性半導体強磁性層／磁性半導体非磁性層／磁性半導体
強磁性層などの３層構造の積層膜を磁化固着層とし、さ
らに、これに隣接して反強磁性膜を設けることが望まし
い。

【０１０４】この場合の反強磁性膜としても、前述した
ものと同様に、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−
Ｍｎ、Ｎｉ−Ｍｎ、Ｉｒ−Ｍｎ、ＮｉＯ、Ｆｅ_２Ｏ_３、
磁性半導体などを用いることができる。この構造を用い
ると、磁化固着層の磁化がしっかりと磁化が固着される
他、磁化固着層からの漏洩磁界（stray field）を減少
（あるいは調節）でき、磁化固着層を形成する２層の強
磁性層の膜厚を変えることにより、磁気記録層（磁気記
録層）の磁化シフトを調整することができる。

【０１０５】一方、磁気記録層（フリー層）の材料とし
ても、磁化固着層と同様に、例えば、例えば、Ｆｅ
（鉄）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）またはこ
れらの合金や、スピン分極率の大きいマグネタイト、Ｃ
ｒＯ_２、ＲＸＭｎＯ_３−ｙ（ここでＲは希土類、ＸはＣ
ａ（カルシウム）、Ｂａ（バリウム）、Ｓｒ（ストロン
チウム）のいずれかを表す）などの酸化物、あるいは、
ＮｉＭｎＳｂ（ニッケル・マンガン・アンチモン）、Ｐ
ｔＭｎＳｂ（白金マンガン・アンチモン）などのホイス
ラー合金などを用いることができる。

【０１０６】これらの材料かなる磁気記録層としての強
磁性層は、膜面に対して略平行な方向の一軸異方性を有
することが望ましい。またその厚さは０．１ｎｍ以上、
１００ｎｍ以下であることが望ましい。さらに、この強
磁性層の膜厚は、超常磁性にならない程度の厚さが必要
であり、０．４ｎｍ以上であることがより望ましい。

【０１０７】また、磁気記録層として、軟磁性層／強磁
性層という２層構造、または、強磁性層／軟磁性層／強
磁性層という３層構造を用いても良い。磁気記録層とし
て、強磁性層／非磁性層／強磁性層という３層構造また
は、強磁性層／非磁性層／強磁性層／非磁性層／強磁性
層という５層構造を用いて、強磁性層の層間の相互作用
の強さを制御することにより、メモリセルである磁気記
録層のセル幅がサブミクロン以下になっても、電流磁界
の消費電力を増大させずに済むというより好ましい効果
が得られる。５層構造の場合、中間強磁性層は軟磁性
層、または、非磁性元素で分断された強磁性層を用いる
とより好ましい。

【０１０８】磁化記録層においても、これら磁性体に、
Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニ
ウム）、Ｍｇ（マグネシウム）、Ｓｉ（シリコン）、Ｂ
ｉ（ビスマス）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ
（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウ
ム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イ
リジウム）、Ｗ（タングステン）、Ｍｏ（モリブデ
ン）、Ｎｂ（ニオブ）、Ｈ（水素）などの非磁性元素を
添加して、磁気特性を調節したり、その他、結晶性、機
械的特性、化学的特性などの各種物性を調節することが
できる。

【０１０９】一方、磁気抵抗効果素子としてＴＭＲ素子
を用いる場合に、磁化固着層と磁化記録層との間に設け
られるトンネルバリア層ＴＢの材料としては、Ａｌ_２Ｏ
_３（酸化アルミニウム）、ＳｉＯ_２（酸化シリコン）、
ＭｇＯ（酸化マグネシウム）、ＡｌＮ（窒化アルミニウ
ム）、Ｂｉ_２Ｏ_３（酸化ビスマス）、ＭｇＦ_２（フッ化
マグネシウム）、ＣａＦ_２（フッ化カルシウム）、Ｓｒ
ＴｉＯ_２（酸化チタン・ストロンチウム）、ＡｌＬａＯ
_３（酸化ランタン・アルミニウム）、Ａｌ−Ｎ−Ｏ（酸
化窒化アルニウム）、非磁性半導体（ＺｎＯ、ＩｎＭ
ｎ、ＧａＮ、ＧａＡｓ、ＴｉＯ_２、Ｚｎ、Ｔｅ、または
それらに遷移金属がドープされたもの）などを用いるこ
とができる。

【０１１０】これらの化合物は、化学量論的にみて完全
に正確な組成である必要はなく、酸素、窒素、フッ素な
どの欠損、あるいは過不足が存在していてもよい。ま
た、この絶縁層（誘電体層）の厚さは、トンネル電流が
流れる程度に薄い方が望ましく、実際上は、１０ｎｍ以
下であることが望ましい。

【０１１１】このような磁気抵抗効果素子は、各種スパ
ッタ法、蒸着法、分子線エピタキシャル法、ＣＶＤ法な
どの通常の薄膜形成手段を用いて、所定の基板上に形成
することができる。この場合の基板としては、例えば、
Ｓｉ（シリコン）、ＳｉＯ_２（酸化シリコン）、Ａｌ_２
Ｏ_３（酸化アルミニウム）、スピネル、ＡｌＮ（窒化ア
ルニウム）、ＧａＡｓ、ＧａＮなど各種の基板を用いる
ことができる。

【０１１２】また、基板の上に、下地層や保護層などと
して、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｐｔ（白
金）、Ｐｄ（パラジウム）、Ａｕ（金）、Ｔｉ（チタ
ン）／Ｐｔ（白金）、Ｔａ（タンタル）／Ｐｔ（白
金）、Ｔｉ（チタン）／Ｐｄ（パラジウム）、Ｔａ（タ
ンタル）／Ｐｄ（パラジウム）、Ｃｕ（銅）、Ａｌ（ア
ルミニウム）‐Ｃｕ（銅）、Ｒｕ（ルテニウム）、Ｉｒ
（イリジウム）、Ｏｓ（オスミウム）、ＧａＡｓ、Ｇａ
Ｎ、ＺｎＯ、ＴｉＯ_２などの半導体下地などからなる層
を設けてもよい。

【０１１３】以上、本発明の磁気メモリにおいて用いる
磁気抵抗効果素子の積層構造について説明した。

【０１１４】また、本発明における磁気抵抗効果素子Ｃ
１、Ｃ２の磁気記録層に書き込まれる磁化の方向は、必
ずしも直線状である必要はなく、磁気記録層の平面形状
に応じて、「エッジドメイン」などを有し屈曲したもの
としてもよい。

【０１１５】図１７は、磁気抵抗効果素子の磁気記録層
の平面形状と、それに対応する磁化の方向を例示した模
式図である。すなわち、磁気抵抗効果素子の磁気記録層
は、例えば、同図（ａ）に表したように、長方形の一方
の対角両端に突出部を付加した形状や、同図（ｂ）に表
したような平行四辺形、同図（ｃ）に表したような菱
形、同図（ｄ）に表したような楕円形、（ｅ）エッジ傾
斜型などの各種の形状とすることができる。そして、同
図（ａ）及び（ｂ）に例示したような非対称形状の場
合、「エッジドメイン」の形成によって、磁化方向は屈
曲したものとなる。本発明においては、このような磁気
記録層を用いてもよい。これらの非対称な形状は、フォ
トリソグラフィにおいて用いるレチクルのパターン形状
を非対称形状にすることにより容易に作製できる。ま
た、磁気記録層を図１７（ａ）〜（ｃ）、（ｅ）に表し
た形状にパターニングする場合、実際には角部が丸まる
場合が多いが、そのように角部が丸まってもよい。 ま
たここで、磁気記録層には、磁化方向が一軸に沿った方
向に実質的に規定される一軸異方性が付与されているこ
とが望ましい。このためには、磁気記録層の幅Ｗと長さ
Ｌとの比Ｌ／Ｄは、１．２よりも大きいことが望まし
く、このようにすれば、長さＬの方向に沿った一軸異方
性が形成されやすい。

【０１１６】以上、本発明の磁気メモリの基本構成及び
そこで用いる磁気抵抗効果素子について説明した。

【０１１７】次に、本発明の磁気メモリのセル構造につ
いて具体例を挙げて説明する。

【０１１８】図１８は、ＣＭＯＳを用いた場合の本特許
のアーキテクチャ構造を表す模式図である。スイッチン
グ素子としてＣＭＯＳ（Complementary Metal-Oxide-Se
miconductor）を用いた場合、読み出しに際しては、下
部選択トランジスタＣＭＯＳをオンにし、ビット線ＢＬ
を介してそれぞれの磁気抵抗効果素子Ｃ１、Ｃ２にセン
ス電流を流し、読み出し用配線Ｍ１、Ｍ２から取り出し
てアンプＳＡにより差動動作を行う。

【０１１９】また、磁気抵抗効果素子Ｃ１、Ｃ２への書
きこみは、直交するビット線ＢＬとデジット線ＤＬ１、
ＤＬ２にそれぞれ書き込み電流を流すことにより行う。
そして、図３及び図４に関して前述したように、磁気抵
抗効果素子Ｃ１、Ｃ２の記録層５２の磁化容易軸の方向
を変えることによって、差動動作型あるいは多値メモリ
型のメモリを形成できる。

【０１２０】また、更なる超大容量化メモリを実現する
ためには、メモリアレーを積層化できるアーキテクチャ
を用いて、多層化することが望ましい。

【０１２１】図１９は、本発明において用いることがで
きるアーキテクチャの第２の具体例を表す模式図であ
る。すなわち、同図は、メモリアレーの断面構造を表
す。このアーキテクチャにおいては、読み出し／書き込
み用ビット線ＢＬに磁気抵抗効果素子Ｃが並列に接続さ
れている。それぞれの磁気抵抗効果素子Ｃの他端には、
ダイオードＤを介して読み出し／書き込み用ワード線Ｗ
が接続されている。

【０１２２】読み出し時には、目的の磁気抵抗効果素子
Ｃに接続されているビット線ＢＬとデジット線ＤＬとを
それぞれ選択トランジスタＳＴＢ、ＳＴｗにより選択し
てセンスアンプＳＡにより電流を検出する。

【０１２３】また、書き込み時には、やはり目的の磁気
抵抗効果素子Ｃに接続されているビット線ＢＬとデジッ
ト線ＤＬとを選択トランジスタＳＴＢ、ＳＴｗにより選
択して、書き込み電流を流す。この際に、ビット線ＢＬ
とデジット線ＤＬにそれぞれ発生する磁界を合成した書
き込み磁界が磁気抵抗効果素子Ｃの磁気記録層の磁化を
所定の方向に向けることにより、書き込みができる。

【０１２４】ダイオードＤは、これら読み出し時あるい
は書き込み時に、マトリクス状に配線されている他の磁
気抵抗効果素子Ｃを介して流れる迂回電流を遮断する役
割を有する。

【０１２５】図２０は、図１９のアーキテクチャを用い
て構成した差動動作型のメモリセルを表す断面模式図で
ある。

【０１２６】また、図２１は、図１９のアーキテクチャ
を用いて構成した多値記録型のメモリセルを表す断面模
式図である。

【０１２７】なお、図２０及び図２１においては、簡単
のために、ビット線ＢＬ、磁気抵抗効果素子Ｃ、ダイオ
ードＤ、デジット線ＤＬのみを表し、それら以外の要素
は省略した。図２１は、一対の磁気抵抗効果素子Ｃ１、
Ｃ２の出力電圧を変えるため、磁気抵抗効果素子Ｃ１は
強磁性１重トンネル接合とし、もう片方の磁気抵抗効果
素子Ｃ２は強磁性２重トンネル接合を用いた場合を例示
ている。これらメモリセルの動作原理は、図１乃至図１
９に関して前述したものと同様とすることができる。

【０１２８】ここで、配線（デジット線ＤＬ、ビット線
ＢＬ）の材料としては、例えばＣｕ（銅）を用い、後に
記述するように磁性体からなる被覆層を付与することが
好ましい。被覆層の材料としては、ＦｅＯｘ（酸化
鉄）、ＣｏＺｎＮｂ（コバルト亜鉛ニオブ）などの磁性
アモルファス材料、ＣｏＦｅＮｉ（コバルトニッケ
ル）、ＮｉＦｅ（ニッケル鉄）、パーマロイなどの磁性
合金を用いることができる。

【０１２９】また、図２１（ａ）及び（ｂ）において
は、多値記録の容易のために、上側の磁気抵抗効果素子
Ｃ１を１重トンネル接合、下側の磁気抵抗効果素子Ｃ２
を２重トンネル接合として、これらの出力が互いに異な
るようにした場合を例示した。しかし、この代わりに、
磁気抵抗効果素子Ｃ２として、図２１（ｃ）に例示した
ような１重トンネル接合のものを用いてもよい。この場
合、上側の磁気抵抗効果素子Ｃ１と比較して、例えば、
いずれかの層の材料あるいは層厚を変えることにより、
磁気抵抗効果素子Ｃ１とは異なる出力を得ることができ
る。このようにしても、多値記録を容易にすることがで
きる。

【０１３０】次に、本発明の磁気メモリに採用できるア
ーキテクチャの第３の具体例について説明する。

【０１３１】図２２は、メモリアレーを積層化できるア
ーキテクチャの第３の具体例を表す模式図である。すな
わち、同図は、メモリアレーの断面構造を表す。

【０１３２】このアーキテクチャにおいては、読み出し
／書き込み用ビット線ＢＬｗと読み出し用ビット線ＢＬ
ｒとの間に複数の磁気抵抗効果素子Ｃが並列に接続され
た「ハシゴ型」の構成とされている。さらに、それぞれ
の磁気抵抗効果素子Ｃに近接して、書き込みワード線Ｗ
がビット線と交差する方向に配線されている。

【０１３３】磁気抵抗効果素子への書き込みは、読み出
し／書き込み用ビット線ＢＬｗに書き込み電流を流すこ
とにより発生する磁界と、書き込みデジット線ＤＬに書
き込み電流を流すことにより発生する磁界との合成磁界
を磁気抵抗効果素子の磁気記録層に作用させることによ
り、行うことができる。

【０１３４】一方、読み出しの際には、ビット線ＢＬｗ
及びＢＬｒの間で電圧を印加する。すると、これらの間
で並列に接続されている全ての磁気抵抗効果素子に電流
が流れる。この電流の合計をセンスアンプＳＡにより検
出しながら、目的の磁気抵抗効果素子に近接したワード
線Ｗに書き込み電流を印加して、目的の磁気抵抗効果素
子の磁気記録層の磁化を所定の方向に書き換える。この
時の電流変化を検出することにより、目的の磁気抵抗効
果素子の読み出しを行うことができる。

【０１３５】すなわち、書き換え前の磁気記録層の磁化
方向が書き換え後の磁化方向と同一であれば、センスア
ンプＳＡにより検出される電流は変化しない。しかし、
書き換え前後で磁気記録層の磁化方向が反転する場合に
は、センスアンプＳＡにより検出される電流が磁気抵抗
効果により変化する。このようにして書き換え前の磁気
記録層の磁化方向すなわち、格納データを読み出すこと
ができる。

【０１３６】但し、この方法は、読み出しの際に格納デ
ータを変化させる、いわゆる「破壊読み出し」に対応す
る。

【０１３７】これに対して、磁気抵抗効果素子の構成
を、磁化自由層／絶縁層（非磁性層）／磁気記録層、と
いう構造とした場合には、いわゆる「非破壊読み出し」
が可能である。すなわち、この構造の磁気抵抗効果素子
を用いる場合には、磁気記録層に磁化方向を記録し、読
み出しの際には、磁化自由層の磁化方向を適宜変化させ
てセンス電流を比較することにより、磁気記録層の磁化
方向を読み出すことができる。但しこの場合には、磁気
記録層の磁化反転磁界よりも磁化自由層の磁化反転磁界
のほうが小さくなるように設計する必要がある。

【０１３８】図２３（ａ）は、図２２のアーキテクチャ
を用いて構成した差動動作型のメモリセルを表す断面模
式図である。また、同図（ｂ）は、その磁気抵抗効果素
子Ｃ１、Ｃ２の積層構造を例示する模式図である。差動
動作型の場合には、上下の磁気抵抗効果素子Ｃ１、Ｃ２
の構造をこのように揃えて、同一の出力が得られるよう
にすることができる。

【０１３９】また、図２４（ａ）は、図２２のアーキテ
クチャを用いて構成した多値記録型のメモリセルを表す
断面模式図である。なお、図２３及び図２４において
も、簡単のために、ビット線ＢＬ、磁気抵抗効果素子
Ｃ、デジット線ＤＬのみを表し、それら以外の要素は省
略した。これらメモリセルの動作原理は、図１乃至図１
９に関して前述したものと同様とすることができる。

【０１４０】図２４（ａ）に例示したメモリセルにおい
ても、一対の磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧を
変えるため、同図（ｂ）に表したように、磁気抵抗効果
素子Ｃ１は強磁性１重トンネル接合とし、もう片方の磁
気抵抗効果素子Ｃ２は強磁性２重トンネル接合を用いる
ことができる。または、同図（ｃ）に表したように、下
側の磁気抵抗効果素子Ｃ２も１重トンネル接合としつ
つ、その少なくともいずれかの層の材料あるいは層厚を
上側の素子Ｃ１とは変えることより、Ｃ１とは異なる出
力を得るようにしてもよい。

【０１４１】ここでも、配線（デジット線ＤＬ、ビット
線ＢＬ）の材料としては、例えばＣｕ（銅）を用い、後
に記述するように磁性体からなる被覆層を付与すること
が好ましい。被覆層の材料としては、ＦｅＯｘ（酸化
鉄）、ＣｏＺｎＮｂ（コバルト亜鉛ニオブ）などの磁性
アモルファス材料、ＣｏＦｅＮｉ（コバルトニッケ
ル）、ＮｉＦｅ（ニッケル鉄）、パーマロイなどの磁性
合金を用いることができる。

【０１４２】次に、本発明の磁気メモリに採用できるア
ーキテクチャの第４の具体例について説明する。

【０１４３】図２５は、メモリアレーを積層化できるア
ーキテクチャの第４の具体例を表す模式図である。すな
わち、同図は、メモリアレーの断面構造を表す。

【０１４４】このアーキテクチャにおいては、読み出し
／書き込み用ビット線ＢＬｗに複数の磁気抵抗効果素子
Ｃが並列に接続され、これら磁気抵抗効果素子の他端に
は、それぞれ読み出し用ビット線ＢＬｒがマトリクス状
に接続されている。

【０１４５】さらに、これら読み出し用ビット線ＢＬｒ
に近接して、書き込み用デジット線ＤＬが配線されてい
る。

【０１４６】磁気抵抗効果素子への書き込みは、読み出
し／書き込み用ビット線ＢＬｗに書き込み電流を流すこ
とにより発生する磁界と、書き込みデジット線ＤＬに書
き込み電流を流すことにより発生する磁界との合成磁界
を磁気抵抗効果素子の磁気記録層に作用させることによ
り、行うことができる。

【０１４７】一方、読み出しの際には、選択トランジス
タＳＴによりビット線ＢＬｗとＢＬｒとを選択すること
により、目的の磁気抵抗効果素子にセンス電流を流して
センスアンプＳＡにより検出することができる。

【０１４８】図２６は、図２５のアーキテクチャを用い
て構成した差動動作型のメモリセルを表す断面模式図で
ある。

【０１４９】また、図２７は、図２５のアーキテクチャ
を用いて構成した多値記録型のメモリセルを表す断面模
式図である。なお、図２６及び図２７においても、簡単
のために、ビット線ＢＬ、磁気抵抗効果素子Ｃ、デジッ
ト線ＤＬのみを表し、それら以外の要素は省略した。こ
れらメモリセルの動作原理は、図１乃至図１９に関して
前述したものと同様とすることができる。

【０１５０】また、図２７に例示したメモリセルにおい
ても、一対の磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧を
変えるため、磁気抵抗効果素子Ｃ１は強磁性１重トンネ
ル接合とし、もう片方の磁気抵抗効果素子Ｃ２は強磁性
２重トンネル接合を用いている。

【０１５１】図２７（ａ）に例示したメモリセルにおい
ても、一対の磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧を
変えるため、同図（ｂ）に表したように、磁気抵抗効果
素子Ｃ１は強磁性１重トンネル接合とし、もう片方の磁
気抵抗効果素子Ｃ２は強磁性２重トンネル接合を用いる
ことができる。または、同図（ｃ）に表したように、下
側の磁気抵抗効果素子Ｃ２も１重トンネル接合としつ
つ、その少なくともいずれかの層の材料あるいは層厚を
上側の素子Ｃ１とは変えることより、Ｃ１とは異なる出
力を得るようにしてもよい。

【０１５２】また、配線（デジット線ＤＬ、ビット線Ｂ
Ｌ）の材料や、その周囲に設ける２被覆層についても、
図１９乃至図２４に関して前述したものと同様である。

【０１５３】次に、本発明の磁気メモリに採用できるア
ーキテクチャの第５の具体例について説明する。

【０１５４】図２８は、本特許を適用できるアーキテク
チャの第５の具体例を表す模式図である。すなわち、同
図は、メモリアレーの断面構造を表す。読み出し用ビッ
ト線ＢＬｒがリードＬを介して磁気抵抗効果素子に接続
され、磁気抵抗効果素子の直下には書き込み用デジット
線が配線されている点が異なる。このようにすると、磁
気抵抗効果素子とデジット線とを図２５の構造よりも接
近させることができる。その結果として、デジット線か
らの書き込み磁界を磁気抵抗効果素子に対してより効果
的に作用させることができる。

【０１５５】図２９乃至図３１は、図２８のアーキテク
チャを用いて構成した差動動作型のメモリセルを表す断
面模式図である。

【０１５６】また、図３２は、図２８のアーキテクチャ
を用いて構成した多値記録型のメモリセルを表す断面模
式図である。なお、図２９及び図３２においても、簡単
のために、ビット線ＢＬ、磁気抵抗効果素子Ｃ、デジッ
ト線ＤＬのみを表し、それら以外の要素は省略した。

【０１５７】また、図３２に例示したメモリセルにおい
ても、一対の磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧を
変えるため、磁気抵抗効果素子Ｃ１は強磁性１重トンネ
ル接合とし、もう片方の磁気抵抗効果素子Ｃ２は強磁性
２重トンネル接合を用いている。これらメモリセルの動
作原理は、図１乃至図１９に関して前述したものと同様
とすることができる。

【０１５８】ここで、図２９に表したメモリセルは、磁
気抵抗効果素子Ｃ１、Ｃ２として強磁性１重トンネル接
合素子を用いたものである。

【０１５９】また、図３０に表したメモリセルは、磁気
抵抗効果素子Ｃ１、Ｃ２として強磁性２重トンネル接合
素子を用いたものである。

【０１６０】一方、図３１に表したメモリセルは、磁気
抵抗効果素子Ｃ１、Ｃ２として、強磁性１重トンネル接
合を有し、且つ記録層を強磁性層ＦＭと非磁性層ＮＭと
強磁性層ＦＭの３層構造としたものである。

【０１６１】また、図３２（ａ）及び（ｂ）において
は、多値記録の容易のために、上側の磁気抵抗効果素子
Ｃ１を１重トンネル接合、下側の磁気抵抗効果素子Ｃ２
を２重トンネル接合として、これらの出力が互いに異な
るようにした場合を例示した。しかし、この代わりに、
磁気抵抗効果素子Ｃ２として、図３２（ｃ）に例示した
ような１重トンネル接合のものを用いてもよい。この場
合、上側の磁気抵抗効果素子Ｃ１と比較して、例えば、
いずれかの層の材料あるいは層厚を変えることにより、
磁気抵抗効果素子Ｃ１とは異なる出力を得ることができ
る。このようにしても、多値記録を容易にすることがで
きる。

【０１６２】次に、本発明のメモリセルの配線に設ける
ことができる被覆層ＳＭについて説明する。

【０１６３】図３３乃至図３５は、被覆層ＳＭを設けた
メモリセルを例示する模式図である。すなわち、同図
（ａ）はそのビット線ＢＬの長手方向に対する垂直断面
図、同図（ｂ）は長手方向に対する平行断面図である。

【０１６４】図３３は、図１に表したメモリセルにおい
て被覆層ＳＭを設けた場合を例示し、配線（デジット線
ＤＬ、ビット線ＢＬ）の外周部に、磁性体からなる被覆
層ＳＭが付与されている。すなわち、銅（Ｃｕ）などか
らなる配線（デジット線ＤＬ、ビット線ＢＬ）の外周の
うちで、書き込み磁界を放出する必要がない部分を磁性
体からなる被覆層ＳＭにより覆っている。このようにす
ると、デジット線ＤＬやビット線ＢＬから放出される書
き込み磁界による書き込みクロストーク、すなわち横方
向や積層方向に隣接する他の磁気抵抗効果素子に対する
不必要な書き込みを防ぐことができる。

【０１６５】従って、被覆層ＳＭは磁界の漏洩を防ぐ作
用を有し、その材料としては、ＦｅＯｘ（酸化鉄）、Ｃ
ｏＺｎＮｂ（コバルト亜鉛ニオブ）などの磁性アモルフ
ァス材料、ＣｏＦｅＮｉ（コバルトニッケル）、ＮｉＦ
ｅ（ニッケル鉄）、パーマロイなどの磁性合金を用いる
ことができる。

【０１６６】また、この被覆層ＳＭは、図３４に例示し
た如く、磁気抵抗効果素子Ｃ１、Ｃ２の側面にまで延出
させて設けても良い。このようにすると、書き込み用デ
ジット線ＤＬ１、ＤＬ２からの書き込み磁界の放散を効
果的に防ぎ、磁気抵抗効果素子Ｃ１、Ｃ２の記録層に効
率的に集中させることも可能となる。この時、磁性金属
からなる被覆層ＳＭは、いわゆる「磁気ヨーク」として
の作用も有する。従って、被覆層ＳＭを、磁気抵抗効果
素子Ｃ１、Ｃ２の記録層の近傍まで延出させると、これ
ら被覆層ＳＭを介して、書き込み電流磁界を記録層に集
中させて、書き込み効率をさらに改善することもでき
る。

【０１６７】また、図３４の如く被覆層ＳＭを延出させ
る場合には、延出部は、必ずしも一体でなくてもよい。
すなわち、デジット線ＤＬ１、ＤＬ２の周囲を被覆する
被覆層ＳＭの部分と、磁気抵抗効果素子Ｃ１、Ｃ２の近
傍に設けられた被覆層ＳＭの部分とは、磁気的に結合し
ていればよく、これらの部分の間に空間あるいは他の材
料が介在していてもよい。

【０１６８】図３５は、図２９に表したメモリセルにお
いて被覆層ＳＭを設けた場合を例示する。すなわち、配
線（デジット線ＤＬ、ビット線ＢＬ）の外周部に、磁性
体からなる被覆層ＳＭが付与されている。このようにす
ると、やはり、デジット線ＤＬやビット線ＢＬから放出
される書き込み磁界による書き込みクロストーク、すな
わち横方向や積層方向に隣接する他の磁気抵抗効果素子
に対する不必要な書き込みを防ぐことができる。

【０１６９】また、この具体例の場合にも、図３４に例
示した如く、被覆層ＳＭを磁気抵抗効果素子Ｃ１、Ｃ２
の側面にまで延出させることにより、書き込み磁界の放
散を防ぎ、磁気ヨークとして記録層に電流磁界を集中さ
せる効果が得られる。

【０１７０】図３６は、図２９に例示した差動動作型ア
ーキテクチャのメモリセルを積層した磁気メモリの断面
構造を例示する模式図である。このように、マトリクス
状の差動動作型メモリセルを積層することにより、高い
集積度の大容量メモリを実現できる。なお、このような
積層構造は、図２９に例示したアーキテクチャには限定
されず、その他前述したいずれの差動動作型のアーキテ
クチャについても同様に可能である。

【０１７１】図３７は、図２４に例示した多値記録型ア
ーキテクチャのメモリセルを積層して磁気メモリの断面
構造を例示する模式図である。多値記録型の場合にも、
このように、マトリクス状のメモリセルを積層すること
により、高い集積度の大容量メモリを実現できる。な
お、このような積層構造は、図２４に例示した多値記録
型アーキテクチャには限定されず、その他前述したいず
れの多値記録型のアーキテクチャについても同様に可能
である。

【０１７２】図３７（ａ）に例示したメモリセルにおい
ても、一対の磁気抵抗効果素子Ｃ１、Ｃ２の出力電圧を
変えるため、同図（ｂ）に表したように、磁気抵抗効果
素子Ｃ１は強磁性１重トンネル接合とし、もう片方の磁
気抵抗効果素子Ｃ２は強磁性２重トンネル接合を用いる
ことができる。または、同図（ｃ）に表したように、下
側の磁気抵抗効果素子Ｃ２も１重トンネル接合としつ
つ、その少なくともいずれかの層の材料あるいは層厚を
上側の素子Ｃ１とは変えることより、Ｃ１とは異なる出
力を得るようにしてもよい。

【０１７３】また一方、本発明においては、差動動作あ
るいは多値記録を行うために組み合わせて用いる一対の
磁気抵抗効果素子Ｃ１、Ｃ２をビット線ＢＬの上下に設
けることにより上下の磁気抵抗効果素子の間の配線経路
などのバラツキを抑えることができるが、さらに、読み
出し用配線Ｍ１、Ｍ２などについてもその配線構造を工
夫することにより、経路長や寄生容量などの配線環境を
均一にすることができる。

【０１７４】図３８は、読み出し用配線Ｍ１及びＭ２の
配線環境を均一にすることができるメモリ断面構造を表
す模式図である。すなわち、磁気メモリは、複数のメモ
リセルをマトリクス状に集積して形成するが、これを複
数のメモリブロックＭＢに分割し、これらメモリブロッ
クＭＢの間において、読み出し用配線Ｍ１、Ｍ２を交差
させる。つまり、読み出し用配線Ｍ１、Ｍ２は、メモリ
ブロック毎に、上下関係が反転するように配線されてい
る。

【０１７５】このようにすると、読み出し用配線Ｍ１、
Ｍ２の配線長や、寄生容量などの配線環境を実質的に同
一にすることができる。つまり、信号レベルの低下量
や、伝送速度の遅延量などを同一にできる。その結果と
して、ビット線ＢＬの上下に設けられた一対の磁気抵抗
効果素子Ｃ１、Ｃ２からの読み出し信号のレベル低下や
遅延量を揃えることができ、差動動作や多値記録を安定
して実行できる。

【０１７６】なお、図３８に例示したような配線環境の
均一化のための構造は、読み出し用配線Ｍ１、Ｍ２に限
定されず、その他、メモリセルに構造に応じて、ビット
線やワード線などについても同様に実施して同様の効果
が得られる。

【０１７７】

【実施例】以下、実施例を参照しつつ本発明の実施の形
態についてさらに詳細に説明する。

【０１７８】（第１の実施例）まず、本発明の第１の実
施例として、図３３に例示した単純マトリックス構造の
メモリアレーを基本として、３×３個の縦に２個のＴＭ
Ｒセルを有するメモリセルを２層積層させた磁気メモリ
を形成した。但し、本実施例においては、上側の磁気抵
抗効果素子Ｃ１を１重トンネル接合、下側の磁気抵抗効
果素子Ｃ２を２重トンネル接合とした。

【０１７９】この磁気メモリの構造について、その製造
手順に沿って説明すれば、以下の如くである。

【０１８０】まず、図示しない基板上に、まず、下層の
配線Ｍ２及びデジット線ＤＬ２として、銅（Ｃｕ）から
なる厚み１μｍの配線層をダマシン法により作製した。
しかる後に、絶縁層をＣＶＤ（Chemical Vapor Deposit
ion）法で作製しビアをＲＩＥ（Reactive Ion Etchin
g）法で作製した後、ＣＭＰ（Chemical Mechanical Pol
ishing）を行い、平坦化を行った。

【０１８１】その後、下部接続配線ＭＸ２、強磁性２重
トンネル接合を有するＴＭＲ素子Ｃ２の積層構造膜をス
パッタ法により成膜した。その各層の材質及び層厚は、
下側から順に、Ｔａ（３０ｎｍ）／Ｒｕ（３ｎｍ）／Ｉ
ｒ−Ｍｎ（８ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｒｕ（１ｎ
ｍ）／ＣｏＦｅ（３ｎｍ）／ＡｌＯｘ（１ｎｍ）／Ｃｏ
ＦｅＮｉ（２ｎｍ）／Ｃｕ（１．５ｎｍ）／ＣｏＦｅＮ
ｉ（２ｎｍ）／ＡｌＯｘ（１ｎｍ）／ＣｏＦｅ（３ｎ
ｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／ＩｒＭｎ
（８ｎｍ）／Ｔａ（９ｎｍ）／Ｒｕ（３０ｎｍ）とし
た。

【０１８２】次に、最上層のＲｕ（ルテニウム）層をハ
ードマスクとして用い、塩素系のエッチングガスを用い
たＲＩＥにより下側のＲｕ／Ｔａ配線層Ｍ２まで積層構
造膜をエッチングすることにより、ＴＭＲ素子Ｃ２の孤
立パターンを作製した。

【０１８３】その次に、ＲＩＥを用いてＲｕ／Ｔａから
なる配線ＭＸ２まで選択的にエッチングすることより、
下層の接続配線ＭＸ２を形成した。

【０１８４】その後、絶縁体としてＳｉＯｘを低温テオ
ス法により堆積してＣＭＰにより平坦化した後、ビット
線ＢＬを成膜、パターニングにより形成したその後、強
磁性１重トンネル接合を有するＴＭＲ素子Ｃ１の積層構
造膜をスパッタ法により成膜した。その各層の材質及び
層厚は、下側から順に、Ｔａ（５ｎｍ）／ＣｏＦｅＮｉ
（２ｎｍ）／Ｃｕ（１．５ｎｍ）／ＣｏＦｅＮｉ（２ｎ
ｍ）／ＡｌＯｘ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／Ｒｕ
（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／ＩｒＭｎ（８ｎｍ）
／Ｔａ（９ｎｍ）／Ｒｕ（３０ｎｍ）とした。

【０１８５】上述したものと同様方法でＴＭＲ素子Ｃ１
を形成し、平坦化を行った後、接続配線ＭＸ１を成膜、
パターニングを行った。

【０１８６】その後、ビアを同様の方法で形成し、メッ
キ法を用いて銅（Ｃｕ）配線ＤＬ１、Ｍ１を形成した。

【０１８７】その後、磁場を印加可能な熱処理炉に導入
し、ＴＭＲ素子Ｃ１、Ｃ２の磁気記録層５２に一軸異方
性を、磁気固着層５６に一軸異方性をそれぞれ導入し
た。この際に、メモリを差動動作型とする場合は、デジ
ットＤＬの長手方向と同じ方向に一軸異方性を付与し、
メモリを多値記録型とする場合はビット線ＢＬの長手と
同じ方向に一軸異方性を付与した。

【０１８８】このようにして製作した本発明の磁気メモ
リにおいて、信号出力を測定し、差動動作、多値化の効
果を調べる実験を行った。

【０１８９】図３９は、本実施例において得られた磁気
抵抗効果素子Ｃ１、Ｃ２の出力電圧の測定値を表す表で
ある。すなわち、ＴＭＲ素子Ｃ１及びＣ２について、ア
ンチパラレルの状態における出力電圧ＶAPと、パラレル
の状態における出力電圧ＶPとを表した。この結果から
も分かるように、２重接合を有するＴＭＲ素子Ｃ２ほう
がアンチパラレル状態とパラレル状態との出力差が大き
くなる。

【０１９０】図３９は、本実施例のメモリセルにおいて
差動動作型の動作をさせた結果を表すグラフ図である。
デジット線ＤＬ１、ＤＬ２に所定の電流を流しつつ、同
図（ａ）に例示したようにビット線ＢＬに対してパルス
状の書き込み電流パルスを流す。こうすることにより、
ＴＭＲ素子Ｃ１及びＣ２の記録層５２に同時に反対方向
の書き込みを実施し、２値情報のうちの「１」に対応す
る情報を記録することができる。

【０１９１】次に、ビット線ＢＬに対して反対向きの書
き込み電流パルスを流すことにより、ＴＭＲ素子Ｃ１及
びＣ２の記録層をそれぞれ反対向きに磁化させる書き込
みを行う。これにより、２値情報のうちの「０」に対応
する情報を記録することができる。

【０１９２】このようにして得られる「１」と「０」と
の出力差は、差動動作をさせた場合には、２５０ｍＶに
達する。これは、ＴＭＲ素子Ｃ２に単独で書き込みをお
こなった場合の出力差（Ｖａ−Ｖｂ）である１７０ｍＶ
と、ＴＭＲ素子Ｃ１に単独で書き込みを行った場合の出
力差（Ｖｃ−Ｖｄ）である８０ｍＶとを積算したものに
等しい。

【０１９３】つまり、差動動作を行うことにより、２値
情報の出力差を大きくとることができ、高いＳ／Ｎ比で
記録、再生を行うことができる。そして、本発明によれ
ば、共通のビット線ＢＬの上下にこれら磁気抵抗効果素
子Ｃ１、Ｃ２を近接させて積層することにより、これら
の素子Ｃ１、Ｃ２について配線環境を実質的に同一と
し、差動動作させた場合の書き込み磁界や読み取り値の
「ずれ」などの問題を解消できる。

【０１９４】さらにまた、共通のビット線ＢＬの上下に
これら磁気抵抗効果素子Ｃ１、Ｃ２を積層することによ
り、磁気メモリをコンパクト且つ簡略な構成とし、高集
積化も容易にすることができる。

【０１９５】次に、図４１は、本実施例のメモリセルに
おいて多値記録の動作をさせた結果を表すグラフ図であ
る。多値記録動作の場合には、ビット線ＢＬに電流を流
しつつ、同図（ａ）に表したように、デジット線ＤＬ
１、ＤＬ２に書き込み電流パルスを適宜流すことによ
り、上下の磁気抵抗効果素子Ｃ１、Ｃ２に対して適宜、
独立に書き込みを行う。

【０１９６】図４１（ａ）に例示した書き込みパルスに
対応して、磁気抵抗効果素子Ｃ１、Ｃ２を差動動作、す
なわちこれらの出力の差をとることにより得られる信号
出力は、図４１（ｂ）に表した如くである。

【０１９７】すなわち、まず、上下の磁気抵抗効果素子
Ｃ１、Ｃ２の両方をアンチパラレル状態にした場合、そ
の出力差はＶａ−Ｖｄすなわち１６０ｍＶとなる。これ
を「０」レベルとする。

【０１９８】また、磁気抵抗効果素子Ｃ２をアンチパラ
レル、磁気抵抗効果素子Ｃ１をパラレルとした場合に
は、出力差はＶａ−Ｖｃすなわち８０ｍＶとなる。これ
を「１」レベルとする。

【０１９９】さらに、磁気抵抗効果素子Ｃ２をパラレ
ル、磁気抵抗効果素子Ｃ１をアンチパラレルとした場合
には、出力差はＶｂ−Ｖｄすなわち−１０ｍＶとなる。
これを「２」レベルとする。

【０２００】そして、磁気抵抗効果素子Ｃ２及びＣ１を
いずれもパラレルとした場合には、出力差はＶｂ−Ｖｃ
すなわち−９０ｍＶとなる。これを「３」レベルとす
る。

【０２０１】つまり、本実施例においては、「０」〜
「３」の４値のデータを８０ｍＶ乃至９０ｍＶの間隔で
設定することができ、データ間に十分な分解能を与え
て、確実且つ容易に４値情報の記録、再生が可能とな
る。

【０２０２】そして、本発明によれば、共通のビット線
ＢＬの上下にこれら磁気抵抗効果素子Ｃ１、Ｃ２を近接
させて積層することにより、これらの素子Ｃ１、Ｃ２に
ついて配線環境を実質的に同一とし、多値記録動作させ
た場合の書き込み磁界や読み取り値の「ずれ」などの問
題を解消できる。

【０２０３】さらにまた、共通のビット線ＢＬの上下に
これら磁気抵抗効果素子Ｃ１、Ｃ２を積層することによ
り、多値記録型磁気メモリをコンパクト且つ簡略な構成
とし、高集積化も容易にすることができる。

【０２０４】（第２の実施例）次に、本発明の第２の実
施例として、図２４に表した「はしご型」構造のメモリ
アレーを基本として、３×３個の縦に２個のＴＭＲセル
を有するメモリセルを２層積層させた磁気メモリを形成
した。なお、本実施例においても、図２４（ｂ）に表し
たように、上側の磁気抵抗効果素子Ｃ１を１重トンネル
接合型とし、下側の磁気抵抗効果素子Ｃ２を２重トンネ
ル接合型とした。

【０２０５】この磁気メモリの構造について、その製造
手順に沿って説明すれば、以下の如くである。

【０２０６】図示しない基板上に、まず、下層のデジッ
ト線ＤＬ２として、銅（Ｃｕ）からなる厚み１μｍの配
線層をダマシン法により作製した。しかる後に、絶縁層
をＣＶＤ法で作製した後、ＣＭＰにより平坦化を行っ
た。その後、下層のビット線ＢＬ１として、Ｃｕ／Ｔａ
からなる厚み１μｍの配線層をスパッタ法により成膜
し、強磁性トンネル接合を有するＴＭＲ素子Ｃ２の積層
構造膜をスパッタ法により成膜した。

【０２０７】ＴＭＲ素子Ｃ２の各層の材質及び層厚は、
下側から順に、Ｔａ（２ｎｍ）／Ｒｕ（３ｎｍ）／Ｐｔ
−Ｍｎ（１２ｎｍ）／ＣｏＦｅ（２．５ｎｍ）／Ｒｕ
（１ｎｍ）／ＣｏＦｅ（３ｎｍ）／ＡｌＯｘ（１ｎｍ）
／ＣｏＦｅＮｉ（１．８ｎｍ）／Ｒｕ（１．５ｎｍ）／
ＣｏＦｅＮｉ（１．８ｎｍ）／ＡｌＯｘ（１ｎｍ）／Ｃ
ｏＦｅ（３ｎｍ）／Ｒｕ（１ｎｍ）／ＣｏＦｅ（２．５
ｎｍ）／ＩｒＭｎ（９ｎｍ）／Ｔａ（９ｎｍ）／Ｒｕ
（３０ｎｍ）とした。

【０２０８】次に、最上層のＲｕ（ルテニウム）層をハ
ードマスクとして用い、塩素系のエッチングガスを用い
たＲＩＥにより下側のＲｕ／Ｔａ／Ｃｕ配線層ＢＬ１ま
で積層構造膜をエッチングすることにより、ＴＭＲ素子
Ｃ２の孤立パターンを作製した。

【０２０９】その次に、ＲＩＥを用いてＲｕ／Ｔａ／Ｃ
ｕからなるＢＬ１配線まで選択的にエッチングすること
より、下層のビット線ＢＬ１を形成した。

【０２１０】その後、絶縁体としてＳｉＯｘを低温テオ
ス法により堆積してＣＭＰにより平坦化した後、ビット
線ＢＬ２を成膜、パターニングにより形成したその後、
強磁性１重トンネル接合を有するＴＭＲ素子Ｃ１の積層
構造膜をスパッタ法により成膜した。その各層の材質及
び層厚は、下側から順に、Ｔａ（１０ｎｍ）／ＣｏＦｅ
Ｎｉ（２ｎｍ）／Ｒｕ（１．５ｎｍ）／ＣｏＦｅＮｉ
（２ｎｍ）／ＡｌＯｘ（１ｎｍ）／ＣｏＦｅ（３ｎｍ）
／Ｒｕ（１ｎｍ）／ＣｏＦｅ（２．２ｎｍ）／ＩｒＭｎ
（８ｎｍ）／Ｔａ（９ｎｍ）／Ｒｕ（３０ｎｍ）とし
た。

【０２１１】ＴＭＲ素子Ｃ２と同様の方法でＴＭＲ素子
Ｃ１を形成し、平坦化を行った後、ビット線ＢＬ３を成
膜、パターニングを行った。

【０２１２】この後のプロセスは、第１実施例に関して
前述したものと概略同様であるのでその説明は省略す
る。

【０２１３】その後、磁場を印加可能な熱処理炉に導入
し、ＴＭＲ素子Ｃ１、Ｃ２の磁気記録層５２に一軸異方
性を、磁気固着層５６に一軸異方性をそれぞれ導入し
た。この際に、メモリを差動動作型とする場合は、デジ
ットＤＬの長手方向と同じ方向に一軸異方性を付与し、
メモリを多値記録型とする場合はビット線ＢＬの長手と
同じ方向に一軸異方性を付与した。

【０２１４】このようにして製作した本発明の磁気メモ
リにおいて、信号出力を測定し、差動動作、多値化の効
果を調べる実験を行った。

【０２１５】図４２は、本実施例において得られた磁気
抵抗効果素子Ｃ１、Ｃ２の出力電圧の測定値を表す表で
ある。すなわち、ＴＭＲ素子Ｃ１及びＣ２について、ア
ンチパラレルの状態における出力電圧ＶAPと、パラレル
の状態における出力電圧ＶPとを表した。この結果から
も分かるように、２重接合を有するＴＭＲ素子Ｃ２ほう
がアンチパラレル状態とパラレル状態との出力差が大き
くなる。

【０２１６】図４３は、本実施例のメモリセルにおいて
差動動作型の動作をさせた結果を表すグラフ図である。
デジット線ＤＬ１、ＤＬ２に所定の電流を流しつつ、同
図（ａ）に表したようにビット線ＢＬに対してパルス状
の書き込み電流パルスを流す。こうすることにより、Ｔ
ＭＲ素子Ｃ１及びＣ２の記録層５２に同時に反対方向に
書き込みを実施し、２値情報のうちの「１」に対応する
情報を記録することができる。

【０２１７】次に、ビット線ＢＬに対して反対向きの書
き込み電流パルスを流すことにより、ＴＭＲ素子Ｃ１及
びＣ２の記録層をそれぞれ反対向きに磁化させる書き込
みを行う。これにより、２値情報のうちの「０」に対応
する情報を記録することができる。

【０２１８】このようにして得られる「１」と「０」と
の出力差は、差動動作をさせた場合には、２８０ｍＶに
達する。これは、ＴＭＲ素子Ｃ２に単独で書き込みをお
こなった場合の出力差（Ｖａ−Ｖｂ）である１８５ｍＶ
と、ＴＭＲ素子Ｃ１に単独で書き込みを行った場合の出
力差（Ｖｃ−Ｖｄ）である９５ｍＶとを積算したものに
等しい。

【０２１９】つまり、本実施例においても、差動動作を
行うことにより、２値情報の出力差を大きくとることが
でき、高いＳ／Ｎ比で記録、再生を行うことができる。
そして、本実施例においても、共通のビット線ＢＬの上
下にこれら磁気抵抗効果素子Ｃ１、Ｃ２を近接させて積
層することにより、これらの素子Ｃ１、Ｃ２について配
線環境を実質的に同一とし、差動動作させた場合の書き
込み磁界や読み取り値の「ずれ」などの問題を解消でき
る。

【０２２０】さらにまた、共通のビット線ＢＬの上下に
これら磁気抵抗効果素子Ｃ１、Ｃ２を積層することによ
り、磁気メモリをコンパクト且つ簡略な構成とし、高集
積化も容易にすることができる。

【０２２１】次に、図４４は、本実施例のメモリセルに
おいて多値記録の動作をさせた結果を表すグラフ図であ
る。多値記録動作の場合には、ビット線ＢＬに電流を流
しつつ、同図（ａ）に表したように、デジット線ＤＬ
１、ＤＬ２に書き込み電流パルスを適宜流すことによ
り、上下の磁気抵抗効果素子Ｃ１、Ｃ２に対して適宜、
独立に書き込みを行う。

【０２２２】図４４（ａ）に例示した書き込みパルスに
対応して、磁気抵抗効果素子Ｃ１、Ｃ２を差動動作、す
なわちこれらの出力の差をとることにより得られる信号
出力は、図４４（ｂ）に表した如くである。

【０２２３】すなわち、まず、上下の磁気抵抗効果素子
Ｃ１、Ｃ２の両方をアンチパラレル状態にした場合、そ
の出力差はＶａ−Ｖｄすなわち１８７．５ｍＶとなる。
これを「０」レベルとする。

【０２２４】また、磁気抵抗効果素子Ｃ２をアンチパラ
レル、磁気抵抗効果素子Ｃ１をパラレルとした場合に
は、出力差はＶａ−Ｖｃすなわち９２．５ｍＶとなる。
これを「１」レベルとする。

【０２２５】さらに、磁気抵抗効果素子Ｃ２をパラレ
ル、磁気抵抗効果素子Ｃ１をアンチパラレルとした場合
には、出力差はＶｂ−Ｖｄすなわち２．５ｍＶとなる。
これを「２」レベルとする。

【０２２６】そして、磁気抵抗効果素子Ｃ２及びＣ１を
いずれもパラレルとした場合には、出力差はＶｂ−Ｖｃ
すなわち−９２．５ｍＶとなる。これを「３」レベルと
する。

【０２２７】つまり、本実施例においては、「０」〜
「３」の４値のデータを９０ｍＶ乃至９５ｍＶの間隔で
設定することができ、データ間に十分な分解能を与え
て、確実且つ容易に４値情報の記録、再生が可能とな
る。

【０２２８】そして、本実施例においても、共通のビッ
ト線ＢＬの上下にこれら磁気抵抗効果素子Ｃ１、Ｃ２を
近接させて積層することにより、これらの素子Ｃ１、Ｃ
２について配線環境を実質的に同一とし、多値記録動作
させた場合の書き込み磁界や読み取り値の「ずれ」など
の問題を解消できる。

【０２２９】さらにまた、共通のビット線ＢＬの上下に
これら磁気抵抗効果素子Ｃ１、Ｃ２を積層することによ
り、多値記録型磁気メモリをコンパクト且つ簡略な構成
とし、高集積化も容易にすることができる。

【０２３０】（第３の実施例）次に、本発明の第３の実
施例として、図４及び図５に例示した配線構造を有する
磁気メモリの全体構成について説明する。

【０２３１】図４５は、本実施例の磁気メモリの全体構
成を例示する概念図である。すなわち、図４乃至図６に
関して前述した通り、本発明においては、作動動作する
一対の磁気抵抗効果素子Ｃ１、Ｃ２の上下に設けられた
デジット線ＤＬ１、ＤＬ２の端を短絡することにより、
ひとつの電源で書き込みパルスを与えることができる。

【０２３２】このような配線構造を有する磁気メモリ
は、図４５に例示した如く、メモリアレイ１１０の両
端、すなわちビット線の配線方向の両端には、ビット線
ＢＬに電流を供給するためのドライバーと、ビット線Ｂ
Ｌから電流を吸い込むためのシンカーとを有する。

【０２３３】本発明においては、ビット線ＢＬに対し
て、正負両方向の電流を流すので、メモリアレイ１１０
の両端にドライバー２１０、２３０がそれぞれ設けられ
ている。また、同様にシンカー２２０、２４０がメモリ
アレイ１１０の両端に設けられている。

【０２３４】ドライバー２１０からビット線ＢＬに供給
された電流はシンカー２４０により吸い込まれる。ま
た、ドライバー２３０からビット線ＢＬに供給された電
流は、シンカー２２０により吸い込まれる。

【０２３５】一方、デジット線ＤＬ１、ＤＬ２の配線方
向についてみると、メモリアレイ１１０の一端にのみ、
ドライバー３１０及びシンカー３２０が設けられてい
る。これは、図４乃至図６に関して前述した如く、上下
のデジット線ＤＬ１、ＤＬ２の多端を短絡して、ひとつ
の配線経路を構成しているからである。従って、ドライ
３１０からデジット線ＤＬ１、ＤＬ２のいずれか一方に
供給された電流は、メモリアレイ１１０の多端に設けら
れた短絡部を介して、デジット線ＤＬ１、ＤＬ２のいず
れか他方に流入して折り返し、シンカー３２０に吸い込
まれる。

【０２３６】本実施例によれば、上下２対のデジット線
ＤＬ１、ＤＬ２に対して、ひとつのドライバー３１０及
びシンカー３２０で電流を流すことができる。その結果
として、ドライバーやシンカーを増設する必要がなく、
メモリアレイの占有率すなわち、Array efficiency を
高くすることができる。

【０２３７】（第４の実施例）次に、本発明の第４の実
施例として、図８乃至図１１に例示した配線構造を有す
る磁気メモリの全体構成について説明する。

【０２３８】図４６は、本実施例の磁気メモリの全体構
成を例示する概念図である。すなわち、図８乃至図１１
に関して前述した通り、本発明においては、多値記録の
ために作動動作する一対の磁気抵抗効果素子Ｃ１、Ｃ２
の上下に設けられたデジット線ＤＬ１、ＤＬ２の一端に
スイッチング素子Ｔｒ１を設けて適宜短絡することによ
り、ひとつの電源で書き込みパルスを与えることが可能
となる。

【０２３９】このような配線構造を有する磁気メモリの
場合も、図４６（ａ）に例示した如く、メモリアレイ１
１０の両端、すなわちビット線の配線方向の両端には、
ビット線ＢＬに電流を供給するためのドライバーと、ビ
ット線ＢＬから電流を吸い込むためのシンカーとを有す
る。

【０２４０】これは、図４５に関して前述した如く、ビ
ット線ＢＬに対して、正負両方向の電流を流すからであ
り、メモリアレイ１１０の両端にドライバー２１０、２
３０がそれぞれ設けられている。また、同様にシンカー
２２０、２４０がメモリアレイ１１０の両端に設けられ
ている。

【０２４１】一方、デジット線ＤＬ１、ＤＬ２の配線方
向についてみると、メモリアレイ１１０の両端に、スイ
ッチング部４００、４１０を介してドライバー３１０、
３３０及びシンカー３２０、３４０が設けられている。
これは、図８乃至図１１に関して前述した如く、記録モ
ードに応じて、デジット線に流す電流の方向を変える必
要があるからである。

【０２４２】すなわち、図８及び図９に関して前述した
ように、デジット線の他端に設けられたスイッチング素
子Ｔｒ１をオンにして短絡させ、ドライバー３１０から
デジット線ＤＬ１、ＤＬ２のいずれか一方に電流を流
し、デジット線のいずれか他方からシンカー３２０に電
流を吸い込む必要がある。スイッチング部４００を動作
させることにより、電流を流す方向に応じて、ドライバ
ー３１０とシンカー３２０をそれぞれデジット線ＤＬ
１、ＤＬ２のいずれか一方に切り替えて接続する。

【０２４３】また、図１０及び図１１に関して前述した
ように、スイッチング素子Ｔｒ１をオフして上下のデジ
ット線を遮断し、これらデジット線に同方向の書き込み
電流を流す場合もある。この際に、電流を供給する側の
スイッチング部４１０、４２０を順次切り替えることに
より、ドライバー３１０、３３０のいずれかから上下の
デジット線ＤＬ１、ＤＬ２に順次、書き込み電流パルス
を供給することができる。この電流は、デジット線ＤＬ
１、ＤＬ２の他端にスイッチング部を介して接続された
シンカーにより吸い取られる。

【０２４４】本実施例によれば、上下２対のデジット線
ＤＬ１、ＤＬ２に対して、２組のドライバー及びシンカ
ーで電流を流すことができる。その結果として、ドライ
バーやシンカーを増設する必要がなく、メモリアレイの
占有率すなわち、Array efficiency を高く維持するこ
とができる。

【０２４５】以上、具体例を参照しつつ、本発明の実施
の形態について説明した。しかし、本発明は、これらの
具体例に限定されるものではない。例えば、磁気抵抗効
果素子を構成する強磁性体層、絶縁膜、反強磁性体層、
非磁性金属層、電極などの具体的な材料や、膜厚、形
状、寸法などに関しては、当業者が適宜選択することに
より本発明を同様に実施し、同様の効果を得ることがで
きるものも本発明の範囲に包含される。

【０２４６】同様に、本発明の磁気メモリを構成するビ
ット線、デジット線、ワード線、被覆層、選択トランジ
スタ、ダイオードをはじめとする各要素の構造、材質、
形状、寸法についても、当業者が適宜選択することによ
り本発明を同様に実施し、同様の効果を得ることができ
るものも本発明の範囲に包含される。

【０２４７】その他、本発明の実施の形態として上述し
た磁気メモリを基にして、当業者が適宜設計変更して実
施しうるすべての磁気メモリも同様に本発明の範囲に属
する。

【０２４８】

【発明の効果】以上詳述したように、本発明によれば、
ビット線の上下の一対の磁気抵抗効果素子を近接して設
けることにより、これら磁気抵抗効果素子に対する配線
環境を揃えることができる。

【０２４９】その結果として、差動動作や多値記録を実
施する場合にも、信号のばらつきなどによる読み出しあ
るいは書き込みエラーを解消できる。

【０２５０】さらに、メモリセルの集積度を上げ、構造
も簡単にできるので、超大容量・高速の磁気メモリを容
易に実現することができ、産業上のメリットは多大であ
る。

【図面の簡単な説明】

【図１】本発明の磁気メモリの単位セルの積層構造を単
純化して表した模式断面図である。

【図２】一対の磁気抵抗効果素子Ｃ１、Ｃ２を、ビット
線ＢＬの長手方向に沿って、「ずらして」設けた具体例
を表す模式図である。

【図３】差動動作アーキテクチャを用いた場合のデータ
の書きこみを説明するための概念図である。

【図４】磁気抵抗効果素子Ｃ１、Ｃ２の上下にそれぞれ
接続されているデジット線ＤＬ１、ＤＬ２の端部を短絡
して共通化した配線構造を表す模式図である。

【図５】磁気抵抗効果素子Ｃ１、Ｃ２の上下にそれぞれ
接続されているデジット線ＤＬ１、ＤＬ２の端部を短絡
して共通化した配線構造を表す模式図である。

【図６】ビット線ＢＬとデジット線ＤＬ１に挟まれた磁
気抵抗効果素子Ｃ１の磁気記録層の磁化Ｍの反転方向を
模式的に表す平面図である。

【図７】本発明の多値記録メモリセルを表す模式図であ
る。

【図８】多値情報が記録可能な縦型差動ＭＲＡＭにおい
て、ビット線ＢＬに略直行して設けられた２つのデジッ
ト線ＤＬ１、ＤＬ２のそれぞれの端部の片方をスイッチ
ング素子を介して短絡可能とした配線構造を表す模式図
である。

【図９】多値情報が記録可能な縦型差動ＭＲＡＭにおい
て、ビット線ＢＬに略直行して設けられた２つのデジッ
ト線ＤＬ１、ＤＬ２のそれぞれの端部の片方をスイッチ
ング素子を介して短絡可能とした配線構造を表す模式図
である。

【図１０】多値情報が記録可能な縦型差動ＭＲＡＭにお
いて、ビット線ＢＬに略直行して設けられた２つのデジ
ット線ＤＬ１、ＤＬ２のそれぞれの端部の片方をスイッ
チング素子を介して短絡可能とした配線構造を表す模式
図である。

【図１１】多値情報が記録可能な縦型差動ＭＲＡＭにお
いて、ビット線ＢＬに略直行して設けられた２つのデジ
ット線ＤＬ１、ＤＬ２のそれぞれの端部の片方をスイッ
チング素子を介して短絡可能とした配線構造を表す模式
図である。

【図１２】強磁性一重トンネル接合を有する磁気抵抗効
果素子の断面構造を表す模式図である。

【図１３】強磁性一重トンネル接合を有する磁気抵抗効
果素子の断面構造を表す模式図である。

【図１４】強磁性２重トンネル接合を有する磁気抵抗効
果素子の断面構造を例示する模式図である。

【図１５】強磁性２重トンネル接合を有する磁気抵抗効
果素子の断面構造を例示する模式図である。

【図１６】強磁性２重トンネル接合を有する磁気抵抗効
果素子の断面構造を例示する模式図である。

【図１７】磁気抵抗効果素子の磁気記録層の平面形状
と、それに対応する磁化の方向を例示した模式図であ
る。

【図１８】ＣＭＯＳを用いた場合の本特許のアーキテク
チャ構造を示す。

【図１９】本発明において用いることができるアーキテ
クチャの第２の具体例を表す模式図である。

【図２０】図１９のアーキテクチャを用いて構成した差
動動作型のメモリセルを表す断面模式図である。

【図２１】図１９のアーキテクチャを用いて構成した多
値記録型のメモリセルを表す断面模式図である。

【図２２】メモリアレーを積層化できるアーキテクチャ
の第３の具体例を表す模式図である。

【図２３】図２２のアーキテクチャを用いて構成した差
動動作型のメモリセルを表す断面模式図である。

【図２４】図２２のアーキテクチャを用いて構成した多
値記録型のメモリセルを表す断面模式図である。

【図２５】メモリアレーを積層化できるアーキテクチャ
の第４の具体例を表す模式図である。

【図２６】図２５のアーキテクチャを用いて構成した差
動動作型のメモリセルを表す断面模式図である。

【図２７】図２５のアーキテクチャを用いて構成した多
値記録型のメモリセルを表す断面模式図である。

【図２８】本発明において用いることができるアーキテ
クチャの第５の具体例を表す模式図である。

【図２９】図２８のアーキテクチャを用いて磁気抵抗効
果素子Ｃ１、Ｃ２として強磁性１重トンネル接合素子に
より構成した差動動作型のメモリセルを表す断面模式図
である。

【図３０】図２８のアーキテクチャを用いて磁気抵抗効
果素子Ｃ１、Ｃ２として強磁性２重トンネル接合素子に
より構成した差動動作型のメモリセルを表す断面模式図
である。

【図３１】図２８のアーキテクチャを用いて磁気抵抗効
果素子Ｃ１、Ｃ２として、強磁性１重トンネル接合を有
し、且つ記録層を強磁性層ＦＭと非磁性層ＮＭと強磁性
層ＦＭの３層構造とした差動動作型のメモリセルを表す
断面模式図である。

【図３２】図２８のアーキテクチャを用いて構成した多
値記録型のメモリセルを表す断面模式図である。

【図３３】被覆層ＳＭを設けたメモリセルを例示する模
式図である。

【図３４】被覆層ＳＭを設けたメモリセルを例示する模
式図である。

【図３５】被覆層ＳＭを設けたメモリセルを例示する模
式図である。

【図３６】図２９に例示した差動動作型アーキテクチャ
のメモリセルを積層した磁気メモリの断面構造を例示す
る模式図である。

【図３７】図２４に例示した多値記録型アーキテクチャ
のメモリセルを積層して磁気メモリの断面構造を例示す
る模式図である。

【図３８】読み出し用配線Ｍ１及びＭ２の配線環境を均
一にすることができるメモリ断面構造を表す模式図であ
る。

【図３９】本発明の第１の実施例において得られた磁気
抵抗効果素子Ｃ１、Ｃ２の出力電圧の測定値を表す表で
ある。

【図４０】差動動作型の動作をさせた結果を表すグラフ
図である。

【図４１】多値記録型の動作をさせた結果を表すグラフ
図である。

【図４２】本発明の第２の実施例において得られた磁気
抵抗効果素子Ｃ１、Ｃ２の出力電圧の測定値を表す表で
ある。

【図４３】差動動作型の動作をさせた結果を表すグラフ
図である。

【図４４】多値記録型の動作をさせた結果を表すグラフ
図である。

【図４５】本発明の第３実施例の磁気メモリの全体構成
を例示する概念図である。

【図４６】本発明の第４実施例の磁気メモリの全体構成
を例示する概念図である。

【符号の説明】

５２ 強磁性層（記録層） ５４ トンネルバリア層 ５６ 強磁性層（固着層） ５８ 反強磁性層 ＡＦ 反強磁性層 ＢＦ 下地層 ＢＬ ビット線 ＢＬ、ＢＬ１〜ＢＬ３ ビット線 ＢＬｗ 書き込み用ビット線 Ｃ、Ｃ１、Ｃ２ 磁気抵抗効果素子 ＣＭＯＳ 選択トランジスタ Ｄ ダイオード ＤＬ、ＤＬ１、ＤＬ２ デジット線 ＦＭ、ＦＭ１、ＦＭ２ 強磁性層 Ｉ 電流 Ｍ１，Ｍ２ 読み出し用配線 ＭＢ メモリブロック ＭＸ１、ＭＸ２ 接続配線 ＮＭ 非磁性層 ＰＢ 保護層 ＳＡ アンプ ＳＬ 積層膜 ＳＭ 被覆層 ＳＴ 選択トランジスタ ＳＴＢ 選択トランジスタ ＴＢ トンネルバリア層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅尾 吉昭 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F083 FZ10 GA09 GA12 JA37 JA38 KA01 KA05 LA03 LA12 LA15 LA16 MA06 MA19 PR40 ZA21

Claims (13)

【特許請求の範囲】
1. 【請求項１】第１の方向に延在する第１の配線と、 前記第１の配線の上に形成された第１の磁気抵抗効果素
   子と、 前記第１の配線の下に形成された第２の磁気抵抗効果素
   子と、 前記第１の配線の上側において、前記第１の方向と交差
   する方向に延在する第２の配線と、 前記第１の配線の下側において、前記第１の方向と交差
   する方向に延在する第３の配線と、 を備え、 前記第２及び第３の配線にそれぞれ電流を流しつつ前記
   第１の配線に電流を流して前記第１及び第２の磁気抵抗
   効果素子の記録層に対して電流磁界を印加することによ
   り２値情報のいずれかを記録し、 前記第１の配線を介して前記第１及び第２の磁気抵抗効
   果素子にセンス電流を流すことにより得られるこれら磁
   気抵抗効果素子からの出力信号の差分を検出することに
   より、２値情報のいずれかとして読み出すことを特徴と
   する磁気メモリ。
2. 【請求項２】第１の方向に延在する第１の配線と、 前記第１の配線の上に形成された第１の磁気抵抗効果素
   子と、 前記第１の配線の下に形成された第２の磁気抵抗効果素
   子と、 前記第１の配線の上側において、前記第１の方向と交差
   する方向に延在する第２の配線と、 前記第１の配線の下側において、前記第１の方向と交差
   する方向に延在する第３の配線と、 を備え、 前記第２の配線の一端と前記第３の配線の一端とが短絡
   されてひとつの電流経路が形成され、 前記ひとつの電流経路に電流を流しつつ前記第１の配線
   に電流を流して前記第１及び第２の磁気抵抗効果素子の
   記録層に対して電流磁界を印加することにより２値情報
   のいずれかを記録し、 前記第１の配線を介して前記第１及び第２の磁気抵抗効
   果素子にセンス電流を流すことにより得られるこれら磁
   気抵抗効果素子からの出力信号を検出することを特徴と
   する磁気メモリ。
3. 【請求項３】前記第１及び第２の磁気抵抗効果素子のそ
   れぞれは、前記第１の方向に対して略垂直な方向に磁化
   が実質的に固着された強磁性体からなる磁化固着層を有
   し、 前記第１及び第２の磁気抵抗効果素子の前記記録層の前
   記磁化の方向も、前記第１の方向に対して略垂直である
   ことを特徴とする請求項１または２に記載の磁気メモ
   リ。
4. 【請求項４】前記２値情報のいずれかの記録に際して、
   前記第１の配線に前記電流を流すことにより、前記第１
   及び第２の磁気抵抗効果素子の記録層の磁化を互いに反
   対の方向とすることを特徴とする請求項１〜３のいずれ
   か１つに記載の磁気メモリ。
5. 【請求項５】前記第１及び第２の磁気抵抗効果素子は、
   略同一の構造を有することを特徴とする請求項１〜４の
   いずれか１つに記載の磁気メモリ。
6. 【請求項６】第１の方向に延在する第１の配線と、 前記第１の配線の上に形成された第１の磁気抵抗効果素
   子と、 前記第１の配線の下に形成された第２の磁気抵抗効果素
   子と、 前記第１の配線の上側において、前記第１の方向と交差
   する方向に延在する第２の配線と、 前記第１の配線の下側において、前記第１の方向と交差
   する方向に延在する第３の配線と、 を備え、 前記第１の配線に電流を流しつつ前記第２及び第３の配
   線の少なくともいずれかに電流を流して前記第１及び第
   ２の磁気抵抗効果素子の少なくともいずれかの記録層に
   対して電流磁界を印加することにより多値情報のいずれ
   かを記録し、 前記第１の配線を介して前記第１及び第２の磁気抵抗効
   果素子にセンス電流を流すことにより得られるこれら磁
   気抵抗効果素子からの出力信号の差分を検出することに
   より、多値情報のいずれかとして読み出すことを特徴と
   する磁気メモリ。
7. 【請求項７】第１の方向に延在する第１の配線と、 前記第１の配線の上に形成された第１の磁気抵抗効果素
   子と、 前記第１の配線の下に形成された第２の磁気抵抗効果素
   子と、 前記第１の配線の上側において、前記第１の方向と交差
   する方向に延在する第２の配線と、 前記第１の配線の下側において、前記第１の方向と交差
   する方向に延在する第３の配線と、 前記第２の配線の一端と前記第３の配線の一端との間に
   接続されたスイッチング素子と、 を備え、 前記スイッチング素子の接続動作により前記第２の配線
   の前記一端と前記第３の配線の前記一端とが短絡されて
   ひとつの電流経路を形成した状態において、前記ひとつ
   の電流経路に電流を流しつつ前記第１の配線に電流を流
   して前記第１及び第２の磁気抵抗効果素子の記録層に対
   して電流磁界を印加することにより多値情報のいずれか
   を記録し、 前記スイッチング素子の遮断動作により前記第２の配線
   の前記一端と前記第３の配線の前記一端とが遮断された
   状態において、前記第２の配線と前記第３の配線の少な
   くともいずれかに電流を流しつつ前記第１の配線に電流
   を流して前記第１及び第２の磁気抵抗効果素子の少なく
   ともいずれかの記録層に対して電流磁界を印加すること
   により多値情報の他のいずれかを記録し、 前記第１の配線を介して前記第１及び第２の磁気抵抗効
   果素子にセンス電流を流すことにより得られるこれら磁
   気抵抗効果素子からの出力信号を検出することを特徴と
   する磁気メモリ。
8. 【請求項８】前記第１及び第２の磁気抵抗効果素子のそ
   れぞれは、前記第１の方向に対して略平行または反平行
   な方向に磁化が実質的に固着された強磁性体からなる磁
   化固着層を有し、 前記第１及び第２の磁気抵抗効果素子の前記記録層の前
   記磁化の方向も、前記第１の方向に対して略平行または
   反平行であることを特徴とする請求項６または７に記載
   の磁気メモリ。
9. 【請求項９】前記第１及び第２の磁気抵抗効果素子は、
   互いに異なる構造を有することを特徴とする請求項６〜
   ８のいずれか１つに記載の磁気メモリ。
10. 【請求項１０】前記第１の磁気抵抗効果素子に接続さ
    れ、その出力信号を検出するための第１の読み出し用配
    線と、 前記第２の磁気抵抗効果素子に接続され、その出力信号
    を検出するための第２の読み出し用配線と、 をさらに備え、 前記第１及び第２の読み出し用配線は、メモリブロック
    毎に上下関係が反転するように形成されたことを特徴と
    する請求項１〜９のいずれか１つに記載の磁気メモリ。
11. 【請求項１１】第１及び第２の磁気抵抗効果素子の前記
    記録層は、その磁化が所定の軸に沿った方向に容易とな
    る一軸異方性を有することを特徴とする請求項１〜１０
    のいずれか１つに記載の磁気メモリ。
12. 【請求項１２】前記第１及び第２の磁気抵抗効果素子
    は、前記第１の配線に対して略上下対称な位置関係に設
    けられたことを特徴とする請求項１〜９のいずれか１つ
    に記載の磁気メモリ。
13. 【請求項１３】前記第２及び第３の配線は、前記第１の
    方向に対して略垂直な方向に延在することを特徴とする
    請求項１〜１１のいずれか１つに記載の磁気メモリ。