WO2010103649A1 - 複合抵抗変化素子及びその製造方法 - Google Patents

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能代　英之
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    • H10N70/8833—Binary metal oxides, e.g. TaOx

Definitions

  • the present invention relates to a composite variable resistance element and a manufacturing method thereof.
  • MRAM Magnetic Random Access Memory
  • ReRAM Resistive Random Access Memory
  • PCRAM Phase Research such as Change Random Access Memory
  • the resistance change element is configured so that two states of a high resistance state and a low resistance state occur in the electric resistance, and binary (“0” and “1”) can be stored.
  • the MRAM stores information by using a change in magnetoresistance associated with a change in current magnitude.
  • the ReRAM stores information by utilizing a change in resistance that accompanies changes in the magnitude of current and voltage.
  • PCRAM stores information by utilizing a change in resistance accompanying a change in crystal phase.
  • TMR Tunnelnel A magnetoresistive change element such as a Magneto-Resistance element is provided in each memory cell.
  • the TMR element is provided with a ferromagnetic layer (fixed layer) having a fixed magnetization direction, a ferromagnetic layer (free layer) having a variable magnetization direction, and an insulating layer (barrier layer) provided therebetween. It has been.
  • Such a TMR element is in a low resistance state when the magnetization direction of the free layer coincides with the magnetization direction of the fixed layer (parallel), and the magnetization direction of the free layer is opposite to the magnetization direction of the fixed layer. In this case (antiparallel), a high resistance state is obtained.
  • a magnetic field generated by the current can be freely passed by passing a current through a specific wiring (sometimes called a write word line) provided in each memory cell.
  • a specific wiring sometimes called a write word line
  • a structure employing this method is sometimes called a write wiring type.
  • a current is directly passed to the TMR element and a spin torque effect generated along with this is used.
  • a structure employing this method is sometimes called a spin injection type. Note that the current required to change the magnetization direction of the free layer is proportional to the size of the element.
  • the spin injection type does not require a wiring (write word line) for controlling the direction of magnetization. For this reason, it is suitable for high density. Further, as described above, since the current necessary for changing the magnetization direction of the free layer is proportional to the size of the element, the current necessary for rewriting information can be reduced as the size is reduced. Therefore, in recent years, spin injection type MRAM has attracted attention.
  • each memory cell is provided with a resistance change element whose electric resistance changes with changes in current and voltage.
  • the resistance change element is provided with two electrodes and a resistance change film provided therebetween.
  • the resistance of the resistance change film changes according to the magnitude of the current, and an oxide containing a transition metal such as nickel oxide is used as the material.
  • PCRAM is sometimes called phase change memory.
  • each memory cell is provided with a resistance change element whose electric resistance changes with a change in crystal phase.
  • the resistance change element is provided with a phase change layer made of a material that becomes an amorphous state or a crystalline state in accordance with a temperature change or the like.
  • Such a phase change layer is in a high resistance state when in an amorphous state and is in a low resistance state when in a crystalline state.
  • As a method for changing the phase there is a method in which an electric current is passed and Joule heat generated along with this is used.
  • phase change layer When the phase change layer is in an amorphous state (high resistance state), a current is applied to the phase change layer, and when the current increases to some extent, the phase change layer is heated by Joule heat to enter a crystalline state (low resistance state). Change. When the voltage is lowered as it is, the crystalline state is maintained. On the other hand, when the phase change layer is in a crystalline state (low resistance state) and a current of a predetermined value or more is passed through it, the crystal melts and the phase change layer changes to an amorphous state (high resistance state). Furthermore, the voltage increases and the current decreases with the change to the high resistance state. When the voltage is lowered as it is, the amorphous state is maintained.
  • phase states of the two phase change layers there are four types of combinations of the phase states of the two phase change layers, it is not possible to change between these four types of states by a single process. For example, even if it is possible to change from one state to another by only a single process, the reverse change cannot be performed by a single process, and it passes through another state on the way. There are things you have to do. This complicates the control.
  • An object of the present invention is to provide a composite resistance change element capable of obtaining four types of resistance states by simple control and a method for manufacturing the same.
  • a first variable resistance element whose resistance value changes in accordance with the direction of internal magnetization, and a second variable resistance element connected in series to the first variable resistance element And are provided.
  • the resistance value of the second variable resistance element is equal to or greater than at least one of the voltage and the current regardless of whether the voltage applied to the second variable resistance element or the current flowing through the second variable resistance element is positive or negative.
  • the resistance value changes according to the size.
  • a first variable resistance element whose resistance value changes according to the direction of internal magnetization is formed, and a second variable resistance element connected in series to the first variable resistance element.
  • the variable resistance element is formed.
  • the resistance value of the second variable resistance element is equal to or greater than at least one of the voltage and the current regardless of whether the voltage applied to the second variable resistance element or the current flowing through the second variable resistance element is positive or negative.
  • the resistance value changes according to the size.
  • FIG. 1 is a circuit diagram showing a part of the semiconductor memory device according to the first embodiment.
  • FIG. 2 is a diagram showing a layout of a portion indicated by a two-dot chain line in FIG.
  • FIG. 3A is a cross-sectional view taken along line II in FIG. 2 in the first embodiment.
  • FIG. 3B is a cross-sectional view taken along the line II-II in FIG. 2 in the first embodiment.
  • FIG. 4 is a cross-sectional view showing the structure of the magnetoresistance change element 1 and the resistance change element 2 in the first embodiment.
  • FIG. 5A is a diagram showing the characteristics of the magnetoresistive change element 1.
  • FIG. 5B is a diagram illustrating characteristics of the variable resistance element 2.
  • FIG. 5A is a diagram showing the characteristics of the magnetoresistive change element 1.
  • FIG. 5B is a diagram illustrating characteristics of the variable resistance element 2.
  • FIG. 6A is a diagram illustrating characteristics in the case where both the magnetoresistance change element 1 and the resistance change element 2 are in the low resistance state (L / L) in the initial state.
  • FIG. 6B is a diagram showing characteristics in the initial state when the magnetoresistance change element 1 is in a high resistance state and the resistance change element 2 is in a low resistance state (H / L).
  • FIG. 6C is a diagram illustrating characteristics in the initial state when the magnetoresistance change element 1 is in the low resistance state and the resistance change element 2 is in the high resistance state (L / H).
  • FIG. 6D is a diagram illustrating characteristics when both the magnetoresistance change element 1 and the resistance change element 2 are in a low resistance state (H / H) in an initial state.
  • FIG. 7A is a cross-sectional view showing the method of manufacturing the semiconductor memory device according to the first embodiment.
  • FIG. 7B is a cross-sectional view showing a method for manufacturing the semiconductor memory device, following FIG. 7A.
  • FIG. 7C is a cross-sectional view showing a method for manufacturing the semiconductor memory device, following FIG. 7B.
  • FIG. 7D is a cross-sectional view showing a method for manufacturing the semiconductor memory device, following FIG. 7C.
  • FIG. 8A is a cross-sectional view showing a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the first embodiment.
  • FIG. 8B is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 8A.
  • FIG. 8A is a cross-sectional view showing a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 8A.
  • FIG. 8C is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 subsequent to FIG. 8B.
  • FIG. 8D is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 8C.
  • FIG. 8E is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 8D.
  • FIG. 9 is a cross-sectional view showing the structure of the magnetoresistance change element 1 and the resistance change element 2 in the second embodiment.
  • FIG. 10A is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the second embodiment.
  • FIG. 10B is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 10A.
  • FIG. 10C is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 subsequent to FIG. 10B.
  • FIG. 10D is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 10C.
  • FIG. 11 is a cross-sectional view showing the structures of the magnetoresistance change element 1 and the resistance change element 2 in the third embodiment.
  • FIG. 10B is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 10A.
  • FIG. 10C is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 subsequent to FIG. 10B.
  • FIG. 10D is
  • FIG. 12A is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the third embodiment.
  • FIG. 12B is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 subsequent to FIG. 12A.
  • FIG. 12C is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 subsequent to FIG. 12B.
  • FIG. 12D is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 subsequent to FIG. 12C.
  • FIG. 12A is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the third embodiment.
  • FIG. 12B is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 subsequent to FIG. 12A.
  • FIG. 13 is a cross-sectional view showing the structure of the magnetoresistance change element 1 and the resistance change element 2 in the fourth embodiment.
  • FIG. 14A is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the fourth embodiment.
  • 14B is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 14A.
  • FIG. 14C is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 subsequent to FIG. 14B.
  • 14D is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 14C.
  • FIG. 14A is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the fourth embodiment.
  • 14B is a cross-sectional view illustrating
  • FIG. 15A is a sectional view taken along line II in FIG. 2 in the fifth embodiment.
  • FIG. 15B is a sectional view taken along line II-II in FIG. 2 in the fifth embodiment.
  • FIG. 16A is a cross-sectional view illustrating the method of manufacturing the semiconductor memory device according to the fifth embodiment.
  • FIG. 16B is a cross-sectional view showing a method for manufacturing the semiconductor memory device, following FIG. 16A.
  • FIG. 17A is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the fifth embodiment.
  • FIG. 17B is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 17A.
  • FIG. 17A is a cross-sectional view taken along line II in FIG. 2 in the fifth embodiment.
  • FIG. 15B is a sectional view taken along line II-II in FIG. 2 in the fifth embodiment.
  • FIG. 17C is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 17B.
  • FIG. 17D is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 17C.
  • FIG. 17E is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 subsequent to FIG. 17D.
  • FIG. 17F is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 subsequent to FIG. 17E.
  • FIG. 17C is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 17B.
  • FIG. 17D is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 17C.
  • FIG. 17G is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 subsequent to FIG. 17F.
  • FIG. 17H is a cross-sectional view illustrating a method of forming the magnetoresistance change element 1 and the resistance change element 2 following FIG. 17G.
  • FIG. 18A is a diagram illustrating characteristics in a case where both of the magnetoresistance change elements are in a low resistance state (L / L) in an initial state.
  • FIG. 18B is a diagram illustrating characteristics in the initial state when the magnetoresistance change element on the bit line BL side is in a high resistance state and the magnetoresistance change element on the transistor Tr side is in a low resistance state (H / L).
  • FIG. 18A is a diagram illustrating characteristics in a case where both of the magnetoresistance change elements are in a low resistance state (L / L) in an initial state.
  • FIG. 18B is a diagram illustrating characteristics in the initial
  • FIG. 18C is a diagram illustrating characteristics in the initial state when the magnetoresistance change element on the bit line BL side is in the low resistance state and the magnetoresistance change element on the transistor Tr side is in the high resistance state (L / H).
  • FIG. 18D is a diagram showing characteristics when both magnetoresistive elements are in a low resistance state (H / H) in an initial state.
  • FIG. 19A is a diagram illustrating characteristics in a case where both of the variable resistance elements are in a low resistance state (L / L) in an initial state.
  • FIG. 19B is a diagram showing characteristics in the initial state when the resistance change element on the bit line BL side is in a high resistance state and the resistance change element on the transistor Tr side is in a low resistance state (H / L).
  • FIG. 19C is a diagram showing characteristics in the initial state when the resistance change element on the bit line BL side is in the low resistance state and the resistance change element on the transistor Tr side is in the high resistance state (L / H).
  • FIG. 19D is a diagram illustrating characteristics in the initial state when both of the variable resistance elements are in a low resistance state (H / H).
  • FIG. 1 is a circuit diagram showing a part of the semiconductor memory device according to the first embodiment
  • FIG. 2 is a diagram showing a layout of a part indicated by a two-dot chain line in FIG.
  • a plurality of memory cells are arranged in an array vertically and horizontally.
  • FIG. 1 shows four of them, and FIG. 2 shows two of them.
  • Each memory cell is provided with one word line WL, one bit line BL, and one signal line SL.
  • the word line WL is shared by a plurality of memory cells arranged in the vertical direction
  • the bit line BL and the signal line SL are shared by a plurality of memory cells arranged in the horizontal direction.
  • Each memory cell is provided with one magnetoresistance change element 1, one resistance change element 2, and a transistor Tr.
  • the word line WL also serves as the gate electrode of the transistor Tr.
  • One of the source / drain of the transistor Tr is connected to the signal line SL, and the other is connected to one electrode of the resistance change element 2.
  • the other electrode of the resistance change element 2 is connected to one electrode of the magnetoresistance change element 1.
  • the other electrode of the magnetoresistance change element 1 is connected to the bit line BL.
  • the magnetoresistance change element 1 and the resistance change element 2 constitute a composite change element.
  • FIG. 3A is a cross-sectional view taken along line II in FIG. 2 in the first embodiment
  • FIG. 3B is a cross-sectional view taken along line II-II in FIG. 2 in the first embodiment. is there.
  • one memory cell will be described.
  • an element isolation insulating film 12 that defines an element region on the surface of a semiconductor substrate 11 such as a silicon substrate is formed by an STI (shallow trench isolation) method or the like. ing.
  • a transistor Tr is formed in the element region.
  • An interlayer insulating film 13 covering the transistor Tr is formed on the semiconductor substrate 11, and a plug 14 connected to one of the source / drain of the transistor Tr and a plug 15 connected to the other are formed in the interlayer insulating film 13.
  • a signal line SL and a conductive layer 22 are formed on the interlayer insulating film 13. The signal line SL is connected to the plug 14, and the conductive layer 22 is connected to the plug 15.
  • An interlayer insulating film 16 that covers the signal line SL and the conductive layer 22 is formed on the interlayer insulating film 13.
  • a plug 17 connected to the conductive layer 22 is formed in the interlayer insulating film 16.
  • the variable resistance element 2 in which one electrode (lower electrode) is connected to the plug 17 is formed.
  • the magnetoresistance change element 1 is formed in which one electrode (lower electrode) is connected to the other electrode (upper electrode) of the resistance change element 2.
  • a silicon nitride film 18 covering the resistance change element 2 and the magnetoresistance change element 1 is formed as a protective film on the interlayer insulating film 16. The thickness of the silicon nitride film 18 is, for example, about 20 nm to 50 nm.
  • An interlayer insulating film 19 is formed on the silicon nitride film 18.
  • a plug 20 connected to the other electrode (upper electrode) of the magnetoresistive change element 1 is formed in the silicon nitride film 18 and the interlayer insulating film 19.
  • a bit line BL connected to the plug 20 is formed on the interlayer insulating film 19.
  • An interlayer insulating film 21 that covers the bit line BL is formed on the interlayer insulating film 19. Above the interlayer insulating film 21, other wiring, a passivation film, and the like are formed.
  • FIG. 4 is a cross-sectional view showing the structure of the magnetoresistance change element 1 and the resistance change element 2 in the first embodiment.
  • the resistance change element 2 includes the lower electrode 201 formed on the interlayer insulating film 16 and in contact with the plug 17, the resistance change film 202 formed on the lower electrode 201, and the resistance change film 202.
  • the upper electrode 203 formed in is included.
  • the lower electrode 201 is composed of, for example, a Ti nitride film having a thickness of about 5 nm to 50 nm (for example, 5 nm) and a Ni film having a thickness of about 5 nm to 50 nm (for example, 20 nm) formed thereon.
  • As the resistance change film 202 for example, a Ni oxide film having a thickness of about 2 nm to 20 nm (for example, 5 nm) is used.
  • As the upper electrode 203 for example, a Pt film having a thickness of about 2 nm to 50 nm (for example, 5 nm) is used.
  • the magnetoresistance change element 1 includes a lower electrode 101 in contact with the upper electrode 203 of the resistance change element 2, an antiferromagnetic layer 102 formed on the lower electrode 101, a fixed magnetic layer 103, a tunnel oxide film 104, and free magnetism. A layer 105 and an upper electrode 106 are included.
  • a Ta film having a thickness of about 5 nm to 50 nm (for example, 5 nm) is used.
  • the antiferromagnetic layer 102 for example, a PtMn film having a thickness of about 10 nm to 30 nm (for example, 15 nm) is used.
  • a CoFeB film having a thickness of about 2 nm to 4 nm (for example, 3 nm) is used.
  • the tunnel oxide film 104 for example, an Mg oxide film having a thickness of about 0.5 nm to 2 nm (for example, 1 nm) is used.
  • the free magnetic layer 105 for example, a CoFeB film having a thickness of about 1 nm to 3 nm (for example, 2 nm) is used.
  • the upper electrode 106 is composed of, for example, a Ru film having a thickness of about 1 nm to 15 nm (for example, 10 nm) and a Ta film having a thickness of about 2 nm to 50 nm (for example, 40 nm) formed thereon.
  • FIG. 5A is a diagram illustrating the characteristics of the magnetoresistive change element 1
  • FIG. 5B is a diagram illustrating the characteristics of the resistance change element 2.
  • the resistance value in the high resistance state of the magnetoresistance change element 1 is 1600 ⁇ and the resistance value in the low resistance state is 1000 ⁇
  • the resistance value in the high resistance state of the resistance change element 2 is 5000 ⁇ and the low resistance state. It is assumed that the resistance value at is 50 ⁇ .
  • the magnetoresistance change element 1 is in a high resistance state. That is, it is assumed that the magnetization direction of the free magnetic layer 105 is antiparallel to the magnetization direction of the pinned magnetic layer 103.
  • a positive voltage a voltage at which the potential of the lower electrode 101 is lower than the potential of the upper electrode 106
  • current flows along the hysteresis line H11 as shown in FIG. 5A.
  • the voltage reaches about 0.8 V, the magnetization direction of the free magnetic layer 105 is reversed and becomes parallel to the magnetization direction of the pinned magnetic layer 103.
  • the magnetoresistance change element 1 changes to a low resistance state, and the current increases rapidly (hysteresis line H12). Thereafter, when the voltage is lowered to 0 V, the current decreases along the hysteresis line H13. In this way, the magnetoresistance change element 1 in the low resistance state is obtained.
  • the resistance change element 2 is in a high resistance state.
  • a positive voltage a voltage at which the potential of the lower electrode 201 is lower than the potential of the upper electrode 206
  • current flows along the hysteresis line H21 as shown in FIG. 5B.
  • the voltage reaches about 1 V
  • the state of the resistance change film 202 changes, the resistance change element 2 changes to the low resistance state, and the current increases rapidly (hysteresis line H22).
  • the current decreases along the hysteresis line H23. In this way, the variable resistance element 2 in the low resistance state is obtained.
  • the current is not higher than 1 ⁇ 10 ⁇ 3 A, but this is due to current limitation. If the current limit cannot be applied, a large current flows through the resistance change film 202 and is destroyed.
  • the current increases along the hysteresis line H24 as shown in FIG. 5B.
  • the current reaches about 1 ⁇ 10 ⁇ 3 A, the state of the resistance change film 202 changes, the resistance change element 2 changes to the high resistance state, and the current rapidly decreases (hysteresis line H25). Thereafter, when the voltage is lowered to 0 V, the current decreases along the hysteresis line H26. In this way, the variable resistance element 2 in the high resistance state is obtained.
  • FIG. 6A shows the characteristics when both the magnetoresistance change element 1 and the resistance change element 2 are in the low resistance state (L / L) in the initial state.
  • FIG. 6B shows the characteristics when the magnetoresistance change element 1 is in the high resistance state and the resistance change element 2 is in the low resistance state (H / L) in the initial state.
  • FIG. 6C shows characteristics when the magnetoresistance change element 1 is in the low resistance state and the resistance change element 2 is in the high resistance state (L / H) in the initial state.
  • FIG. 6D shows the characteristics when both the magnetoresistance change element 1 and the resistance change element 2 are in the low resistance state (H / H) in the initial state.
  • a positive voltage is applied to the magnetoresistance change element 1 and the resistance change element 2 (in the “L / L” state) in the low resistance state in the initial state (the signal line SL is grounded).
  • the resistance change element 2 becomes high resistance at about 1.0V.
  • the voltage is reduced to 0 V, the “L / H” state is obtained.
  • the magnetoresistance change element 1 when a negative voltage is applied to the magnetoresistance change element 1 and the resistance change element 2 in the low resistance state in the initial state (the signal line SL is grounded and the potential of the bit line BL is made negative), The magnetoresistive change element 1 increases in resistance at about ⁇ 0.8V. When the voltage is reduced to 0 V, the “H / L” state is obtained.
  • the magnetoresistance change element 1 increases in resistance at about ⁇ 0.8 V.
  • the resistance change element 2 also increases in resistance at about ⁇ 1.5V.
  • the voltage is reduced to 0 V, the “H / H” state is obtained.
  • the resistance of the magnetoresistance change element 1 is reduced to about 0.7V.
  • the resistance change element 2 is increased in resistance by about 1.0V.
  • the resistance change element 2 becomes high resistance at about ⁇ 1.7V. To do.
  • the voltage is reduced to 0 V, the “H / H” state is obtained.
  • the resistance change element 2 becomes low resistance at about ⁇ 1.1V.
  • the magnetoresistive element 1 increases in resistance at about ⁇ 1.3V.
  • the resistance change element 2 becomes low resistance at about ⁇ 1.1V.
  • the resistance change element 1 increases in resistance at about ⁇ 1.3V, but when the negative voltage is further increased, the resistance change element 2 increases in resistance at about ⁇ 1.5V.
  • the voltage is reduced to 0 V, the “H / H” state is obtained.
  • the resistance change element 2 when a positive voltage is applied to the magnetoresistance change element 1 and the resistance change element 2 that are in the high resistance state in the initial state, the resistance change element 2 is reduced in resistance to about 1.1 V. Is increased, the resistance of the magnetoresistive change element 1 is lowered at about 1.3V. When the voltage is reduced to 0 V, the “L / L” state is obtained.
  • the resistance change element 2 becomes low resistance at about 1.1 V, and at about 1.3 V.
  • the resistance of the magnetoresistive change element 1 is reduced, when the positive voltage is further increased, the resistance change element 2 is increased in resistance at about 1.5V.
  • the voltage is reduced to 0 V, the “L / H” state is obtained.
  • the voltage required for these controls is as low as less than 2 V, so that a particularly high voltage is not required, and the conventional control circuit, voltage circuit, etc. High consistency. That is, it is not necessary to add a special configuration to the control circuit, the voltage circuit, and the like, and it is possible to design easily.
  • FIGS. 7A to 7D are cross-sectional views showing a method of manufacturing the semiconductor memory device according to the first embodiment in the order of steps.
  • the cross section shown in FIGS. 7A to 7D corresponds to the cross section taken along the line II in FIG.
  • an element isolation insulating film 12 for defining an element region is formed on the surface of the semiconductor substrate 11 by an STI method or the like, and a transistor Tr is formed in the element region.
  • an interlayer insulating film 13 is formed on the semiconductor substrate 11.
  • a silicon oxide film is formed by, for example, a chemical vapor deposition (CVD) method.
  • CVD chemical vapor deposition
  • contact holes are formed in the interlayer insulating film 13 by photolithography technology and dry etching technology, and plugs 14 and 15 are formed in the contact holes.
  • a Ti nitride film and a tungsten film as barrier metal films are formed by sputtering or CVD, for example, and chemical mechanical polishing (CMP) is performed until the surface of the interlayer insulating film 13 is exposed. : Polishing by chemical (mechanical polishing) method.
  • a signal line SL and a conductive layer 22 are formed on the interlayer insulating film 13.
  • a conductive film such as an aluminum film or a copper film is formed on the interlayer insulating film 13, and patterning is performed on the conductive film by a photolithography technique and a dry etching technique.
  • an interlayer insulating film 16 is formed on the interlayer insulating film 13.
  • a silicon oxide film is formed by, for example, a CVD method.
  • a contact hole is formed in the interlayer insulating film 16 by a photolithography technique and a dry etching technique, and a plug 17 is formed in the contact hole.
  • a Ti nitride film and a tungsten film are formed as a barrier metal film by a sputtering method or a CVD method, and these are polished by, for example, a CMP method until the surface of the interlayer insulating film 16 is exposed.
  • the signal line SL and the conductive layer 22 may be formed by a damascene method.
  • a part (lower layer part) of the interlayer insulating film 16 is first formed by a thickness equivalent to that of the signal line SL and the conductive layer 22, and a wiring groove is formed in this part.
  • a seed film is formed in the wiring groove by a sputtering method, a copper film is formed thereon by a plating method, and then polishing is performed by a CMP method.
  • the remaining part (upper layer part) of the interlayer insulation film 16 is formed on these.
  • the plug 17 may be formed by a damascene method.
  • a seed film is formed in the contact hole by a sputtering method, a copper film is formed thereon by a plating method, and then polishing by a CMP method is performed.
  • the resistance change element 2 and the magnetoresistance change element 1 are formed on the interlayer insulating film 16. A method of forming the resistance change element 2 and the magnetoresistance change element 1 will be described later.
  • a silicon nitride film 18 as a protective film is formed on the interlayer insulating film 16, and an interlayer insulating film 19 is formed thereon.
  • the silicon nitride film 18 is formed by, for example, a sputtering method or a CVD method.
  • a contact hole is formed in the interlayer insulating film 19 and the silicon nitride film 18 by a photolithography technique and a dry etching technique, and a plug 20 is formed in the contact hole.
  • a Ti nitride film and a tungsten film are formed as a barrier metal film by sputtering or CVD, and these are polished by, for example, CMP until the surface of the interlayer insulating film 19 is exposed.
  • bit line BL is formed on the interlayer insulating film 19.
  • a conductive film such as an aluminum film or a copper film is formed on the interlayer insulating film 19, and patterning is performed on the conductive film by a photolithography technique and a dry etching technique.
  • an interlayer insulating film 21 is formed on the interlayer insulating film 19.
  • a silicon oxide film is formed by, for example, a CVD method.
  • 8A to 8E are cross-sectional views showing a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the first embodiment in the order of steps.
  • a laminated film 201a of a Ti nitride film and a Ni film, a Ni oxide film 202a, and a Pt film 203a are sequentially formed on the interlayer insulating film 16 by, for example, a sputtering method.
  • a Ta film 101a, a PtMn film 102a, a CoFeB film 103a, an Mg oxide film 104a, a CoFeB film 105a, and a laminated film 106a of a Ru film and a Ta film are sequentially formed on the Pt film 203a by, for example, a sputtering method.
  • the laminated film 106a With respect to the laminated film 106a, the CoFeB film 105a, the Mg oxide film 104a, the CoFeB film 103a, the PtMn film 102a, the Ta film 101a, the Pt film 203a, the Ni oxide film 202a, and the laminated film 201a.
  • the upper electrode 106, the free magnetic layer 105, the tunnel oxide film 104, the fixed magnetic layer 103, the antiferromagnetic layer 102, the lower electrode 101, the upper electrode 203, and the resistance change A film 202 and a lower electrode 201 are formed.
  • a silicon nitride film 18 is formed on the interlayer insulating film 16. Since the fixed magnetic layer 103 and the free magnetic layer 105 contain Fe, they are easily oxidized due to the influence of moisture or the like when an interlayer insulating film or the like is formed later.
  • the silicon nitride film 18 is formed mainly to protect the pinned magnetic layer 103 and the free magnetic layer 105 from moisture and suppress oxidation.
  • a silicon oxide film 19a is formed on the silicon nitride film 18 by, eg, CVD.
  • the interlayer insulating film 19 is formed by planarizing the surface of the silicon oxide film 19a by, eg, CMP. Then, contact holes are formed in the interlayer insulating film 19 and the silicon nitride film 18, and plugs 20 are formed in the contact holes.
  • the magnetoresistance change element 1 and the resistance change element 2 can be formed.
  • FIG. 9 is a cross-sectional view showing the structure of the magnetoresistance change element 1 and the resistance change element 2 in the second embodiment.
  • the resistance change element 2 is formed wider than the magnetoresistance change element 1 as compared with the first embodiment.
  • a so-called stepped structure is adopted.
  • silicon nitride films 23 and 24 are formed as protective films in place of the silicon nitride film 18.
  • the silicon nitride film 23 covers the magnetoresistance change element 1 and only the upper surface of the resistance change element 2, and the silicon nitride film 24 covers the magnetoresistance change element 1 and the resistance change element 2 from above the silicon nitride film 23. ing.
  • Other configurations are the same as those of the first embodiment.
  • 10A to 10D are cross-sectional views showing a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the second embodiment in the order of steps.
  • the stacked film 201a, the Ni oxide film 202a, the Pt film 203a, the Ta film 101a, the PtMn film 102a, the CoFeB film 103a, the Mg oxide film 104a, the CoFeB film 105a, and the stacked film 106a are formed. Sequentially formed (FIG. 8A).
  • the magnetization directions of the CoFeB film 103a and the CoFeB film 105a are made parallel to each other.
  • patterning is performed on the stacked film 106a, the CoFeB film 105a, the Mg oxide film 104a, the CoFeB film 103a, the PtMn film 102a, and the Ta film 101a by photolithography technology and dry etching technology.
  • the upper electrode 106, the free magnetic layer 105, the tunnel oxide film 104, the pinned magnetic layer 103, the antiferromagnetic layer 102, and the lower electrode 101 are formed.
  • a silicon nitride film 23 is formed on the Pt film 203a.
  • the thickness of the silicon nitride film 23 is, for example, about 20 nm to 50 nm.
  • the silicon nitride film 23, the Pt film 203a, the Ni oxide film 202a, and the stacked film 201a are patterned by the photolithography technique and the dry etching technique, so that the upper electrode 203, the resistance A change film 202 and a lower electrode 201 are formed.
  • a silicon nitride film 24 is formed on the interlayer insulating film 16.
  • the thickness of the silicon nitride film 24 is, for example, about 20 nm to 50 nm. Then, the same processing as in the first embodiment is performed.
  • the magnetoresistance change element 1 and the resistance change element 2 can be formed.
  • the process is more suitable than that of the first embodiment. Easy to do. That is, since the number of layers to be etched is small, it becomes easier to perform etching under more appropriate conditions. From the viewpoint of processing time and the number of processing steps, it can be said that the first embodiment is preferable to the second embodiment.
  • FIG. 11 is a cross-sectional view showing the structure of the magnetoresistance change element 1 and the resistance change element 2 in the third embodiment.
  • an intermediate electrode 301 is formed instead of the upper electrode 203 of the resistance change element 2 and the lower electrode 101 of the magnetoresistance change element 1 in the first embodiment.
  • the intermediate electrode 301 for example, a Pt film having a thickness of about 5 nm to 10 nm (for example, 5 nm) is used.
  • the intermediate electrode 301 functions as an upper electrode of the resistance change element 2 and a lower electrode of the magnetoresistance change element 1.
  • Other configurations are the same as those of the first embodiment.
  • 12A to 12D are sectional views showing a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the third embodiment in the order of steps.
  • a laminated film 201a, a Ni oxide film 202a, a Pt film 301a, a PtMn film 102a, a CoFeB film 103a, a Mg oxide film 104a, a CoFeB film 105a, and a laminated film 106a are sequentially formed by, for example, a sputtering method.
  • photolithography technology is applied to the stacked film 106a, the CoFeB film 105a, the Mg oxide film 104a, the CoFeB film 103a, the PtMn film 102a, the Pt film 301, the Ni oxide film 202a, and the stacked film 201a.
  • the upper electrode 106, the free magnetic layer 105, the tunnel oxide film 104, the pinned magnetic layer 103, the antiferromagnetic layer 102, the intermediate electrode 301, the resistance change film 202, and the lower electrode 201 are formed.
  • a silicon nitride film 18 is formed on the interlayer insulating film 16.
  • an interlayer insulating film 19 is formed on the silicon nitride film 18.
  • a silicon oxide film is formed by, for example, a CVD method.
  • the surface of the interlayer insulating film 19 is flattened by, for example, a CMP method, contact holes are formed in the interlayer insulating film 19 and the silicon nitride film 18, and plugs 20 are formed in the contact holes.
  • the magnetoresistance change element 1 and the resistance change element 2 can be formed.
  • the dimension in the thickness direction can be reduced as compared with the first embodiment.
  • the number of layers to be formed is reduced during manufacturing, the processing time and the number of processing steps can be reduced.
  • FIG. 13 is a cross-sectional view showing the structure of the magnetoresistance change element 1 and the resistance change element 2 in the fourth embodiment.
  • the intermediate electrode 301, the resistance change film 202, and the lower electrode 201 are formed wider.
  • a so-called stepped structure is adopted.
  • silicon nitride films 23 and 24 are formed as protective films in place of the silicon nitride film 18.
  • the intermediate electrode 301 functions as an upper electrode of the resistance change element 2 and a lower electrode of the magnetoresistance change element 1 as in the third embodiment.
  • Other configurations are the same as those of the third embodiment.
  • 14A to 14D are cross-sectional views showing a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the fourth embodiment in the order of steps.
  • a stacked film 201a, a Ni oxide film 202a, a Pt film 301a, a PtMn film 102a, a CoFeB film 103a, a Mg oxide film 104a, a CoFeB film 105a, and a stacked film 106a are sequentially formed (see FIG. FIG. 12A).
  • the magnetization directions of the CoFeB film 103a and the CoFeB film 105a are made parallel to each other.
  • the upper electrode is formed by patterning the laminated film 106a, the CoFeB film 105a, the Mg oxide film 104a, the CoFeB film 103a, and the PtMn film 102a by the photolithography technique and the dry etching technique.
  • 106 a free magnetic layer 105, a tunnel oxide film 104, a pinned magnetic layer 103, and an antiferromagnetic layer 102 are formed.
  • a silicon nitride film 23 is formed on the Pt film 301a.
  • the silicon nitride film 23, the Pt film 301a, the Ni oxide film 202a, and the stacked film 201a are patterned by the photolithography technique and the dry etching technique, so that the upper electrode 203, the resistance A change film 202 and a lower electrode 201 are formed.
  • a silicon nitride film 24 is formed on the interlayer insulating film 16. Then, the same processing as in the first embodiment is performed.
  • the magnetoresistance change element 1 and the resistance change element 2 can be formed.
  • FIG. 15A is a cross-sectional view taken along line II in FIG. 2 in the fifth embodiment
  • FIG. 15B is a cross-sectional view taken along line II-II in FIG. 2 in the fifth embodiment. is there.
  • one memory cell will be described.
  • the variable resistance element 2 in which the lower electrode 201 is connected to the plug 17 is formed on the interlayer insulating film 16.
  • a silicon nitride film 31 covering the resistance change element 2 is formed on the interlayer insulating film 16 as a protective film.
  • the thickness of the silicon nitride film 31 is, for example, about 20 nm to 50 nm.
  • An interlayer insulating film 32 is formed on the silicon nitride film 31.
  • a plug 33 connected to the upper electrode 203 of the resistance change element 2 is formed in the silicon nitride film 31 and the interlayer insulating film 32.
  • the magnetoresistive change element 1 having the lower electrode 101 connected to the plug 33 is formed on the interlayer insulating film 32.
  • a silicon nitride film 34 covering the magnetoresistive change element 1 is formed as a protective film.
  • the thickness of the silicon nitride film 34 is, for example, about 20 nm to 50 nm.
  • An interlayer insulating film 19 is formed on the silicon nitride film 34.
  • a plug 20 connected to the upper electrode 206 of the magnetoresistive element 1 is formed in the silicon nitride film 34 and the interlayer insulating film 19.
  • a bit line BL connected to the plug 20 is formed on the interlayer insulating film 19.
  • An interlayer insulating film 21 that covers the bit line BL is formed on the interlayer insulating film 19. Above the interlayer insulating film 21, other wiring, a passivation film, and the like are formed.
  • 16A to 16B are cross-sectional views showing a method of manufacturing a semiconductor memory device according to the fifth embodiment in the order of steps.
  • the cross section shown in FIGS. 16A to 16B corresponds to the cross section taken along the line II in FIG.
  • the resistance change element 2 is formed on the interlayer insulating film 16.
  • a method of forming the resistance change element 2 will be described later.
  • a silicon nitride film 31 as a protective film is formed on the interlayer insulating film 16.
  • the silicon nitride film 31 is formed by, for example, a sputtering method or a CVD method.
  • an interlayer insulating film 32 is formed on the silicon nitride film 31.
  • a silicon oxide film is formed by, for example, a CVD method.
  • a contact hole is formed in the interlayer insulating film 32 and the silicon nitride film 31 by a photolithography technique and a dry etching technique, and a plug 33 is formed in the contact hole.
  • a Ti nitride film and a tungsten film are formed as a barrier metal film by a sputtering method or a CVD method, and these are polished by, for example, a CMP method until the surface of the interlayer insulating film 32 is exposed. Further, the damascene method as described above may be adopted.
  • the magnetoresistance change element 1 is formed on the interlayer insulating film 32.
  • a method of forming the magnetoresistance change element 1 will be described later.
  • a silicon nitride film 34 as a protective film is formed on the interlayer insulating film 32.
  • the silicon nitride film 34 is formed by, for example, a sputtering method or a CVD method.
  • an interlayer insulating film 19 is formed on the silicon nitride film 34.
  • contact holes are formed in the interlayer insulating film 19 and the silicon nitride film 34 by photolithography and dry etching techniques, and plugs 20 are formed in the contact holes.
  • bit line BL is formed on the interlayer insulating film 19.
  • an interlayer insulating film 21 is formed on the interlayer insulating film 19. Thereafter, another wiring, a passivation film, and the like are formed above the interlayer insulating film 21 to complete the semiconductor memory device.
  • 17A to 17H are cross-sectional views showing a method of forming the magnetoresistance change element 1 and the resistance change element 2 in the fifth embodiment in the order of steps.
  • a laminated film 201a of a Ti nitride film and a Ni film, a Ni oxide film 202a, and a Pt film 203a are sequentially formed on the interlayer insulating film 16 by, for example, a sputtering method.
  • the Pt film 203a, the Ni oxide film 202a, and the stacked film 201a are patterned by the photolithography technique and the dry etching technique, so that the upper electrode 203, the resistance change film 202, and A lower electrode 201 is formed.
  • a silicon nitride film 31 is formed on the interlayer insulating film 16.
  • an interlayer insulating film 32 is formed on the silicon nitride film 31.
  • a silicon oxide film is formed by, for example, the CVD method.
  • contact holes are formed in the interlayer insulating film 32 and the silicon nitride film 31, and plugs 33 are formed in the contact holes.
  • a Ta film 101a, a PtMn film 102a, a CoFeB film 103a, a Mg oxide film 104a, a CoFeB film 105a, and a Ru film and a Ta film laminated film 106a are formed on the interlayer insulating film 32, for example.
  • the layers are sequentially formed by sputtering.
  • the stacked film 106a, the CoFeB film 105a, the Mg oxide film 104a, the CoFeB film 103a, the PtMn film 102a, and the Ta film 101a are patterned by the photolithography technique and the dry etching technique.
  • the upper electrode 106, the free magnetic layer 105, the tunnel oxide film 104, the pinned magnetic layer 103, the antiferromagnetic layer 102, and the lower electrode 101 are formed.
  • a silicon nitride film 34 is formed on the interlayer insulating film 32.
  • an interlayer insulating film 19 is formed on the silicon nitride film 34.
  • contact holes are formed in the interlayer insulating film 19 and the silicon nitride film 34, and plugs 20 are formed in the contact holes.
  • the magnetoresistance change element 1 and the resistance change element 2 can be formed.
  • the resistance change element 2 is located below the magnetoresistance change element 1, but the resistance change element 2 may be located above the magnetoresistance change element 1. . That is, the resistance change element 2 may be connected between the magnetoresistance change element 1 and the bit line BL.
  • a Ta film having a thickness of about 5 nm to 50 nm (for example, 5 nm) is used as the lower electrode 101.
  • a PtMn film having a thickness of about 10 nm to 30 nm (for example, 15 nm) is used as the antiferromagnetic layer 102.
  • a CoFeB film having a thickness of about 2 nm to 4 nm (for example, 3 nm) is used.
  • the tunnel oxide film 104 for example, an Mg oxide film having a thickness of about 0.5 nm to 2 nm (for example, 1 nm) is used.
  • the free magnetic layer 105 for example, a CoFeB film having a thickness of about 1 nm to 3 nm (for example, 2 nm) is used.
  • the upper electrode 106 is composed of, for example, a Ru film having a thickness of about 1 nm to 15 nm (for example, 10 nm) and a Ta film having a thickness of about 2 nm to 50 nm (for example, 20 nm) formed thereon.
  • the lower electrode 201 is composed of, for example, a Ti nitride film having a thickness of about 5 nm to 50 nm (for example, 5 nm) and a Ni film having a thickness of about 5 nm to 50 nm (for example, 20 nm) formed thereon. ing.
  • As the resistance change film 202 for example, a Ni oxide film having a thickness of about 2 nm to 20 nm (for example, 5 nm) is used.
  • As the upper electrode 203 for example, a Pt film having a thickness of about 2 nm to 50 nm (for example, 20 nm) is used.
  • one intermediate electrode may function as the upper electrode of the magnetoresistance change element 1 and the lower electrode of the resistance change element 2.
  • the intermediate electrode for example, a laminated film of a Ru film having a thickness of about 5 nm to 20 nm (eg, 10 nm) and a Ta film formed thereon having a thickness of about 5 nm to 30 nm (eg, 20 nm) Is used.
  • a so-called stepped structure may be adopted.
  • phase change resistance change element of a phase change memory may be provided instead of the resistance change element 2 in the first to fifth embodiments.
  • the characteristics of the phase change resistance change element are not affected by the polarity of the voltage and the direction of the current.
  • the configuration of the magnetoresistance change element 1 is the same as that of the first embodiment, and as a lower electrode of the phase change resistance change element, for example, A Ti nitride film having a thickness of about 10 nm to 50 nm (for example, 20 nm) is used.
  • a Ti nitride film having a thickness of about 10 nm to 50 nm (for example, 20 nm) is used.
  • the resistance change film for example, a GeSbTe film having a thickness of about 50 nm to 100 nm (for example, 50 nm) is used.
  • a Ta film having a thickness of about 20 nm to 50 nm (for example, 20 nm) is used.
  • one intermediate electrode may function as an upper electrode of the magnetoresistance change element 1 and a lower electrode of the phase change resistance change element.
  • the intermediate electrode for example, a laminated film of a Ru film having a thickness of about 1 nm to 15 nm (for example, 10 nm) and a Ta film having a thickness of about 5 nm to 20 nm (for example, 20 nm) formed thereon.
  • the upper electrode of the phase change resistance change element for example, a titanium nitride film having a thickness of about 10 nm to 50 nm (for example, 20 nm) is used.
  • FIG. 18A shows the characteristics when both magnetoresistive elements are in the low resistance state (L / L) in the initial state.
  • FIG. 18B shows characteristics in the initial state when the magnetoresistance change element on the bit line BL side is in the high resistance state and the magnetoresistance change element on the transistor Tr side is in the low resistance state (H / L).
  • FIG. 18C shows characteristics in the initial state when the magnetoresistance change element on the bit line BL side is in the low resistance state and the magnetoresistance change element on the transistor Tr side is in the high resistance state (L / H).
  • FIG. 18A shows the characteristics when both magnetoresistive elements are in the low resistance state (L / L) in the initial state.
  • FIG. 18B shows characteristics in the initial state when the magnetoresistance change element on the bit line BL side is in the high resistance state and the magnetoresistance change element on the transistor Tr side is in the low resistance state (H / L).
  • FIG. 18C shows characteristics in the initial state when the magnetores
  • the resistance value in the high resistance state of the magnetoresistance change element on the bit line BL side is 3000 ⁇
  • the resistance value in the low resistance state is 1000 ⁇
  • the magnetoresistance change element on the transistor Tr side in the high resistance state is It is assumed that the resistance value is 1000 ⁇ and the resistance value in the low resistance state is 500 ⁇ .
  • Table 2 summarizes the voltages for the transition to each state.
  • FIG. 19A shows the characteristics when both of the resistance change elements are in a low resistance state (L / L) in the initial state.
  • FIG. 19B shows the characteristics when the resistance change element on the bit line BL side is in the high resistance state and the resistance change element on the transistor Tr side is in the low resistance state (H / L) in the initial state.
  • FIG. 19C shows characteristics when the resistance change element on the bit line BL side is in the low resistance state and the resistance change element on the transistor Tr side is in the high resistance state (L / H) in the initial state.
  • FIG. 19D shows the characteristics when both of the variable resistance elements are in the low resistance state (H / H) in the initial state.
  • the resistance value in the high resistance state of the variable resistance element on the bit line BL side is 20000 ⁇ and the resistance value in the low resistance state is 200 ⁇ , and the resistance value in the high resistance state of the magnetoresistive variable element on the transistor Tr side. It is assumed that the value is 10,000 ⁇ and the resistance value in the low resistance state is 100 ⁇ .
  • quaternary information cannot be stored by combining two magnetoresistive elements or combining two resistance elements. This is because the two elements constituting one composite variable resistance element perform the same operation.
  • the magnetoresistance change element 1 and the resistance change element 2 having different mechanisms for changing resistance are connected in series within one composite resistance change element, so that four types of resistance The state can be easily obtained, and quaternary information can be obtained by simple control.

Abstract

　複合抵抗変化素子に、内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子（１）と、第１の抵抗変化素子に直列に接続された第２の抵抗変化素子（２）と、が設けられている。第２の抵抗変化素子（２）の抵抗値は、当該第２の抵抗変化素子（２）に印加される電圧及び当該第２の抵抗変化素子（２）を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化する。

Description

複合抵抗変化素子及びその製造方法
　本発明は、複合抵抗変化素子及びその製造方法に関する。
　半導体記憶装置（メモリ）として、ＭＲＡＭ（Magnetic Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）及びＰＣＲＡＭ（Phase
Change Random Access Memory）等の研究が行われている。これらのメモリでは、電気抵抗に高抵抗状態及び低抵抗状態の２つの状態が生じるように抵抗変化素子が構成され、２値（“０”及び“１”）の記憶が可能となっている。ＭＲＡＭは、電流の大きさの変化に伴う磁気抵抗の変化を利用して情報を記憶する。ＲｅＲＡＭは、電流及び電圧の大きさの変化に伴う抵抗の変化を利用して情報を記憶する。ＰＣＲＡＭは、結晶相の変化に伴う抵抗の変化を利用して情報を記憶する。
　ＭＲＡＭでは、例えばＴＭＲ（Tunnel
Magneto-Resistance）素子等の磁気抵抗変化素子が各メモリセルに設けられている。ＴＭＲ素子には、磁化の向きが固定された強磁性層（固定層）、磁化の向きが可変な強磁性層（自由層）、及びこれらの間に設けられた絶縁層（障壁層）が設けられている。このようなＴＭＲ素子は、自由層の磁化の向きが固定層の磁化の向きと一致しているとき（平行）に低抵抗状態なり、自由層の磁化の向きが固定層の磁化の向き逆向きのとき（反平行）に高抵抗状態となる。自由層の磁化の向きを変化させる方法としては、各メモリセルに設けられた特定の配線（書き込み用ワード線とよばれることがある）に電流を流すことにより、これに伴って生じる磁場を自由層に印加する方法がある。この方法を採用する構造は書き込み配線型とよばれることがある。また、ＴＭＲ素子に直接電流を流し、これに伴って発生するスピントルク効果を利用する方法がある。この方法を採用する構造はスピン注入型とよばれることがある。なお、自由層の磁化の向きを変化させるために必要な電流は、素子の大きさに比例する。スピン注入型には、電流に伴う磁場を印加する方法を採用した構造とは異なり、磁化の向きを制御するための配線（書き込み用ワード線）が不要である。このため、高密度化に好適である。また、上述のように、自由層の磁化の向きを変化させるために必要な電流が素子の大きさに比例するため、微細化するほど情報の書き換えに必要な電流を小さくすることができる。従って、近年では、スピン注入型のＭＲＡＭが注目を浴びている。
　ＲｅＲＡＭでは、電流及び電圧の大きさの変化に伴って電気抵抗が変化する抵抗変化素子が各メモリセルに設けられている。抵抗変化素子には、２つの電極、及びこれらの間に設けられた抵抗変化膜が設けられている。抵抗変化膜の抵抗は、電流の大きさに応じて変化し、その材料としては、ニッケル酸化物等の遷移金属を含む酸化物が用いられている。
　ＰＣＲＡＭは相変化メモリとよばれることがある。ＰＣＲＡＭでは、結晶相の変化に伴って電気抵抗が変化する抵抗変化素子が各メモリセルに設けられている。抵抗変化素子には、温度変化等に伴ってアモルファス（非晶質）状態又は結晶状態となる材料からなる相変化層が設けられている。このような相変化層は、アモルファス状態のときに高抵抗状態なり、結晶状態のときに低抵抗状態となる。相を変化させる方法としては、電流を流し、これに伴って発生するジュール熱を利用する方法がある。相変化層がアモルファス状態（高抵抗状態）にある場合に、これに電圧をかけて電流を流し、ある程度電流が大きくなると、相変化層はジュール熱により加熱され、結晶状態（低抵抗状態）に変化する。そして、そのまま電圧を下げていくと、結晶状態が維持される。一方、相変化層が結晶状態（低抵抗状態）にある場合に、これに所定値以上の電流を流すと、結晶が融解して相変化層はアモルファス状態（高抵抗状態）に変化する。更に、高抵抗状態への変化に伴って電圧が増加し、電流が低下する。そして、そのまま電圧を下げていくと、アモルファス状態が維持される。
　このように、従来、１つのメモリセルに２値の情報を記憶させている。
　その一方で、１つのメモリセルに４値の情報を記憶させるために、１つのメモリセルに２つの相変化層が設けられた構造が提案されている。
　しかしながら、２つの相変化層の相の状態の組み合わせは４種類あるものの、これらの４種類の状態の間を、単一の処理のみで変化させることはできない。例えば、ある一つの状態から他の状態へは単一の処理のみで変化させることはできても、逆の変化を単一の処理で行うことができず、途中に更に他の状態を経由しなければならないことがある。このため、制御が複雑になってしまう。
特許第３５３１６２８号公報 特開２００４－１５８８０４号公報 特開２００４－３６３６０４号公報 特開２００５－２６００１４号公報
　本発明は、簡易な制御で４種類の抵抗の状態を得ることができる複合抵抗変化素子及びその製造方法を提供することを目的とする。
　複合抵抗変化素子の一態様には、内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子と、前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子と、が設けられている。前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化する。
　複合抵抗変化素子の製造方法の一態様では、内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子を形成し、前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子を形成する。前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化する。
図１は、第１の実施形態に係る半導体記憶装置の一部を示す回路図である。 図２は、図１中の二点鎖線で示す部分のレイアウトを示す図である。 図３Ａは、第１の実施形態における図２中のＩ－Ｉ線に沿った断面図である。 図３Ｂは、第１の実施形態における図２中のＩＩ－ＩＩ線に沿った断面図である。 図４は、第１の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。 図５Ａは、磁気抵抗変化素子１の特性を示す図である。 図５Ｂは、抵抗変化素子２の特性を示す図である。 図６Ａは、初期状態で、磁気抵抗変化素子１及び抵抗変化素子２の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す図である。 図６Ｂは、初期状態で、磁気抵抗変化素子１が高抵抗状態、抵抗変化素子２が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す図である。 図６Ｃは、初期状態で、磁気抵抗変化素子１が低抵抗状態、抵抗変化素子２が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す図である。 図６Ｄは、初期状態で、磁気抵抗変化素子１及び抵抗変化素子２の両方が低抵抗状態にある場合（Ｈ／Ｈ）の特性を示す図である。 図７Ａは、第１の実施形態に係る半導体記憶装置を製造する方法を示す断面図である。 図７Ｂは、図７Ａに引き続き、半導体記憶装置を製造する方法を示す断面図である。 図７Ｃは、図７Ｂに引き続き、半導体記憶装置を製造する方法を示す断面図である。 図７Ｄは、図７Ｃに引き続き、半導体記憶装置を製造する方法を示す断面図である。 図８Ａは、第１の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図８Ｂは、図８Ａに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図８Ｃは、図８Ｂに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図８Ｄは、図８Ｃに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図８Ｅは、図８Ｄに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図９は、第２の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。 図１０Ａは、第２の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１０Ｂは、図１０Ａに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１０Ｃは、図１０Ｂに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１０Ｄは、図１０Ｃに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１１は、第３の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。 図１２Ａは、第３の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１２Ｂは、図１２Ａに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１２Ｃは、図１２Ｂに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１２Ｄは、図１２Ｃに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１３は、第４の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。 図１４Ａは、第４の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１４Ｂは、図１４Ａに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１４Ｃは、図１４Ｂに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１４Ｄは、図１４Ｃに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１５Ａは、第５の実施形態における図２中のＩ－Ｉ線に沿った断面図である。 図１５Ｂは、第５の実施形態における図２中のＩＩ－ＩＩ線に沿った断面図である。 図１６Ａは、第５の実施形態に係る半導体記憶装置を製造する方法を示す断面図である。 図１６Ｂは、図１６Ａに引き続き、半導体記憶装置を製造する方法を示す断面図である。 図１７Ａは、第５の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｂは、図１７Ａに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｃは、図１７Ｂに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｄは、図１７Ｃに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｅは、図１７Ｄに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｆは、図１７Ｅに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｇは、図１７Ｆに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１７Ｈは、図１７Ｇに引き続き、磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を示す断面図である。 図１８Ａは、初期状態で、磁気抵抗変化素子の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す図である。 図１８Ｂは、初期状態で、ビット線ＢＬ側の磁気抵抗変化素子が高抵抗状態、トランジスタＴｒ側の磁気抵抗変化素子が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す図である。 図１８Ｃは、初期状態で、ビット線ＢＬ側の磁気抵抗変化素子が低抵抗状態、トランジスタＴｒ側の磁気抵抗変化素子が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す図である。 図１８Ｄは、初期状態で、磁気抵抗変化素子の両方が低抵抗状態にある場合（Ｈ／Ｈ）の特性を示す図である。 図１９Ａは、初期状態で、抵抗変化素子の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す図である。 図１９Ｂは、初期状態で、ビット線ＢＬ側の抵抗変化素子が高抵抗状態、トランジスタＴｒ側の抵抗変化素子が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す図である。 図１９Ｃは、初期状態で、ビット線ＢＬ側の抵抗変化素子が低抵抗状態、トランジスタＴｒ側の抵抗変化素子が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す図である。 図１９Ｄは、初期状態で、抵抗変化素子の両方が低抵抗状態にある場合（Ｈ／Ｈ）の特性を示す図である。
　以下、実施形態について、添付の図面を参照して具体的に説明する。
　（第１の実施形態）
　先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る半導体記憶装置の一部を示す回路図であり、図２は、図１中の二点鎖線で示す部分のレイアウトを示す図である。
　第１の実施形態には、複数のメモリセルが縦横にアレイ状に配置されている。図１には、そのうちの４個を示しており、図２には、そのうちの２個を示している。各メモリセルには、１個のワード線ＷＬ、１個のビット線ＢＬ及び１個の信号線ＳＬが設けられている。例えば、ワード線ＷＬは縦方向に並ぶ複数のメモリセルに共有され、ビット線ＢＬ及び信号線ＳＬは横方向に並ぶ複数のメモリセルに共有されている。また、各メモリセルには、１個の磁気抵抗変化素子１、１個の抵抗変化素子２及びトランジスタＴｒが設けられている。ワード線ＷＬはトランジスタＴｒのゲート電極を兼ねている。トランジスタＴｒのソース／ドレインの一方は信号線ＳＬに接続されており、他方は抵抗変化素子２の一方の電極に接続されている。抵抗変化素子２の他方の電極は磁気抵抗変化素子１の一方の電極に接続されている。磁気抵抗変化素子１の他方の電極はビット線ＢＬに接続されている。磁気抵抗変化素子１及び抵抗変化素子２が複合変化素子を構成している。
　次に、第１の実施形態の断面構造について説明する。図３Ａは、第１の実施形態における図２中のＩ－Ｉ線に沿った断面図であり、図３Ｂは、第１の実施形態における図２中のＩＩ－ＩＩ線に沿った断面図である。ここでは、１個のメモリセルについて説明する。
　第１の実施形態では、図３Ａ及び図３Ｂに示すように、シリコン基板等の半導体基板１１の表面に素子領域を画定する素子分離絶縁膜１２が、ＳＴＩ（shallow trench isolation）法等により形成されている。そして、素子領域にトランジスタＴｒが形成されている。半導体基板１１上に、トランジスタＴｒを覆う層間絶縁膜１３が形成され、層間絶縁膜１３内に、トランジスタＴｒのソース／ドレインの一方に接続されたプラグ１４及び他方に接続されたプラグ１５が形成されている。層間絶縁膜１３上に、信号線ＳＬ及び導電層２２が形成されている。信号線ＳＬはプラグ１４に接続され、導電層２２はプラグ１５に接続されている。層間絶縁膜１３上に、信号線ＳＬ及び導電層２２を覆う層間絶縁膜１６が形成されている。層間絶縁膜１６内に、導電層２２に接続されたプラグ１７が形成されている。
　層間絶縁膜１６上に、プラグ１７に一方の電極（下部電極）が接続された抵抗変化素子２が形成されている。また、抵抗変化素子２上に、抵抗変化素子２の他方の電極（上部電極）に一方の電極（下部電極）が接続された磁気抵抗変化素子１が形成されている。層間絶縁膜１６上に、抵抗変化素子２及び磁気抵抗変化素子１を覆うシリコン窒化膜１８が保護膜として形成されている。シリコン窒化膜１８の厚さは、例えば２０ｎｍ～５０ｎｍ程度である。シリコン窒化膜１８上に層間絶縁膜１９が形成されている。シリコン窒化膜１８及び層間絶縁膜１９内に、磁気抵抗変化素子１の他方の電極（上部電極）に接続されたプラグ２０が形成されている。層間絶縁膜１９上に、プラグ２０に接続されたビット線ＢＬが形成されている。そして、層間絶縁膜１９上に、ビット線ＢＬを覆う層間絶縁膜２１が形成されている。層間絶縁膜２１の上方には、他の配線及びパッシベーション膜等が形成されている。
　次に、磁気抵抗変化素子１及び抵抗変化素子２の構造について説明する。図４は、第１の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。
　図４に示すように、抵抗変化素子２には、層間絶縁膜１６上に形成され、プラグ１７と接する下部電極２０１、下部電極２０１上に形成された抵抗変化膜２０２、及び抵抗変化膜２０２上に形成された上部電極２０３が含まれている。下部電極２０１は、例えば、厚さが５ｎｍ～５０ｎｍ程度（例えば５ｎｍ）のＴｉ窒化膜と、その上に形成された厚さが５ｎｍ～５０ｎｍ程度（例えば２０ｎｍ）のＮｉ膜とから構成されている。抵抗変化膜２０２としては、例えば、厚さが２ｎｍ～２０ｎｍ程度（例えば５ｎｍ）のＮｉ酸化膜が用いられる。上部電極２０３としては、例えば、厚さが２ｎｍ～５０ｎｍ程度（例えば５ｎｍ）のＰｔ膜が用いられる。
　磁気抵抗変化素子１には、抵抗変化素子２の上部電極２０３と接する下部電極１０１、並びに下部電極１０１上に順次形成された反強磁性層１０２、固定磁性層１０３、トンネル酸化膜１０４、自由磁性層１０５及び上部電極１０６が含まれている。下部電極１０１としては、例えば、厚さが５ｎｍ～５０ｎｍ程度（例えば５ｎｍ）のＴａ膜が用いられる。反強磁性層１０２としては、例えば、厚さが１０ｎｍ～３０ｎｍ程度（例えば１５ｎｍ）のＰｔＭｎ膜が用いられる。固定磁性層１０３としては、例えば、厚さが２ｎｍ～４ｎｍ程度（例えば３ｎｍ）のＣｏＦｅＢ膜が用いられる。トンネル酸化膜１０４としては、例えば、厚さが０．５ｎｍ～２ｎｍ程度（例えば１ｎｍ）のＭｇ酸化膜が用いられる。自由磁性層１０５としては、例えば、厚さが１ｎｍ～３ｎｍ程度（例えば２ｎｍ）のＣｏＦｅＢ膜が用いられる。上部電極１０６は、例えば、厚さが１ｎｍ～１５ｎｍ程度（例えば１０ｎｍ）のＲｕ膜と、その上に形成された厚さが２ｎｍ～５０ｎｍ程度（例えば４０ｎｍ）のＴａ膜とから構成されている。
　ここで、上述のように構成された磁気抵抗変化素子１及び抵抗変化素子２の個々の特性について説明する。図５Ａは、磁気抵抗変化素子１の特性を示す図であり、図５Ｂは、抵抗変化素子２の特性を示す図である。ここでは、磁気抵抗変化素子１の高抵抗状態での抵抗値が１６００Ω、低抵抗状態での抵抗値が１０００Ωであるとし、抵抗変化素子２の高抵抗状態での抵抗値が５０００Ω、低抵抗状態での抵抗値が５０Ωであるとする。
　先ず、磁気抵抗変化素子１が高抵抗状態にあるとする。つまり、自由磁性層１０５の磁化の向きが固定磁性層１０３の磁化の向きと反平行になっているとする。この状態で、磁気抵抗変化素子１に正の電圧（下部電極１０１の電位が上部電極１０６の電位よりも低くなる電圧）を印加すると、図５Ａに示すように、ヒステリシス線Ｈ１１に沿って電流が増加する。そして、電圧が０．８Ｖ程度に達すると、自由磁性層１０５の磁化の向きが反転して、固定磁性層１０３の磁化の向きと平行になる。この結果、磁気抵抗変化素子１が低抵抗状態に変化し、電流が急激に増加する（ヒステリシス線Ｈ１２）。その後、電圧を０Ｖまで低下させると、ヒステリシス線Ｈ１３に沿って電流が減少する。このようにして、低抵抗状態の磁気抵抗変化素子１が得られる。
　また、低抵抗状態の磁気抵抗変化素子１に負の電圧（下部電極１０１の電位が上部電極１０６の電位よりも高くなる電圧）を印加すると、図５Ａに示すように、ヒステリシス線Ｈ１４に沿って電流の絶対値が増加する（電流は負）。そして、電圧が－０．８Ｖ程度に達すると、自由磁性層１０５の磁化の向きが反転して、固定磁性層１０３の磁化の向きと反平行になる。この結果、磁気抵抗変化素子１が高抵抗状態に変化し、電流の絶対値が急激に減少する（ヒステリシス線Ｈ１５）。その後、電圧を０Ｖまで低下させると、ヒステリシス線Ｈ１６に沿って電流が減少する。このようにして、高抵抗状態の磁気抵抗変化素子１が得られる。
　次に、抵抗変化素子２が高抵抗状態にあるとする。この状態で、磁抵抗変化素子２に正の電圧（下部電極２０１の電位が上部電極２０６の電位よりも低くなる電圧）を印加すると、図５Ｂに示すように、ヒステリシス線Ｈ２１に沿って電流が増加する。そして、電圧が１Ｖ程度に達すると、抵抗変化膜２０２の状態が変化して、抵抗変化素子２が低抵抗状態に変化し、電流が急激に増加する（ヒステリシス線Ｈ２２）。その後、電圧を０Ｖまで低下させると、ヒステリシス線Ｈ２３に沿って電流が減少する。このようにして、低抵抗状態の抵抗変化素子２が得られる。なお、電流は１×１０－３Ａより高くなっていないが、これは、電流制限をかけているためである。電流制限をかけなれければ、抵抗変化膜２０２に大電流が流れて破壊されてしまう。
　また、低抵抗状態の抵抗変化素子２に正の電圧を印加すると、図５Ｂに示すように、ヒステリシス線Ｈ２４に沿って電流が増加する。そして、電流が１×１０－３Ａ程度に達すると、抵抗変化膜２０２の状態が変化して、抵抗変化素子２が高抵抗状態に変化し、電流が急激に減少する（ヒステリシス線Ｈ２５）。その後、電圧を０Ｖまで低下させると、ヒステリシス線Ｈ２６に沿って電流が減少する。このようにして、高抵抗状態の抵抗変化素子２が得られる。
　なお、抵抗変化素子２に負の電圧を印加した場合も、図５Ｂに示すものと同様の特性が現れる。これは、抵抗変化素子２の特性は、電圧の極性及び電流の方向の影響を受けないことを意味する。
　このような特性は、磁気抵抗変化素子１及び抵抗変化素子２が個別に制御された場合に現れるものであるが、本実施形態では、互いに直列に接続された磁気抵抗変化素子１及び抵抗変化素子２に同時に電圧が印加される。このため、磁気抵抗変化素子１及び抵抗変化素子２には、両素子の抵抗値に応じた分圧が印加される。そして、下部電極１０１の電位が上部電極２０６の電位よりも低くなる電圧を正の電圧と定義すると、この電圧と信号線ＳＬに検出される電流の絶対値との間には、図６Ａ～図６Ｄに示す関係が現れる。図６Ａは、初期状態で、磁気抵抗変化素子１及び抵抗変化素子２の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す。図６Ｂは、初期状態で、磁気抵抗変化素子１が高抵抗状態、抵抗変化素子２が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す。図６Ｃは、初期状態で、磁気抵抗変化素子１が低抵抗状態、抵抗変化素子２が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す。図６Ｄは、初期状態で、磁気抵抗変化素子１及び抵抗変化素子２の両方が低抵抗状態にある場合（Ｈ／Ｈ）の特性を示す。
　図６Ａに示すように、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２（「Ｌ／Ｌ」の状態）に対し、正の電圧を印加する（信号線ＳＬを接地し、ビット線ＢＬの電位を正にする）と、１．０Ｖ程度で抵抗変化素子２が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｈ」の状態が得られる。
　また、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２に対し、負の電圧を印加する（信号線ＳＬを接地し、ビット線ＢＬの電位を負にする）と、－０．８Ｖ程度で磁気抵抗変化素子１が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｌ」の状態が得られる。
　また、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２に対し、負の電圧を印加すると、－０．８Ｖ程度で磁気抵抗変化素子１が高抵抗化するが、更に負電圧を上げると、－１．５Ｖ程度で抵抗変化素子２も高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｈ」の状態が得られる。
　このように、初期状態が「Ｌ／Ｌ」の場合、３種類の電圧を１度だけ印加すれば、「Ｌ／Ｈ」の状態、「Ｈ／Ｌ」の状態、及び「Ｈ／Ｈ」の状態が得られる。
　図６Ｂに示すように、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び低抵抗状態にある抵抗変化素子２（「Ｈ／Ｌ」の状態）に対し、正の電圧を印加すると、０．７Ｖ程度で磁気抵抗変化素子１が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｌ」の状態が得られる。
　また、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び低抵抗状態にある抵抗変化素子２に対し、正の電圧を印加すると、０．７Ｖ程度で磁気抵抗変化素子１が低抵抗化するが、更に正電圧を上げると、１．０Ｖ程度で抵抗変化素子２が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｈ」の状態が得られる。
　また、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び低抵抗状態にある抵抗変化素子２に対し、負の電圧を印加すると、－１．７Ｖ程度で抵抗変化素子２が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｈ」の状態が得られる。
　このように、初期状態が「Ｈ／Ｌ」の場合、３種類の電圧を１度だけ印加すれば、「Ｌ／Ｌ」の状態、「Ｌ／Ｈ」の状態、及び「Ｈ／Ｈ」の状態が得られる。
　図６Ｃに示すように、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び高抵抗状態にある抵抗変化素子２（「Ｌ／Ｈ」の状態）に対し、負の電圧を印加すると、－１．１Ｖ程度で抵抗変化素子２が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｌ」の状態が得られる。なお、正の電圧を印加しても、１．１Ｖ程度で抵抗変化素子２が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｌ」の状態が得られる。
　また、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び高抵抗状態にある抵抗変化素子２に対し、負の電圧を印加すると、－１．１Ｖ程度で抵抗変化素子２が低抵抗化するが、更に負電圧を上げると、－１．３Ｖ程度で磁気抵抗変化素子１が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｌ」の状態が得られる。
　また、初期状態で、低抵抗状態にある磁気抵抗変化素子１及び高抵抗状態にある抵抗変化素子２に対し、負の電圧を印加すると、－１．１Ｖ程度で抵抗変化素子２が低抵抗化し、－１．３Ｖ程度で磁気抵抗変化素子１が高抵抗化するが、更に負電圧を上げると、－１．５Ｖ程度で抵抗変化素子２が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｈ」の状態が得られる。
　このように、初期状態が「Ｌ／Ｈ」の場合、３種類の電圧を１度だけ印加すれば、「Ｌ／Ｌ」の状態、「Ｈ／Ｌ」の状態、及び「Ｈ／Ｈ」の状態が得られる。
　図６Ｄに示すように、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２（「Ｈ／Ｈ」の状態）に対し、正の電圧を印加すると、１．１Ｖ程度で抵抗変化素子２が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｌ」の状態が得られる。なお、なお、負の電圧を印加しても、－１．３Ｖ程度で抵抗変化素子２が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｈ／Ｌ」の状態が得られる。
　また、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２に対し、正の電圧を印加すると、１．１Ｖ程度で抵抗変化素子２が低抵抗化するが、更に正電圧を上げると、１．３Ｖ程度で磁気抵抗変化素子１が低抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｌ」の状態が得られる。
　また、初期状態で、高抵抗状態にある磁気抵抗変化素子１及び抵抗変化素子２に対し、正の電圧を印加すると、１．１Ｖ程度で抵抗変化素子２が低抵抗化し、１．３Ｖ程度で磁気抵抗変化素子１が低抵抗化するが、更に正電圧を上げると、１．５Ｖ程度で抵抗変化素子２が高抵抗化する。そして、電圧を０Ｖまで低下させると、「Ｌ／Ｈ」の状態が得られる。
　このように、初期状態が「Ｈ／Ｈ」の場合、３種類の電圧を１度だけ印加すれば、「Ｈ／Ｌ」の状態、「Ｌ／Ｌ」の状態、及び「Ｌ／Ｈ」の状態が得られる。
　なお、これらの電圧の印加は、ワード線ＷＬの制御によりトランジスタＴｒがオンとなっている状態で行われる。
　このような本実施形態によれば、磁気抵抗変化素子１及び抵抗変化素子２の抵抗値の組み合わせが４種類あり、各組み合わせの間の遷移は、１度の電圧の印加のみで制御可能である。つまり、表１に示す電圧を１度印加するだけで、所定の組み合わせを得ることができる。従って、これらの４種類の状態を論理情報の“００”、“０１”、“１０”、“１１”に当てはめれば、１つのメモリセルに４値の情報を記憶させることが可能となる。
　また、図６Ａ～図６Ｄ及び表１に示すように、これらの制御に必要な電圧は２Ｖ未満と低いため、特に高い電圧が必要となることはなく、従来の制御回路及び電圧回路等との整合性が高い。つまり、制御回路及び電圧回路等に特別な構成等を加える必要はなく、容易に設計することが可能である。
　次に、第１の実施形態に係る半導体記憶装置を製造する方法について説明する。図７Ａ～図７Ｄは、第１の実施形態に係る半導体記憶装置を製造する方法を工程順に示す断面図である。図７Ａ～図７Ｄに示す断面は、図２中のＩ－Ｉ線に沿った断面に相当する。
　先ず、図７Ａに示すように、半導体基板１１の表面に素子領域を画定する素子分離絶縁膜１２をＳＴＩ法等により形成し、素子領域にトランジスタＴｒを形成する。
　次いで、図７Ｂに示すように、半導体基板１１上に層間絶縁膜１３を形成する。層間絶縁膜１３としては、例えば化学気相成長（ＣＶＤ：chemical vapor deposition）法によりシリコン酸化膜を形成する。その後、層間絶縁膜１３に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ１４及び１５を形成する。プラグ１４及び１５の形成では、例えばスパッタリング法又はＣＶＤ法によりバリアメタル膜としてのＴｉ窒化膜及びタングステン膜を形成し、これらを層間絶縁膜１３の表面が露出するまで、例えば化学機械的研磨（ＣＭＰ：chemical mechanical polishing）法により研磨する。
　更に、層間絶縁膜１３上に、信号線ＳＬ及び導電層２２を形成する。信号線ＳＬ及び導電層２２の形成では、層間絶縁膜１３上にアルミニウム膜又は銅膜等の導電膜を形成し、この導電膜に対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行う。
　続いて、図７Ｃに示すように、層間絶縁膜１３上に層間絶縁膜１６を形成する。層間絶縁膜１６としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。次いで、層間絶縁膜１６に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ１７を形成する。プラグ１７の形成では、例えばスパッタリング法又はＣＶＤ法によりバリアメタル膜としてのＴｉ窒化膜及びタングステン膜を形成し、これらを層間絶縁膜１６の表面が露出するまで、例えばＣＭＰ法により研磨する。
　なお、信号線ＳＬ及び導電層２２の形成をダマシン法により行ってもよい。この場合、例えば、先ず、信号線ＳＬ及び導電層２２と同等の厚さ分だけ層間絶縁膜１６の一部（下層部分）を形成し、これに配線溝を形成する。次いで、この配線溝内にシード膜をスパッタリング法により形成し、その上にめっき法により銅膜を形成し、その後、ＣＭＰ法による研磨を行う。そして、これらの上に層間絶縁膜１６の残りの部分（上層部分）を形成する。同様に、プラグ１７の形成をダマシン法により行ってもよい。この場合、例えば、層間絶縁膜１６にコンタクトホールを形成した後、このコンタクトホール内にシード膜をスパッタリング法により形成し、その上にめっき法により銅膜を形成し、その後、ＣＭＰ法による研磨を行う。
　更に、層間絶縁膜１６上に抵抗変化素子２及び磁気抵抗変化素子１を形成する。抵抗変化素子２及び磁気抵抗変化素子１を形成する方法については後述する。
　その後、図７Ｄに示すように、層間絶縁膜１６上に保護膜としてのシリコン窒化膜１８を形成し、その上に層間絶縁膜１９を形成する。シリコン窒化膜１８は、例えばスパッタリング法又はＣＶＤ法により形成する。層間絶縁膜１９としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。
　続いて、層間絶縁膜１９及びシリコン窒化膜１８に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。プラグ２０の形成では、例えばスパッタリング法又はＣＶＤ法によりバリアメタル膜としてのＴｉ窒化膜及びタングステン膜を形成し、これらを層間絶縁膜１９の表面が露出するまで、例えばＣＭＰ法により研磨する。
　更に、層間絶縁膜１９上に、ビット線ＢＬを形成する。ビット線ＢＬの形成では、層間絶縁膜１９上にアルミニウム膜又は銅膜等の導電膜を形成し、この導電膜に対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行う。ビット線ＢＬの形成後には、層間絶縁膜１９上に層間絶縁膜２１を形成する。層間絶縁膜２１としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。
　その後、層間絶縁膜２１の上方に、他の配線及びパッシベーション膜等を形成し、半導体記憶装置を完成させる。
　ここで、第１の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法について説明する。図８Ａ～図８Ｅは、第１の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を工程順に示す断面図である。
　先ず、図８Ａに示すように、層間絶縁膜１６上に、Ｔｉ窒化膜及びＮｉ膜の積層膜２０１ａ、Ｎｉ酸化膜２０２ａ、並びにＰｔ膜２０３ａを、例えばスパッタリング法により、順次形成する。更に、Ｐｔ膜２０３ａ上に、Ｔａ膜１０１ａ、ＰｔＭｎ膜１０２ａ、ＣｏＦｅＢ膜１０３ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０５ａ、並びにＲｕ膜及びＴａ膜の積層膜１０６ａを、例えばスパッタリング法により、順次形成する。
　次いで、１Ｔ程度の磁場中で、３００℃～３５０℃程度の熱処理を行うことにより、ＣｏＦｅＢ膜１０３ａ及びＣｏＦｅＢ膜１０５ａの磁化の方向を互いに平行なものとする。
　その後、図８Ｂに示すように、積層膜１０６ａ、ＣｏＦｅＢ膜１０５ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０３ａ、ＰｔＭｎ膜１０２ａ、Ｔａ膜１０１ａ、Ｐｔ膜２０３ａ、Ｎｉ酸化膜２０２ａ、及び積層膜２０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極１０６、自由磁性層１０５、トンネル酸化膜１０４、固定磁性層１０３、反強磁性層１０２、下部電極１０１、上部電極２０３、抵抗変化膜２０２、及び下部電極２０１を形成する。
　続いて、図８Ｃに示すように、層間絶縁膜１６上にシリコン窒化膜１８を形成する。固定磁性層１０３及び自由磁性層１０５はＦｅを含有しているため、後に層間絶縁膜等を形成する際に水分等の影響により酸化しやすい。シリコン窒化膜１８は、主に固定磁性層１０３及び自由磁性層１０５を水分等から保護し、酸化を抑制するために形成される。
　次いで、図８Ｄに示すように、シリコン窒化膜１８上に、例えばＣＶＤ法によりシリコン酸化膜１９ａを形成する。
　その後、図８Ｅに示すように、例えばＣＭＰ法等によりシリコン酸化膜１９ａの表面を平坦化することにより、層間絶縁膜１９を形成する。そして、層間絶縁膜１９及びシリコン窒化膜１８にコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。
　このようにして、磁気抵抗変化素子１及び抵抗変化素子２を形成することができる。
　（第２の実施形態）
　次に、第２の実施形態について説明する。第２の実施形態では、磁気抵抗変化素子１及び抵抗変化素子２の構造が第１の実施形態と相違している。図９は、第２の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。
　図９に示すように、第２の実施形態では、第１の実施形態と比較して、抵抗変化素子２が磁気抵抗変化素子１よりも広く形成されている。つまり、所謂ひな段構造が採用されている。また、シリコン窒化膜１８に代えてシリコン窒化膜２３及び２４が保護膜として形成されている。シリコン窒化膜２３は、磁気抵抗変化素子１を覆うと共に、抵抗変化素子２の上面のみを覆い、シリコン窒化膜２４は、シリコン窒化膜２３の上から磁気抵抗変化素子１及び抵抗変化素子２を覆っている。他の構成は第１の実施形態と同様である。
　ここで、第２の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法について説明する。図１０Ａ～図１０Ｄは、第２の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を工程順に示す断面図である。
　先ず、第１の実施形態と同様に、積層膜２０１ａ、Ｎｉ酸化膜２０２ａ、Ｐｔ膜２０３ａ、Ｔａ膜１０１ａ、ＰｔＭｎ膜１０２ａ、ＣｏＦｅＢ膜１０３ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０５ａ、及び積層膜１０６ａを順次形成する（図８Ａ）。
　次いで、第１の実施形態と同様に、１Ｔ程度の磁場中で、３００℃～３５０℃程度の熱処理を行うことにより、ＣｏＦｅＢ膜１０３ａ及びＣｏＦｅＢ膜１０５ａの磁化の方向を互いに平行なものとする。
　その後、図１０Ａに示すように、積層膜１０６ａ、ＣｏＦｅＢ膜１０５ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０３ａ、ＰｔＭｎ膜１０２ａ、及びＴａ膜１０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極１０６、自由磁性層１０５、トンネル酸化膜１０４、固定磁性層１０３、反強磁性層１０２、及び下部電極１０１を形成する。
　続いて、図１０Ｂに示すように、Ｐｔ膜２０３ａ上にシリコン窒化膜２３を形成する。シリコン窒化膜２３の厚さは、例えば２０ｎｍ～５０ｎｍ程度である。
　次いで、図１０Ｃに示すように、シリコン窒化膜２３、Ｐｔ膜２０３ａ、Ｎｉ酸化膜２０２ａ、及び積層膜２０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極２０３、抵抗変化膜２０２、及び下部電極２０１を形成する。
　その後、図１０Ｄに示すように、層間絶縁膜１６上にシリコン窒化膜２４を形成する。シリコン窒化膜２４の厚さは、例えば２０ｎｍ～５０ｎｍ程度である。そして、第１の実施形態と同様の処理を行う。
　このようにして、磁気抵抗変化素子１及び抵抗変化素子２を形成することができる。
　このような第２の実施形態では、磁気抵抗変化素子１の形成のためのエッチングと、抵抗変化素子２の形成のためのエッチングとを個別に行うため、第１の実施形態よりも適切な処理を行いやすい。つまり、各エッチングの対象となる層の数が少ないため、より適切な条件下でエッチングを行いやすくなる。なお、処理時間及び処理工程数の観点からすると、第１の実施形態の方が第２の実施形態よりも好ましいといえる。
　（第３の実施形態）
　次に、第３の実施形態について説明する。第３の実施形態では、磁気抵抗変化素子１及び抵抗変化素子２の構造が第１の実施形態と相違している。図１１は、第３の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。
　図１１に示すように、第３の実施形態では、第１の実施形態における抵抗変化素子２の上部電極２０３及び磁気抵抗変化素子１の下部電極１０１に代えて、中間電極３０１が形成されている。中間電極３０１としては、例えば、厚さが５ｎｍ～１０ｎｍ程度（例えば５ｎｍ）のＰｔ膜が用いられる。そして、中間電極３０１は、抵抗変化素子２の上部電極及び磁気抵抗変化素子１の下部電極として機能する。他の構成は第１の実施形態と同様である。
　ここで、第３の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法について説明する。図１２Ａ～図１２Ｄは、第３の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を工程順に示す断面図である。
　先ず、図１２Ａに示すように、層間絶縁膜１６上に、積層膜２０１ａ、Ｎｉ酸化膜２０２ａ、Ｐｔ膜３０１ａ、ＰｔＭｎ膜１０２ａ、ＣｏＦｅＢ膜１０３ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０５ａ、及び積層膜１０６ａを、例えばスパッタリング法により、順次形成する。
　次いで、１Ｔ程度の磁場中で、３００℃～３５０℃程度の熱処理を行うことにより、ＣｏＦｅＢ膜１０３ａ及びＣｏＦｅＢ膜１０５ａの磁化の方向を互いに平行なものとする。
　その後、図１２Ｂに示すように、積層膜１０６ａ、ＣｏＦｅＢ膜１０５ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０３ａ、ＰｔＭｎ膜１０２ａ、Ｐｔ膜３０１、Ｎｉ酸化膜２０２ａ、及び積層膜２０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極１０６、自由磁性層１０５、トンネル酸化膜１０４、固定磁性層１０３、反強磁性層１０２、中間電極３０１、抵抗変化膜２０２、及び下部電極２０１を形成する。
　続いて、図１２Ｃに示すように、層間絶縁膜１６上にシリコン窒化膜１８を形成する。
　次いで、図１２Ｄに示すように、シリコン窒化膜１８上に層間絶縁膜１９を形成する。上述のように、層間絶縁膜１９としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。その後、例えばＣＭＰ法等により層間絶縁膜１９の表面を平坦化し、層間絶縁膜１９及びシリコン窒化膜１８にコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。
　このようにして、磁気抵抗変化素子１及び抵抗変化素子２を形成することができる。
　このような第３の実施形態では、１つの中間電極３０１が上部電極２０３及び下部電極１０１として機能するため、第１の実施形態と比較して、厚さ方向の寸法を小さくすることができる。また、製造時には、形成する層の数が少なくなるため、処理時間及び処理工程数を低減することができる。
　（第４の実施形態）
　次に、第４の実施形態について説明する。第４の実施形態では、磁気抵抗変化素子１及び抵抗変化素子２の構造が第１の実施形態と相違している。図１３は、第４の実施形態における磁気抵抗変化素子１及び抵抗変化素子２の構造を示す断面図である。
　図１３に示すように、第４の実施形態では、第３の実施形態と比較して、中間電極３０１、抵抗変化膜２０２及び下部電極２０１が広く形成されている。つまり、所謂ひな段構造が採用されている。また、シリコン窒化膜１８に代えてシリコン窒化膜２３及び２４が保護膜として形成されている。中間電極３０１は、第３の実施形態と同様に、抵抗変化素子２の上部電極及び磁気抵抗変化素子１の下部電極として機能する。他の構成は第３の実施形態と同様である。
　ここで、第４の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法について説明する。図１４Ａ～図１４Ｄは、第４の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を工程順に示す断面図である。
　先ず、第３の実施形態と同様に、積層膜２０１ａ、Ｎｉ酸化膜２０２ａ、Ｐｔ膜３０１ａ、ＰｔＭｎ膜１０２ａ、ＣｏＦｅＢ膜１０３ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０５ａ、及び積層膜１０６ａを順次形成する（図１２Ａ）。
　次いで、第１の実施形態と同様に、１Ｔ程度の磁場中で、３００℃～３５０℃程度の熱処理を行うことにより、ＣｏＦｅＢ膜１０３ａ及びＣｏＦｅＢ膜１０５ａの磁化の方向を互いに平行なものとする。
　その後、図１４Ａに示すように、積層膜１０６ａ、ＣｏＦｅＢ膜１０５ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０３ａ、及びＰｔＭｎ膜１０２ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極１０６、自由磁性層１０５、トンネル酸化膜１０４、固定磁性層１０３、及び反強磁性層１０２を形成する。
　続いて、図１４Ｂに示すように、Ｐｔ膜３０１ａ上にシリコン窒化膜２３を形成する。
　次いで、図１４Ｃに示すように、シリコン窒化膜２３、Ｐｔ膜３０１ａ、Ｎｉ酸化膜２０２ａ、及び積層膜２０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極２０３、抵抗変化膜２０２、及び下部電極２０１を形成する。
　その後、図１４Ｄに示すように、層間絶縁膜１６上にシリコン窒化膜２４を形成する。そして、第１の実施形態と同様の処理を行う。
　このようにして、磁気抵抗変化素子１及び抵抗変化素子２を形成することができる。
　（第５の実施形態）
　次に、第５の実施形態について説明する。第５の実施形態では、磁気抵抗変化素子１及び抵抗変化素子２の構造が第１の実施形態と相違している。図１５Ａは、第５の実施形態における図２中のＩ－Ｉ線に沿った断面図であり、図１５Ｂは、第５の実施形態における図２中のＩＩ－ＩＩ線に沿った断面図である。ここでは、１個のメモリセルについて説明する。
　第５の実施形態では、図１５Ａ及び図１５Ｂに示すように、層間絶縁膜１６上に、プラグ１７に下部電極２０１が接続された抵抗変化素子２が形成されている。そして、層間絶縁膜１６上に、抵抗変化素子２を覆うシリコン窒化膜３１が保護膜として形成されている。シリコン窒化膜３１の厚さは、例えば２０ｎｍ～５０ｎｍ程度である。シリコン窒化膜３１上に層間絶縁膜３２が形成されている。シリコン窒化膜３１及び層間絶縁膜３２内に、抵抗変化素子２の上部電極２０３に接続されたプラグ３３が形成されている。
　また、層間絶縁膜３２上に、プラグ３３に下部電極１０１が接続された磁気抵抗変化素子１が形成されている。層間絶縁膜３２上に、磁気抵抗変化素子１を覆うシリコン窒化膜３４が保護膜として形成されている。シリコン窒化膜３４の厚さは、例えば２０ｎｍ～５０ｎｍ程度である。シリコン窒化膜３４上に層間絶縁膜１９が形成されている。シリコン窒化膜３４及び層間絶縁膜１９内に、磁気抵抗変化素子１の上部電極２０６に接続されたプラグ２０が形成されている。層間絶縁膜１９上に、プラグ２０に接続されたビット線ＢＬが形成されている。そして、層間絶縁膜１９上に、ビット線ＢＬを覆う層間絶縁膜２１が形成されている。層間絶縁膜２１の上方には、他の配線及びパッシベーション膜等が形成されている。
　他の構成は第１の実施形態と同様である。
　このように構成された第５の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
　次に、第５の実施形態に係る半導体記憶装置を製造する方法について説明する。図１６Ａ～図１６Ｂは、第５の実施形態に係る半導体記憶装置を製造する方法を工程順に示す断面図である。図１６Ａ～図１６Ｂに示す断面は、図２中のＩ－Ｉ線に沿った断面に相当する。
　先ず、第１の実施形態と同様にして、プラグ１７の形成までの処理を行う（図７Ｃ）。次いで、図１６Ａに示すように、層間絶縁膜１６上に抵抗変化素子２を形成する。抵抗変化素子２を形成する方法については後述する。その後、層間絶縁膜１６上に保護膜としてのシリコン窒化膜３１を形成する。シリコン窒化膜３１は、例えばスパッタリング法又はＣＶＤ法により形成する。
　続いて、シリコン窒化膜３１上に層間絶縁膜３２を形成する。層間絶縁膜３２としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。次いで、層間絶縁膜３２及びシリコン窒化膜３１に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ３３を形成する。プラグ３３の形成では、例えばスパッタリング法又はＣＶＤ法によりバリアメタル膜としてのＴｉ窒化膜及びタングステン膜を形成し、これらを層間絶縁膜３２の表面が露出するまで、例えばＣＭＰ法により研磨する。また、上述のようなダマシン法を採用してもよい。
　その後、層間絶縁膜３２上に磁気抵抗変化素子１を形成する。磁気抵抗変化素子１を形成する方法については後述する。続いて、層間絶縁膜３２上に保護膜としてのシリコン窒化膜３４を形成する。シリコン窒化膜３４は、例えばスパッタリング法又はＣＶＤ法により形成する。次いで、図１６Ｂに示すように、シリコン窒化膜３４上に層間絶縁膜１９を形成する。その後、層間絶縁膜１９及びシリコン窒化膜３４に、フォトリソグラフィ技術及びドライエッチング技術によりコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。
　更に、層間絶縁膜１９上に、ビット線ＢＬを形成する。次いで、層間絶縁膜１９上に層間絶縁膜２１を形成する。その後、層間絶縁膜２１の上方に、他の配線及びパッシベーション膜等を形成し、半導体記憶装置を完成させる。
　ここで、第５の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法について説明する。図１７Ａ～図１７Ｈは、第５の実施形態における磁気抵抗変化素子１及び抵抗変化素子２を形成する方法を工程順に示す断面図である。
　先ず、図１７Ａに示すように、層間絶縁膜１６上に、Ｔｉ窒化膜及びＮｉ膜の積層膜２０１ａ、Ｎｉ酸化膜２０２ａ、並びにＰｔ膜２０３ａを、例えばスパッタリング法により、順次形成する。
　次いで、図１７Ｂに示すように、Ｐｔ膜２０３ａ、Ｎｉ酸化膜２０２ａ、及び積層膜２０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極２０３、抵抗変化膜２０２、及び下部電極２０１を形成する。
　その後、図１７Ｃに示すように、層間絶縁膜１６上にシリコン窒化膜３１を形成する。
　続いて、図１７Ｄに示すように、シリコン窒化膜３１上に層間絶縁膜３２を形成する。上述のように、層間絶縁膜３２としては、例えばＣＶＤ法によりシリコン酸化膜を形成する。次いで、層間絶縁膜３２及びシリコン窒化膜３１にコンタクトホールを形成し、コンタクトホール内にプラグ３３を形成する。
　その後、図１７Ｅに示すように、層間絶縁膜３２上に、Ｔａ膜１０１ａ、ＰｔＭｎ膜１０２ａ、ＣｏＦｅＢ膜１０３ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０５ａ、並びにＲｕ膜及びＴａ膜の積層膜１０６ａを、例えばスパッタリング法により、順次形成する。
　続いて、１Ｔ程度の磁場中で、３００℃～３５０℃程度の熱処理を行うことにより、ＣｏＦｅＢ膜１０３ａ及びＣｏＦｅＢ膜１０５ａの磁化の方向を互いに平行なものとする。
　次いで、図１７Ｆに示すように、積層膜１０６ａ、ＣｏＦｅＢ膜１０５ａ、Ｍｇ酸化膜１０４ａ、ＣｏＦｅＢ膜１０３ａ、ＰｔＭｎ膜１０２ａ、及びＴａ膜１０１ａに対して、フォトリソグラフィ技術及びドライエッチング技術によるパターニングを行うことにより、上部電極１０６、自由磁性層１０５、トンネル酸化膜１０４、固定磁性層１０３、反強磁性層１０２、及び下部電極１０１を形成する。
　その後、図１７Ｇに示すように、層間絶縁膜３２上にシリコン窒化膜３４を形成する。
　続いて、図１７Ｈに示すように、シリコン窒化膜３４上に層間絶縁膜１９を形成する。次いで、層間絶縁膜１９及びシリコン窒化膜３４にコンタクトホールを形成し、コンタクトホール内にプラグ２０を形成する。
　このようにして、磁気抵抗変化素子１及び抵抗変化素子２を形成することができる。
　なお、第１～第５の実施形態では、抵抗変化素子２が磁気抵抗変化素子１の下方に位置しているが、抵抗変化素子２が磁気抵抗変化素子１の上方に位置していてもよい。つまり、抵抗変化素子２が磁気抵抗変化素子１とビット線ＢＬとの間に接続されていてもよい。
　第１の実施形態において、抵抗変化素子２が磁気抵抗変化素子１の上方に位置する場合、下部電極１０１としては、例えば、厚さが５ｎｍ～５０ｎｍ程度（例えば５ｎｍ）のＴａ膜が用いられる。反強磁性層１０２としては、例えば、厚さが１０ｎｍ～３０ｎｍ程度（例えば１５ｎｍ）のＰｔＭｎ膜が用いられる。固定磁性層１０３としては、例えば、厚さが２ｎｍ～４ｎｍ程度（例えば３ｎｍ）のＣｏＦｅＢ膜が用いられる。トンネル酸化膜１０４としては、例えば、厚さが０．５ｎｍ～２ｎｍ程度（例えば１ｎｍ）のＭｇ酸化膜が用いられる。自由磁性層１０５としては、例えば、厚さが１ｎｍ～３ｎｍ程度（例えば２ｎｍ）のＣｏＦｅＢ膜が用いられる。上部電極１０６は、例えば、厚さが１ｎｍ～１５ｎｍ程度（例えば１０ｎｍ）のＲｕ膜と、その上に形成された厚さが２ｎｍ～５０ｎｍ程度（例えば２０ｎｍ）のＴａ膜とから構成されている。また、下部電極２０１は、例えば、厚さが５ｎｍ～５０ｎｍ程度（例えば５ｎｍ）のＴｉ窒化膜と、その上に形成された厚さが５ｎｍ～５０ｎｍ程度（例えば２０ｎｍ）のＮｉ膜とから構成されている。抵抗変化膜２０２としては、例えば、厚さが２ｎｍ～２０ｎｍ程度（例えば５ｎｍ）のＮｉ酸化膜が用いられる。上部電極２０３としては、例えば、厚さが２ｎｍ～５０ｎｍ程度（例えば２０ｎｍ）のＰｔ膜が用いられる。
　また、第３の実施形態のように、１つの中間電極が磁気抵抗変化素子１の上部電極及び抵抗変化素子２の下部電極として機能してもよい。この場合、中間電極としては、例えば、厚さが５ｎｍ～２０ｎｍ程度（例えば１０ｎｍ）のＲｕ膜と、その上に形成された厚さが５ｎｍ～３０ｎｍ程度（例えば２０ｎｍ）のＴａ膜との積層膜が用いられる。
　また、第２及び第４の実施形態のように、所謂ひな段構造を採用してもよい。
　また、第１～第５の実施形態における抵抗変化素子２に代えて相変化メモリの相変化抵抗変化素子が設けられていてもよい。相変化抵抗変化素子の特性も、電圧の極性及び電流の方向の影響を受けない。
　第１の実施形態において、相変化抵抗変化素子が設けられている場合、磁気抵抗変化素子１の構成は第１の実施形態と同様であり、相変化抵抗変化素子の下部電極としては、例えば、厚さが１０ｎｍ～５０ｎｍ程度（例えば２０ｎｍ）のＴｉ窒化膜が用いられ、抵抗変化膜としては、例えば、厚さが５０ｎｍ～１００ｎｍ程度（例えば５０ｎｍ）のＧｅＳｂＴｅ膜が用いられ、上部電極としては、例えば、厚さが２０ｎｍ～５０ｎｍ程度（例えば２０ｎｍ）のＴａ膜が用いられる。
　また、第３の実施形態のように、１つの中間電極が磁気抵抗変化素子１の上部電極及び相変化抵抗変化素子の下部電極として機能してもよい。この場合、中間電極としては、例えば、厚さが１ｎｍ～１５ｎｍ程度（例えば１０ｎｍ）のＲｕ膜と、その上に形成された厚さが５ｎｍ～２０ｎｍ程度（例えば２０ｎｍ）のＴａ膜との積層膜が用いられる。また、相変化抵抗変化素子の上部電極としては、例えば、厚さが１０ｎｍ～５０ｎｍ程度（例えば２０ｎｍ）のチタン窒化膜が用いられる。
　ここで、比較のために、２つの磁気抵抗変化素子を組み合わせて４値の情報を記憶させようとした場合の制御について説明する。図１８Ａは、初期状態で、磁気抵抗変化素子の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す。図１８Ｂは、初期状態で、ビット線ＢＬ側の磁気抵抗変化素子が高抵抗状態、トランジスタＴｒ側の磁気抵抗変化素子が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す。図１８Ｃは、初期状態で、ビット線ＢＬ側の磁気抵抗変化素子が低抵抗状態、トランジスタＴｒ側の磁気抵抗変化素子が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す。図１８Ｄは、初期状態で、磁気抵抗変化素子の両方が低抵抗状態にある場合（Ｈ／Ｈ）の特性を示す。ここでは、ビット線ＢＬ側の磁気抵抗変化素子の高抵抗状態での抵抗値が３０００Ω、低抵抗状態での抵抗値が１０００Ωであるとし、トランジスタＴｒ側の磁気抵抗変化素子の高抵抗状態での抵抗値が１０００Ω、低抵抗状態での抵抗値が５００Ωであるとする。
　図１８Ａに示すように、初期状態が「Ｌ／Ｌ」の場合、電圧を１度だけ印加しただけでは、「Ｌ／Ｈ」の状態及び「Ｈ／Ｈ」の状態は得られるが、「Ｈ／Ｌ」の状態は得られない。
　また、図１８Ｂに示すように、初期状態が「Ｈ／Ｌ」の場合、電圧を１度だけ印加しただけでは、「Ｌ／Ｌ」の状態及び「Ｈ／Ｈ」の状態は得られるが、「Ｌ／Ｈ」の状態は得られない。
　また、図１８Ｃに示すように、初期状態が「Ｌ／Ｈ」の場合、電圧を１度だけ印加しただけでは、「Ｌ／Ｌ」の状態及び「Ｈ／Ｈ」の状態は得られるが、「Ｈ／Ｌ」の状態は得られない。
　また、図１８Ｄに示すように、初期状態が「Ｈ／Ｈ」の場合、電圧を１度だけ印加しただけでは、「Ｌ／Ｌ」の状態及び「Ｈ／Ｌ」の状態は得られるが、「Ｌ／Ｈ」の状態は得られない。
　従って、「Ｌ／Ｌ」の初期状態を「Ｈ／Ｌ」の状態に変化させるためには、途中で「Ｈ／Ｈ」の状態に変化させる必要がある。つまり、２度の電圧の印加が必要である。また、「Ｈ／Ｌ」の初期状態を「Ｌ／Ｈ」の状態に変化させるためには、途中で「Ｌ／Ｌ」の状態に変化させる必要がある。つまり、２度の電圧の印加が必要である。また、「Ｌ／Ｈ」の初期状態を「Ｈ／Ｌ」の状態に変化させるためには、途中で「Ｈ／Ｈ」の状態に変化させる必要がある。つまり、２度の電圧の印加が必要である。また、「Ｈ／Ｈ」の初期状態を「Ｌ／Ｈ」の状態に変化させるためには、途中で「Ｌ／Ｌ」の状態に変化させる必要がある。つまり、２度の電圧の印加が必要である。
　このように、２つの磁気抵抗変化素子を組み合わせても、上記の実施形態のような効果を得ることはできない。各状態への遷移のための電圧をまとめると、表２のようになる。
Figure JPOXMLDOC01-appb-T000002
　また、２つの抵抗変化素子を組み合わせて４値の情報を記憶させようとした場合の制御について説明する。図１９Ａは、初期状態で、抵抗変化素子の両方が低抵抗状態にある場合（Ｌ／Ｌ）の特性を示す。図１９Ｂは、初期状態で、ビット線ＢＬ側の抵抗変化素子が高抵抗状態、トランジスタＴｒ側の抵抗変化素子が低抵抗状態にある場合（Ｈ／Ｌ）の特性を示す。図１９Ｃは、初期状態で、ビット線ＢＬ側の抵抗変化素子が低抵抗状態、トランジスタＴｒ側の抵抗変化素子が高抵抗状態にある場合（Ｌ／Ｈ）の特性を示す。図１９Ｄは、初期状態で、抵抗変化素子の両方が低抵抗状態にある場合（Ｈ／Ｈ）の特性を示す。ここでは、ビット線ＢＬ側の抵抗変化素子の高抵抗状態での抵抗値が２００００Ω、低抵抗状態での抵抗値が２００Ωであるとし、トランジスタＴｒ側の磁気抵抗変化素子の高抵抗状態での抵抗値が１００００Ω、低抵抗状態での抵抗値が１００Ωであるとする。
　図１９Ａに示すように、初期状態が「Ｌ／Ｌ」の場合、正の電圧を印加すると、０．３Ｖ程度で「Ｈ／Ｌ」の状態が得られる。しかし、更に電圧を上げると、１．０Ｖ程度で、抵抗変化素子の両方が低抵抗状態と高抵抗状態とを繰り返す不安定な状態になる。これは、次のような理由による。電圧が１．０Ｖ程度になると、ビット線ＢＬ側の抵抗変化素子が再度、低抵抗状態に遷移し、２つの抵抗変化素子を流れる電流が急増する。すると、急増した電流が、２つの抵抗変化素子の高抵抗化を誘起する。このため、電流が急激に減少し、これに伴って、２つの抵抗変化素子にかかる電圧が高くなり、２つの抵抗変化素子が低抵抗化する。このような繰り返しが生じるのである。このような現象は、負の電圧を印加した場合も同様である。
　また、図１９Ｂ～図１９Ｄに示すように、初期状態が「Ｈ／Ｌ」、「Ｌ／Ｈ」及び「Ｈ／Ｈ」の場合にも、同様な不安定な動作が生じる。
　このため、所望の状態を得ることは極めて困難であり、４値の情報を記憶させたり、読み出したりすることはできない。
　このように、２つの磁気抵抗変化素子を組み合わせても、２つの抵抗変化素子を組み合わせても、４値の情報を記憶させることはできない。これは、１つの複合抵抗変化素子を構成する２つの素子が互いに同様の動作をするためである。これに対し、上述の実施形態では、抵抗が変化する機構が相違する磁気抵抗変化素子１及び抵抗変化素子２が、１つの複合抵抗変化素子内で直列に接続されているため、４種類の抵抗状態を容易に得ることができ、４値の情報を簡単な制御で得ることが可能である。
　これらの複合抵抗変化素子及びその製造方法等によれば、簡易な制御で４種類の抵抗の状態を得ることができる。

Claims (20)

  1. 　内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子と、
    　前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子と、
    　を有し、
    　前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化することを特徴とする複合抵抗変化素子。
  2. 　前記第２の抵抗変化素子は、２つの電極に挟まれた、遷移金属の酸化物を含有する抵抗変化膜を有することを特徴とする請求項１に記載の複合抵抗変化素子。
  3. 　前記第２の抵抗変化素子は、２つの電極に挟まれた、相変化に伴って抵抗値が変化する抵抗変化膜を有することを請求項１に記載の複合抵抗変化素子。
  4. 　前記第１の抵抗変化素子と前記第２の抵抗変化素子とが直接積層されていることを特徴とする請求項１に記載の複合抵抗変化素子。
  5. 　前記第１の抵抗変化素子及び前記第２の抵抗変化素子は、１つの電極を共有していることを特徴とする請求項４に記載の複合抵抗変化素子。
  6. 　前記第１の抵抗変化素子及び前記第２の抵抗変化素子のうち、下方に位置するものが上方に位置するものよりも広く形成されていることを特徴とする請求項４に記載の複合抵抗変化素子。
  7. 　前記第１の抵抗変化素子及び前記第２の抵抗変化素子のうち、下方に位置するものが上方に位置するものよりも広く形成されていることを特徴とする請求項５に記載の複合抵抗変化素子。
  8. 　前記第１の抵抗変化素子と前記第２の抵抗変化素子とが、プラグを介して接続されていることを特徴とする請求項１に記載の複合抵抗変化素子。
  9. 　内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子と、
    　前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子と、
    　をメモリセル毎に有し、
    　前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化することを特徴とする半導体記憶装置。
  10. 　前記第２の抵抗変化素子は、２つの電極に挟まれた、遷移金属の酸化物を含有する抵抗変化膜を有することを特徴とする請求項９に記載の半導体記憶装置。
  11. 　前記第２の抵抗変化素子は、２つの電極に挟まれた、相変化に伴って抵抗値が変化する抵抗変化膜を有することを請求項９に記載の半導体記憶装置。
  12. 　前記第１の抵抗変化素子と前記第２の抵抗変化素子とが直接積層されていることを特徴とする請求項９に記載の半導体記憶装置。
  13. 　前記第１の抵抗変化素子及び前記第２の抵抗変化素子は、１つの電極を共有していることを特徴とする請求項１２に記載の半導体記憶装置。
  14. 　前記第１の抵抗変化素子及び前記第２の抵抗変化素子のうち、下方に位置するものが上方に位置するものよりも広く形成されていることを特徴とする請求項１２に記載の半導体記憶装置。
  15. 　前記第１の抵抗変化素子及び前記第２の抵抗変化素子のうち、下方に位置するものが上方に位置するものよりも広く形成されていることを特徴とする請求項１３に記載の半導体記憶装置。
  16. 　前記第１の抵抗変化素子と前記第２の抵抗変化素子とが、プラグを介して接続されていることを特徴とする請求項９に記載の半導体記憶装置。
  17. 　内部の磁化の向きに応じて抵抗値が変化する第１の抵抗変化素子を形成する工程と、
    　前記第１の抵抗変化素子に直列に接続された第２の抵抗変化素子を形成する工程と、
    　を有し、
    　前記第２の抵抗変化素子の抵抗値は、当該第２の抵抗変化素子に印加される電圧及び当該第２の抵抗変化素子を流れる電流の正負に拘わらず、前記電圧及び前記電流の少なくとも一方の大きさに応じて抵抗値が変化することを特徴とする複合抵抗変化素子の製造方法。
  18. 　前記第１の抵抗変化素子と前記第２の抵抗変化素子とを直接積層することを特徴とする請求項１７に記載の複合抵抗変化素子の製造方法。
  19. 　前記第１の抵抗変化素子及び前記第２の抵抗変化素子のうち、下方に位置するものを上方に位置するものよりも広く形成することを特徴とする請求項１８に記載の複合抵抗変化素子の製造方法。
  20. 　前記第１の抵抗変化素子と前記第２の抵抗変化素子とを接続するプラグを形成する工程を有することを特徴とする請求項１７に記載の複合抵抗変化素子の製造方法。
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