JP2003188357A - 導体を埋め込まれた磁気的に軟らかい基準層を含む磁気抵抗素子 - Google Patents
導体を埋め込まれた磁気的に軟らかい基準層を含む磁気抵抗素子Info
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Abstract
(57)【要約】
【課題】導体を埋め込まれた磁気的に軟らかい基準層を
含む磁気抵抗素子の提供。 【解決手段】磁気メモリ素子は、２つの方向のいずれか
に向けられることができる磁化を有するデータ強磁性層
(12)と、基準層(912、912’)と、データ層と基準層(12
と912、912’)との間のスペーサ層(16)とを含む。基準
層(912、912’)は、誘電体層(914)と、その誘電体層(91
4)によって分離される第１および第２の導体(20と22)
と、その第１および第２の導体(20、22)上の強磁性被覆
(912a、912b、912a’、912b’)とを含む。
含む磁気抵抗素子の提供。 【解決手段】磁気メモリ素子は、２つの方向のいずれか
に向けられることができる磁化を有するデータ強磁性層
(12)と、基準層(912、912’)と、データ層と基準層(12
と912、912’)との間のスペーサ層(16)とを含む。基準
層(912、912’)は、誘電体層(914)と、その誘電体層(91
4)によって分離される第１および第２の導体(20と22)
と、その第１および第２の導体(20、22)上の強磁性被覆
(912a、912b、912a’、912b’)とを含む。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は磁気抵抗素子に関す
る。また、本発明はデータ記憶にも関する。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（「ＭＲＡ
Ｍ」）は、短期および長期データ記憶のために考えられ
ている不揮発性メモリである。ＭＲＡＭは、ＤＲＡＭ、
ＳＲＡＭおよびフラッシュメモリのような短期メモリよ
りも電力消費が小さい。ＭＲＡＭは、ハードドライブの
ような従来の長期記憶装置よりも非常に（数桁の大きさ
だけ）高速に読出しおよび書込み操作を実行することが
できる。さらに、ＭＲＡＭは、ハードドライブに比べて
コンパクトで、電力消費が小さい。また、ＭＲＡＭは、
超高速プロセッサおよびネットワーク装置のような組み
込まれる用途のためにも検討されている。 【０００３】典型的なＭＲＡＭ素子は、メモリセルのア
レイと、メモリセルの行に沿って延在するワード線と、
メモリセルの列に沿って延在するビット線とを含む。各
メモリセルは、ワード線とビット線との交点に配置され
る。 【０００４】メモリセルは、スピン依存トンネル（ＳＤ
Ｔ）接合のようなトンネル磁気抵抗（ＴＭＲ）素子に基
づく場合がある。典型的なＳＤＴ接合は、ピン止め層
（pinned layer）と、センス層と、ピン止め層とセンス
層との間に挟まれた絶縁性トンネル障壁とを含む。ピン
止め層は、対象の範囲内に磁界がかけられている場合で
も回転しないように固定されている磁化の向きを有す
る。センス層は、２つの向き、すなわちピン止め層の磁
化の向きと同じ向きか、またはピン止め層の磁化の向き
とは反対の向きのいずれかに向けられることができる磁
化を有する。ピン止め層とセンス層の磁化が同じ向きで
ある場合には、ＳＤＴ接合の向きは「平行」であると言
われる。ピン止め層とセンス層の磁化が反対の向きであ
る場合には、ＳＤＴ接合の向きは「反平行」であると言
われる。これら２つの安定した向き、平行および反平行
は、「０」および「１」の論理値に対応できる。 【０００５】ピン止め層の磁化の向きは、下側にある反
強磁性（ＡＦ）ピンニング層（pinning layer）によっ
て固定され得る。ＡＦピンニング層は大きな交換磁界を
与え、その磁界はピン止め層の磁化を一方向に保持す
る。ＡＦ層の下側には通常、第１および第２のシード層
（seed layer）が存在する。第１のシード層によって、
第２のシード層は、（１１１）結晶構造方位で成長する
ことが可能になる。第２のシード層は、ＡＦピンニング
層のための（１１１）結晶構造方位を確立する。 【０００６】 【特許文献１】米国特許第６，２５９，６４４号明細書 【０００７】 【発明が解決しようとする課題】本発明の目的は、導体
を埋め込まれた磁気的に軟らかい基準層を含む磁気抵抗
素子を提供することである。 【０００８】 【課題を解決するための手段】本発明によるメモリ素子
は、２つの方向のうちのいずれかに向けられることがで
きる磁化を有するデータ強磁性層と、基準層と、データ
層と基準層との間のスペーサ層とを含む。基準層は、誘
電体層と、その誘電体層によって分離される第１および
第２の導体と、第１および第２の導体上の強磁性被覆と
を含む。そのメモリ素子は、基準層の磁化を既知の向き
に一時的に設定し、素子の抵抗状態を判定することによ
り読み出すことができる。 【０００９】本発明の他の態様および利点は、一例とし
て本発明の原理を示す添付図面とともに取り上げられ
る、以下の詳細な説明から明らかになるであろう。 【００１０】 【発明の実施の形態】図１を参照すると、磁気メモリ素
子１０は、データ層１２と、基準層１４と、データ層１
２と基準層１４との間の絶縁性トンネル障壁１６とを有
する磁気トンネル接合１１を含む。層１２および１４
は、強磁性材料から形成される。データ層１２は、典型
的にはデータ層１２の容易軸（ＥＡ１）に沿って、２つ
の方向のいずれかに向けられることができる磁化（ベク
トルＭ１によって表される）を有する。基準層１４は、
典型的にはその容易軸（ＥＡ２）に沿って、２つの方向
のいずれかに向けられることができる磁化（ベクトルＭ
２によって表される）を有する。容易軸（ＥＡ１、ＥＡ
２）はｘ軸に沿って延在するように示される。 【００１１】データ層および基準層１２および１４の磁
化ベクトル（Ｍ１およびＭ２）が同じ方向を指している
場合には、磁気トンネル接合１１の向きは「平行」であ
ると言われる。データ層および基準層１２および１４の
磁化ベクトル（Ｍ１およびＭ２）が逆の方向を指してい
る場合には、磁気トンネル接合１１の向きは「反平行」
であると言われる。これら２つの安定した向き、平行お
よび反平行は、「０」および「１」の論理値に対応でき
る。 【００１２】絶縁性トンネル障壁１６によって、データ
層１２と基準層１４との間に量子力学的トンネル効果が
生じるようになる。このトンネル現象は電子スピン依存
であり、磁気トンネル接合１１の抵抗が、データ層１２
および基準層１４の磁化ベクトル（Ｍ１およびＭ２）の
相対的な向きの関数になる。たとえば、磁気トンネル接
合１１の抵抗は、磁気トンネル接合１１の磁化の向きが
平行である場合には第１の値（Ｒ）であり、磁化の向き
が反平行である場合には第２の値（Ｒ＋ΔＲ）である。
絶縁性トンネル障壁１６は、酸化アルミニウム（Ａｌ２
Ｏ３）、二酸化シリコン（ＳｉＯ２）、酸化タンタル
（Ｔａ２Ｏ５）、窒化シリコン（ＳｉＮ４）、窒化アル
ミニウム（ＡｌＮｘ）または酸化マグネシウム（Ｍｇ
Ｏ）から形成され得る。他の誘電体およびある半導体材
料が、絶縁性トンネル障壁１６のために使用され得る。
絶縁性トンネル障壁１６の厚みは、約０．５ｎｍ〜約３
ｎｍの範囲とすることができる。 【００１３】データ層１２の保磁力（ＨＣ１）は、基準
層１４の保磁力（ＨＣ２）よりも非常に高い（図２を参
照すると、データ層１２および基準層１４のためのヒス
テリシスループＬ１およびＬ２がそれぞれ示される）。
データ層１２の保磁力（ＨＣ １）は、基準層１４の保磁
力より少なくとも２〜５倍大きくできる。たとえば、デ
ータ層１２の保磁力（ＨＣ１）は約１９７５Ａ／ｍ（約
２５Ｏｅ）とすることができ、基準層１４の保磁力（Ｈ
Ｃ２）は約３９５Ａ／ｍ（約５Ｏｅ）とすることができ
る。基準層１４の保磁力（ＨＣ２）をできる限り低くす
ることが好ましい（たとえば、基準層１４をできる限り
薄くすることにより）。したがって、基準層１４はデー
タ層１２よりも「軟らかい」と見なされる。なぜなら、
その磁化ベクトル（Ｍ２）が非常に反転しやすいためで
ある。 【００１４】２つの層１２および１４の保磁力は、２つ
の層１２および１４のために、異なるビット形状、幾何
学的形状、組成、厚み等を用いることにより異なるよう
にすることができる。可能性のある強磁性層材料には、
ニッケル鉄（ＮｉＦｅ）、ニッケル鉄コバルト（ＮｉＦ
ｅＣｏ）、コバルト鉄（ＣｏＦｅ）、他の磁気的に軟ら
かいＮｉＦｅおよびＣｏの合金、ドープドアモルファス
強磁性合金およびパーマロイ（登録商標）が含まれる。
たとえば、データ層１２は、ＮｉＦｅＣｏまたはＣｏＦ
ｅのような材料から形成されことができ、基準層１４は
ＮｉＦｅのような材料から形成され得る。 【００１５】ｘ軸に沿って延在する第１の導体１８が、
データ層１２と接触する。ｙ軸に沿って延在する第２の
導体２０が基準層１４と接触する。第１の導体１８およ
び第２の導体２０は、直交するように示される。第２の
導体２０の上には第３の導体２２が存在し、第３の導体
２２もｙ軸に沿って延在する。電気的絶縁体２４（たと
えば、誘電体材料の層）が、第２および第３の導体２０
および２２を分離する。導体１８、２０および２２は、
アルミニウム、銅、金または銀のような導電性材料から
形成される。 【００１６】第１の導体１８および第２の導体２０に書
込み電流を供給することにより、磁気トンネル接合１１
にデータを書き込むことができる。第１の導体１８に供
給される電流は、第１の導体１８の周囲に磁界を生成
し、第２の導体２０に供給される電流は、第２の導体２
０の周囲に磁界を生成する。２つの磁界は、結合される
ときに、データ層１２の保磁力（ＨＣ１）を超え、それ
ゆえ、データ層１２の磁化ベクトル（Ｍ１）が、所望の
向きに設定される（その向きは、第１の導体１８および
第２の導体２０に供給される電流の方向に依存するであ
ろう）。その磁化は、論理「１」に対応する向きか、論
理「０」に対応する向きのいずれかに設定されるであろ
う。基準層１４の保磁力（ＨＣ２）はデータ層１２の保
磁力よりも低いので、結合された磁界によって、基準層
１４の磁化（Ｍ２）が、データ層１２の磁化（Ｍ１）と
同じ向きを有するようになる。 【００１７】導体１８および２０から書込み電流を除去
した後に、データ層１２の磁化ベクトル（Ｍ１）はその
向きを保持する。基準層１４の磁化ベクトル（Ｍ２）は
その向きを保持する場合も保持しない場合もある。基準
層１４が「非常に軟らかい」場合には、第１の導体１８
および第２の導体２０から書込み電流が除去されると
き、その磁化の向きを保持できなくなるであろう。 【００１８】第３の導体２２は、書込み操作を補助する
ために用いられ得る。書込み操作中に第３の導体２２に
電流を供給することにより、第３の導体の周囲に結果と
して生成される磁界は、他の２つの磁界と結合されて、
データ層１２の磁化ベクトル（Ｍ１）を所望の向きに設
定することを支援する。 【００１９】図３は、磁気メモリ素子１０を読み出す第
１の方法を示す。第３の導体２２に電流が供給され、結
果として生成される磁界によって、基準層１４の磁化ベ
クトル（Ｍ２）が特定の向きを有するようになる（ブロ
ック１１０）。結果として生成される磁界は、データ層
１２の磁化ベクトル（Ｍ１）には影響を及ぼさない。基
準層１４の保磁力（ＨＣ２）は低いので、第３の導体の
電流の大きさも小さくすることができる。 【００２０】第３の導体２２に電流が供給されるとき、
磁気トンネル接合１１の両端に電圧が印加される（ブロ
ック１１０）。第１の導体１８および第２の導体２０を
用いて、磁気トンネル接合１１の両端に電圧を印加する
ことができる。その電圧によって、磁気トンネル接合１
１にセンス電流が流れるようになる。 【００２１】磁気トンネル接合１１の抵抗は、磁気トン
ネル接合１１を流れる電流をセンシング（検出）するこ
とにより測定される（ブロック１１２）。検出された電
流は、磁気トンネル接合１１の抵抗に反比例する。した
がって、ＩＳ＝Ｖ／ＲまたはＩＳ＝Ｖ／（Ｒ＋ΔＲ）で
あり、ここでＶは印加される電圧であり、ＩＳは検出さ
れる電流であり、Ｒは素子１０の公称抵抗であり、ΔＲ
は平行な磁化の向きから反平行の磁化の向きに移行する
ことにより生じる抵抗の変化である。 【００２２】ここで図４ａおよび図４ｂを参照する。１
ＭΩの公称抵抗（Ｒ）と、３０％のトンネル磁気抵抗と
を有する磁気トンネル接合１１について考察する。読出
し電流（ＩＲ）は、第３の導体２２内へ流れるものとし
て示される。読出し電流（Ｉ Ｒ）によって、基準層１４
の磁化ベクトル（Ｍ２）は左を指すようになる。測定さ
れた抵抗がＲ＝１ＭΩの場合には、データ層１２は第１
の論理値を格納する（図４ａ）。測定された抵抗がＲ＝
１．３ＭΩである場合には、データ層は第２の論理値を
格納する（図４ｂ）。したがって、基準層１４の磁化を
既知の向きに設定し、素子１０の抵抗（ＲまたはＲ＋Δ
Ｒのいずれか）を測定することにより、磁気メモリ素子
１０に格納された論理値が判定される。 【００２３】図５は、磁気メモリ素子１０を読み出す第
２の方法を示す。第３の導体２２に両極性パルスが印加
され（ブロック２１０）、接合抵抗の移行（transitio
n）が検査される（２１２）。移行の方向（すなわち、
高抵抗から低抵抗、または低抵抗から高抵抗の移行）
は、データ層１２の磁化の向きを示し、それゆえ、磁気
メモリ素子１０に格納された論理値を示す。 【００２４】図６ａ〜図６ｅは、論理「０」を格納する
データ層１２に関連して第２の方法をさらに示す。両極
性パルス２５０が、第３の導体２２にかけられる（図６
ａ）。両極性パルス２５０は正の極性２５２（論理
「０」に対応する）と、後続する負の極性２５４（論理
「１」に対応する）とを有する。正の極性２５２は、基
準層１４の磁化を、データ層１２の磁化と同じ向きに向
け（図６ｂ）、それにより素子１０の磁化の向きが平行
になり、その抵抗値がＲｐになる。その後、負の極性２
５４が基準層１４の磁化ベクトル（Ｍ２）を逆の方向に
向け（図６ｃ）、それにより素子１０の磁化の向きは反
平行になり、その抵抗値はＲ＋ΔＲすなわちＲａｐにな
る。したがって、素子１０の抵抗は、低抵抗から高抵抗
に移行する（図６ｄ）。低抵抗から高抵抗への移行は、
メモリ素子１０に論理「０」が格納されていることを示
す。対応するセンス電流（ＩＳ）が図６ｅに示される。 【００２５】図７ａ〜図７ｅは、論理「１」を格納する
データ層１２に関連して第２の方法を示す。同じ両極性
パルス２５０が第３の導体２２に印可される（図７
ａ）。磁気メモリ素子は、反平行の磁化の向き（図７
ｂ）から平行の磁化の向き（図７ｃ）に移行し、それに
より磁気メモリ素子１０の抵抗は高抵抗から低抵抗に移
行する（図７ｄ）。こうして、高抵抗から低抵抗への移
行は、磁気メモリ素子１０に論理「１」が格納されてい
ることを示す。対応するセンス電流（ＩＳ）が図７ｅに
示される。 【００２６】両極性読出し操作はそれ自体を参照する。
それゆえ、この動的なアプローチは、種々の素子にわた
る抵抗変動に影響を受けない。 【００２７】両極性パルスは、１つの負の極性が後続す
る１つの正の極性に限定されず、正の極性が論理「０」
に対応し、負の極性が論理「１」に対応することも限定
されない。たとえば、正の極性を論理「１」に容易に対
応させることができ、両極性パルスが負の極性で開始
し、正の極性に移行することなども可能である。 【００２８】抵抗の移行を検出するための簡単なセンス
増幅器３１０が図８に示される。磁気トンネル接合１１
を流れるセンス電流（ＩＳ）が、センス増幅器３１２に
供給される。センス増幅器３１２の第１および第２の出
力は、センス電流の大きさに比例する電圧（Ｖ
ＳＥＮＳＥ）を供給する。第１の出力は、比較器３１６
の第１の入力（ＩＮ＋）に供給される。センス増幅器３
１２の第２の出力は、数ｎｓｅｃの遅延を有する遅延エ
レメント３１４に供給される。遅延エレメント３１４の
出力は、比較器３１６の第２の入力（ＩＮ−）に供給さ
れる。比較器３１６は、第１の比較器入力（ＩＮ＋）の
センス電圧（ＶＳＥＮＳＥ）と第２の比較器入力（ＩＮ
−）の遅延したセンス電圧とを比較する。比較器３１６
の出力（ＶＯＵＴ）は、磁気メモリ素子１０に格納され
た論理状態を示す。 【００２９】図９ａおよび図９ｂは、図８の回路のため
のタイミング図である。図９ａは図６ａ〜図６ｅに対応
し、図９ｂは図７ａ〜図７ｅに対応する。 【００３０】磁気メモリ素子１０は、従来のＳＤＴ接合
よりも簡単な構造を有する。磁気メモリ素子１０は、Ｓ
ＤＴ接合よりも製造が簡単である。なぜなら、シード層
およびＡＦピンニング層が必要ないためである。容易軸
を設定するためのデータ層のアニーリングは依然として
実行される場合があるが、より低い温度で行われ、あま
りクリティカルではない。さらに、堆積プロセスの複雑
さは著しく低減される。別の利点は、データ層１２が金
属導体の上側に存在し、結果として、データ薄膜がより
均一になり、それゆえ磁気応答および製造性（ウェーハ
にわたってより均一性が高い点で）がより良好になるこ
とである。 【００３１】ここで図１０を参照すると、磁気トンネル
接合１１のアレイ１２を含むＭＲＡＭ素子４１０が示さ
れる。磁気トンネル接合１１は行および列に配列され、
行はｘ方向に沿って延在し、列はｙ方向に沿って延在す
る。ＭＲＡＭ素子４１０の図示を簡単にするために、比
較的少数の磁気トンネル接合１１のみが示される。実際
には、任意のサイズのアレイを用いることができる。 【００３２】ワード線１８として機能するトレースが、
アレイ１２の一方の側の面内でｘ方向に沿って延在す
る。ワード線１８は、磁気トンネル接合１１のデータ層
１２と接触する。ビット線２０として機能するトレース
が、アレイ１２の隣接する側の面内でｙ方向に沿って延
在する。ビット線２０は、磁気トンネル接合１１の基準
層１４と接触する。アレイ１２の各行に対して１つのワ
ード線１８と、アレイ１２の各列に対して１つのビット
線２０とが存在できる。各磁気メモリトンネル接合１１
は、ワード線１８とビット線２０との交点に配置され
る。 【００３３】読出し線２２として機能するトレースもｙ
方向に沿って延在する。読出し線２２はビット線２０の
上側に存在し、かつビット線２０から絶縁される（代替
において、読出し線２２はビット線２０の下側、ワード
線１８の上側または下側、行および列に沿ってなどで存
在できる）。読出し線２２は、ワード線１８およびビッ
ト線２０とは独立している。 【００３４】また、ＭＲＡＭ素子４１０は、第１の行デ
コーダ４１４ａおよび第２の行デコーダ４１４ｂと、第
１の列デコーダ４１６ａおよび第２の列デコーダ４１６
ｂと、読出し／書込み回路４１８とを含む。読出し／書
込み回路４１８は、センス増幅器４２０と、グランド接
続４２２と、行電流源４２４と、電圧源４２６と、列電
流源４２８とを含む。 【００３５】選択された磁気トンネル接合１１における
書込み操作中に、第１の行デコーダ４１４ａが、選択さ
れたワード線１８の一端を行電流源４２４に接続し、第
２の行デコーダ４１４ｂがその選択されたワード線１８
の反対側の端部をグランドに接続し、第１の列デコーダ
４１６ａが、選択されたビット線２０の一端をグランド
に接続し、第２の列デコーダ４１６ｂがその選択された
ビット線２０の反対側の端部を列電流源４２８に接続す
る。結果として、書込み電流が、選択されたワード線１
８およびビット線２０に流れる。書込み電流は磁界を生
成し、それにより磁気トンネル接合１１が切り替えられ
る。また、列デコーダ４１６ａおよび４１６ｂによっ
て、選択された磁気トンネル接合１１を横切る読出し線
２２にも書込み電流が流れるようになる。この第３の書
込み電流は付加的な磁界を生成し、その磁界は、選択さ
れた磁気トンネル接合１１を切り替える際に役立つ。 【００３６】選択された磁気トンネル接合１１における
読出し操作中に、第１の行デコーダ４１４ａが電圧源４
２６を選択されたワード線１８に接続し、第１の列デコ
ーダ４１６ａが、選択されたビット線２０をセンス増幅
器４２０の仮想グランド入力に接続する。結果として、
選択された磁気トンネル接合１１を通ってセンス増幅器
４２０の入力までセンス電流が流れる。その合間に、第
１の列デコーダ４１６ａおよび第２の列デコーダ４１６
ｂによって、安定した読出し電流または両極性電流パル
スのいずれかが、選択された磁気トンネル接合１１を横
切る読出し線２２に流れるようになる。安定した読出し
電流が、選択された読出し線２２に供給される場合に
は、選択された磁気トンネル接合１１の抵抗状態が、セ
ンス増幅器４２０によってセンシングされる。両極性パ
ルスが、選択された読出し線２２に供給される場合に
は、接合抵抗の移行がセンス増幅器４２０によって検査
される（接合抵抗の移行を検査するためのセンス増幅器
４２０は、図８に示されるセンス増幅器３１２と同じ構
成を有することができる）。 【００３７】磁気トンネル接合１１は、多数の並列経路
を介して互いに結合される。１つの交点において検出さ
れる抵抗は、他の行および列内の磁気トンネル接合１１
の抵抗と並列なその交点にある磁気トンネル接合１１の
抵抗に等しくなる。したがって、磁気トンネル接合１１
のアレイ１２は、交点抵抗網として特徴付けることがで
きる。 【００３８】磁気トンネル接合１１が１つの交点抵抗網
として接続されるので、寄生電流またはスニークパス電
流が、選択された磁気トンネル接合１１における読出し
操作を妨害する可能性がある。ダイオードまたはトラン
ジスタのような遮断素子が磁気トンネル接合１１に接続
されてもよい。これらの遮断素子は寄生電流を遮断する
ことができる。 【００３９】代替において、寄生電流は、譲受人の特許
文献１に開示される「等電位」法を用いることにより処
理されてもよい。等電位法を用いるように構成される場
合には、読出し／書込み回路４１８は、選択されないビ
ット線２０に、選択されたビット線２０と同じ電位を与
えても、または選択されないワード線１８に、選択され
たビット線２０と同じ電位を与えてもよい。 【００４０】読出し線２２はビット線２０から電気的に
絶縁されるので、読出し線は、磁気トンネル接合１１の
抵抗性交差結合に加わることはない。それゆえ、等電位
は読出し線２２にはかけられない。 【００４１】図１０は、３つの異なるタイプのトレー
ス、すなわちワード線１８と、ビット線２０と、読出し
線２２とを有するＭＲＡＭ素子４１０を示す。しかしな
がら、本発明はそのような構成に限定されない。たとえ
ば、本発明によるＭＲＡＭ素子は、２つのみの異なるタ
イプのトレース、すなわちワード線１８およびビット線
２０のみを有することができる。 【００４２】図１１を参照すると、ワード線１８とビッ
ト線２０とを含むが、読出し線２２は含まないＭＲＡＭ
素子５１０が示される。磁気トンネル接合１１は、ワー
ド線１８とビット線２０との交点に配置される。 【００４３】さらに図１２を参照すると、ワード線１８
およびビット線２０のみを用いる読出し操作が示され
る。第１の行デコーダ５１４ａが電圧源５２６を、選択
されたワード線１８に接続し、第１の列デコーダ５１６
ａが、選択されたビット線２０の一端を、センス増幅器
５２０の仮想グランド入力に接続する。結果として、選
択された磁気トンネル接合１１を通ってセンス増幅器５
２０までセンス電流（Ｉ Ｓ）が流れる。第２の列デコー
ダ５１６ｂが列電流源５２８を、その選択されたビット
線２０の他端部に接続する。結果として、選択されたビ
ット線２０を通ってセンス増幅器５２０まで読出し電流
（ＩＲ）が流れる。読出し電流（ＩＲ）は、基準層の磁
化ベクトルを設定する。センス増幅器５２０は、センス
電流と読出し電流との和（ＩＳ＋ＩＲ）をセンシングす
る。読出し電流（ＩＲ）の大きさがわかっているので、
センス電流（ＩＳ）の大きさ、ひいては磁気トンネル接
合１１の抵抗および論理状態を判定することができる。 【００４４】これまでに説明された磁気トンネル接合１
１は個別の基準層１４を含み、各基準層１４は、その対
応するデータ層１２およびトンネル障壁１６と同じ幾何
学的形状を有する。しかしながら、本発明は、データ層
およびトンネル障壁と同じ幾何学的形状を有する基準層
に限定されない。 【００４５】代わりに、その基準層は、ワード線１８お
よびビット線２０と同じ幾何学的形状を有することがで
きる。そのような基準層は、「基準線」と呼ばれるであ
ろう。 【００４６】ここで図１３ａを参照すると、多数の磁気
トンネル接合６１１によって共有される基準線６１０が
示される。基準線６１０の上側には、ビット線２０およ
び読出し線２２が層状に積み重ねられる。基準線６１０
は、ビット線２０および読出し線２２と同じ方向に延在
する。したがって、ある列の各磁気トンネル接合６１１
は個別のデータ層１２と、個別のトンネル障壁１６と、
共有される基準線６１０とを含む。 【００４７】本発明は、図１３ａに示されるような、ビ
ット線２０の下側に積層される基準線６１０に限定され
ない。代わりに、基準線６１０はビット線２０の上側に
積層されても（図１３ｂを参照）、あるいは読出し線２
２の上側または下側に積層されても（さらに、読出し線
２２と同じ方向に延在することになる）、あるいはワー
ド線１８の上側または下側に積層されてもよい（さら
に、ワード線１８と同じ方向に延在することになる）。
基準線６１０がビット線２０の上側に積層され、それゆ
え、トンネル障壁１６と接触しない場合には、図１３ｂ
に示されるように、トンネル障壁１６と、ワードおよび
ビット線２０との間に、パターニングされた層１４が形
成される。 【００４８】本発明は、ワード線１８、ビット線２０ま
たは読出し線２２に対して積層される基準線に限定され
ない。基準線は、図１４〜図１７に示されるように、ワ
ード線、ビット線および／または読出し線と組み合わさ
れてもよい。基準線は、他の線のうちの任意の線の上側
に基準線の強磁性材料を被覆することにより、他の線の
うちの任意の線と組み合わされ得る。基準線と他の線と
を組み合わせる１つの利点は、余分な相互接続層が排除
されることである。被覆のさらなる利点は、被覆によっ
て読出しおよび書込み電流の大きさを低減することが可
能になるため、電力消費を低減できることである。 【００４９】図１４は、強磁性材料（たとえば、ＮｉＦ
ｅ）で被覆されるビット線２０を示す。被覆７１２は、
軟らかいまたは非常に軟らかい基準線７１０を形成す
る。ビット線２０は、読出し線２２と絶縁性トンネル障
壁１６との間に配置される。誘電体層（図示せず）が、
読出し線２２を基準線７１０から分離することができ
る。 【００５０】強磁性被覆７１２は、ビット線２０を完全
に包囲し、磁束の閉じ込めを行うことができる。トンネ
ル障壁１６とビット線２０との間の被覆７１２の部分
は、他の部分より薄くされてもよい。 【００５１】書込み操作中に、ビット線２０に書込み電
流が印加され、結果として生成される磁界によって基準
線７１０が飽和するようになる。基準線７１０のより薄
い部分は、磁界をデータ層１２に向ける。 【００５２】読出し操作中に、読出し線２２に読出し電
流が流れ、基準線７１０の磁化の向きを設定する一方、
ワード線およびビット線にセンス電流および寄生電流が
流れる。強磁性被覆７１２は、読出し操作中にワード線
に流れるセンス電流および寄生電流によって生成される
磁界が存在しても飽和することはない。飽和しない限
り、センス電流および寄生電流から生じる任意の磁界に
よって、データ層１２が妨害を受けることはないであろ
う。 【００５３】図１５は、強磁性材料（たとえば、ＮｉＦ
ｅ）で被覆される読出し線２２を示す。被覆は、軟らか
いまたは非常に軟らかい基準線８１０を形成する。読出
し線２２は、ワード線２０と絶縁性トンネル障壁１６と
の間に配置される。強磁性被覆は読出し線２２を完全に
包囲し、磁束の閉じ込めを行うことができる（図１６に
示されるように）か、読出し線２２を部分的に包囲する
ことができる（図示せず）。そのような読出し線２２の
被覆されない部分は、トンネル障壁１６と直に接触し、
残りの部分は強磁性材料で被覆される。 【００５４】強磁性被覆８１２は、読出し磁界（すなわ
ち、読出し線２２に読出し電流が供給されるときに生
じ、基準線８１０の磁化ベクトルを配向するために用い
られる磁界）が存在する場合でも飽和することはない。
被覆８１２が読出し磁界を完全に収容する限り、読出し
磁界は、被覆８１２を越えて延在してデータ層１２を妨
害することはないであろう。 【００５５】図１４の構成と比較すると、ワード線２０
はデータ層１２からさらに離れており、それにより書込
み操作中にワード線２０によってかけられる磁界の強度
が低減される。低減された磁界を補償するために、書込
み操作中に、被覆読出し線８１０にも書込み電流が供給
される。書込み操作中に読出し線２２によって与えられ
る磁界により、切替えが補助される。 【００５６】図１６は、ビット線２０および読出し線２
２の両方に被覆される強磁性材料を含む基準線９１２を
示す。基準線９１２は３つの部分、すなわち下側部分９
１２ａ、上側部分９１２ｂおよびキャップ部分９１２ｃ
を含む。下側部分９１２ａは、誘電体９１４によって、
他の２つの部分９１２ｂおよび９１２ｃから分離され
る。他の部分９１２ｂおよび９１２ｃから電気的に絶縁
されるが、下側部分９１２ａは他の部分９１２ｂおよび
９１２ｃと磁気的に結合される。 【００５７】基準線９１２の下側部分９１２ａは読出し
線２２を含む。被覆が読出し線２２の底面および側面を
覆う。読出し線２２の上側表面は、強磁性被覆で覆われ
ないが、誘電体９１４で覆われる。 【００５８】基準線９１２の上側部分９１２ｂはビット
線２０を含む。被覆がビット線２０の上面および側面を
覆う。ビット線２０の下側表面は、被覆で覆われない
が、誘電体９１４で覆われる。ビット線２０および読出
し線２２も誘電体９１４によって分離される。 【００５９】読出し線２２は、ビット線２０より大きな
断面を与えられ、製造公差を補償する。製造中に、基準
線の上側部分９１２ｂは、下側部分９１２ａ上の中央に
配置されるべきである。しかしながら、実際には、位置
合わせ不良が生じ得る。位置合わせ不良が生じる場合で
あっても、上側部分は依然として、下側部分９１２ａ上
に配置されることになり、ビット線２０と読出し線２２
との間に短絡が生じない。 【００６０】キャップ部分９１２ｃは、上側部分９１２
ｂから外側に、下側部分９１２ａの側壁上に延在する。
キャップ部分９１２ｃは誘電体９１４も覆う。キャップ
部分９１２ｃは、下側部分９１２ａと上側部分９１２ｂ
との間で磁束経路を閉じる。キャップ部分９１２ｃと下
側部分９１２ａの側壁との間の隙間は、誘電体９１４で
充填されてもよい。その隙間によって、ビット線２０と
読出し線２２との間の短絡を防止する。ビット線２０に
よって生成される磁界は、隙間を横切って、かつキャッ
プ部分９１２ｃ内へ延びる。 【００６１】基準線９１２の上側部分９１２ｂ上に複数
の絶縁性トンネル障壁１６が形成され、絶縁性トンネル
障壁１６上には対応するデータ層１２が形成される。ワ
ード線１８がデータ層１２上に形成される。 【００６２】下側部分９１２ａの被覆厚の描写は誇張さ
れている。その厚みは、下側部分９１２ａ、上側部分９
１２ｂおよびキャップ部分９１２ｃに関して約１ｎｍ〜
５０ｎｍとすることができる（典型的な値は５ｎｍであ
る）。読出し線２２によって生成される読出し磁界だけ
では、基準線９１２の上側部分９１２ｂは飽和しない。
ビット線２０によってのみ生成される書込み磁界は、基
準線９１２の下側部分９１２ａを飽和させることができ
る。 【００６３】ビット線２０と読出し線２２との間の電気
的な絶縁（すなわち誘電体９１４）によって、ビット線
２０と読出し線２２とに個別の電流が供給されることが
可能になる。その個別の電流によって、読出しおよび書
込み操作中に磁界を独立して制御することが可能にな
る。ビット線２０および読出し線２２に供給される電流
を調整することにより、結果として生成される２つの磁
界を調整して、下側部分９１２ａの磁化のみを配向する
か、上側部分９１２ｂの磁化のみを配向するか、または
基準線９１２の上側部分９１２ａおよび下側部分９１２
ｂの両方の磁化を配向できる。 【００６４】図１７は、下側部分９１２ａ’の側壁が誘
電体層９１４’より上方に延在する基準線９１２’を示
す。キャップ部分９１２ｃ’の側壁と下側部分９１２
ａ’の側壁との間には、空隙または絶縁体が存在する。 【００６５】Ｃｕダマシン（Cu-demascene）プロセスを
用いて被覆された導体を製造することができる。例示的
なＣｕダマシンプロセスが図１８〜図２１に示される。 【００６６】そのプロセスは平坦化された誘電体層１０
１で開始し、その場合に金属堆積物を相互接続する前
に、トレンチがエッチングされている（図１８）。軟ら
かい磁性材料９１２ａの薄い層が等方性プロセスを用い
て堆積され、結果として、側壁がトレンチの底部と概ね
同じ厚みまでコーティングされる（図１９）。その磁性
材料は、磁気コアとして機能するだけの十分な透磁性を
有し、割れることなく、または空隙が多すぎることな
く、断面の全ての面において連続している。その後、ト
レンチは、電気めっきまたは他の適切な手段によって銅
２２で充填される。その後、その構造体は平坦化され
る。結果として平坦化された構造体が図２０に示され
る。軟らかい磁性材料９１２ｃが、磁束経路を閉じ、全
面的に被覆された導体を形成するように堆積される（図
２１）。キャップ部分材料９１２ｃの厚みを、トレンチ
の側壁および底部を覆う材料９１２ａの厚みとは異なる
ようにすることにより、望み通りに磁気特性を操作する
ことができる。このキャップ部分９１２ｃはパターニン
グされ、その後、被覆された導体の残りの部分が製造さ
れる。 【００６７】本発明は、被覆された導体を製造するため
のダマシンプロセスに限定されない。他の製造プロセス
を用いることもできる。 【００６８】本発明は、ワード線を被覆することに限定
されない。ワード線およびビット線が入れ換えられ、代
わりにビット線が強磁性材料で被覆されてもよい。 【００６９】本発明は、ＧＭＲ素子およびＴＭＲ素子に
限定されない。たとえば、本発明は上側および下側スピ
ンバルブに適用することができる。 【００７０】本発明のいくつかの特定の実施形態を説明
および図示してきたが、本発明はそのように説明および
図示された特定の形態または部品の配置に限定されな
い。代わりに、本発明は特許請求の範囲にしたがって解
釈される。 【００７１】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．磁気メモリ素子であって、２つの方向のいずれかに
向けられることができる磁化を有するデータ強磁性層
（12）と、誘電体層（914）と、その誘電体層（914）に
よって分離される第１および第２の導体（20、22）と、
その第１および第２の導体（20、22）上の強磁性被覆
（912a、912b、912a’、912b’）とを含む基準層（91
2、912’）と、及び前記データ層と前記基準層（12と91
2、912’）との間のスペーサ層（16）とを含む、磁気メ
モリ素子。 ２．前記基準層（912、912’）の前記被覆（912a、912
b、912a’、912b’）が磁気的に非常に軟らかい、上記
１に記載の磁気メモリ素子。 ３．前記スペーサ層（16）が絶縁性トンネル障壁であ
る、上記１に記載の磁気メモリ素子。 ４．前記第１の導体（20）が前記スペーサ層（16）と前
記第２の導体（22）との間に形成され、前記第２の導体
（22）が、前記第１の導体（20）よりも非常に大きな断
面積を有する、上記１に記載の磁気メモリ素子。 ５．前記第２の導体（22）が読出し導体であり、前記第
１の導体（20）が読出し／書込み導体である、上記４に
記載の磁気メモリ素子。 ６．前記第２の導体（22）が読出し／書込み導体であ
り、前記第１の導体（20）が読出し導体である、上記４
に記載の磁気メモリ素子。 ７．前記被覆（912a、912b、912a’、912b’）が、前記
第１の導体（20）上の第１の部分（912、912a’）と、
前記第２の導体（22）および前記誘電体層（914）上の
第２の部分（912b、912b’）とを含み、前記第１の部分
と前記第２の部分（912a、912b、912a’、912b’）との
間に隙間が存在する、上記４に記載の磁気メモリ素子。 ８．前記第２の部分（912a）が側壁を含み、前記第１の
部分（912b）がキャップ（912c）を含み、そのキャップ
（912c）が前記側壁上に延在し、前記隙間が前記キャッ
プ（912c）と前記側壁との間に存在する、上記７に記載
の磁気メモリ素子。 ９．前記第２の部分（912a’）が側壁を含み、前記第１
の部分（912b’）がキャップ（912c’）を含み、そのキ
ャップ（912c’）が前記側壁上には延在せず、前記隙間
が前記キャップ（912c’）と前記側壁との間に存在す
る、上記７に記載の磁気メモリ素子。 【００７２】 【発明の効果】本発明により、導体を埋め込まれた磁気
的に軟らかい基準層を含む磁気抵抗素子が提供される。
る。また、本発明はデータ記憶にも関する。 【０００２】 【従来の技術】磁気ランダムアクセスメモリ（「ＭＲＡ
Ｍ」）は、短期および長期データ記憶のために考えられ
ている不揮発性メモリである。ＭＲＡＭは、ＤＲＡＭ、
ＳＲＡＭおよびフラッシュメモリのような短期メモリよ
りも電力消費が小さい。ＭＲＡＭは、ハードドライブの
ような従来の長期記憶装置よりも非常に（数桁の大きさ
だけ）高速に読出しおよび書込み操作を実行することが
できる。さらに、ＭＲＡＭは、ハードドライブに比べて
コンパクトで、電力消費が小さい。また、ＭＲＡＭは、
超高速プロセッサおよびネットワーク装置のような組み
込まれる用途のためにも検討されている。 【０００３】典型的なＭＲＡＭ素子は、メモリセルのア
レイと、メモリセルの行に沿って延在するワード線と、
メモリセルの列に沿って延在するビット線とを含む。各
メモリセルは、ワード線とビット線との交点に配置され
る。 【０００４】メモリセルは、スピン依存トンネル（ＳＤ
Ｔ）接合のようなトンネル磁気抵抗（ＴＭＲ）素子に基
づく場合がある。典型的なＳＤＴ接合は、ピン止め層
（pinned layer）と、センス層と、ピン止め層とセンス
層との間に挟まれた絶縁性トンネル障壁とを含む。ピン
止め層は、対象の範囲内に磁界がかけられている場合で
も回転しないように固定されている磁化の向きを有す
る。センス層は、２つの向き、すなわちピン止め層の磁
化の向きと同じ向きか、またはピン止め層の磁化の向き
とは反対の向きのいずれかに向けられることができる磁
化を有する。ピン止め層とセンス層の磁化が同じ向きで
ある場合には、ＳＤＴ接合の向きは「平行」であると言
われる。ピン止め層とセンス層の磁化が反対の向きであ
る場合には、ＳＤＴ接合の向きは「反平行」であると言
われる。これら２つの安定した向き、平行および反平行
は、「０」および「１」の論理値に対応できる。 【０００５】ピン止め層の磁化の向きは、下側にある反
強磁性（ＡＦ）ピンニング層（pinning layer）によっ
て固定され得る。ＡＦピンニング層は大きな交換磁界を
与え、その磁界はピン止め層の磁化を一方向に保持す
る。ＡＦ層の下側には通常、第１および第２のシード層
（seed layer）が存在する。第１のシード層によって、
第２のシード層は、（１１１）結晶構造方位で成長する
ことが可能になる。第２のシード層は、ＡＦピンニング
層のための（１１１）結晶構造方位を確立する。 【０００６】 【特許文献１】米国特許第６，２５９，６４４号明細書 【０００７】 【発明が解決しようとする課題】本発明の目的は、導体
を埋め込まれた磁気的に軟らかい基準層を含む磁気抵抗
素子を提供することである。 【０００８】 【課題を解決するための手段】本発明によるメモリ素子
は、２つの方向のうちのいずれかに向けられることがで
きる磁化を有するデータ強磁性層と、基準層と、データ
層と基準層との間のスペーサ層とを含む。基準層は、誘
電体層と、その誘電体層によって分離される第１および
第２の導体と、第１および第２の導体上の強磁性被覆と
を含む。そのメモリ素子は、基準層の磁化を既知の向き
に一時的に設定し、素子の抵抗状態を判定することによ
り読み出すことができる。 【０００９】本発明の他の態様および利点は、一例とし
て本発明の原理を示す添付図面とともに取り上げられ
る、以下の詳細な説明から明らかになるであろう。 【００１０】 【発明の実施の形態】図１を参照すると、磁気メモリ素
子１０は、データ層１２と、基準層１４と、データ層１
２と基準層１４との間の絶縁性トンネル障壁１６とを有
する磁気トンネル接合１１を含む。層１２および１４
は、強磁性材料から形成される。データ層１２は、典型
的にはデータ層１２の容易軸（ＥＡ１）に沿って、２つ
の方向のいずれかに向けられることができる磁化（ベク
トルＭ１によって表される）を有する。基準層１４は、
典型的にはその容易軸（ＥＡ２）に沿って、２つの方向
のいずれかに向けられることができる磁化（ベクトルＭ
２によって表される）を有する。容易軸（ＥＡ１、ＥＡ
２）はｘ軸に沿って延在するように示される。 【００１１】データ層および基準層１２および１４の磁
化ベクトル（Ｍ１およびＭ２）が同じ方向を指している
場合には、磁気トンネル接合１１の向きは「平行」であ
ると言われる。データ層および基準層１２および１４の
磁化ベクトル（Ｍ１およびＭ２）が逆の方向を指してい
る場合には、磁気トンネル接合１１の向きは「反平行」
であると言われる。これら２つの安定した向き、平行お
よび反平行は、「０」および「１」の論理値に対応でき
る。 【００１２】絶縁性トンネル障壁１６によって、データ
層１２と基準層１４との間に量子力学的トンネル効果が
生じるようになる。このトンネル現象は電子スピン依存
であり、磁気トンネル接合１１の抵抗が、データ層１２
および基準層１４の磁化ベクトル（Ｍ１およびＭ２）の
相対的な向きの関数になる。たとえば、磁気トンネル接
合１１の抵抗は、磁気トンネル接合１１の磁化の向きが
平行である場合には第１の値（Ｒ）であり、磁化の向き
が反平行である場合には第２の値（Ｒ＋ΔＲ）である。
絶縁性トンネル障壁１６は、酸化アルミニウム（Ａｌ２
Ｏ３）、二酸化シリコン（ＳｉＯ２）、酸化タンタル
（Ｔａ２Ｏ５）、窒化シリコン（ＳｉＮ４）、窒化アル
ミニウム（ＡｌＮｘ）または酸化マグネシウム（Ｍｇ
Ｏ）から形成され得る。他の誘電体およびある半導体材
料が、絶縁性トンネル障壁１６のために使用され得る。
絶縁性トンネル障壁１６の厚みは、約０．５ｎｍ〜約３
ｎｍの範囲とすることができる。 【００１３】データ層１２の保磁力（ＨＣ１）は、基準
層１４の保磁力（ＨＣ２）よりも非常に高い（図２を参
照すると、データ層１２および基準層１４のためのヒス
テリシスループＬ１およびＬ２がそれぞれ示される）。
データ層１２の保磁力（ＨＣ １）は、基準層１４の保磁
力より少なくとも２〜５倍大きくできる。たとえば、デ
ータ層１２の保磁力（ＨＣ１）は約１９７５Ａ／ｍ（約
２５Ｏｅ）とすることができ、基準層１４の保磁力（Ｈ
Ｃ２）は約３９５Ａ／ｍ（約５Ｏｅ）とすることができ
る。基準層１４の保磁力（ＨＣ２）をできる限り低くす
ることが好ましい（たとえば、基準層１４をできる限り
薄くすることにより）。したがって、基準層１４はデー
タ層１２よりも「軟らかい」と見なされる。なぜなら、
その磁化ベクトル（Ｍ２）が非常に反転しやすいためで
ある。 【００１４】２つの層１２および１４の保磁力は、２つ
の層１２および１４のために、異なるビット形状、幾何
学的形状、組成、厚み等を用いることにより異なるよう
にすることができる。可能性のある強磁性層材料には、
ニッケル鉄（ＮｉＦｅ）、ニッケル鉄コバルト（ＮｉＦ
ｅＣｏ）、コバルト鉄（ＣｏＦｅ）、他の磁気的に軟ら
かいＮｉＦｅおよびＣｏの合金、ドープドアモルファス
強磁性合金およびパーマロイ（登録商標）が含まれる。
たとえば、データ層１２は、ＮｉＦｅＣｏまたはＣｏＦ
ｅのような材料から形成されことができ、基準層１４は
ＮｉＦｅのような材料から形成され得る。 【００１５】ｘ軸に沿って延在する第１の導体１８が、
データ層１２と接触する。ｙ軸に沿って延在する第２の
導体２０が基準層１４と接触する。第１の導体１８およ
び第２の導体２０は、直交するように示される。第２の
導体２０の上には第３の導体２２が存在し、第３の導体
２２もｙ軸に沿って延在する。電気的絶縁体２４（たと
えば、誘電体材料の層）が、第２および第３の導体２０
および２２を分離する。導体１８、２０および２２は、
アルミニウム、銅、金または銀のような導電性材料から
形成される。 【００１６】第１の導体１８および第２の導体２０に書
込み電流を供給することにより、磁気トンネル接合１１
にデータを書き込むことができる。第１の導体１８に供
給される電流は、第１の導体１８の周囲に磁界を生成
し、第２の導体２０に供給される電流は、第２の導体２
０の周囲に磁界を生成する。２つの磁界は、結合される
ときに、データ層１２の保磁力（ＨＣ１）を超え、それ
ゆえ、データ層１２の磁化ベクトル（Ｍ１）が、所望の
向きに設定される（その向きは、第１の導体１８および
第２の導体２０に供給される電流の方向に依存するであ
ろう）。その磁化は、論理「１」に対応する向きか、論
理「０」に対応する向きのいずれかに設定されるであろ
う。基準層１４の保磁力（ＨＣ２）はデータ層１２の保
磁力よりも低いので、結合された磁界によって、基準層
１４の磁化（Ｍ２）が、データ層１２の磁化（Ｍ１）と
同じ向きを有するようになる。 【００１７】導体１８および２０から書込み電流を除去
した後に、データ層１２の磁化ベクトル（Ｍ１）はその
向きを保持する。基準層１４の磁化ベクトル（Ｍ２）は
その向きを保持する場合も保持しない場合もある。基準
層１４が「非常に軟らかい」場合には、第１の導体１８
および第２の導体２０から書込み電流が除去されると
き、その磁化の向きを保持できなくなるであろう。 【００１８】第３の導体２２は、書込み操作を補助する
ために用いられ得る。書込み操作中に第３の導体２２に
電流を供給することにより、第３の導体の周囲に結果と
して生成される磁界は、他の２つの磁界と結合されて、
データ層１２の磁化ベクトル（Ｍ１）を所望の向きに設
定することを支援する。 【００１９】図３は、磁気メモリ素子１０を読み出す第
１の方法を示す。第３の導体２２に電流が供給され、結
果として生成される磁界によって、基準層１４の磁化ベ
クトル（Ｍ２）が特定の向きを有するようになる（ブロ
ック１１０）。結果として生成される磁界は、データ層
１２の磁化ベクトル（Ｍ１）には影響を及ぼさない。基
準層１４の保磁力（ＨＣ２）は低いので、第３の導体の
電流の大きさも小さくすることができる。 【００２０】第３の導体２２に電流が供給されるとき、
磁気トンネル接合１１の両端に電圧が印加される（ブロ
ック１１０）。第１の導体１８および第２の導体２０を
用いて、磁気トンネル接合１１の両端に電圧を印加する
ことができる。その電圧によって、磁気トンネル接合１
１にセンス電流が流れるようになる。 【００２１】磁気トンネル接合１１の抵抗は、磁気トン
ネル接合１１を流れる電流をセンシング（検出）するこ
とにより測定される（ブロック１１２）。検出された電
流は、磁気トンネル接合１１の抵抗に反比例する。した
がって、ＩＳ＝Ｖ／ＲまたはＩＳ＝Ｖ／（Ｒ＋ΔＲ）で
あり、ここでＶは印加される電圧であり、ＩＳは検出さ
れる電流であり、Ｒは素子１０の公称抵抗であり、ΔＲ
は平行な磁化の向きから反平行の磁化の向きに移行する
ことにより生じる抵抗の変化である。 【００２２】ここで図４ａおよび図４ｂを参照する。１
ＭΩの公称抵抗（Ｒ）と、３０％のトンネル磁気抵抗と
を有する磁気トンネル接合１１について考察する。読出
し電流（ＩＲ）は、第３の導体２２内へ流れるものとし
て示される。読出し電流（Ｉ Ｒ）によって、基準層１４
の磁化ベクトル（Ｍ２）は左を指すようになる。測定さ
れた抵抗がＲ＝１ＭΩの場合には、データ層１２は第１
の論理値を格納する（図４ａ）。測定された抵抗がＲ＝
１．３ＭΩである場合には、データ層は第２の論理値を
格納する（図４ｂ）。したがって、基準層１４の磁化を
既知の向きに設定し、素子１０の抵抗（ＲまたはＲ＋Δ
Ｒのいずれか）を測定することにより、磁気メモリ素子
１０に格納された論理値が判定される。 【００２３】図５は、磁気メモリ素子１０を読み出す第
２の方法を示す。第３の導体２２に両極性パルスが印加
され（ブロック２１０）、接合抵抗の移行（transitio
n）が検査される（２１２）。移行の方向（すなわち、
高抵抗から低抵抗、または低抵抗から高抵抗の移行）
は、データ層１２の磁化の向きを示し、それゆえ、磁気
メモリ素子１０に格納された論理値を示す。 【００２４】図６ａ〜図６ｅは、論理「０」を格納する
データ層１２に関連して第２の方法をさらに示す。両極
性パルス２５０が、第３の導体２２にかけられる（図６
ａ）。両極性パルス２５０は正の極性２５２（論理
「０」に対応する）と、後続する負の極性２５４（論理
「１」に対応する）とを有する。正の極性２５２は、基
準層１４の磁化を、データ層１２の磁化と同じ向きに向
け（図６ｂ）、それにより素子１０の磁化の向きが平行
になり、その抵抗値がＲｐになる。その後、負の極性２
５４が基準層１４の磁化ベクトル（Ｍ２）を逆の方向に
向け（図６ｃ）、それにより素子１０の磁化の向きは反
平行になり、その抵抗値はＲ＋ΔＲすなわちＲａｐにな
る。したがって、素子１０の抵抗は、低抵抗から高抵抗
に移行する（図６ｄ）。低抵抗から高抵抗への移行は、
メモリ素子１０に論理「０」が格納されていることを示
す。対応するセンス電流（ＩＳ）が図６ｅに示される。 【００２５】図７ａ〜図７ｅは、論理「１」を格納する
データ層１２に関連して第２の方法を示す。同じ両極性
パルス２５０が第３の導体２２に印可される（図７
ａ）。磁気メモリ素子は、反平行の磁化の向き（図７
ｂ）から平行の磁化の向き（図７ｃ）に移行し、それに
より磁気メモリ素子１０の抵抗は高抵抗から低抵抗に移
行する（図７ｄ）。こうして、高抵抗から低抵抗への移
行は、磁気メモリ素子１０に論理「１」が格納されてい
ることを示す。対応するセンス電流（ＩＳ）が図７ｅに
示される。 【００２６】両極性読出し操作はそれ自体を参照する。
それゆえ、この動的なアプローチは、種々の素子にわた
る抵抗変動に影響を受けない。 【００２７】両極性パルスは、１つの負の極性が後続す
る１つの正の極性に限定されず、正の極性が論理「０」
に対応し、負の極性が論理「１」に対応することも限定
されない。たとえば、正の極性を論理「１」に容易に対
応させることができ、両極性パルスが負の極性で開始
し、正の極性に移行することなども可能である。 【００２８】抵抗の移行を検出するための簡単なセンス
増幅器３１０が図８に示される。磁気トンネル接合１１
を流れるセンス電流（ＩＳ）が、センス増幅器３１２に
供給される。センス増幅器３１２の第１および第２の出
力は、センス電流の大きさに比例する電圧（Ｖ
ＳＥＮＳＥ）を供給する。第１の出力は、比較器３１６
の第１の入力（ＩＮ＋）に供給される。センス増幅器３
１２の第２の出力は、数ｎｓｅｃの遅延を有する遅延エ
レメント３１４に供給される。遅延エレメント３１４の
出力は、比較器３１６の第２の入力（ＩＮ−）に供給さ
れる。比較器３１６は、第１の比較器入力（ＩＮ＋）の
センス電圧（ＶＳＥＮＳＥ）と第２の比較器入力（ＩＮ
−）の遅延したセンス電圧とを比較する。比較器３１６
の出力（ＶＯＵＴ）は、磁気メモリ素子１０に格納され
た論理状態を示す。 【００２９】図９ａおよび図９ｂは、図８の回路のため
のタイミング図である。図９ａは図６ａ〜図６ｅに対応
し、図９ｂは図７ａ〜図７ｅに対応する。 【００３０】磁気メモリ素子１０は、従来のＳＤＴ接合
よりも簡単な構造を有する。磁気メモリ素子１０は、Ｓ
ＤＴ接合よりも製造が簡単である。なぜなら、シード層
およびＡＦピンニング層が必要ないためである。容易軸
を設定するためのデータ層のアニーリングは依然として
実行される場合があるが、より低い温度で行われ、あま
りクリティカルではない。さらに、堆積プロセスの複雑
さは著しく低減される。別の利点は、データ層１２が金
属導体の上側に存在し、結果として、データ薄膜がより
均一になり、それゆえ磁気応答および製造性（ウェーハ
にわたってより均一性が高い点で）がより良好になるこ
とである。 【００３１】ここで図１０を参照すると、磁気トンネル
接合１１のアレイ１２を含むＭＲＡＭ素子４１０が示さ
れる。磁気トンネル接合１１は行および列に配列され、
行はｘ方向に沿って延在し、列はｙ方向に沿って延在す
る。ＭＲＡＭ素子４１０の図示を簡単にするために、比
較的少数の磁気トンネル接合１１のみが示される。実際
には、任意のサイズのアレイを用いることができる。 【００３２】ワード線１８として機能するトレースが、
アレイ１２の一方の側の面内でｘ方向に沿って延在す
る。ワード線１８は、磁気トンネル接合１１のデータ層
１２と接触する。ビット線２０として機能するトレース
が、アレイ１２の隣接する側の面内でｙ方向に沿って延
在する。ビット線２０は、磁気トンネル接合１１の基準
層１４と接触する。アレイ１２の各行に対して１つのワ
ード線１８と、アレイ１２の各列に対して１つのビット
線２０とが存在できる。各磁気メモリトンネル接合１１
は、ワード線１８とビット線２０との交点に配置され
る。 【００３３】読出し線２２として機能するトレースもｙ
方向に沿って延在する。読出し線２２はビット線２０の
上側に存在し、かつビット線２０から絶縁される（代替
において、読出し線２２はビット線２０の下側、ワード
線１８の上側または下側、行および列に沿ってなどで存
在できる）。読出し線２２は、ワード線１８およびビッ
ト線２０とは独立している。 【００３４】また、ＭＲＡＭ素子４１０は、第１の行デ
コーダ４１４ａおよび第２の行デコーダ４１４ｂと、第
１の列デコーダ４１６ａおよび第２の列デコーダ４１６
ｂと、読出し／書込み回路４１８とを含む。読出し／書
込み回路４１８は、センス増幅器４２０と、グランド接
続４２２と、行電流源４２４と、電圧源４２６と、列電
流源４２８とを含む。 【００３５】選択された磁気トンネル接合１１における
書込み操作中に、第１の行デコーダ４１４ａが、選択さ
れたワード線１８の一端を行電流源４２４に接続し、第
２の行デコーダ４１４ｂがその選択されたワード線１８
の反対側の端部をグランドに接続し、第１の列デコーダ
４１６ａが、選択されたビット線２０の一端をグランド
に接続し、第２の列デコーダ４１６ｂがその選択された
ビット線２０の反対側の端部を列電流源４２８に接続す
る。結果として、書込み電流が、選択されたワード線１
８およびビット線２０に流れる。書込み電流は磁界を生
成し、それにより磁気トンネル接合１１が切り替えられ
る。また、列デコーダ４１６ａおよび４１６ｂによっ
て、選択された磁気トンネル接合１１を横切る読出し線
２２にも書込み電流が流れるようになる。この第３の書
込み電流は付加的な磁界を生成し、その磁界は、選択さ
れた磁気トンネル接合１１を切り替える際に役立つ。 【００３６】選択された磁気トンネル接合１１における
読出し操作中に、第１の行デコーダ４１４ａが電圧源４
２６を選択されたワード線１８に接続し、第１の列デコ
ーダ４１６ａが、選択されたビット線２０をセンス増幅
器４２０の仮想グランド入力に接続する。結果として、
選択された磁気トンネル接合１１を通ってセンス増幅器
４２０の入力までセンス電流が流れる。その合間に、第
１の列デコーダ４１６ａおよび第２の列デコーダ４１６
ｂによって、安定した読出し電流または両極性電流パル
スのいずれかが、選択された磁気トンネル接合１１を横
切る読出し線２２に流れるようになる。安定した読出し
電流が、選択された読出し線２２に供給される場合に
は、選択された磁気トンネル接合１１の抵抗状態が、セ
ンス増幅器４２０によってセンシングされる。両極性パ
ルスが、選択された読出し線２２に供給される場合に
は、接合抵抗の移行がセンス増幅器４２０によって検査
される（接合抵抗の移行を検査するためのセンス増幅器
４２０は、図８に示されるセンス増幅器３１２と同じ構
成を有することができる）。 【００３７】磁気トンネル接合１１は、多数の並列経路
を介して互いに結合される。１つの交点において検出さ
れる抵抗は、他の行および列内の磁気トンネル接合１１
の抵抗と並列なその交点にある磁気トンネル接合１１の
抵抗に等しくなる。したがって、磁気トンネル接合１１
のアレイ１２は、交点抵抗網として特徴付けることがで
きる。 【００３８】磁気トンネル接合１１が１つの交点抵抗網
として接続されるので、寄生電流またはスニークパス電
流が、選択された磁気トンネル接合１１における読出し
操作を妨害する可能性がある。ダイオードまたはトラン
ジスタのような遮断素子が磁気トンネル接合１１に接続
されてもよい。これらの遮断素子は寄生電流を遮断する
ことができる。 【００３９】代替において、寄生電流は、譲受人の特許
文献１に開示される「等電位」法を用いることにより処
理されてもよい。等電位法を用いるように構成される場
合には、読出し／書込み回路４１８は、選択されないビ
ット線２０に、選択されたビット線２０と同じ電位を与
えても、または選択されないワード線１８に、選択され
たビット線２０と同じ電位を与えてもよい。 【００４０】読出し線２２はビット線２０から電気的に
絶縁されるので、読出し線は、磁気トンネル接合１１の
抵抗性交差結合に加わることはない。それゆえ、等電位
は読出し線２２にはかけられない。 【００４１】図１０は、３つの異なるタイプのトレー
ス、すなわちワード線１８と、ビット線２０と、読出し
線２２とを有するＭＲＡＭ素子４１０を示す。しかしな
がら、本発明はそのような構成に限定されない。たとえ
ば、本発明によるＭＲＡＭ素子は、２つのみの異なるタ
イプのトレース、すなわちワード線１８およびビット線
２０のみを有することができる。 【００４２】図１１を参照すると、ワード線１８とビッ
ト線２０とを含むが、読出し線２２は含まないＭＲＡＭ
素子５１０が示される。磁気トンネル接合１１は、ワー
ド線１８とビット線２０との交点に配置される。 【００４３】さらに図１２を参照すると、ワード線１８
およびビット線２０のみを用いる読出し操作が示され
る。第１の行デコーダ５１４ａが電圧源５２６を、選択
されたワード線１８に接続し、第１の列デコーダ５１６
ａが、選択されたビット線２０の一端を、センス増幅器
５２０の仮想グランド入力に接続する。結果として、選
択された磁気トンネル接合１１を通ってセンス増幅器５
２０までセンス電流（Ｉ Ｓ）が流れる。第２の列デコー
ダ５１６ｂが列電流源５２８を、その選択されたビット
線２０の他端部に接続する。結果として、選択されたビ
ット線２０を通ってセンス増幅器５２０まで読出し電流
（ＩＲ）が流れる。読出し電流（ＩＲ）は、基準層の磁
化ベクトルを設定する。センス増幅器５２０は、センス
電流と読出し電流との和（ＩＳ＋ＩＲ）をセンシングす
る。読出し電流（ＩＲ）の大きさがわかっているので、
センス電流（ＩＳ）の大きさ、ひいては磁気トンネル接
合１１の抵抗および論理状態を判定することができる。 【００４４】これまでに説明された磁気トンネル接合１
１は個別の基準層１４を含み、各基準層１４は、その対
応するデータ層１２およびトンネル障壁１６と同じ幾何
学的形状を有する。しかしながら、本発明は、データ層
およびトンネル障壁と同じ幾何学的形状を有する基準層
に限定されない。 【００４５】代わりに、その基準層は、ワード線１８お
よびビット線２０と同じ幾何学的形状を有することがで
きる。そのような基準層は、「基準線」と呼ばれるであ
ろう。 【００４６】ここで図１３ａを参照すると、多数の磁気
トンネル接合６１１によって共有される基準線６１０が
示される。基準線６１０の上側には、ビット線２０およ
び読出し線２２が層状に積み重ねられる。基準線６１０
は、ビット線２０および読出し線２２と同じ方向に延在
する。したがって、ある列の各磁気トンネル接合６１１
は個別のデータ層１２と、個別のトンネル障壁１６と、
共有される基準線６１０とを含む。 【００４７】本発明は、図１３ａに示されるような、ビ
ット線２０の下側に積層される基準線６１０に限定され
ない。代わりに、基準線６１０はビット線２０の上側に
積層されても（図１３ｂを参照）、あるいは読出し線２
２の上側または下側に積層されても（さらに、読出し線
２２と同じ方向に延在することになる）、あるいはワー
ド線１８の上側または下側に積層されてもよい（さら
に、ワード線１８と同じ方向に延在することになる）。
基準線６１０がビット線２０の上側に積層され、それゆ
え、トンネル障壁１６と接触しない場合には、図１３ｂ
に示されるように、トンネル障壁１６と、ワードおよび
ビット線２０との間に、パターニングされた層１４が形
成される。 【００４８】本発明は、ワード線１８、ビット線２０ま
たは読出し線２２に対して積層される基準線に限定され
ない。基準線は、図１４〜図１７に示されるように、ワ
ード線、ビット線および／または読出し線と組み合わさ
れてもよい。基準線は、他の線のうちの任意の線の上側
に基準線の強磁性材料を被覆することにより、他の線の
うちの任意の線と組み合わされ得る。基準線と他の線と
を組み合わせる１つの利点は、余分な相互接続層が排除
されることである。被覆のさらなる利点は、被覆によっ
て読出しおよび書込み電流の大きさを低減することが可
能になるため、電力消費を低減できることである。 【００４９】図１４は、強磁性材料（たとえば、ＮｉＦ
ｅ）で被覆されるビット線２０を示す。被覆７１２は、
軟らかいまたは非常に軟らかい基準線７１０を形成す
る。ビット線２０は、読出し線２２と絶縁性トンネル障
壁１６との間に配置される。誘電体層（図示せず）が、
読出し線２２を基準線７１０から分離することができ
る。 【００５０】強磁性被覆７１２は、ビット線２０を完全
に包囲し、磁束の閉じ込めを行うことができる。トンネ
ル障壁１６とビット線２０との間の被覆７１２の部分
は、他の部分より薄くされてもよい。 【００５１】書込み操作中に、ビット線２０に書込み電
流が印加され、結果として生成される磁界によって基準
線７１０が飽和するようになる。基準線７１０のより薄
い部分は、磁界をデータ層１２に向ける。 【００５２】読出し操作中に、読出し線２２に読出し電
流が流れ、基準線７１０の磁化の向きを設定する一方、
ワード線およびビット線にセンス電流および寄生電流が
流れる。強磁性被覆７１２は、読出し操作中にワード線
に流れるセンス電流および寄生電流によって生成される
磁界が存在しても飽和することはない。飽和しない限
り、センス電流および寄生電流から生じる任意の磁界に
よって、データ層１２が妨害を受けることはないであろ
う。 【００５３】図１５は、強磁性材料（たとえば、ＮｉＦ
ｅ）で被覆される読出し線２２を示す。被覆は、軟らか
いまたは非常に軟らかい基準線８１０を形成する。読出
し線２２は、ワード線２０と絶縁性トンネル障壁１６と
の間に配置される。強磁性被覆は読出し線２２を完全に
包囲し、磁束の閉じ込めを行うことができる（図１６に
示されるように）か、読出し線２２を部分的に包囲する
ことができる（図示せず）。そのような読出し線２２の
被覆されない部分は、トンネル障壁１６と直に接触し、
残りの部分は強磁性材料で被覆される。 【００５４】強磁性被覆８１２は、読出し磁界（すなわ
ち、読出し線２２に読出し電流が供給されるときに生
じ、基準線８１０の磁化ベクトルを配向するために用い
られる磁界）が存在する場合でも飽和することはない。
被覆８１２が読出し磁界を完全に収容する限り、読出し
磁界は、被覆８１２を越えて延在してデータ層１２を妨
害することはないであろう。 【００５５】図１４の構成と比較すると、ワード線２０
はデータ層１２からさらに離れており、それにより書込
み操作中にワード線２０によってかけられる磁界の強度
が低減される。低減された磁界を補償するために、書込
み操作中に、被覆読出し線８１０にも書込み電流が供給
される。書込み操作中に読出し線２２によって与えられ
る磁界により、切替えが補助される。 【００５６】図１６は、ビット線２０および読出し線２
２の両方に被覆される強磁性材料を含む基準線９１２を
示す。基準線９１２は３つの部分、すなわち下側部分９
１２ａ、上側部分９１２ｂおよびキャップ部分９１２ｃ
を含む。下側部分９１２ａは、誘電体９１４によって、
他の２つの部分９１２ｂおよび９１２ｃから分離され
る。他の部分９１２ｂおよび９１２ｃから電気的に絶縁
されるが、下側部分９１２ａは他の部分９１２ｂおよび
９１２ｃと磁気的に結合される。 【００５７】基準線９１２の下側部分９１２ａは読出し
線２２を含む。被覆が読出し線２２の底面および側面を
覆う。読出し線２２の上側表面は、強磁性被覆で覆われ
ないが、誘電体９１４で覆われる。 【００５８】基準線９１２の上側部分９１２ｂはビット
線２０を含む。被覆がビット線２０の上面および側面を
覆う。ビット線２０の下側表面は、被覆で覆われない
が、誘電体９１４で覆われる。ビット線２０および読出
し線２２も誘電体９１４によって分離される。 【００５９】読出し線２２は、ビット線２０より大きな
断面を与えられ、製造公差を補償する。製造中に、基準
線の上側部分９１２ｂは、下側部分９１２ａ上の中央に
配置されるべきである。しかしながら、実際には、位置
合わせ不良が生じ得る。位置合わせ不良が生じる場合で
あっても、上側部分は依然として、下側部分９１２ａ上
に配置されることになり、ビット線２０と読出し線２２
との間に短絡が生じない。 【００６０】キャップ部分９１２ｃは、上側部分９１２
ｂから外側に、下側部分９１２ａの側壁上に延在する。
キャップ部分９１２ｃは誘電体９１４も覆う。キャップ
部分９１２ｃは、下側部分９１２ａと上側部分９１２ｂ
との間で磁束経路を閉じる。キャップ部分９１２ｃと下
側部分９１２ａの側壁との間の隙間は、誘電体９１４で
充填されてもよい。その隙間によって、ビット線２０と
読出し線２２との間の短絡を防止する。ビット線２０に
よって生成される磁界は、隙間を横切って、かつキャッ
プ部分９１２ｃ内へ延びる。 【００６１】基準線９１２の上側部分９１２ｂ上に複数
の絶縁性トンネル障壁１６が形成され、絶縁性トンネル
障壁１６上には対応するデータ層１２が形成される。ワ
ード線１８がデータ層１２上に形成される。 【００６２】下側部分９１２ａの被覆厚の描写は誇張さ
れている。その厚みは、下側部分９１２ａ、上側部分９
１２ｂおよびキャップ部分９１２ｃに関して約１ｎｍ〜
５０ｎｍとすることができる（典型的な値は５ｎｍであ
る）。読出し線２２によって生成される読出し磁界だけ
では、基準線９１２の上側部分９１２ｂは飽和しない。
ビット線２０によってのみ生成される書込み磁界は、基
準線９１２の下側部分９１２ａを飽和させることができ
る。 【００６３】ビット線２０と読出し線２２との間の電気
的な絶縁（すなわち誘電体９１４）によって、ビット線
２０と読出し線２２とに個別の電流が供給されることが
可能になる。その個別の電流によって、読出しおよび書
込み操作中に磁界を独立して制御することが可能にな
る。ビット線２０および読出し線２２に供給される電流
を調整することにより、結果として生成される２つの磁
界を調整して、下側部分９１２ａの磁化のみを配向する
か、上側部分９１２ｂの磁化のみを配向するか、または
基準線９１２の上側部分９１２ａおよび下側部分９１２
ｂの両方の磁化を配向できる。 【００６４】図１７は、下側部分９１２ａ’の側壁が誘
電体層９１４’より上方に延在する基準線９１２’を示
す。キャップ部分９１２ｃ’の側壁と下側部分９１２
ａ’の側壁との間には、空隙または絶縁体が存在する。 【００６５】Ｃｕダマシン（Cu-demascene）プロセスを
用いて被覆された導体を製造することができる。例示的
なＣｕダマシンプロセスが図１８〜図２１に示される。 【００６６】そのプロセスは平坦化された誘電体層１０
１で開始し、その場合に金属堆積物を相互接続する前
に、トレンチがエッチングされている（図１８）。軟ら
かい磁性材料９１２ａの薄い層が等方性プロセスを用い
て堆積され、結果として、側壁がトレンチの底部と概ね
同じ厚みまでコーティングされる（図１９）。その磁性
材料は、磁気コアとして機能するだけの十分な透磁性を
有し、割れることなく、または空隙が多すぎることな
く、断面の全ての面において連続している。その後、ト
レンチは、電気めっきまたは他の適切な手段によって銅
２２で充填される。その後、その構造体は平坦化され
る。結果として平坦化された構造体が図２０に示され
る。軟らかい磁性材料９１２ｃが、磁束経路を閉じ、全
面的に被覆された導体を形成するように堆積される（図
２１）。キャップ部分材料９１２ｃの厚みを、トレンチ
の側壁および底部を覆う材料９１２ａの厚みとは異なる
ようにすることにより、望み通りに磁気特性を操作する
ことができる。このキャップ部分９１２ｃはパターニン
グされ、その後、被覆された導体の残りの部分が製造さ
れる。 【００６７】本発明は、被覆された導体を製造するため
のダマシンプロセスに限定されない。他の製造プロセス
を用いることもできる。 【００６８】本発明は、ワード線を被覆することに限定
されない。ワード線およびビット線が入れ換えられ、代
わりにビット線が強磁性材料で被覆されてもよい。 【００６９】本発明は、ＧＭＲ素子およびＴＭＲ素子に
限定されない。たとえば、本発明は上側および下側スピ
ンバルブに適用することができる。 【００７０】本発明のいくつかの特定の実施形態を説明
および図示してきたが、本発明はそのように説明および
図示された特定の形態または部品の配置に限定されな
い。代わりに、本発明は特許請求の範囲にしたがって解
釈される。 【００７１】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施形態を示す。 １．磁気メモリ素子であって、２つの方向のいずれかに
向けられることができる磁化を有するデータ強磁性層
（12）と、誘電体層（914）と、その誘電体層（914）に
よって分離される第１および第２の導体（20、22）と、
その第１および第２の導体（20、22）上の強磁性被覆
（912a、912b、912a’、912b’）とを含む基準層（91
2、912’）と、及び前記データ層と前記基準層（12と91
2、912’）との間のスペーサ層（16）とを含む、磁気メ
モリ素子。 ２．前記基準層（912、912’）の前記被覆（912a、912
b、912a’、912b’）が磁気的に非常に軟らかい、上記
１に記載の磁気メモリ素子。 ３．前記スペーサ層（16）が絶縁性トンネル障壁であ
る、上記１に記載の磁気メモリ素子。 ４．前記第１の導体（20）が前記スペーサ層（16）と前
記第２の導体（22）との間に形成され、前記第２の導体
（22）が、前記第１の導体（20）よりも非常に大きな断
面積を有する、上記１に記載の磁気メモリ素子。 ５．前記第２の導体（22）が読出し導体であり、前記第
１の導体（20）が読出し／書込み導体である、上記４に
記載の磁気メモリ素子。 ６．前記第２の導体（22）が読出し／書込み導体であ
り、前記第１の導体（20）が読出し導体である、上記４
に記載の磁気メモリ素子。 ７．前記被覆（912a、912b、912a’、912b’）が、前記
第１の導体（20）上の第１の部分（912、912a’）と、
前記第２の導体（22）および前記誘電体層（914）上の
第２の部分（912b、912b’）とを含み、前記第１の部分
と前記第２の部分（912a、912b、912a’、912b’）との
間に隙間が存在する、上記４に記載の磁気メモリ素子。 ８．前記第２の部分（912a）が側壁を含み、前記第１の
部分（912b）がキャップ（912c）を含み、そのキャップ
（912c）が前記側壁上に延在し、前記隙間が前記キャッ
プ（912c）と前記側壁との間に存在する、上記７に記載
の磁気メモリ素子。 ９．前記第２の部分（912a’）が側壁を含み、前記第１
の部分（912b’）がキャップ（912c’）を含み、そのキ
ャップ（912c’）が前記側壁上には延在せず、前記隙間
が前記キャップ（912c’）と前記側壁との間に存在す
る、上記７に記載の磁気メモリ素子。 【００７２】 【発明の効果】本発明により、導体を埋め込まれた磁気
的に軟らかい基準層を含む磁気抵抗素子が提供される。
【図面の簡単な説明】
【図１】本発明による磁気メモリ素子の図である。
【図２】図１に示される磁気メモリ素子のデータ層およ
び基準層のためのヒステリシスループの図である。 【図３】図１に示される磁気メモリ素子において読出し
操作を実行する第１の方法の図である。 【図４ａ】第１の方法に対応する、素子の磁化の向きの
図である。 【図４ｂ】第１の方法に対応する、素子の磁化の向きの
図である。 【図５】図１に示される磁気メモリ素子において読出し
操作を実行する第２の方法の図である。 【図６ａ】第２の方法をさらに示す図である。 【図６ｂ】第２の方法をさらに示す図である。 【図６ｃ】第２の方法をさらに示す図である。 【図６ｄ】第２の方法をさらに示す図である。 【図６ｅ】第２の方法をさらに示す図である。 【図７ａ】第２の方法をさらに示す図である。 【図７ｂ】第２の方法をさらに示す図である。 【図７ｃ】第２の方法をさらに示す図である。 【図７ｄ】第２の方法をさらに示す図である。 【図７ｅ】第２の方法をさらに示す図である。 【図８】第２の方法を実現するための回路の図である。 【図９ａ】図８に示される回路のためのタイミング図で
ある。 【図９ｂ】図８に示される回路のためのタイミング図で
ある。 【図１０】本発明によるＭＲＡＭ素子の図である。 【図１１】本発明による代替のＭＲＡＭ素子の図であ
る。 【図１２】読出し操作中の代替のＭＲＡＭ素子の図であ
る。 【図１３ａ】本発明によるＭＲＡＭ素子のための被覆さ
れた導体の図である。 【図１３ｂ】本発明によるＭＲＡＭ素子のための被覆さ
れた導体の図である。 【図１４】本発明によるＭＲＡＭ素子のための被覆され
た導体の図である。 【図１５】本発明によるＭＲＡＭ素子のための被覆され
た導体の図である。 【図１６】本発明によるＭＲＡＭ素子のための被覆され
た導体の図である。 【図１７】本発明によるＭＲＡＭ素子のための被覆され
た導体の図である。 【図１８】本発明による被覆された導体の製造を示す図
である。 【図１９】本発明による被覆された導体の製造を示す図
である。 【図２０】本発明による被覆された導体の製造を示す図
である。 【図２１】本発明による被覆された導体の製造を示す図
である。 【符号の説明】 10 磁気メモリ素子 11 磁気トンネル接合 12 データ強磁性層 14 基準層 16 絶縁性トンネル障壁 912 基準線 914 誘電体
び基準層のためのヒステリシスループの図である。 【図３】図１に示される磁気メモリ素子において読出し
操作を実行する第１の方法の図である。 【図４ａ】第１の方法に対応する、素子の磁化の向きの
図である。 【図４ｂ】第１の方法に対応する、素子の磁化の向きの
図である。 【図５】図１に示される磁気メモリ素子において読出し
操作を実行する第２の方法の図である。 【図６ａ】第２の方法をさらに示す図である。 【図６ｂ】第２の方法をさらに示す図である。 【図６ｃ】第２の方法をさらに示す図である。 【図６ｄ】第２の方法をさらに示す図である。 【図６ｅ】第２の方法をさらに示す図である。 【図７ａ】第２の方法をさらに示す図である。 【図７ｂ】第２の方法をさらに示す図である。 【図７ｃ】第２の方法をさらに示す図である。 【図７ｄ】第２の方法をさらに示す図である。 【図７ｅ】第２の方法をさらに示す図である。 【図８】第２の方法を実現するための回路の図である。 【図９ａ】図８に示される回路のためのタイミング図で
ある。 【図９ｂ】図８に示される回路のためのタイミング図で
ある。 【図１０】本発明によるＭＲＡＭ素子の図である。 【図１１】本発明による代替のＭＲＡＭ素子の図であ
る。 【図１２】読出し操作中の代替のＭＲＡＭ素子の図であ
る。 【図１３ａ】本発明によるＭＲＡＭ素子のための被覆さ
れた導体の図である。 【図１３ｂ】本発明によるＭＲＡＭ素子のための被覆さ
れた導体の図である。 【図１４】本発明によるＭＲＡＭ素子のための被覆され
た導体の図である。 【図１５】本発明によるＭＲＡＭ素子のための被覆され
た導体の図である。 【図１６】本発明によるＭＲＡＭ素子のための被覆され
た導体の図である。 【図１７】本発明によるＭＲＡＭ素子のための被覆され
た導体の図である。 【図１８】本発明による被覆された導体の製造を示す図
である。 【図１９】本発明による被覆された導体の製造を示す図
である。 【図２０】本発明による被覆された導体の製造を示す図
である。 【図２１】本発明による被覆された導体の製造を示す図
である。 【符号の説明】 10 磁気メモリ素子 11 磁気トンネル接合 12 データ強磁性層 14 基準層 16 絶縁性トンネル障壁 912 基準線 914 誘電体
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 マニシュ・シャーマ
アメリカ合衆国カリフォルニア州94087,
サニーベイル，ロックスナート・ウェイ・
160，アパートメント・16
(72)発明者 マノイ・ケイ・バータッチャヤ
アメリカ合衆国カリフォルニア州95014,
クパチーノ，パーム・アベニュー・22434
Ｆターム(参考） 5F083 FZ10 JA37 KA01 KA05 LA03
LA04 LA05 LA12 LA16
Claims (1)
- 【特許請求の範囲】 【請求項１】 磁気メモリ素子であって、 ２つの方向のいずれかに向けられることができる磁化を
有するデータ強磁性層（12）と、 誘電体層（914）と、その誘電体層（914）によって分離
される第１および第２の導体（20、22）と、その第１お
よび第２の導体（20、22）上の強磁性被覆（912a、912
b、912a’、912b’）とを含む基準層（912、912’）
と、及び前記データ層と前記基準層（12と912、912’）
との間のスペーサ層（16）とを含む、磁気メモリ素子。
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