KR20030086236A - 정보 저장 장치와 차동 감지 증폭기 - Google Patents

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KR20030086236A
KR20030086236A KR10-2003-0027212A KR20030027212A KR20030086236A KR 20030086236 A KR20030086236 A KR 20030086236A KR 20030027212 A KR20030027212 A KR 20030027212A KR 20030086236 A KR20030086236 A KR 20030086236A
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Abstract

데이터 저장 장치(data storage device)(8)는 메모리 셀(12)의 저항 교차점 어레이(resistive cross point array)(10), 복수의 워드 라인(14), 복수의 비트 라인(16) 및 교차 결합 래치 감지 회로(cross-coupled latch sense circuit)를 활용하는 감지 증폭기(sense amplifier)(24)를 포함하는 것으로 개시되었다. 일 실시예에서, 메모리 셀은 개개의 교차점일 수 있다. 다른 실시예에서, 메모리 셀은 2개 이상의 메모리 셀에 의한 복수의 그룹(group)(15)으로 배열될 수 있다. 각 그룹의 메모리 셀은 제각기의 워드 라인(14)과, 비트 라인(16)에 결합된 공통 격리 다이오드(common isolation diode)(13) 사이에 접속될 수 있다.

Description

정보 저장 장치와 차동 감지 증폭기{RESISTIVE CROSS POINT MEMORY CELL ARRAYS HAVING A CROSS-COUPLE LATCH SENSE AMPLIFIER}
본 발명은 일반적으로, 저항 교차점 메모리 셀 어레이(resistive cross point memory cell arrays)에 관한 것으로, 보다 구체적으로는, 교차 결합 래치 증폭기(cross-couple latch amplifier)를 가지는 저항 교차점 메모리 셀 어레이에 관한 것이다.
자기 터널 접합(magnetic tunnel junction : MTJ) 소자를 가지는 저항 교차점 메모리 셀, 상변화 메모리 소자(phase change memory elements) 및 재기록 불능 저항 메모리 소자(write-once resistive memory elements)(예를 들면, 퓨즈(fuse) 기반 또는 안티-퓨즈(anti-fuse) 기반)를 포함한 여러 가지의 상이한 저항 교차점메모리 셀 어레이가 제안되어 왔다.
예를 들면, 전형적인 MRAM 저장 장치는 메모리 셀의 어레이를 포함한다. 워드 라인은 메모리 셀의 행을 따라서 연장될 수 있고, 비트 라인은 메모리 셀의 열을 따라서 연장될 수 있다. 각 메모리 셀은 워드 라인과 비트 라인의 교차점에 위치된다. 각 MRAM 메모리 셀은 자화(magnetization)의 배향에 따라 정보의 비트를 저장한다. 특히, 각 메모리 셀의 자화는 임의의 주어진 시간에서, 2개의 안정한 배향 중의 하나일 것으로 추정된다. 이러한 2개의 안정한 배향인 평행(parallel) 및 반평행(anti-parallel)은 논리 값 0 및 1을 나타낸다. 자화 배향은 메모리 셀의 저항에 영향을 준다. 예를 들면, 자화 배향이 평행한 경우, 메모리 셀의 저항은 제 1 값인 R이 될 수 있고, 자화 배향이 평행에서 반평행으로 변화된 경우, 메모리 셀의 저항은 제 2 값인 R+ΔR로 증가될 수 있다.
일반적으로, 저항 교차점 메모리 셀의 논리 상태는 선택된 메모리 셀의 저항 상태를 감지하는 것에 의해 판독될 수 있다. 그러나, 저항 교차점 메모리 셀 어레이 내의 모든 메모리 셀은 여러 평행 경로에 의해 상호 접속(interconnect)되어 있기 때문에, 어레이 내에서 단일 메모리 셀의 저항 상태를 감지하는 것은 전형적으로 어려운 일이다. 그러므로, 하나의 교차점에서 관찰된 저항은, 다른 워드 라인 및 비트 라인 내의 메모리 셀의 저항과 병렬인 그 교차점에서의 메모리 셀의 저항과 같다. 게다가, 감지된 대상 메모리 셀이 저장된 자화로 인해 상이한 저항 상태를 가진다면, 작은 차동 전압(differential voltage)이 발생될 것이다. 이러한 작은 차동 전압은, 대상 메모리 셀의 저항 상태 감지를 방해할 수 있는 기생전류(parasitic currents) 또는 "스니크 경로(sneak path)" 전류를 발생시킬 수 있다.
그러므로, 높은 밀도의 고속 액세스 저항 교차점 메모리를 개발하기 전에 극복되어야만 하는 장애물 중의 하나는, 선택된 메모리 셀에 저장된 데이터가 감지되는 동안, 선택된 저항 교차점 메모리 셀의 신뢰성 있는 격리(isolation)이다. 일반적으로, 이러한 메모리 셀의 격리에 대한 종래 기술은, 선택 트랜지스터 격리 기법(select transistor isolation technique), 다이오드 격리 기법(diode isolation technique) 및 등전위 격리 기법(equipotential isolation technique) 등의 3가지 메모리 셀 격리 범주 중의 하나로 결정된다.
알려진 트랜지스터 격리 기법은 전형적으로 선택 트랜지스터를 각 저항 교차점 메모리 셀과 직렬로 삽입하는 것을 포함한다. 전형적으로, 이 구조는 빠른 판독 액세스 시간을 특징으로 한다. 불행하게도, 연속적인 트랜지스터 구조 등은, 저항 교차점 메모리 셀 어레이 아래의 영역이 전형적으로 연속적인 트랜지스터를 위해서 유지되고, 그에 따라 지지 회로(support circuits)용으로 사용될 수 없기 때문에, 전형적으로 실리콘 면적의 활용이 비교적 낮은 것을 특징으로 한다. 게다가, 이 격리 기법은 또한, 메모리 셀을 기판 내의 연속적인 트랜지스터와 접속시키는 비아(via)를 갖도록 각 메모리 셀 내에 영역이 할당되어야 하므로, 메모리 셀의 비교적 낮은 배치 밀도가 문제가 되는 경향이 있었다. 또한, 이러한 격리 기법은 일반적으로, 격리된 기록 도전체(isolated write conductor)가 메모리 셀에 추가되어, 판독 회로와 병렬인 기록 회로를 제공하며, 기록 도전체의 위치는 요구되는 기록 필드(write field)를 생성하기 위해서 높은 기록 전류를 초래하므로, 비교적 높은 기록 전류를 필요로 한다. 일반적으로, 연속적인 트랜지스터는 기판 내에 위치되어야 하고, 연속적인 트랜지스터를 기판에서 빼내어 메모리 셀 면의 내부로 이동시키기 위한 실제적인 방법이 없기 때문에, 이러한 접근법은 단일 메모리 면으로 제한되어 있다.
다이오드 격리 기법은 전형적으로, 각 저항 교차점 메모리 소자와 직렬로 다이오드를 삽입하는 것을 포함한다. 이러한 메모리 셀 어레이 구조는 다중 레벨 저항 교차점 메모리 어레이가 설계될 수 있게 하는 박막 다이오드(thin film diodes)로 구현(예를 들면, 미국 특허 출원 번호 제 5,793,697 참조)될 수 있다. 이러한 구조는 고속 작동에 대한 가능성을 가진다. 때로는, 메모리 셀 어레이의 전위 밀도(potential density)와 부합되는 최소 공정 피쳐 크기(feature sizes)를 가진 적절한 박막 다이오드를 제공하는 것을 포함한다는 데에서, 이러한 구성과 연관된 어려움이 있다. 게다가, 이러한 접근법은 메모리 소자당 하나의 다이오드를 사용하고, 현행의 실제적인 MRAM 피쳐 및 파라미터에서는 예를 들면, 각 다이오드가 5∼15㎄/㎠을 전도하도록 요구할 것이다. 일반적으로, 이러한 높은 전류 밀도는 고밀도 MRAM 어레이 내에서 박막 다이오드를 구현하는 데에 있어서 실용적이지 않다.
전형적으로, 등전위 격리 기법은, 연속적인 다이오드 또는 트랜지스터를 사용하지 않고 저항 교차점 메모리 셀을 감지하는 것(예를 들면, 미국 특허 출원 번호 제 6,259,644 참조)을 포함한다. 이러한 접근법은, 비교적 제조하기 간단한 메모리 소자의 교차점 어레이에 의해 구현될 수 있다. 이러한 교차점 메모리 셀 어레이 구조는 전형적으로, 오직 회로 구현 기법의 최소 피쳐 크기에 의해서만 제한되는 밀도를 가지며, 전형적으로 비교적 낮은 기록 전류를 필요로 한다. 게다가, 이러한 접근법을 다중 레벨 저항 교차점 메모리 셀 어레이에 대해서까지 확장하여 매우 높은 밀도의 메모리를 달성하는 것은 비교적 간단하다. 그러나, 등전위 격리는 때로는 커다란 어레이 내에서 구현되기 어렵다. 등전위 격리 기법을 사용하여 커다란 MRAM 어레이 내의 데이터를 감지하기 위해서, 자동 보정(auto-calibration) 및 3중 샘플(triple sample) 판독 기법이 사용되어 왔으나, 이러한 감지 절차는 전형적으로 판독 감지 시간을 수 마이크로 초로 제한한다.
한 측면에서, 본 발명은 메모리 셀의 저항 교차점 어레이, 복수의 워드 라인, 복수의 비트 라인, 교차 결합 래치 감지 회로를 활용하는 감지 증폭기를 포함하는 데이터 저장 장치를 특징으로 한다. 일 실시예에서, 메모리 셀은 단일 교차점일 수 있다. 다른 실시예에서, 메모리 셀은 2개 이상의 메모리 셀로 이루어진 복수의 그룹으로 배열된다. 각 그룹의 메모리 셀은 제각기의 워드 라인 및 비트 라인과 결합된 공통 격리 다이오드 사이에 접속된다.
본 발명의 다른 특징 및 장점은, 도면 및 청구 범위를 포함하여 아래의 설명으로부터 명백해질 것이다.
도 1은 메모리 셀의 저항 교차점 어레이, 다중 판독 회로 및 그와 연관된 스티어링 회로(steering circuits), 워드 라인 디코딩 회로(decode circuits)를 포함하는 데이터 저장 장치의 회로도,
도 2a 및 2b는 자기 터널 접합 메모리 셀(magnetic tunnel junction memory cell)의 평행 및 반평행 자화 배향을 도시하는 도면,
도 3a는 제각기의 워드 라인과 공통 그룹 격리 다이오드 사이에 각각 접속된 3개의 메모리 셀로 이루어진 복수의 그룹을 포함하는, 도 1의 저항 교차점 메모리 셀 어레이의 일부에 대한 회로도,
도 3b는 본 발명에 따라 격리 다이오드와 결합된 메모리 셀을 통해서 흐르는 전류를 감지하도록 작동될 수 있는 감지 증폭기 회로의 회로도,
도 3c는 본 발명에 따라 메모리 셀을 통해서 흐르는 전류를 감지하도록 작동될 수 있는 감지 증폭기 회로의 회로도,
도 4는 도 3의 감지 증폭기 상에서 수행되는 데이터 셀(data cell)과 기준 셀(reference cell)의 감지 및 출력에 대한 타이밍 도(timing diagram),
도 5는 본 발명에 따른 감지 작동 도중에 사용되는 바이어스 기법(biasing scheme)에 대한 흐름도.
도면의 주요 부분에 대한 부호의 설명
8 : 데이터 저장 장치 10 : 저항 교차점 어레이
12 : 메모리 셀 13 : 공통 격리 다이오드
14 : 워드 라인 16 : 비트 라인
24 : 감지 증폭기
다음의 설명에서, 동일한 구성 요소를 식별하기 위해서, 동일한 참조 번호를 사용하였다. 더욱이, 도면은 개략적으로 예시적인 실시예의 주요 특성을 도시하기 위한 것이다. 도면은 실제 실시예의 모든 특성에 대해 묘사하고자 한 것이 아니며, 묘사된 요소의 상대 치수로 도시되지도 않았을 뿐더러, 실제 치수로도 도시되지 않았다.
도 1을 참조하면, 일 실시예에서, 데이터 저장 장치(8)는 저항 교차점 메모리 셀 어레이(10), 교차점 메모리 셀 어레이(12)의 행을 따라서 연장된 복수의 워드 라인(14) 및 교차점 메모리 셀 어레이(12)의 열을 따라서 연장된 복수의 비트 라인(16)을 포함한다. 메모리 셀 어레이(10)의 메모리 셀(12)은 자기 랜덤 액세스 메모리(MRAM) 소자, 상변화 메모리 소자 및 재기록 불능 저항 메모리 소자(예를 들면, 퓨즈 기반 또는 안티-퓨즈 기반)를 포함하는 매우 다양한 종래의 저항 메모리 소자 중 임의의 하나로 구현될 수 있다.
또한, 데이터 저장 장치(8)는 제각기의 비트 라인(16)에 의해서 각각 하나 이상의 연관된 메모리 셀(12)의 세트(set)와 결합된 복수의 판독 회로(read circuit)(20)를 포함한다. 각 판독 회로(20)는 메모리 셀(12)의 연관된 그룹(또는 그룹들)의 메모리 셀을 통해서 흐르는 전류를 감지하도록 구동될 수 있다. 스티어링 회로(steering circuit)(22)는, 수신된 비트 라인 어드레스(AY)에 기반하여, 연관된 판독 회로(20)를 선택된 비트 라인(16)에 선택적으로 결합시킨다. 각 스티어링 회로(22)는 각 비트 라인(16)을 일정한 전압(VA)의 전압 소스 또는 연관된 판독 회로(20)로 접속시키는 스위치의 세트를 포함한다. 워드 라인 디코딩 회로(word line decode circuit)(18)는 수신된 워드 라인 어드레스(AX)에 기반하여 특정한 워드 라인(14)을 선택적으로 활성화시킨다. 판독 동작 도중에, 워드 라인 디코딩 회로(18)는 선택된 워드 라인(14)을 접지로 접속시키고, 일정한 전압(VA)을 다른 선택되지 않은 워드 라인에 인가하는 것에 의해서 선택된 워드 라인(14)을 활성화시킬 수 있다. 각 판독 회로(20)의 출력은 데이터 저장 장치(8)의 제각기의 입력/출력(I/O) 패드(pad)의 입력과 결합될 수 있다.
설명된 실시예에서, 저항 교차점 메모리 셀 어레이는 비교적 적은 수의 메모리 셀(12)을 가지고 있는 것으로 도시되었다. 그러나, 다른 실시예에서는, 많은 수의 메모리 셀을 포함할 수 있다. 예를 들면, 일 실시예에서, 저항 교차점 메모리 셀 어레이(10)는 1024×1024의 메모리 셀(12)의 어레이 및 256개의 판독 회로(20)를 포함할 수 있는데, 각 판독 회로(20)는 4개의 비트 라인(16)의 피치(pitch)를 조절한다. 이 실시예에서, 총 4개의 비트 라인(16)은 각 판독 회로(20)에 다중화(multiplex)될 수 있을 것이다. 몇몇 실시예는 다중 레벨의 메모리 셀 어레이(12)를 포함할 수 있을 것이다. 이러한 실시예에서, 상이한 레벨로부터의 비트 라인(16)이 판독 회로(20)로 다중화될 수 있다.
또한, 몇몇 실시예에서, 데이터 저장 장치(8)는 저항 교차점 메모리 어레이(10)의 메모리 셀(12) 내에 정보를 기록하기 위한 기록 회로(도시되지 않음)를 포함할 수 있다.
아래에서 세부적으로 설명될 바와 같이, 저항 교차점 메모리 셀 어레이(10)의 구조는 높은 밀도로 제조될 수 있게 하고, 실용적인 치수와 전류 밀도 특성을 가진 격리 다이오드를 가지고 고속으로 작동될 수 있게 한다. 게다가, 데이터 저장 장치(8)는 메모리 셀(12)의 저항 상태의 감지를 방해할 수 있는 기생 전류(parasitic currents)를 실질적으로 방지하는 신규 등전위 격리 회로(novel equipotential isolation circuit)를 포함한다.
다음으로, 도면에 도시된 예시적인 실시예를 참조하고, 그 실시예를 설명하기 위해서 본 명세서에서는 특정 용어를 사용할 것이다. 그럼에도, 그에 의해 본 발명의 범주를 제한하려는 의도가 아니라는 것을 이해할 수 있을 것이다. 당업자들과 이러한 개시 내용을 숙지하고 있는 사람들에 의해서 발생될 수 있는, 본 명세서에서 설명된 독창적인 특징에 대한 변경 또는 추가적인 수정 및 본 명세서에서 설명된 바와 같은 본 발명의 원칙에 대한 추가적인 적용은, 본 발명의 범주 내에 있는 것으로 간주될 수 있을 것이다.
예시를 목적으로 하는 도면에 도시된 바와 같이, 본 발명은 자기 랜덤 액세스 메모리 장치로 구현되어 있다. MRAM 장치는 메모리 셀의 어레이와 메모리 셀로부터 데이터를 판독하기 위한 판독 회로를 포함한다. 등전위 애플리케이션 장치(equipotential application devices) 및 차동 감지 증폭기(differential sensing amplifiers)를 포함하는 판독 회로는, 어레이 내의 선택된 메모리 셀의 서로 다른 저항 상태를 신뢰성있게 감지할 수 있다.
다음으로 도 1을 참조하면, 이는 메모리 셀 소자(12a, 12b)의 저항 교차점 어레이(10)를 포함하는 정보 저장 장치(8)를 도시한다. 메모리 셀 소자(12a, 12b)는 행과 열(행은 x방향을 따라서 연장되고, 열은 y방향을 따라서 연장됨)로 배열된다. 정보 저장 장치(8)의 묘사를 단순화하기 위해서 비교적 작은 수의 메모리 셀 소자(12a, 12b)만을 도시하였다. 실제적으로, 임의의 크기의 어레이가 사용될 수 있다.
워드 라인(14)으로서 기능하는 트레이스(traces)는 메모리 셀 어레이(10)의 한쪽 면 내의 x방향을 따라서 연장된다. 비트 라인(16a, 16b)으로서 기능하는 트레이스는 메모리 셀 어레이(10)의 인접한 쪽 위의 면 내에서 y방향을 따라서 연장된다. 어레이(10)의 각 행에는 하나의 워드 라인(14)이 있을 수 있고, 어레이(10)의 각 열에는 하나의 비트 라인(16a, 16b)이 있을 수 있다. 각 메모리 셀 소자(12a, 12b)는 워드 라인(14)과 비트 라인(16a, 16b)의 교차점에 위치된다.
메모리 셀 소자(12a, 12b)는 자기 터널 접합(magnetic tunnel junctions)(SDT 접합은 자기 터널 접합 중의 한 종류임) 또는 상변화 장치 등의 박막 메모리 소자(thin film memory elements)를 포함할 수 있다. 일반적으로, 메모리 셀(12a, 12b)은 소자의 공칭 저항(nominal resistance)의 크기에 작용하는 것으로 정보를 저장하거나 생성하는 임의의 소자를 포함할 수 있다. 이러한 다른 타입의 소자는 판독 전용 메모리(read-only memory)의 일부로서의 폴리실리콘 저항 및 결정화 상태에서 비결정화 상태로, 또는 그 반대로 재료의 상태를 변화시키는 것에 의해서 저항 상태를 변화시키도록 프로그래밍될 수 있는 상변화 장치를 포함한다.
예를 들면, SDT 접합의 저항은, 그 자화 배향이 평행하다면, 제 1 값(R)이고, 그 자화 배향이 평행에서 반평행으로 변화된다면, 저항은 제 2 값(R+ΔR)으로 증가된다. 전형적인 제 1 저항값(R)은 약 10㏀∼1㏁일 것이며, 전형적인 저항 변화(ΔR)는 제 1 저항값(R)의 약 30%일 것이다.
외부 전력이 없는 때에도, 각 메모리 셀 소자(12a, 12b)는 그 자화 배향을 유지한다. 그러므로, 메모리 셀 소자(12a, 12b)는 비휘발성이다.
데이터는 메모리 셀 소자(12a, 12b) 내에 비트-(bit-bit bar) 방식으로 저장된다. 2개의 메모리 소자(12a, 12b)가 데이터의 각 비트에 할당되는데, 하나의 메모리 셀 소자("데이터(data)" 소자)(12a)는 비트의 값을 저장하고, 다른 메모리 셀 소자("기준(reference)" 소자)(12b)는 그 값의 보수(complement)를 저장한다. 그러므로, 데이터 소자(12a)가 논리 '1'을 저장한다면, 그에 대응되는 기준 소자(12b)는 논리 '0'을 저장한다. 데이터 소자(12a)의 각 열은 비트 라인 (16a)에 접속되고, 기준 소자(12b)의 각 열은 비트 라인(16b)에 접속된다.
메모리 셀(12)은 임의의 특정한 타입의 장치에 한정되지 않는다. MRAM 등의 스핀 의존 터널링(spin dependent tunneling : SDT) 장치는 교차점 메모리에 매우 적합하다. 전형적인 SDT 장치는 "핀형(pinned)" 층과 "자유(free)" 층을 포함한다. 핀형 층은 한 평면 내에서 배향되지만, 관심 범위 내로 인가된 필드의 존재에 의해 고정된 채로 유지된다. 자유층은 인가된 필드에 의해서 회전될 수 있고, 그 배향은 "자화 용이축(easy-axis)"을 따라서, 또한 핀형 층의 자화와 평행한 방향의 자화를 가진다. 자유층의 자화 배향은 도 2a에 도시된 바와 같이, 핀형 층의 자화와 평행이거나, 도 2b에 도시된 바와 같이, 핀형 층의 자화와 반평행할 수 있는데, 이는 각각 낮은 저항 상태와 높은 저항 상태에 대응된다.
도 1을 다시 참조하면, 정보 저장 장치(8)는 판독 및 기록 동작 중에 워드 라인(14)을 선택하기 위한 행 디코더(row decoder)(18)를 포함한다. 선택된 워드 라인(14)은 판독 동작 중에 접지로 접속될 수 있다. 기록 전류는, 기록 동작 도중에 선택된 워드 라인(14)에 인가될 수 있다.
정보 저장 장치(8)는 판독 동작 도중에 선택된 메모리 셀 소자(12a, 12b)의 저항 상태를 감지하기 위한 판독 회로와, 기록 동작 도중에 선택된 워드 라인(14) 및 비트 라인(16a, 16b)에 전류를 공급하기 위한 기록 회로를 포함한다. 판독 회로는 일반적으로 참조 번호(20)로 표시된다. 정보 저장 장치(8)의 묘사를 단순화하기 위해 기록 회로는 도시하지 않았다.
판독 회로(20)는 복수의 스티어링 회로(22)와 감지 증폭기(24)를 포함한다. 복수의 비트 라인(16)은 각 스티어링 회로(22)에 접속된다. 각 스티어링 회로(22)는 비트 라인을 선택하기 위한 디코더를 포함한다. 선택된 메모리 셀 소자(12)는 선택된 워드 라인(14)과 선택된 비트 라인(16)의 교차점에 놓인다.
도 5의 흐름도에도 도시되어 있는 판독 동작 도중에, 선택된 소자(12a, 12b)는, 블록(504)에 도시된 바와 같이, 선택된 워드 라인(14)에 의해 접지로 접속된다. 각 스티어링 회로(22)는 데이터 소자(12a)의 열과 교차하는 비트 라인(16a)과, 기준 소자(12b)의 대응하는 열과 교차하는 비트 라인(16b)을 선택한다. 데이터 소자(12a)의 열을 교차하는 선택된 비트 라인(16a)은, 블록(502)에 도시되어 있듯이, 그 대응되는 감지 증폭기(24)의 감지 노드(sense node)(S0)로 접속된다. 블록(502, 504)의 단계는 역순이 될 수 있으며, 그 실행 순서는 중요하지 않다. 기준 소자(12b)의 열과 교차하는 선택된 비트 라인(16b)은 그에 대응하는 감지 증폭기(24)의 기준 노드(reference node)(R0)에 접속된다. 각 감지 증폭기(24)는 차동 증폭기(differential amplifier)와, 비트 라인(16a, 16b) 상의 신호를 비교하기 위한 교차 결합 래치 전류 감지 증폭기(cross-couple latched current sense amplifiers)를 포함한다. 이러한 비교는 선택된 데이터 소자(12a)의 저항 상태를 나타내고, 그에 따라, 논리 값이 선택된 데이터 소자(12a) 내에 저장된다. 감지 증폭기(24)의 출력은 데이터 레지스터(data register)(26)에 공급되고, 이는 차례로 정보 저장 장치(8)의 I/O 패드(pad)(28)와 결합된다.
모든 선택되지 않은 워드 라인(14)은 일정한 전압 소스(voltage source)에 접속되는데, 이는 블록(506)에 도시된 바와 같이 어레이 전압(VA)을 제공한다. 외부 회로가 일정한 전압 소스를 제공할 수 있다. 감지 증폭기(24)는, 선택되지 않은 워드 라인의 서브셋(subset)에 일정한 전압 소스가 인가될 때, 그와 동일한 전위를 선택된 비트 라인(16)에 인가한다. 어레이(10)에 이러한 등전위 격리를 적용함으로써 기생 전류가 감소된다.
판독 회로(20)는 m-비트의 워드(word) 내의 데이터를 판독하고, 그것에 의해, 다수(m개)의 메모리 셀 소자(12a, 12b)의 저항 상태를 동시에 감지하는데, 이는 블록(508)의 전류 측정 단계로 도시되어 있다. m-비트의 워드는 m개의 연속 감지 증폭기(consecutive sense amplifiers)(24)를 동시에 작동시키는 것에 의해 판독될 수 있을 것이다.
도 3a를 참조하면, 일 실시예에서, 저항 교차점 메모리 셀 어레이(10)의 메모리 셀(12)은 2개 이상의 메모리 셀(12)로 이루어진 복수의 그룹(15)으로 구성될 수 있다. 예를 들면, 설명된 실시예에서, 각 그룹은 3개의 메모리 셀(12)을 포함한다. 각 그룹(15)의 메모리 셀(12)은 제각기의 비트 라인(16)과, 워드 라인(14)에 결합된 공통 그룹 격리 다이오드(13) 사이에 접속된다. 저항 교차점 메모리 셀 어레이(10)는 다이오드 격리 구조와 연관된 고속 동작에 의한 장점과, 실제적인 치수 및 전류 밀도 특성을 가진 격리 다이오드로 구현될 수 있는 구조 내에서의 등전위 격리 구조의 높은 밀도에 의한 장점을 특징으로 한다. 몇몇 실시예에서, 격리 다이오드(13)는 종래의 박막 다이오드 제조 기술을 사용하여 메모리 셀(12)과 함께 제조될 수 있으며, 그로 인해 다중 레벨 저항 교차점 메모리 어레이가 설계될 수 있게 된다.
판독 동작에서, 대상이 되는 메모리 셀에 대응되는 워드 라인(14)을 선택하고 그것을 접지 전위로 접속시키는 것에 의해서, 저항 교차점 메모리 어레이(10)의 대상 셀 내의 데이터를 감지한다. 이와 동시에, 비트 라인(16a, 16b)은 기준/감지 쌍 내의 판독 회로(20)에 접속된다. 어레이 전위(VA)는 전압 소스의 출력으로부터 선택된 그룹의 선택되지 않은 비트 라인(16)으로 인가될 수 있다. 또한, 어레이 전위(arry potential)(VA)는, 선택된 비트 라인(16a, 16b)에 결합 전압(couplingvoltage)(VA')을 생성하는 감지 증폭기(24)의 입력단에 인가된다. 결합 전압(VA')은 어레이 전압(VA)과 실질적으로 동일하다. 선택되지 않은 그룹의 비트 라인은 부동 상태로 유지된다. 위의 어레이의 바이어스 조건 하에서, 선택된 그룹(15)의 비트 셀만이 전위 전압(VA)을 가지고 순방향 바이어스되며, 그 결과로, 기준 전류(I_ref) 및 감지 전류(I_data)가 각각 메모리 셀(12a, 12b)을 통해서 흐른다. 이들은 비트 셀의 상태를 판정하기 위해 증폭기(24)에 의해서 감지된다. 또한, 전류는 선택된 그룹의 선택되지 않은 비트 셀 내를 흐르지만, 이들은 기준 및 데이터 전류에 의해 방해받지 않는다.
도 3b는 도시된 바와 같이, 메모리 셀(12)이 단일 격리 다이오드(13)와 직접적으로 결합되는 경우에 대한 다른 실시예를 도시한다. 증폭기를 통한 어레이(10)의 작동은 도 3a에 도시된 것과 유사하며, 이는 아래에 설명될 것이다.
판독 동작은, 선택된 워드 라인(14)을 접지 전위에 접속시키고, 모든 선택되지 않은 워드 라인을 전위(VA)에 접속시키는 것에 의해서 메모리 셀 상에서 수행되어, 데이터 및 기준 전류에 대한 누설 전류의 영향을 최소화한다. 선택된 비트 라인(16a, 16b)은 다중화기(multiplexer)(22) 및 노드(node)(R0, S0)를 통해서 감지 증폭기(24)의 입력단에 접속된다. 감지 증폭기의 다른 입력단는, 선택되지 않은 워드 라인에서와 동일한 전위(VA)로 접속된다. 그러므로, 다른 선택되지 않은 비트 라인이 부동 상태로 유지되는 반면에, 선택된 비트 라인(16a, 16b)은, 실질적으로(VA)와 동등한 전위(VA')로 바이어스된다. 위에서 어레이에 인가된 바이어스 조건 하에서, 선택된 메모리(12a, 12b)만이 전위 전압(VA)에 의해 순방향 바이어스되고, 이 결과로, 기준 전류(I_ref) 및 감지 전류(I_data)가 메모리 셀(12a, 12b)을 통하여 흘러서, 증폭기(24)에 의해서 감지되어, 비트 셀의 상태가 판정된다.
더욱이, 도 3c는 어떠한 격리 다이오드도 없는 메모리 셀(12)을 도시한다. 증폭기(24)를 가진 어레이(10)의 동작은, 격리 다이오드가 없다는 점과 전체적인 회로에 일반적으로 적용된 제한을 제외하고는, 도 3a와 일치된다. 어레이(10)에서, 자기 터널 접합(12)은, 어레이 내에서 비트를 감지하는 것을 방해하는 많은 평행 경로(parallel paths)들을 통해서 결합된다. 이러한 문제점은, 선택된 비트 라인(16a, 16b)에 전위를 인가하는 것과, 동일한 전위를 선택되지 않은 비트 라인(16)에 제공(또한 선택되지 않은 워드 라인(14)에 제공할 수도 있음)하는 것을 포함하는 미국 특허 출원 번호 제 6,259,644에 개시된 "등전위" 방법을 사용하여 취급될 수 있다. 선택된 워드 라인(14)은 접지 전위로 접속된다. 그러므로, 선택된 워드 라인(14)으로 접속된 접합만이 양단에 전압(VA)을 가지고, 그에 따라 전류가 이러한 접합 내에서 흐르게 되며, 이들은 서로 방해하지 않는다. 그러므로, 기준 전류(I_ref) 및 감지 전류(I_data)는 감지 증폭기에 의해서 정확하게 감지될 수 있고, 이것으로 저장된 데이터 비트의 상태가 판정된다.
감지 증폭기(24)는 3개의 도면, 도3a, 3b, 3c 모두에서 공통적이며, 그 동작은 각 애플리케이션에서 동일하다. 감지 증폭기(24)는 제 1 입력 노드(S1) 및 제 2입력 노드(R1)를 가지는 증폭기(30)를 포함한다. 증폭기(30)는 교차 결합 래치 증폭기를 형성하는 FET(30a, 30b, 30c, 30d)를 포함할 수 있다. 일 실시예에서, 트랜지스터(30a, 30c)는 P 채널 트랜지스터이고, 트랜지스터(30b, 30d)는 N 채널 트랜지스터이다. 판독 가능 트랜지스터(read enable transistor)(32)는 판독 동작 동안 FET(30)를 인에이블시켜, 이는 이어서, 서로 상보적 상태인 출력(OUTPUT,)이 균형을 이루게 한다. 트랜지스터(34a, 34b)는 바이어스되어, 노드(S1, R1)를 접지 전위에 근접한 정도로 고착시킨다. 트랜지스터가 턴 오프(turn off)되면, 교차 결합 래치는 전류(IS)와 전류(IR)를 비교하여 OUTPUT 및이 대응되는 상태가 되게 하는데, 이는 도 5에 도시된 감지 증폭기의 판독(READ) 타이밍도(timing diagram) 내에 도시되어 있다.
기준 비트(reference bit)의 역할을 하는 셀(12b)과 데이터 비트(data bit)의 역할을 하는 셀(12a)은, 둘 다 동일한 워드 라인(14) 상에 위치된다. 접지 전위가 선택된 워드 라인에 인가된다. 전치 증폭기(preamplifier)(36)는 전압 소스(VA)에 접속된 제 1 입력단을 가지고, 그 출력단은 트랜지스터(36a)의 게이트 입력단(gate input)에 결합된다. 트랜지스터(36a)의 소스 터미널(source terminal) 및 전치 증폭기(36)의 제 2 입력단은 셀(12a)이 위치되어 있는 선택된 비트 라인(16a)에 결합된다. 이와 비슷하게, 전치 증폭기(38)의 제 1 입력단은 전압 소스(VA)에 접속되고, 그 출력단은 트랜지스터(38a)의 게이트 입력단에 접속된다. 트랜지스터(38a)의 소스 터미널 및 전치 증폭기(38)의 제 2 입력단은 셀(12b)이 위치되어 있는 선택된 비트 라인과 결합된다. 전치 증폭기(36, 38)는 비트 라인(16a, 16b)에서의 전압을 전압(VA)과 실질적으로 대등한 전압(VA')이 되도록 조절한다. 따라서, 선택된 메모리 소자(12a, 12b)는 그 양단에 전위(VA)를 갖는다.
전류(I_ref=(VA-Vd)/R12a)는 선택된 소자(12a) 내에서 흐르고, 그 결과로 전류(I_data=(VA-Vd)/R12b)가 선택된 소자(12b) 내에 흐르게 되는데, 여기에서 R12a 및 R12b는 메모리 셀(12)의 저항값이고, Vd는 다이오드(13)의 순방향 다이오드 전압이며, 이는 전형적으로 대략 0.7V이다. 이러한 전류는 또한 트랜지스터(36a, 38a)를 통해서 흐른다. 트랜지스터(36a)와 동일한 트랜지스터(36b)는 전류(IR)를 전달하여 감지 증폭기(30)의 입력단로 전송하는, 트랜지스터(36a)에 대한 전류 미러(current mirror)이다. 전류(IR)는 전류(I_ref)와 동일하다. 마찬가지로, 트랜지스터(38a)와 동일한 트랜지스터(38b)는 전류(IS)를 전달하여 감지 증폭기(30)의 다른 입력단에 전송되게 하는 트랜지스터(38a)에 대한 전류 미러이다. 전류(IS)는 전류(I_data)와 동일하다.
초기에, 도 4에 도시된 바와 같이, "판독 가능"이 위쪽으로 끌어올려진(pulled high) 형태가 될 때, 트랜지스터(32)는 턴 온(turn on)이 된다. 이는 OUTPUT과이 Vdd와 접지 사이의 대략 중간 정도와 비슷하게 되도록강제한다.
판독 가능 스위치(322)가 스위치 오프(switch off)되면, 교차 결합 래치 증폭기는 전류(IS)와 전류(IR) 사이의 크기 차이를 감지한다. 전류(IS)가 전류(IR)보다 작을 때, 출력은 높아지고, 이는 저항값(R12b)이 평행 상태에 있으며, 저항값(R12a)은 반평행 상태에 있다는 것을 의미한다. 전류(IS)가 전류(IR) 더 클 때, 출력은 낮게 되고, 이는 저항값(R12b)이 반평행 상태에 있으며, 저항값(R12a)이 평행 상태에 있다는 것을 의미한다.
전치 증폭기(36, 38)는 자체의 오프셋 전압(offset voltage)(ofst1, ofst2)의 차이를 최소화하도록 보정되는 것이 바람직하다. 오프셋 전압(ofst1, ofst2)은 서로 거의 비슷해야만 하고, 또한 거의 0에 근접해야 한다. 트랜지스터의 쌍(36a, 36b 및 38a, 38b)은 감지 신호(IS, IR)를 저하(degrade)시킬 가능성을 줄이기 위해서, 특성 및 크기 면에서 서로 일치하는 것이 바람직하다.
감지는 전류 모드 또는 전압 모드에서 수행될 수 있다. 전류 모드에서, 전치 증폭기(36, 38)는 감지 노드(S0) 및 기준 노드(R0)에서의 전압이 어레이 전압(VA)과 대등하게 되도록 조절한다. 선택된 소자(12a, 12b) 양단의 전압 강하(voltage drop)에 의해 발생된 감지 전류(IS) 및 기준 전류(IR)는 차동 전류 감지 증폭기(30)의 입력 노드(S1, R1)로 흐른다.
전압 모드에서, 감지 전류(IS)는 전압으로 변환되거나(예를 들면, 어떤 기간동안 감지 전류를 조정하는 것에 의해) 한 쌍의 저항에 의해 전류(IS) 및 전류(IR)를 간단하게 차단한다. 전류(IS)가 전류(IR)보다 작을 때, 노드(S1)에서의 전위는 노드(R1)에서의 전위보다 낮다.
교차 결합 증폭기(30)의 출력단에서 신뢰성 있는 신호가 발생되었을 때, 증폭기(30)의 출력은 데이터 레지스터(26) 내에 스트로브(strobe)된다. 증폭기(30)의 출력이 데이터 레지스터(26) 내에 스트로브될 수 있게 하는 신호(STR)를 생성하도록, 온칩 컨트롤러(on-chip controller)(29)(도 1 참조)가 제공될 수 있다. 스트로브 신호(strobe signal)(STR)는 최종 어드레스 또는 기록/판독 커맨드에 의해 발생된 지연된 펄스만큼 간단할 수 있다.
출력 노드에서의 출력이 로우(low)이면, 이는 저항 데이터 값이 하이(high)라는 것을 나타내는 반면에, 출력 노드에서의 출력이 하이이면, 저항 데이터 값이 로우라는 것을 의미한다. 교차 결합 래치 증폭기는 종래 기술보다 우수한 장점을 제공한다. 한가지 장점은, 교차 결합 래치 증폭기의 차동 감지(differential sensing)로 공통 모드 노이즈 왜곡(common mode noise distortion)이 방지된다는 것이다. 이는 더 깨끗하고 더 곧바로 식별할 수 있는 출력 신호를 생성한다. 더욱이, 전하 주입 감지 증폭기(charge injection sense amplifier)는 오직 전류 신호만을 조정하기 때문에, 증폭기가 더 나은 분석 기능을 제공한다. 추가적으로, DC 전류 및 누설 전류는 증폭기 내의 교차 결합 래치 및 전류 미러 회로에 의해 실제적으로 제거된다. 더욱이, 종래 기술의 설계에서 요구되었던 파괴적판독(destructive read)과는 다른, 동일 그룹 내의 기준 MTJ을 사용하는 것에 의한 비파괴적 판독(non-destructive)이 제공된다. 파괴적 판독 동작은 복수의 판독에 의해서 신호의 품질을 저하시킬 수 있다. 더욱이, 본 발명에 따른 차동 감지 증폭기는 전류 미러와 전하 주입 증폭기를 포함하여, 종래 기술보다 더 간단한 설계를 제공한다. 선택 다이오드/트랜지스터 내에서 발생되는 성능 변화는 종래 기술의 해결책과는 달리 신호의 감지에 영향을 주지 않는다. 이는 제조 비용을 줄이고, 전형적으로, 종래 시스템과 연관되었던 표면 면적을 감소시킨다.
위의 실시예는 본 발명을 나타내는 것으로 설명되었으나, 당업자들에게는 본 명세서 및 첨부된 청구 범위를 고려하는 것으로부터, 또는 개시된 본 발명의 실시예를 실행하는 것으로부터, 다른 실시예도 있을 수 있다는 것이 명백할 것이다. 청구 범위 및 그 등가물에 의해 정의된 본 발명에 대한 본 명세서의 상술 내용 및 실시예는 예시적인 것으로만 의도된 것이다.
본 발명에 의한 저항 교차점 메모리 셀 어레이의 구조는 높은 밀도로 제조될 수 있게 하고, 실용적인 치수와 전류 밀도 특성을 가진 격리 다이오드를 가지고 고속으로 작동될 수 있게 하며, 데이터 저장 장치는 메모리 셀의 저항 상태의 감지를 방해할 수 있는 기생 전류를 실질적으로 방지하는 신규 등전위 격리 회로를 포함하는 것을 특징으로 한다.

Claims (9)

  1. 저항 교차점 메모리 셀 어레이(resistive cross point memory cell array)와,
    복수의 워드 라인과,
    복수의 비트 라인-상기 메모리 셀은 2개 이상의 메모리 셀의 복수의 그룹으로 배열되어 있고, 각 그룹의 상기 메모리 셀은 제각기의 워드 라인과 비트 라인과 결합된 공통 격리 다이오드(common isolation diode) 사이에 접속됨-과,
    상기 메모리 셀 어레이에 결합되는 차동 감지 증폭기(differential sensing amplifier)
    를 포함하되,
    상기 차동 감지 증폭기는,
    제 1 및 제 2 입력 노드(input node)와,
    상기 제 1 입력 노드와 결합된 제 1 전치 증폭기(preamplifier)와,
    상기 제 2 입력 노드와 결합된 제 2 전치 증폭기와,
    상기 제 1 전치 증폭기로부터의 출력과, 제 2 전치 증폭기로부터의 출력과 결합되어, 상기 어레이 내에 메모리 셀의 저항 상태를 판정하는 교차 결합 래치 증폭기(cross-couple latch amplifier)
    를 포함하는 정보 저장 장치(information storage device).
  2. 메모리 셀 어레이 내의 선택된 비트 셀(bit cell)의 저항 상태를 감지하기 위한 차동 감지 증폭기 장치에 있어서,
    상기 선택된 비트 셀에 결합된 제 1 입력 노드와,
    상기 메모리 셀 어레이 내의 기준 셀(reference cell)에 결합된 제 2 입력 노드와,
    상기 제 1 입력 노드에 결합된 제 1 전치 증폭기와,
    상기 제 2 입력 노드에 결합된 제 2 전치 증폭기와,
    상기 제 1 전치 증폭기로부터의 출력과 상기 제 2 전치 증폭기로부터의 출력에 결합되어, 상기 메모리 셀 어레이 내의 기준 셀과 비교되는 선택된 비트 셀의 저항 상태를 판정하는 교차 결합 래치 증폭기
    를 포함하는 차동 감지 증폭기 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 차동 감지 증폭기는, 상기 제 1 및 제 2 전치 증폭기에 결합된 전류 미러(current mirror)를 더 포함하는 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 교차 결합 래치 증폭기는, 선택된 메모리 셀을 통해서 흐르는 전류와 하나 이상의 기준 셀을 통해서 흐르는 전류를 비교하는 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    제각기의 비트 라인에 의해서 하나 이상의 연관된 메모리 셀의 그룹과 각각 결합되고, 상기 연관된 그룹의 메모리 셀을 통해서 흐르는 전류를 감지하도록 구동될 수 있는 복수의 판독 회로를 더 포함하는 장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    연관된 판독 회로와 각각 결합되고, 아날로그 차동 감지 전압(analog differential sense voltage)을 디지털 출력 판독 신호(digital output read signal)로 변환시키는 복수의 비교기(comparator)를 더 포함하는 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    각각의 메모리 셀은 자기 랜덤 액세스 메모리 소자(magnetic random access memory element)를 포함하는 장치.
  8. 제 1 항에 있어서,
    상기 선택되지 않은 워드 라인 및 비트 라인에 접속되고, 상기 저항 교차점 메모리 셀 어레이 내의 전압 레벨을 설정하여, 기생 전류(parasitic current)가 선택되지 않은 메모리 셀을 통하여 흐르는 것을 실질적으로 방지하는 전압 소스
    를 더 포함하는 정보 저장 장치.
  9. 제 8 항에 있어서,
    전치 증폭기를 경유하여 상기 선택된 비트 라인에 결합되고, 어레이 내의 상기 선택된 저항 교차점 메모리 셀 양단의 전압 레벨을 설정하여, 상기 선택된 비트 셀의 상태를 감지하기 위한 기준 전류 및 데이터 전류를 생성하는 제 2 전압 소스를 더 포함하는 정보 저장 장치.
KR1020030027212A 2002-04-30 2003-04-29 차동 감지 증폭기를 포함하는 정보 저장 장치 KR101018014B1 (ko)

Applications Claiming Priority (2)

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