KR0183488B1

KR0183488B1 - 센스 증폭기

Info

Publication number: KR0183488B1
Application number: KR1019960001376A
Authority: KR
Inventors: 도시까쯔 진보
Original assignee: 가네꼬 히사시; 닛본덴기 가부시끼가이샤
Priority date: 1995-01-23
Filing date: 1996-01-23
Publication date: 1999-04-15
Also published as: JPH08203285A; KR960030248A; US5675535A; JP2630289B2

Abstract

[목적] 회로를 구성하는 MOS 트랜지스터의 임계치 전압 등에 제조 편차가 있어도 오류 데이타 출력의 방지 및 동작 속도의 저하를 방지할 수 있으며, 또한 소비 전력을 저감시킬 수 있다.

[구성] 입력단에 차동 증폭기(1b)의 출력 신호를 수신하여 랫치 회로(3)의 인버터 회로(31)와 동일한 구성, 임계치 전압을 갖는 인버터 회로(21)와, 인버터 회로(21)의 구성 트랜지스터와 동일한 정도의 특성, 사이즈를 갖는 2개의 트랜지스터 중 한쪽(T21)의 게이트에서 인버터 회로(31)의 출력 신호를, 다른쪽(T22)의 게이트에서 차동 증폭기(1a)의 출력 신호를 수신하여 이들 트랜지스터의 드레인을 랫치 회로(3)로의 신호 출력단으로 하는 증폭기(22)를 포함한 증폭 회로(2)를 설치한다. 소정의 타이밍에서 차동 증폭기(1a, 1b), 인버터 회로(21)의 입력단, 출력단 및 증폭기의 신호 출력단을 이퀄라이즈하는 균일화 회로(4)를 설치한다.

Description

센스 증폭기

제1도는 본 발명의 제1 실시예를 도시하는 회로도.

제2도는 제1도에서 도시된 실시예의 동작을 설명하기 위한 각 부 신호의 타이밍 차트.

제3도는 제1도에서 도시된 실시예의 동작 및 효과를 설명하기 위한 이퀄라이즈 종료시 부근의 타이밍 차트.

제4도는 본 발명의 제2 실시예의 증폭 회로 부분의 회로도.

제5도는 종래의 센스 증폭기를 포함하는 반도체 기억 장치의 메모리 셀의 단면도.

제6도는 제5도에서 도시된 메모리 셀의 제어 게이트 전압 대 전류 특성도.

제7도는 종래의 센스 증폭기를 포함한 반도체 기억 장치의 블럭도.

제8도는 종래의 센스 증폭기와 그 주변의 일례를 도시하는 회로도.

제9도는 제8도에 도시된 센스 증폭기와 그 주변의 바이어스 회로 및 차동 증폭기의 구체예를 도시한 회로도.

제10도는 제9도에서 도시된 차동 증폭기의 전압 대 전류 특성도.

제11도는 제8도에서 도시된 센스 증폭기의 동작을 설명하기 위한 각 부 신호의 타이밍도.

제12도는 제8도에서 도시된 센스 증폭기의 과제를 설명하기 위한 이퀄라이즈 종료시 부근의 타이밍 차트.

* 도면의 주요부분에 대한 부호의 설명

1, 1b : 차동 증폭기 2, 2a : 증폭 회로

3 : 랫치 회로 4, 4x : 균일화 회로

5 : 차동 증폭기 21 : 인버터 회로

22, 22a : 증폭기 100 : 메모리 셀 어레이

200 : 열 선택 회로 300 : 기준 전류 발생 회로

400a, 400b : 바이어스 회로 500 : 센스 증폭기

IV31, IV32 : 인버터 회로 MCij : 메모리 셀

RMC : 기준 셀

T11 내지 T14, T21 내지 T26, T41 내지 T43, T200, T20i : MOS 트랜지스터

TG31, TG32 : 트랜스퍼 게이트

본 발명은 센스(sense) 증폭기에 관한 것으로, 특히 반도체 기억 장치에 사용되는 센스 증폭기에 관한 것이다.

반도체 기억 장치의 한 종류로는 전기적으로 정보의 기록이 가능한 부유 게이트 전계 효과 트랜지스터를 메모리 소자로 한 불휘발성 반도체 기억 장치가 있다. 이 메모리 소자는, 제5도에서 도시한 바와 같이 P형 기판 SB 상에 비소 등의 이온 주입에 의해 드레인 확산층 영역 DA와 소스 확산층 영역 SA를 형성하고, 다시 P형 기판 SB 상에 절연막 INS를 통해 부유 게이트 FG와, 제어 게이트 CC를 형성하고, 또한 이 메모리 소자를 피복하도록 절연막 INS를 성장시키는 구조로 되어 있다.

이 메모리 소자에 정보를 기록할 경우는, 제어 게이트 CG에 12 V 정도의 고전압을, 드레인 확산층 영역 DA와 접속하는 드레인 전극(이하, 간단히 드레인이라 칭함)에 9 V 정도의 고전압을 각각 인가하고, 소스 확산층 영역 SA와 접속하는 소스 전극(이하, 간단히 소스라 칭함)을 접지 전위로 하고, 핫 캐리어(hot carrier) 주입에 의해 부유 게이트 FG에 전자를 주입하고, 제어 게이트 CG에서 관찰된 임계치 전압을 초기 상태보다 높게하는 것으로 행한다. 이 임계치 전압의 차에 의해 2치 정보를 기억한다.

제6도는 이 메모리 소자의 초기 상태(이하, 비기록 상태라 칭함) 및 기록 상태를 도시하는 특성도로서, 비기록 상태의 메모리 소자는, 실선 NWR에서 도시한 바와 같이 2 V 정도의 제어 게이트 전압에서 도통 상태로 되고, 기록 상태의 메모리 소자는 실선 WR에서 도시한 바와 같이, 6 V 이상의 제어 게이트 전압에서 도통 상태로 된다. 따라서, 제어 게이트 전압을 5 V로 하면, 초기 상태의 메모리 소자는 도통 상태이고, 기록 상태의 메모리 소자는 비도통 상태가 되므로, 이 전류의 차에 의해 정보를 판독할 수 있다.

실제의 반도체 기억 장치에서는, 이와 같은 메모리 소자를 어레이형으로 복수 배치하고, 이들 메모리 소자에 대해 선택적으로 정보의 기록, 판독을 행한다. 제7도는 이와 같은 메모리 소자(메모리 셀)를 사용한 반도체 기억 장치의 일반적인 구성을 도시한 회로도이다. 이 예에서는, 설명을 간단히 하기 위해 4개의 메모리 셀(MC11, MC12, MC21, MC22)에 의해 메모리 셀 어레이(100)를 구성하고 있다.

열선 DY1, DY2는 열 디코더(700)의 출력 신호 SY1, SY2에 의해 제어되는 열 선택 회로(200)의 트랜지스터(T201, T202)에 의해 선택적으로 바이어스 회로(400a)에 접속되고, 메모리 셀의 제어 게이트는 행 디코더(600)에 의해 제어되는 행선 SX1, SX2에 접속된다. 여기서 예를 들면 메모리 셀(MC11)을 선택하는 경우는, 행 디코더(600)에 의해 행선 SX1을 선택 레벨로 하고 (예를 들어 5 V를 인가하고), 열 디코더(700)의 출력 신호 SY1을 선택 레벨로 하여 (예를 들어 5 V를 인가하여) 트랜지스터(T201)를 도통 상태로 함으로써 행선 SX1과 열선 DY1의 교점에 배치된 메모리 셀(MC11)이 선택된다.

기준 셀 RMC는 메모리 셀(MC11 내지 MC22)과 등가인 메모리 소자에 의해 구성되며, 열 선택 회로(200)의 트랜지스터(T201, T202)와 등가인 트랜지스터(T200)를 통해 바이어스 회로(400b)에 접속되어 바이어스 회로(400b)는 기준 전위 Vr을 출력한다. 센스 증폭기(500)는 바이어스 회로(400a)로부터의 출력 Vs와 바이어스 회로(400b)로부터의 기준 전위 Vr을 비교하여 선택된 메모리 셀에 흐르는 전류에 따라 출력 데이타 SD0을 출력한다.

다음에는 제8 및 제9a∼c도를 사용하여 회로 구성을 다시 상세히 설명하기로 한다.

제8도에서는 메모리 셀 어레이(100)에서 선택된 메모리 셀을 MCij로서 표시하고 있다. 선택된 메모리 셀 MCij는 열 선택 회로(200)의 트랜지스터(T20i)를 통해 바이어스 회로(400a)의 입력단에 접속된다. 바이어스 회로(400a)의 회로 구성은 제9a도에서 도시된 바와 같이, 전원 전압 Vcc 공급단과 입력단 사이에 P형 MOS 트랜지스터(T401)와 N형 MOS 트랜지스터(T402)를 직렬 접속하고, 인버터 회로(IV401)의 입력단을 바이어스 회로(400a)의 입력단에, 출력단을 MOS 트랜지스터(T402)의 게이트에 접속하고, MOS 트랜지스터(T401)의 게이트는 이 MOS 트랜지스터(T401)의 드레인과 MOS 트랜지스터(T402)의 드레인의 접속점에 접속하고, 이 접속점을 바이어스 회로(400a)의 출력(Vs)으로 하고 있다.

이 바이어스 회로(400a)는 선택된 메모리 셀 MCij가 기록 상태이면 메모리 셀 MCij는 비도통 상태이고, 바이어스 회로(400a)의 입력단은 MOS 트랜지스터(T401, T402)를 통해 챠지업(charge-up)되고, 이 입력단의 전위가 인버터 회로(IV401)의 논리 임계치 이상으로 되면 인버터 회로(IV401)의 출력은 저레벨로 되고, MOS 트랜지스터(T402)는 비도통 상태로 되어, 바이어스 회로(400a)의 출력(Vs)은 MOS 트랜지스터(T401)에 의해 고레벨로 된다. 이 때 고레벨의 전위는 예를 들면 전원 전압 Vcc를 5 V, MOS 트랜지스터(T401)의 임계치 전압 Vtp를 -1V로 하면 Vcc-｜Vtp｜ = 4 V로 된다.

선택된 메모리 셀 MCij가 비기록 상태이면 메모리 셀 MCij는 도통 상태이고, 바이어스 회로(400a)의 입력 단은 메모리 셀 MCij와 열 선택 회로(200)의 트랜지스터(T20i)를 통해 방전되어, 바이어스 회로(400a)의 출력(Vs)은 저레벨로 된다. 이 때 저레벨의 전위는 전원 전압 Vcc 공급단과 접지 전위 점 사이에 직렬 접속된, MOS 트랜지스터(T401, T402), 열 선택 회로(200)의 트랜지스터(T20i), 메모리 셀 MCij의 저항 분할에 의해 정해진다. 이후의 설명에서, 이 경우의 바이어스 회로(400a)의 출력(Vs)의 전위는 2 V로 한다.

또한, 기준셀 RMC는 메모리 셀 MCij와 등가인 비기록 상태의 트랜지스터이며, 열선택 회로(200)의 트랜지스터(T20i)와 등가인 N형 MOS 트랜지스터(T200)와 함께 기준 전류 발생 회로(300)를 형성하고, 이 MOS 트랜지스터(T200)를 통해 바이어스 회로(400b)의 입력단에 접속되어, 기준 셀 RMC와 MOS 트랜지스터(T200)의 게이트에는 전원 전압 Vcc가 공급된다. 바이어스 회로(400b)는 제9b도에서 도시된 바와 같이, 바이어스 회로(400a)와 동일한 회로 구성을 갖고있지만, 바이어스 회로(400b) 내의 MOS 트랜지스터(T403)의 사이즈를 조정하여, 바이어스 회로(400b)의 출력(Vr)의 전위는 바이어스 회로(400a)의 출력(Vs)의 고레벨 출력 4 V라 저레벨 출력 2 V의 중간 예를 들어 3 V로 설정된다.

2개의 바이어스 회로(400a, 400b)의 출력 Vs, Vr은 2개의 차동 증폭기(1a, 1b)에 접속된다. 이들 차동 증폭기(1a, 1b)는 제9c도에서 도시된 바와 같이 전원 전압 Vcc 공급단과 접지 전위 점 사이에 직렬 접속된 P형 MOS 트랜지스터(T11), N형 MOS 트랜지스터(T12)와, P형 MOS 트랜지스터(T13), N형 MOS 트랜지스터(T14)를 갖고 있으며, MOS 트랜지스터(T12)의 드레인 및 게이트와 MOS 트랜지스터(T14)의 게이트를 공통 접속하여 이들로 전류 미러를 구성하고, MOS 트랜지스터(T11, T13)의 게이트를 차동 증폭기의 입력단 IN1, IN2로하고, MOS 트랜지스터(T13, T14)의 접속점을 차동 증폭기의 출력단 OUT로 하고 있다.

다음에, 이들 차동 중폭기(1a, 1b)의 동작을 제10도를 참조하여 설명하기로 한다. 차동 증폭기(1a)의 전압(OUT)-전류 특성도를 제10a도에서 도시하고 있다.

입력단 IN2에 접속된 기준 전위 Vr은 항상 3 V이며, MOS 트랜지스터(T13)에 흐르는 전류는 실선 C11로 도시한 특성이 된다. 선택된 메모리 셀이 비기록 상태이면 IN1에 접속된 Vs는 2 V이고, MOS 트랜지스터(T11)는 도통 상태로 되어 MOS 트랜지스터(T12)에도 전류가 흐르고, 이 MOS 트랜지스터(T12)와 전류 미러를 구성하는 MOS 트랜지스터(T14)에도 전류가 흘러, 이 MOS 트랜지스터(T14)에 흐르는 전류는 실선 Cl2로 도시되며, 이 때의 차동 증폭기(1a)의 출력단 OUT(VA1)에는 실선 C11, C12의 교점인 V11의 저레벨이 출력된다. 선택된 메모리 셀이 기록 상태이면 입력단 IN1에 접속된 Vs는 4 V이고, MOS 트랜지스터 T11은 비도통 상태로 되어 MOS 트랜지스터(T12)에도 전류는 흐르지 않고, 이 MOS 트랜지스터(T12)와 전류 미러 회로를 구성하는 MOS 트랜지스터(T14)에도 전류가 흐르지 않아, 이 MOS 트랜지스터(T14)의 전기 특성은 실선 C13[제10a도에서는 식별하기 쉽도록 어느 정도의 전류치가 있는것 같이 도시되어 있다]으로 도시되며, 이 때의 차동 증폭기(1a)의 출력단 OUT(VA1)에는 실선 C11, C13의 교점인 V12의 고레벨이 출력된다.

차동 증폭기(1b)의 전압(OUT) - 전류 특성도를 제10b도에서 도시하고 있다. 입력단 IN1에 접속된 기준 전위 Vr은 상시 3 V이며, MOS 트랜지스터(T11)는 도통 상태로 되어 MOS 트랜지스터(T12)에는 전류가 흐르고, 이 MOS 트랜지스터(T12)와 전류 미러 회로를 구성하는 MOS 트랜지스터(T14)에도 전류가 흘러, 이 MOS 트랜지스터(T14)에 흐르는 전류는 실선 C21로 도시하는 특성이 된다. 선택된 메모리 셀이 비기록 상태이면 IN2에 접속된 Vs는 2 V이고, MOS 트랜지스터(T13)는 도통 상태로 되어 이 MOS 트랜지스터(T13)에 흐르는 전류는 실선 C22로 도시되며, 이 때의 차동 증폭기(1b)의 출력단 OUT(VA2)에는 실선 C21, C22의 교점인 V21의 고레벨이 출력된다. 선택된 메모리 셀이 기록 상태이면 IN2에 접속된 Vs는 4V이고, MOS 트랜지스터(T13)는 비도통 상태로 되어 이 MOS 트랜지스터 (T13)의 전류 특성은 실선 C23[제10b도에서는 식별하기 쉽도록 어느 정도의 전류치가 있는 것같이 도시되어 있다]으로 도시되며, 이 때의 차동 증폭기(1b)의 출력단 OUT(VA2)에는 실선 C21, C23의 교점인 V22의 저레벨이 출력된다.

이와 같이, 선택된 메모리 셀 MCij가 비기록 상태이면 차동 증폭기(1a)의 출력 VA1은 저레벨, 차동 증폭기(1b)의 출력 VA2는 고레벨이 되고, 선택된 메모리 셀 MCij가 기록 상태이면 차동 증폭기(1a)의 출력 VA1은 고레벨, 차동 증폭기(1b)의 출력 VA2는 저레벨이 된다.

이 2개의 차동 증폭기(1a, 1b)의 출력 VA1, VA2는 P형 MOS 트랜지스터(T51, T53)와 N형 MOS 트랜지스터(T52, T54)에 의해 구성된 차동 증폭기(5)에 입력되며, 이 차동 증폭기(5)의 MOS 트랜지스터(T51, T52)의 접속점이 차동 증폭기(5)의 출력단(DA0)이 된다.

선택된 메모리 셀이 비기록 상태이면 VA1이 저레벨, VA2는 고레벨 이므로, VA2가 게이트에 입력된 MOS트랜지스터(T54)는 도통 상태로 되어, 이 MOS 트랜지스터(T54)와 직렬 접속된 MOS 트랜지스터(T53)도 도통 상태로 되고, 또한 MOS 트랜지스터(T53)와 전류 미러 회로를 구성하는 MOS 트랜지스터(T51)도 도통 상태가 된다. 한편, VA1이 게이트에 접속된 MOS 트랜지스터(T52)도 비도통 상태이므로, 차동 증폭기(5)의 출력단(DA0)은 MOS 트랜지스터(T51)에 의해 충전되어 고레벨로 된다.

선택된 메모리 셀이 기록 상태이면, VA1은 고레벨, VA2는 저레벨이므로, VA2가 게이트에 입력된 MOS 트랜지스터(T54)는 비도통 상태로 되어, 이 MOS 트랜지스터(T54)와 직렬 접속된 MOS 트랜지스터(T53)도 비도통 상태로 되고, 또한 MOS 트랜지스터(T53)와 전류 미러 회로를 구성하는 MOS 트랜지스터(T51)도 비도통 상태로 된다. 한편, VA1이 게이트에 접속된 MOS 트랜지스터(T52)는 도통 상태로 되므로, 차동 증폭기(5)의 출력단(DA0)은 MOS 트랜지스터(T52)에 의해 방전되어 저레벨로 된다.

차동 증폭기(5)의 출력 신호 DA0는 CMOS형 인버터 회로(IV31, IV32), P형 및 N형 MOS 트랜지스터로 구성되는 2개의 트랜스퍼 게이트(TG31, TG32)에 의해 구성되는 주지의 랫치 회로(3)에 입력되어 이 랫치 회로(3)의 출력이 센스 증폭기의 데이타 출력 SD0이 된다.

이 랫치 회로(3)는 제어 신호 BC와 그 반전 신호에 의해 제어되며 제어 신호 BC가 저레벨일 때는 보유 동작이 해제되어 입력 신호(A0)가 입력되어 그 반전 데이타가 출력 데이타 SD0로서 출력되고, BC가 고레벨로 변화하면 그 데이타를 보유한다.

여기서, 랫치 회로(3)를 필요로 하는 이유에 대해 설명하기로 한다. 차동 증폭기(5)의 입력 신호(VA1, VA2)를 고레벨, 저레벨 사이에서 변화시키면, 고레벨, 저레벨 간의 천이 시간이 길게되어 동작이 늦어진다. 그래서 이 센스 증폭기에서는, 이 차동 증폭기(5)의 동작을 고속화시키기 위해, 데이타의 판독 사이클의 초기에서 입력 신호(VA1, VA2)의 레벨을 균일화하여 고레벨 및 저레벨의 중간 레벨로 설정해두고, 이 중간 레벨에서 판독 후의 입력 신호(VA1, VA2)에 따라 고레벨, 저레벨로 변화하도록, 균일화 회로(4x)가 설치되어 있다. 이 균일화 회로(4x)는. 제어 신호 BC의 고레벨에서 도통 상태로 되고, 차동 증폭기(1a, 1b)의 출력단 사이를 접속하여 그 출력 신호 VA1, VA2를 균일화하는 구성으로 되어 있다.

이 균일화 회로(4x)에 의한 차동 증폭기(5)의 입력 신호(VA1, VA2)의 균일화 기간 중(BC 고레벨의 기간)은, 차동 증폭기(5)의 출력 신호 DA0의 레벨이 부정상태로 되기 때문에, 제어 신호 BC가 고레벨로 되면 그 직전의 데이타를 보유함과 동시에, 이 고레벨의 기간 중의 차동 증폭기(5)의 출력 신호 DA0을 차단할 필요가 있다. 랫치 회로(3)는 이를 위한 것이다.

또한, 센스 증폭기(500)는, 제8도에서 도시된 회로 중 차동 증폭기(1a, 1b), 균일화 회로(4x), 차동 증폭기(5) 및 랫치 회로(3)를 포함한다.

다음에 제11도에서 도시된 타이밍 차트를 참조하여 시간축에서의 회로 동작을 설명하기로 한다.

우선, 시간 t1 이전은 기록 상태의 메모리 셀을 선택하고 있는 상태로서, 출력데이타 SD0은 고레벨이다. 시간 t1에서 어드레스 신호 AD가 변화하여 비기록 상태의 메모리 셀을 선택하면 시간 t2부터 t3의 기간은 제어 신호 BC가 고레벨로 되어 차동 증폭기(5)의 입력 신호(VA1, VA2)는 이퀄라이즈(균일화)된다. 이 이퀄라이즈 기간 중에 선택된 메모리 셀에 의해 열선은 방전되어 바이어스 회로(400a)의 출력 Vs는 4 V에서 2 V로 변화한다. 이후 시간 t3에서 제어 신호 BC가 저레벨로 되어 이퀄라이즈를 종료하면 VA1은 저레벨로, VA2는 고레벨로 변화하고, 차동 증폭기(5)의 출력신호 DA0은 고레벨로, 출력 데이타 SD0은 저레벨로 변화한다.

시간 t4에서 어드레스 신호 AD가 변화하여 기록 상태의 메모리 셀을 선택하면, 시간 t5에서 t6의 기간은 제어 신호 BC가 고레벨로 되어 차동 증폭기(5)의 입력 신호(VA1, VA2)는 이퀄라이즈된다. 이 이퀄라이즈 기간 중에 선택된 메모리 셀이 접속되는 열선은 충전되어 바이어스 회로(400a)의 출력 Vs는 2 V에서 4 V로 변화한다. 이후 시간 t6에서 제어 신호 BC가 저레벨로 되어 이퀄라이즈를 종료하면, VA1은 고레벨로, VA2는 저레벨로 변화하고, 차동 증폭기(5)의 출력 신호 DA0은 저레벨로, 출력 디코더 SD0은 고레벨로 변화한다.

Solid-State Circuits의 IEEE Journal(1989년 10월, Vol. 24, No.5, page 1250-1258)에서는 상기 종래의 센스 증폭기와 동일하지만 3개의 차동 증폭기를 필요로 하는 다른 센스 증폭기에 대해 기재되어 있다.

이 종래의 센스 증폭기는, 3개의 차동 증폭기(1a, 1b 및 5)와, 차동 증폭기(5)의 동작의 고속화를 위한 균일화 회로(4x)와, 랫치 회로(3)를 구비한 구성으로 되어있지만, 이퀄라이즈 기간 중, 차동 증폭기(5)의 입력 신호(VA1, VA2)가 고레벨, 저레벨의 중간 레벨로 되어 있기 때문에 그 출력 신호 DA0의 전위 제어가 곤란해지고, 어드레스가 변화하여 선택하는 메모리 셀이 비기록 상태의 메모리 셀에서 비기록 상태의 메모리 셀로 변화한 경우, 또는 기록 상태의 메모리 셀에서 기록 상태의 메모리 셀로 변화한 경우에, 일시적으로 오류 데이타를 출력해 버리는 문제점이 있다.

이 문제에 대하여 제12a,b도를 참조하여 설명하기로 한다. 제12a도의 (A)는 선택하는 메모리 셀이 비기록 상태의 메모리 셀에서 비기록 상태의 메모리 셀로 변화한 경우의 이퀄라이즈 종료시 부근을 도시하는 타이밍 차트이다. 제12a,b도에 있어서, Viv는 랫치 회로(3) 내의 인버터 회로(IV31)의 논리 임계치를 도시하고 있다. 여기서, 이퀄라이즈 기간 중의 차동 증폭기(5)의 출력 신호 DA0의 전위가 인버터 회로(IV31)의 논리 임계치 Viv보다 작게 되어버린 경우에는, 제어 신호 BC가 시간 t71에서 저레벨로 변화하고 출력 신호 DA0이 고레벨로 변화하는 과정에서, 시간 t71부터 시간 t72의 기간은 출력 신호 DA0이 인버터 회로(IV31)의 논리 임계치 Viv보다도 낮으므로 랫치 회로(3)의 출력 데이타 SD0은 일시적으로 고레벨의 오류 데이타를 출력해 버린다.

또한, 제12b도는 선택하는 메모리 셀이 기록 상태의 메모리 셀에서 기록 상태의 메모리 셀로 변화한 경우의 이퀄라이즈 종료시 부근을 도시하는 타이밍 차트이다. 여기서 이퀄라이즈 기간 중의 차동 증폭기(5)의 출력 신호 DA0의 전위가 인버터 회로(IV31)의 논리 임계치 Viv보다 높게 되어버린 경우에는, 제어 신호 BC가 시간 t81에서 저레벨로 변화하고 출력 신호 DA0가 저레벨로 변화하는 과정에서, 시간 t81부터 시간 t82의 기간은 출력 신호 DA0가 인버터 회로(IV31)의 논리 임계치 Viv보다도 높으므로, 랫치 회로(3)의 출력 데이타 SD0은 일시적으로 저레벨의 오류 데이타를 출력해 버린다.

이와 같이, 이퀄라이즈 기간의 차동 증폭기(5)의 출력 신호 DA0의 레벨과 랫치회로(3) 내의 인버터 회로(IV31)의 논리 임계치 Viv가 다른 것으로 인해, 출력 데이타 SD0에 일시적으로 오류 데이타가 출력되어, 결과적으로 데이타 판독 속도가 저하된다.

또한, 이 종래의 센스 증폭기의 회로 구성에서는, 이퀄라이즈 기간 중의 차동 증폭기(5)의 출력 신호 DA0의 레벨과 랫치 회로(3) 내의 인버터 회로(IV31)의 논리임계치 Viv를 동일하게 설계하려고 해도, 제조시에 있어서의 MOS 트랜지스터의 임계치 전압의 편차까지 고려하면 불가능하여 상술의 오류 데이타의 출력, 및 데이타 판독 속도의 저하를 회피하는 것은 매우 곤란하다.

또한, 이 일시적인 오류 데이타 출력을 회피하기 위한 일반적인 수법으로서, 균일화 회로(4x)의 MOS 트랜지스터(T41)를 제어하는 제어 신호 BC와, 랫치 회로(3)에 입력하는 제어 신호 BC를 개개의 제어 신호로 하여, 균일화 회로(4x)를 제어하는 제어 신호(BC)가 변화하고 차동 증폭기(51)의 출력 신호 DA0가 충분히 고레벨 또는 저레벨로 변화한 후에 랫치 회로(3)에 입력하는 제어 신호(BC)를 변화시키는 방법이 있다. 이 경우는 오류 데이타 출력은 방지할 수 있지만, 균일화 회로(4x)용 및 랫치회로(3)용의 제어 신호에 시간차를 합치기 때문에, 결과적으로 데이타 판독 속도가 늦어지는 결점이 있다.

또한, 차동 증폭기(5)의 MOS 트랜지스터(T53)는 항상 도통 상태로 되어 있기 때문에, 차동 증폭기(16)의 출력 신호 VA2가 MOS 트랜지스터(T54)의 임계치 전압을 초월하기만 하면 이들 MOS 트랜지스터를 통해 전원 전압 Vcc 공급 단자로부터 정상적으로 전류가 흘러 소비 전력이 증대한다라는 결점이 있다.

본 발명의 목적은, 회로를 구성하는 MOS 트랜지스터의 임계치 전압에 제조 편차가 있어도 오류 데이타 출력의 방지 및 동작 속도의 저하를 방지할 수 있으며, 또한 소비 전력을 저감시킬 수 있는 센스 증폭기를 제공하는 것에 있다.

본 발명의 센스 증폭기는, 선택된 메모리 셀에서 판독된 신호의 전위와 기준 전위를 차동 증폭하는 제1 차동 증폭기와, 상기 선택된 메모리 셀에서 판독된 신호의 전위와 상기 기준 전위를 상기 제1 차동 증폭기와는 역상으로 차동 증폭하는 제2 차동 증폭기와; 어느 한 전도형의 제1 MOS 트랜지스터 및 그 반대 전도형의 제2 MOS 트랜지스터를 구비하며 2치 정보의 2개 논리 레벨의 중간 레벨과 대응하는 임계치 전압을 갖고 입력단에 상기 제2 차동 증폭기의 출력 신호를 수신하여 반전 증폭하는 제1 인버터 회로, 및 상기 제1 MOS 트랜지스터와 동일한 전도형이며 동일한 정도의 특성, 사이즈를 가지며 게이트에서 상기 제1 인버터 회로의 출력 신호를 수신하여 온, 오프하는 제3 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터와 동일한 전도형이며 동일한 정도의 특성, 사이즈를 가지며 드레인을 상기 제3 MOS 트랜지스터의 드레인과 접속하여 게이트에서 상기 제1 차동 증폭기의 출력 신호를 수신하여 온, 오프하는 제4 MOS 트랜지스터를 구비한 증폭기를 포함하며 상기 제3 및 제4 MOS 트랜지스터의 드레인을 신호 출력단으로 하는 증폭 회로와; 상기 제1 인버터 회로와 동일한 회로 구성 및 임계치 전압을 갖는 제2 인버터 회로, 및 제어 신호의 레벨에 응답하여 온, 오프하는 트랜스퍼 게이트를 포함하며 상기 제어 신호가 제1 레벨일 때 상기 제2 인버터 회로의 입력단에 상기 증폭 회로의 출력 신호를 전달하고 제2 레벨일 때 전달된 신호를 보유하여 상기 제2 인버터 회로의 출력단에서 센스 증폭 신호를 출력하는 랫치 회로와; 상기 제어 신호가 제2 레벨일 때 상기 제1 및 제2 차동 증폭기의 출력단, 상기 제1 인버터 회로의 입력단 및 출력단과, 상기 증폭 회로의 출력단의 전위를 균일화하는 균일화 회로를 갖고 있다.

또한, 균일화 회로가, 소스 및 드레인을 제1 및 제2 차동 증폭기의 출력단 사이에 접속하여 게이트에서 제어 신호를 수신하는 제5 MOS 트랜지스터와, 소스 및 드레인을 제1 인버터 회로의 입력단과 출력단 사이에 접속하여 게이트에서 상기 제어 신호를 수신하는 제6 MOS 트랜지스터와, 소스 및 드레인을 상기 제1 인버터 회로와 출력단과 증폭 회로의 출력단 사이에 접속하여 게이트에서 상기 제어 신호를 수신하는 제7 MOS 트랜지스터를 포함하여 구성되는가, 균일화 회로가, 제1 차동 증폭기와 제2 차동 증폭기의 출력단 사이, 제1 인버터 회로의 입력단과 출력단 사이, 및 상기 제1 인버터 회로의 출력단과 증폭 회로의 출력단 사이 각각에 어느 한 전도형 및 그 반대 전도형의 MOS 트랜지스터를 병렬 접속하여 제어 신호의 제2 레벨에 응답하여 온 상태로 하는 트랜스퍼 게이트를 구비하여 구성되며 또한, 증폭 회로에 포함되는 증폭기에, 제3 및 제4 MOS 트랜지스터의 소스와 대응하는 전원 전위 공급단 사이 각각을 제어 신호의 제1 레벨일 때는 온 상태, 제2 레벨일 때는 오프 상태로 하는 제8 및 제9 MOS 트랜지스터를 설치하여 구성된다.

[실시예]

다음에 본 발명의 실시예에 대하여 도면을 참조하면서 설명하기로 한다.

제1도는 본 발명의 제1 실시예를 도시하는 회로도이다

이 실시예가 제8도에서 도시된 종래의 센스 증폭기와 상위한 점은 차동 증폭기(5)를 대신하여, P형 MOS 트랜지스터(T23) 및 N형 MOS 트랜지스터(T24)를 구비하며, 랫치 회로(3)의 인버터 회로(IV31)와 동일한 회로 구성 및 임계치 전압을 가지며 입력단에서 차동 증폭기(1b)의 출력 신호 VA2를 수신하여 반전 증폭하는 CMOS형의 인버터 회로(21)와, MOS 트랜지스터(T23)와 동일한 전도형이며 동일 정도의 특성, 사이즈를 가지며 게이트에서 인버터 회로(21)의 출력을 수신하여 온, 오프하는 MOS 트랜지스터(T21) 및 MOS 트랜지스터(T24)와 동일 전도형이며 동일 정도의 특성, 사이즈를 가지며 드레인을 MOS 트랜지스터(T21)의 드레인과 접속하여 게이트에서 차동 증폭기 (1a)의 출력 신호 VA1을 수신하여 온, 오프하는 MOS 트랜지스터(T22)를 구비한 증폭기(22)를 포함하며, MOS 트랜지스터(T21, T22)의 드레인을 신호의 출력단으로 하는 증폭 회로(2)를 설치하고, 균일화 회로(4x)를 대신하여, 소스 및 드레인을 차동 증폭기(1a, 1b)의 출력단에 접속하여 게이트에서 제어 신호 BC를 수신하여 온, 오프하는 N형 MOS 트랜지스터(T41)와, 소스 및 드레인을 인버터 회로(21)의 입력단 및 출력단 사이에 접속하여 게이트에서 제어 신호 BC를 수신하여 온, 오프하는 N형 MOS 트랜지스터(T42)와, 소스 및 드레인을 인버터 회로(21)의 출력단 및 증폭 회로(2)의 출력단 사이에 접속하여 게이트에서 제어 신호 BC를 수신하여 온, 오프하는 N형 MOS 트랜지스터(T43)를 구비하며, 제어 신호 BC가 고레벨(제2 레벨)일 때 차동 증폭기(1a, 1b)의 출력단, 인버터 회로(21)의 입력단 및 출력단과, 증폭 회로(2)의 출력단의 전위를 균일화하는 균일화 회로(4)를 설치한 점에 있다.

다음에 제2도에서 도시된 타이밍 차트를 합해 참조하면서 본 실시예의 회로 동작에 대해 설명하기로 한다.

우선, 시간 t1 이전은 기록 상태의 메모리 셀을 선택하고 있는 상태로서, 출력 데이타 SD0는 고레벨이다.

시간 tl에서 어드레스 신호 AD가 변화하고, 비기록 상태의 메모리 셀을 선택하면, 시간 t2부터 t3의 기간은 제어 신호 BC가 고레벨로 되고, 균일화 회로(4)의 MOS 트랜지스터(T41 내지 T43)의 각각은 도통(온) 상태로 되어 차동 증폭기(1a, 1b)의 출력 신호 VA1, VA2, 인버터 회로(21)의 출력 신호 IA0 및 증폭 회로(2)의 출력 신호 A0는 이퀄라이즈(균일화)된다. 이 때 인버터 회로(IV21)의 입력단 및 출력단의 전압이 MOS 트랜지스터(T42)에 의해 이퀄라이즈되기 때문에, 출력 신호 VA2, IA0는 인버터 회로(IV21)의 임계치 전압과 거의 동일한 전압에서 안정한다. 또한 출력 신호 VA1 및 A0에 대해서도 MOS 트랜지스터(T41, T43)에 의해 각각 인버터 회로(IV21)의 임계치 전압과 거의 같은 전압에서 이퀄라이즈된다. 한편, 이 이퀄라이즈 기간 중에 선택된 메모리 셀에 의해 열선은 방전되어 바이어스 회로(400a)의 출력 Vs는 종래예와 동일하게 4 V에서 2 V로 변화한다. 그 후 시간 t3에서 제어 신호 BC가 저레벨로 되어 이퀄라이즈를 종료하면, 출력 신호 VA1은 저레벨, VA2는 고레벨로 변화하고, 인버터 회로(IV21)의 출력 신호 IA0는 저레벨로 변화한다. 그러면, MOS 트랜지스터(T21)는 그 게이트가 저레벨이므로 도통 상태로, MOS 트랜지스터(T22)는 그 게이트가 저레벨이므로 비도통 상태로 되고, 증폭 회로(2)의 출력 신호 A0는 MOS 트랜지스터(T21)에 의해 고레벨로 되어, 출력 데이타 SD0는 저레벨로 변화한다.

시간 t4에서 어드레스 신호 AD가 변화하고, 기록 상태의 메모리 셀을 선택하면, 시간 t5부터 t6의 기간은 제어 신호 BC가 고레벨로 되고, MOS 트랜지스터(T41 내지 T43)의 각각은 도통 상태로 되어 출력 신호 VA1, VA2, IA0 및 A0는 이퀄라이즈된다. 이 때 인버터 회로(IV21)의 입력단 및 출력단의 전압이 MOS 트랜지스터(T42)에 의해 이퀄라이즈되기 때문에, 출력 신호 VA2, IA0는 인버터 회로(IV21)의 임계치 전압과 거의 동일한 전압에서 안정한다. 또한 출력 신호 VA1 및 A0에 대해서도 MOS 트랜지스터(T41, T43)에 의해 각각 인버터 회로(IV21)의 임계치 전압과 거의 같은 전압에서 이퀄라이즈된다. 한편, 이 이퀄라이즈 기간 중에 선택된 메모리 셀이 접속되는 열선은 충전되어 바이어스 회로(400a)의 출력 Vs는 종래예와 동일하게 2 V에서 4 V로 변화한다. 그 후 시간 t6에서 제어 신호 BC가 고레벨로 되어 이퀄라이즈를 종료하면, 출력 신호 VA1은 고레벨, VA2는 저레벨로 변화하고, 인버터 회로(IV21)의 출력신호 IA0는 고레벨로 변화한다. 그러면, MOS 트랜지스터(T21)는 그 게이트가 고레벨이므로 비도통 상태로, MOS 트랜지스터(T22)는 그 게이트가 고레벨이므로 도통 상태로 되고, 증폭 회로(2)의 출력 신호 A0는 MOS 트랜지스터(T22)에 의해 저레벨로 되어, 출력 데이타 SD0는 고레벨로 변화한다.

다음에는 본 실시예에 있어서의 이퀄라이즈 종료시 부근의 동작에 대하여, 제3a,b도를 합해 참조하면서 설명하기로 한다.

제3a도는 선택하는 메모리 셀이 비기록 상태의 메모리 셀에서 비기록 상태의 메모리 셀로 변화한 경우의 이퀄라이즈 종료시 부근을 도시하는 타이밍 차트이다. 이퀄라이즈 기간 중의 증폭 회로(2)의 출력 신호 A0의 전위는 상기에서 설명한 바와같이 인버터 회로(IV21)의 임계치 전압과 거의 동일한 전압으로 되어 있다. 한편, 인버터 회로(IV21)와 랫치 회로(3)의 인버터 회로(IV31)는 동일한 임계치 전압을 갖도록 설계·제조되어 있으므로, 이퀄라이즈 기간 중의 증폭 회로(2)의 출력 신호 A0의 전압과 인버터 회로(IV31)의 임계치 Viv는 같게 된다. 따라서, 제어 신호 BC가 변화하고 출력 신호 A0가 고레벨로 과정에서, 제어 신호 BC가 시간 t7에서 변화하면 동시에 출력 신호 A0의 전압은 인버터 회로(IV31)의 임계치 전압 Viv에서 고레벨로 변화하므로, 랫치 회로(3)의 출력, 즉 본 실시예에 의한 센스 증폭기의 출력 데이터 SD0은 저레벨을 보유한 상태이므로, 종래예와 같이 일시적으로 오류 데이타를 출력하는 일은 없으며 또한 동작 속도의 저하도 없다.

제3b도는 선택하는 메모리 셀이 기록 상태의 메모리 셀에서 기록 상태의 메모리 셀로 변화한 경우의 이퀄라이즈 종료시 부근을 도시하는 타이밍 차트이다. 여기서도 제3a도와 동일하게 이퀄라이즈 기간 중의 증폭 회로(2)의 출력 신호 A0의 전압은 인버터 회로(IV31)의 임계치 Viv와 거의 동일한 전압으로 된다. 따라서, 제어 신호 BC가 시간 t7에서 변화하고 출력 신호 A에 저레벨로 변화하는 과정에서, 제어 신호 BC가 변화하면 동시에 출력 신호 A0의 전압은 인버터 회로(IV31)의 임계치 전압 Viv에서 저레벨로 변화하므로, 랫치 회로(3)의 출력, 즉 본 실시예에 의한 센스 증폭기의 출력 데이타 SD0은 고레벨을 보유한 상태이므로, 종래예와 같이 일시적으로 오류 데이타를 출력하는 일은 없고 또한 동작 속도의 저하도 없다.

여기서, 본 실시예에 의한 센스 증폭기를 구성하는 MOS 트랜지스터의 임계치 전압 등에 제조 편차가 있어도, 인버터 회로(IV21 및 IV31)는 동일의 회로 구성 및 임계치 전압을 갖도록 설계, 제조되어 있으므로 이들 인버터 회로의 임계치 전압은 동일값으로 변화한다. 따라서, 제조 편차에 의한 영향은 나타나지 않는다.

또한, 본 실시예에서는, 증폭 회로(2)의 인버터 회로(21)가 CMOS 형으로 되어 있으므로, 이퀄라이즈 기간 이외의 기간에서는 입출력 신호의 레벨 천이시만 전원 전류가 흐르기 때문에, 소비 전력을 저감시킬 수 있다. 구체예로서, 종래예의 정상적인 전원 전류는 500 μA 정도가 되므로, 16 비트 출력 구성으로 하면, 약 8 mA의 전류가 감소된다.

제4도는 본 실시예의 제2 실시예를 도시하는 증폭 회로 부분의 회로도이다.

본 실시예의 증폭 회로(2a)는, 제1도에서 도시된 제1 실시예의 증폭 회로(2)의 증폭기(22)에, MOS 트랜지스터(T21)의 소스와 전원 전압 Vcc 공급단 사이를 제어 신호 BC를 게이트에서 수신하여 제어 신호 BC의 저레벨(제1 레벨)일 때는 도통 상태, 고레벨(제2 레벨)일 때는 비도통 상태로 하는 P형 MOS 트랜지스터(T25)와, MOS 트랜지스터(T22)의 소스와 접지 전위 공급단 사이를, 제어 신호 BC의 레벨 반전 신호를 게이트에서 수신하여 제어 신호 BC의 저레벨일 때는 도통 상태, 고레벨일 때는 비도통 상태로 하는 N형 MOS 트랜지스터(T26)를 설치하여 증폭기(22a)로 한 것이다.

제1 실시예에 있어서는, 이퀄라이즈 기간 중, 인버터 회로(21) 및 증폭기(22)에서 전원 전압 Va 공급단에서 접지 전위 공급단으로 전원 전류가 흐르지만, 본 실시예에서는 MOS 트랜지스터(T25, T26)에 의해 증폭기(22a)의 전원 전류로가 차단되기 때문에, 그만큼의 소비 전력을 저감시킬 수 있다.

또한, 본 실시예에서는, 이퀄라이즈 기간 중 MOS 트랜지스터(T21, T22)에 전류가 흐르지 않으므로, 이들 MOS 트랜지스터에 의한 인버터 회로(21)의 임계치 전압으로의 영향은 없어서, 이들 MOS 트랜지스터의 특성, 사이즈 등이 인버터 회로(21)의 MOS 트랜지스터(T23, T24)와 다르더라도 상관없다.

이상의 실시예에서는, 균일화 회로(4)에 N형 MOS 트랜지스터(T41 내지 T43)를 사용하였지만, 이들 MOS 트랜지스터를 대신하여, P형 MOS 트랜지스터를 사용해도 좋고. 또한 N형 MOS 트랜지스터와 P형 MOS 트랜지스터를 병렬로 접속하는 트랜스퍼 게이트를 설치해도 좋다.

이상 설명한 바와 같이 본 발명은, 선택된 메모리 셀에서 판독된 신호의 전위와 기준 전위를 서로 역상으로 차동 증폭하는 제1 및 제2 차동 증폭기의 한쪽의 출력 신호를 입력단에서 수신하고, 출력 데이타를 보유하고 출력하는 랫치 회로의 인버터 회로와 동일한 구성, 임계치 전압을 갖는 CMOS형의 인버터 회로와, 이 인버터 회로의 구성 트랜지스터와 동일한 정도의 특성, 사이즈를 갖는 2개의 트랜지스터의 한쪽의 게이트에서 이 인버터 회로의 출력 신호를, 다른쪽 트랜지스터의 게이트에서 상기 차동 증폭기의 다른쪽의 출력 신호를 수신하여 이들 트랜지스터의 드레인 접속점을 랫치 회로로의 신호 출력단으로 하는 증폭기를 포함한 증폭 회로를 설치하고, 상기 제1 및 제2 차동 증폭기의 출력단, 상기 증폭 회로의 인버터 회로의 입력단 및 출력단, 증폭기의 신호 출력단의 전위를 소정의 타이밍에서 이퀄라이즈하는 균일화 회로를 설치한 구성으로 함으로써, 구성 트랜지스터에 임계치 전압 등의 제조 편차가 있어도, 이퀄라이즈 기간 중의 증폭 회로의 출력 신호의 전위를 랫치 회로의 인버터 회로의 임계치 전압과 일치시킬 수 있으므로, 이퀄라이즈 기간 종료시 부근에서 오류 데이타가 검출되는 것을 방지할 수 있어 동작의 고속화를 도모할 수 있으며, 또한 소비 전력을 저감시킬 수 있는 효과가 있다.

Claims

선택된 메모리 셀에서 판독된 신호의 전위와 기준 전위를 차동 증폭하는 제1 차동 증폭기와, 상기 선택된 메모리 셀에서 판독된 신호의 전위와 상기 기준 전위를 상기 제1 차동 증폭기와는 역상으로 차동 증폭하는 제2 차동 증폭기와, 어느 한 전도형의 제1 MOS 트랜지스터 및 그 반대 전도형의 제2 MOS 트랜지스터를 구비하며 2치 정보의 2개 논리 레벨의 중간 레벨과 대응하는 임계치 전압을 갖고 입력단에서 상기 제2 차동 증폭기의 출력 신호를 수신하여 반전 증폭하는 제1 인버터 회로와, 상기 제1 MOS 트랜지스터와 동일한 전도형이며 동일한 정도의 특성, 사이즈를 가지며 게이트에서 상기 제1 인버터 회로의 출력 신호를 수신하여 온, 오프하는 제3 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터와 동일한 전도형이며 동일한 정도의 특성, 사이즈를 가지며 드레인을 상기 제3 MOS 트랜지스터의 드레인과 접속하여 게이트에서 상기 제1 차동 증폭기의 출력 신호를 수신하여 온, 오프하는 제4 MOS 트랜지스터를 구비한 증폭기를 포함하며 상기 제3 및 제4 MOS 트랜지스터의 드레인을 신호 출력단으로 하는 증폭 회로와, 상기 제1 인버터 회로와 동일한 회로 구성 및 임계치 전압을 갖는 제2 인버터 회로, 및 제어 신호의 레벨에 응답하여 온, 오프하는 트랜스퍼 게이트를 포함하며 상기 제어 신호가 제1 레벨일 때 상기 제2 인버터 회로의 입력단에 상기 증폭 회로의 출력 신호를 전달하고 제2 레벨일 때 전달된 신호를 보유하여 상기 제2 인버터 회로의 출력단에서 센스 증폭 신호를 출력하는 랫치 회로와, 상기 제어 신호가 제2 레벨일 때 상기 제1 및 제2 차동 증폭기의 출력단, 상기 제1 인버터 회로의 입력단 및 출력단과, 상기 증폭 회로의 출력단의 전위를 균일화하는 균일화 회로를 포함하는 것을 특징으로 하는 센스 증폭기.
제1항에 있어서, 상기 균일화 회로는 소스 및 드레인을 상기 제1 차동 증폭기와 제2 차동 증폭기의 출력단 사이에 접속하여 게이트에서 제어 신호를 수신하는 제5 MOS 트랜지스터와, 소스 및 드레인을 상기 제1 인버터 회로의 입력단과 출력단 사이에 접속하여 게이트에서 상기 제어 신호를 수신하는 제6 MOS 트랜지스터와, 소스 및 드레인을 상기 제1 인버터 회로의 출력단과 증폭 회로의 출력단 사이에 접속하여 게이트에서 상기 제어신호를 수신하는 제7 MOS 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 센스 증폭기.
제1항에 있어서, 상기 균일화 회로는 상기 제1 차동 증폭기와 제2 차동 증폭기의 출력단 사이, 상기 제1 인버터 회로의 입력단과 출력단 사이, 및 상기 제1 인버터 회로의 출력단과 증폭 회로의 출력단 사이 각각에 어느 한 전도형 및 그 반대 전도형의 MOS 트랜지스터를 병렬 접속하여 제어 신호의 제2 레벨에 응답하여 온 상태로 되는 트랜스퍼 게이트를 포함하여 구성되는 것을 특징으로 하는 센스 증폭기.
제1항에 있어서, 상기 증폭 회로에 포함되는 상기 증폭기에, 상기 제3 및 제4 MOS 트랜지스터의 소스와 대응하는 전원 전위 공급단 사이 각각을 상기 제어 신호가 제1 레벨일 때는 온 상태, 제2 레벨일 때는 오프 상태로 하는 제8 및 제9 MOS 트랜지스터를 설치한 것을 특징으로 하는 센스 증폭기.
선택된 메모리 셀에서 판독된 신호의 전위와 기준 전위를 차동 증폭하는 제1 차동 증폭기와, 상기 선택된 메모리 셀에서 판독된 신호의 전위와 상기 기준 전위를 상기 제1 차동 증폭기와는 역상으로 차동 증폭하는 제2 차동 증폭기와, 어느 한 전도형의 제1 MOS 트랜지스터 및 그 반대 전도형의 제2 MOS 트랜지스터를 구비하며 2치 정보의 2개 논리 레벨의 중간 레벨과 대응하는 임계치 전압을 갖고 입력단에서 상기 제2 차동 증폭기의 출력 신호를 수신하여 반전 증폭하는 제1 인버터 회로와, 상기 제1 MOS 트랜지스터와 동일한 전도형이며 동일한 정도의 특성, 사이즈를 가지며 게이트에서 상기 제1 인버터 회로의 출력 신호를 수신하여 온, 오프하는 제3 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터와 동일한 전도형이며 동일한 정도의 특성, 사이즈를 가지며 드레인을 상기 제3 MOS 트랜지스터의 드레인과 접속하여 게이트에서 상기 제1 차동 증폭기의 출력 신호를 수신하여 온, 오프하는 제4 MOS 트랜지스터를 구비한 증폭기를 포함하며 상기 제3 및 제4 MOS 트랜지스터의 드레인을 신호 출력단으로 하는 증폭 회로를 포함하는 것을 특징으로 하는 센스 증폭기.