DE4302195A1 - Schaltungsanordnung für einen nichtflüchtigen Halbleiterspeicher - Google Patents

Description

Nichtflüchtige Halbleiterspeicher, beispielsweise elek­ trisch programmierbare Festwertspeicher (EPROM, E²PROM), werden in der Halbleiterschaltungstechnik vielfältig überall dort eingesetzt, wo Informationen bzw. Speicherinhalte auch bei einem zeitweiligen Ab­ schalten oder einem Ausfall der Spannungsversorgung be­ wahrt werden sollen. Beispielsweise spielen diese Halbleiterspeicher beim Ablegen von Schlüssel­ informationen oder Initialisierungsprogrammen, zum Speichern von Codes für Identifikationssysteme, bei Telefonkarten oder als Ersatz herkömmlicher Massenspei­ cher eine große Rolle.

Eine einzelne Speicherzelle des Halbleiterspeichers be­ steht dabei in der Regel aus einem MOS-Speichertran­ sistor mit einer zusätzlichen isolierten Elektrode ("Floating Gate"), auf der elektrische Ladung über einen längeren Zeitraum gespeichert werden kann. Die Gesamtheit der Speicherzellen ist meist matrixförmig angeordnet, wobei eine einzelne Speicherzelle über mit­ einander verbundene Adressiertransistoren selektiert wird.

Beim Programmieren bzw. Löschen einer E²PROM-Speicher­ zelle wird mit Hilfe einer relativ hohen Programmier­ spannung (beispielsweise 21 V) elektrische Ladung auf das Floating Gate aufgebracht bzw. vom Floating Gate abgezogen. Dies kann beispielsweise durch Injektion von heißen Elektronen oder durch Fowler-Nordheim-Tunneln erfolgen.

Das Bestimmen des Speicherzustands einer Speicherzelle (das "Lesen") wird durch Anlegen einer Spannungsdiffe­ renz zwischen der Drain-Elektrode und der Source-Elek­ trode des Speichertransistors vorgenommen. Ist die auf dem Floating Gate gespeicherte Ladung so groß, daß sich ein leitender Kanal zwischen Source und Drain bildet, fließt Strom durch den Transistor - die Speicherzelle ist leitend bzw. "programmiert" (Speicherinhalt "1"); andernfalls sperrt der Speichertransistor, es kann kein Strom fließen - die Speicherzelle ist sperrend bzw. "gelöscht" (Speicherinhalt "0"). Der Speicherzustand der Speicherzelle wird mittels einer Leseschaltung aus­ gewertet, die über ein Koppelelement mit der Spei­ cherzellenanordnung verbunden ist (das Koppelelement hat die Aufgabe, beim Programmieren oder Löschen der Speicherzelle die Verbindung zwischen Leseschaltung und Speicherzelle zu unterbrechen). Beim Lesevorgang selbst wird üblicherweise die Datenleitung, an der die Drain- Elektrode der ausgewählten Speicherzelle angeschlossen ist, über einen Widerstand an die Lesespannung (z. B. die Versorgungsspannung von 5 V) angeschlossen. Ist die Speicherzelle leitend (programmiert), sinkt das Drain- Potential des Speichertransistors auf Bezugspotential ab; bei sperrender (gelöschter) Speicherzelle bleibt das Drain-Potential des Speichertransistors auf dem Po­ tential der Lesespannung (Versorgungspotential). Die Leseschaltung liefert an ihrem Ausgang ein dem Spei­ cherinhalt entsprechendes Signal.

Der Nachteil eines derartigen Leseverfahrens besteht darin, daß

• - die Spannung an der Drain-Elektrode des Speicher­ transistors erheblichen Variationen (in der Höhe der Lesespannung) unterworfen wird; je nach Speicherzustand kann die Spannungsdifferenz zwi­ schen Drain-Elektrode und Floating Gate des Spei­ chertransistors noch höher werden. Diese Span­ nungsdifferenz hat aufgrund von Tunnelströmen einen allmählichen Abbau der auf dem Floating Gate gespeicherten Ladung zur Folge. Zusätzlich führt jeder Tunnelstrom zur Verschlechterung der Isola­ tionseigenschaften der dünnen Tunneloxidschicht unterhalb des Floating Gates.
• - die Spannungsänderung an der Drain-Elektrode beim Lesevorgang dem jeweiligen Speicherzustand entge­ genwirkt: sperrt die Speicherzelle, liegt das Po­ tential des Floating Gates niedrig, die Spannung an der Drain-Elektrode bleibt beim Lesen jedoch auf hohem Potential; leitet die Speicherzelle, liegt das Potential des Floating Gates hoch, die Spannung an der Drain-Elektrode sinkt jedoch beim Lesen auf Bezugspotential (beispielsweise Massepo­ tential).

Der Erfindung liegt die Aufgabe zugrunde, eine Schal­ tungsanordnung für einen nichtflüchtigen Halbleiterspeicher gemäß dem Oberbegriff des Anspruchs 1 anzugeben, die verbesserte Eigenschaften, insbeson­ dere eine erhöhte Lebensdauer der Speicherzellen auf­ weist.

Diese Aufgabe wird erfindungsgemäß durch die Merkmale im Kennzeichen des Patentanspruchs 1 gelöst.

Vorteilhafte Weiterbildungen der Schaltungsanordnung ergeben sich aus den Unteransprüchen.

Die vorgestellte Leseschaltung besteht aus einer rück­ gekoppelten Verstärkerstufe, die mit einer bestimmten vorgegebenen Referenzspannung beaufschlagt wird. Die Verstärkerstufe besteht aus einem Differenzglied, einem Verstärkerelement, einem Ausgangswiderstand und einem Ausgangsverstärker; beispielsweise kann als Verstärker­ stufe eine Transistorschaltung mit zwei Transistoren vorgesehen werden, von denen ein Transistor als Dif­ ferenzglied sowie Verstärkerelement und ein Transistor als Ausgangsverstärker fungiert.

Beim Lesevorgang fließt in Abhängigkeit des Program­ mierzustands der Speicherzelle ein gewisser Lesestrom oder kein Lesestrom von der Verstärkerstufe zum Spei­ chertransistor. Für die Verstärkerstufe kann der durch den Lesestrom im Falle der programmierten Speicherzelle verursachte Spannungsabfall am Ausgangswiderstand als Störgröße und ihre Ausgangsspannung als Regelgröße auf­ gefaßt werden; die Referenzspannung stellt den Sollwert und die Differenz zwischen Sollwert und Regelgröße die (zu minimierende) Regelabweichung dar. Die unter­ schiedlichen Auswirkungen der Störgröße in Abhängigkeit des Speicherzustands (nur wenn der Speichertransistor leitend ist, ergibt sich ein Einfluß der Störgröße) kann durch eine mit der Verstärkerstufe verbundene Aus­ werteschaltung ausgewertet werden. Die Drain-Elektrode wird somit beim Lesevorgang im Gegensatz zum herkömmli­ chen Auslesen nur einer Variation in Höhe der Störgröße unterworfen. Die Referenzspannung der Verstärkerstufe bestimmt die Spannung zwischen der Drain-Elektrode und dem Floating Gate des Speichertransistors und kann nun so gewählt werden, daß diese Spannungsdifferenz mög­ lichst klein ist. Sie wird günstigerweise so gewählt, daß die Differenz der Spannungsdifferenz zwischen der Spannung an der Drain-Elektrode und dem Floating Gate für den leitenden Zustand des Speichertransistors ei­ nerseits und den sperrenden Zustand andererseits mini­ mal wird; d. h. die genannte Spannungsdifferenz ist im optimalen Fall für beide Speicherzustände des Speicher­ transistors gleich groß.

Wird die Leseschaltung wie beschrieben ausgebildet, tritt demnach beim Lesevorgang (für beide nicht vorher bekannte Programmierzustände der Speicherzelle zusam­ mengenommen) die geringste maximal mögliche Spannungs­ differenz zwischen der Drain-Elektrode und dem Floating Gate des Speichertransistors auf. Durch das Vermeiden großer Spannungsdifferenzen beim Lesevorgang der Speicherzelle kann die Lebensdauer der Speicherzellen und damit des Halbleiterspeichers wesentlich erhöht werden.

Zur Reduzierung des statischen Stromverbrauchs der Ver­ stärkerstufe können Schaltelemente vorgesehen werden, die die Verstärkerstufe nur in den gewünschten Zeitpha­ sen (Lesevorgang) aktivieren.

Die Schaltungsanordnung soll weiterhin anhand der Fig. 1 bis 4 beschrieben werden; dabei zeigen:

die Fig. 1 das Blockschaltbild eines Teilbereichs ei­ nes nichtflüchtigen Halbleiterspeichers,

die Fig. 2 das Prinzipschaltbild der die Leseschaltung bildenden Verstärkerstufe,

die Fig. 3 ein Beispiel für die Realisierung der Ver­ stärkerstufe, und

die Fig. 4 ein Spannungsdiagramm zur Erläuterung der auftretenden Spannungsverhältnisse beim Lesevorgang.

In der Fig. 1 ist die Speicherzellenanordnung 1 bzw. Speichermatrix, das Koppelelement 2, die Leseschaltung 3 und die Auswerteschaltung 4 eines nichtflüchtigen Halbleiterspeichers dargestellt.

Die Speicherzellenanordnung 1 enthält über Datenlei­ tungen 11 miteinander verbundene Speichertransistoren 12 und Adreßtransistoren 13. Die Source-Elektrode S der zu lesenden Speicherzelle (Speichertransistor 12) ist über einen Schalttransistor 14 mit einem niedrigeren (Bezugs-) Potential (beispielsweise Massepotential) verbunden. Die Drain-Elektrode D des Speichertran­ sistors 12 ist über mindestens einen Adreßtransistor 13 zur Adressierung mit der Datenleitung 11 verbunden (an der Datenleitung 11 sind innerhalb der matrixförmigen Speicherzellenanordnung alle Speicherzellen einer Spalte angeschlossen). Die Gate-Elektrode G des Spei­ chertransistors 12 ist an eine Programmierleitung 15 angeschlossen. Die Leseschaltung 3 ist als Verstärker­ stufe mit der Referenzspannung U_ref und der Ausgangs­ spannung U_A ausgebildet. Über das Koppelelement 2 (das beispielsweise als T-Gate-Schaltung ausgebildet ist) werden die Datenleitungen 11 der Speicherzellenanord­ nung 1 mit der Leseschaltung 3 verbunden; an die Lese­ schaltung 3 ist weiterhin die Auswerteschaltung 4 ange­ schlossen, der von der Verstärkerstufe 3 die Meßspan­ nung U_M zugeführt wird.

Zum Lesen der Speicherzelle wird die Source-Elektrode S des Speichertransistors 12 über den Schalttransistor 14 mit Masse verbunden, die Programmierleitung 15 wird ebenfalls auf Massepotential gelegt. Nur bei program­ mierter Speicherzelle (Speichertransistor 12 ist lei­ tend: Zustand "L") fließt ein Lesestrom I_L vom Ausgang der Verstärkerstufe 3 über das Koppelelement 2 zur Speicherzellenanordnung 1 und über die Datenleitung 11, die Adreßtransistoren 13 und den Speichertransistor 12 nach Masse ab; bei gelöschter Speicherzelle (Speichertransistor 12 sperrt: Zustand "S") fließt da­ gegen kein Lesestrom I_L.

Die im Prinzipschaltbild der Fig. 2 dargestellte Ver­ stärkerstufe 3 besteht auf einem Differenzglied 31, ei­ nem Verstärkerelement 32, einem Ausgangswiderstand 33 und einem Ausgangsverstärker 34. Die Ausgangsspannung U_A der Verstärkerstufe 3 wird auf den invertierenden Eingang (-) des Differenzglieds 31 rückgekoppelt, der nicht-invertierende Eingang (+) des Differenzglieds 31 wird mit einer Referenzspannung U_ref beaufschlagt. Der Ausgangsverstärker 34 kann entweder vom Eingang oder Ausgang des Verstärkerelements 32 oder vom Ausgang der Verstärkerstufe 3 angesteuert werden und ist an seinem Ausgang mit der Auswerteschaltung 4 verbunden.

Da in Abhängigkeit des Programmierzustands der Speicherzelle entweder ein bestimmter Lesestrom I_L oder kein Lesestrom I_L zum Koppelelement 2 bzw. zur Speicherzellenanordnung 1 fließt, kann die rückgekop­ pelte Verstärkerstufe 3 regelungstechnisch beschrieben werden: die Referenzspannung U_ref ist die Führungsgröße oder der Sollwert, der Spannungsabfall I_L·R₃₃ am Aus­ gangswiderstand 33 stellt die Störgröße dar (die nur im Fall der leitenden Speicherzelle auftritt), die Span­ nung U₃₃ ist die Stellgröße, die Ausgangsspannung U_A ist die Regelgröße, die vom Ausgang auf das Differenz­ glied 31 zurückgeführt wird, und die Differenz aus Sollwert und Regelgröße ist die Regelabweichung (Spannung U₃₁). Die Ausgangsspannung U_A wird durch die rückgekoppelte Verstärkerstufe 3 so lange geregelt, bis sie dem Sollwert U_ref entspricht (die Regelabweichung U₃₁ wird minimiert). Die Referenzspannung U_ref (und da­ mit auch die Ausgangsspannung U_A) wird so gewählt, daß sowohl für den leitenden als auch für den sperrenden Zustand der Speicherzelle eine möglichst kleine Span­ nungsdifferenz zwischen der Spannung an der Drain-Elek­ trode und der Spannung auf dem Floating Gate des Spei­ chertransistors entsteht.

In der Fig. 3 ist ein Ausführungsbeispiel für die rückgekoppelte Verstärkerstufe gemäß der Fig. 2 darge­ stellt. Das Differenzglied 31 und das Verstärkerelement 32 wird durch die Zusammenschaltung des ersten MOS- Transistor 35 mit einem Lastwiderstand 38 gebildet, der Ausgangswiderstand 33 ist der Innenwiderstand der An­ ordnung vom Ausgang U_A aus gesehen. Der Ausgangsver­ stärker 34 ist mittels eines zweiten MOS-Transistors 36 mit dem Lastwiderstand 37 realisiert.

Die Gate-Elektrode des ersten MOS-Transistors 35 bildet den invertierenden Eingang (-) des Differenzglieds 31, die Drain-Elektrode D stellt den Ausgang der Verstär­ kerstufe 3 dar; die Referenzspannung U_ref ist in diesem Ausführungsbeispiel keine von außen zugeführte sondern eine intern vorhandene Spannung (die Spannung, die bei sperrendem Speichertransistor und mit aufgetrennter Rückkopplung an der Gate-Elektrode angelegt werden muß, damit am Ausgang U_A die gleiche Spannung erscheint). Sie kann durch entsprechende Dimensionierung des ersten MOS-Transistors 35 und des Lastwiderstands 38 einge­ stellt werden. Durch die Dimensionierung des zweiten MOS-Transistors 36 bzw. dessen Lastwiderstands 37 kann die der Auswerteschaltung 4 zugeführte Meßspannung U_M variiert werden; insbesondere kann dafür gesorgt wer­ den, daß sowohl für den sperrenden als auch für den leitenden Zustand der Speicherzelle die Spannung U_M ausreicht, um eine in der Auswerteschaltung 4 angeord­ nete Logikschaltung anzusteuern.

Im Spannungsdiagramm der Fig. 4 sind verschiedene in der Schaltungsanordnung auftretende Spannungen darge­ stellt. Mit U_FG,L ist die Spannung auf dem Floating Gate (gegenüber dem Bezugspotential) für den leitenden Zustand und mit U_FG,S die entsprechende Spannung für den sperrenden Zustand der Speicherzelle bezeichnet. U_A,L ist die Ausgangsspannung der Verstärkerstufe 3 im Fall der leitenden Speicherzelle, U_A,S die Ausgangs­ spannung der Verstärkerstufe 3 für die sperrende Speicherzelle: diese beiden Spannungen unterscheiden sich durch den aufgrund des Lesestroms I_L am Ausgangs­ widerstand 33 verursachten Spannungsabfall R₃₃ · I_L. Wei­ terhin ist mit U_FGD;L die Spannungsdifferenz zwischen der Spannung U_FG,L und der Spannung U_A,L sowie mit U_FGD,S die Spannungsdifferenz zwischen der Spannung U_FG,S und der Spannung U_A,S bezeichnet.

Die Spannungsdifferenz U_FGD,L ergibt sich zu:

U_FGD,L = U_FG,L - U_A,L = U_FG,L - U_ref + R₃₃ · I_L (1),

die Spannungsdifferenz U_FGD,S ergibt sich zu:

U_FGD,S = U_A,S - U_FG,S = U_ref - U_FG,S (2).

Die Differenz zwischen den beiden Spannungen U_FGD,L und U_FGD,S sollte so gering wie möglich werden; im günstig­ sten Fall sind diese beiden Spannungen gleich groß (U_FGD,L = U_FGD,S). Hieraus ergibt sich unter Zuhilfe­ nahme der beiden Gleichungen (1) und (2) eine Relation für die Referenzspannung U_ref:

U_ref = ½(U_FG,L + U_FG,S + R₃₃ · I_L) (3)

Beispielsweise sollte demnach bei einer Spannung U_FG,L von 3,5 V, einer Spannung U_FG,S von -1,5 V und einem Spannungsabfall R₃₃ · I_L von 0,5 V eine Referenzspannung U_ref von 1,25 V gewählt werden; in diesem Fall tritt sowohl für den sperrenden Zustand als auch für den lei­ tenden Zustand der Speicherzelle als maximale Span­ nungsdifferenz U_FGD,L = U_FGD,S = 2,75 V auf.

Als Auswerteschaltungen 4 können beliebige Logik­ schaltungen vorgesehen sein, die die vom Ausgangs­ verstärker 34 der Verstärkerstufe 3 gelieferte Meßspan­ nung U_M auswerten; beispielsweise kann hierzu ein Dif­ ferenzverstärker oder eine dynamische Logikschaltung verwendet werden.

Claims (12)

1. Schaltungsanordnung für einen nichtflüchtigen Halb­ leiterspeicher, mit einer Speicherzellenanordnung (1) aus über Datenleitungen (11) miteinander verbundenen Speichertransistoren (12) und Adreßtransistoren (13), einer Leseschaltung (3) und einem die Leseschaltung (3) mit der Speicherzellenanordnung (1) verbindenden Kop­ pelelement (2), dadurch gekennzeichnet, daß die Lese­ schaltung (3) als rückgekoppelte Verstärkerstufe mit vorgegebener Referenzspannung (U_ref) ausgebildet ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Speichertransistoren (12) MOS-Tran­ sistoren mit isolierendem Gate (FG) sind, und daß die Referenzspannung (U_ref) der Verstärkerstufe (3) frei wählbar ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekenn­ zeichnet, daß die Referenzspannung (U_ref) der Verstär­ kerstufe (3) so gewählt ist, daß sich beim Lesevorgang eine minimale Differenz (U_FGD) zwischen der Spannung auf dem isolierenden Gate (FG) und an der Drain-Elek­ trode (D) des Speichertransistors (12) ergibt.

4. Schaltungsanordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Referenzspannung (U_ref) der Verstärkerstufe (3) so gewählt ist, daß sich beim Lese­ vorgang eine minimale Differenz der Spannungsdifferenz (U_FGD) zwischen der Spannung auf dem isolierendem Gate (FG) und an der Drain-Elektrode (D) des Spei­ chertransistors (12) für den gesperrten Zustand (U_FGD,S) und für den leitenden Zustand (U_FGD,L) des Speichertransistors (12) ergibt.

5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Verstärkerstufe (3) aus einem Differenzglied (31), einem Verstärkerelement (32), einem Ausgangswiderstand (33) und einem Ausgangsverstärker (34) besteht, daß am nicht-invertie­ renden Eingang (+) des Differenzglieds (31) die Refe­ renzspannung (U_ref) anliegt, und daß der Ausgangswider­ stand (33) mit dem Koppelglied (2) verbunden ist.

6. Schaltungsanordnung nach Anspruch 5, dadurch gekenn­ zeichnet, daß der Eingang des Ausgangsverstärkers (34) mit dem Eingang des Verstärkerelements (32) verbunden ist.

7. Schaltungsanordnung nach Anspruch 5, dadurch gekenn­ zeichnet, daß der Eingang des Ausgangsverstärkers (34) mit dem Ausgang des Verstärkerelements (32) verbunden ist.

8. Schaltungsanordnung nach Anspruch 5, dadurch gekenn­ zeichnet, daß der Eingang des Ausgangsverstärkers (34) mit dem Ausgang der Verstärkerstufe (3) verbunden ist.

9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Verstärkerstufe (3) als Transistorschaltung mit zwei MOS-Transistoren (35, 36) ausgebildet ist.

10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß das Differenzglied (31) und das Verstärkerelement (32) mittels eines ersten MOS-Tran­ sistors (35) mit einem ersten Lastwiderstand (38) re­ alisiert ist, dessen Gate-Elektrode (G) den invertie­ renden Eingang (-) und dessen Drain-Elektrode (D) den Ausgang der Verstärkerstufe (3) bildet, und daß der Ausgangsverstärker (34) mittels eines mit dem ersten MOS-Transistor (35) an der Gate-Elektrode (G) ver­ bundenen zweiten MOS-Transistors (36) mit einem zweiten Lastwiderstand (37) realisiert ist.

11. Schaltungsanordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der Leseschaltung (3) eine Auswerteschaltung (4) nachgeschaltet ist.

12. Schaltungsanordnung nach Anspruch 11, dadurch ge­ kennzeichnet, daß der Eingang der Auswerteschaltung (4) mit dem Ausgang des Ausgangsverstärkers (34) der Ver­ stärkerstufe (3) verbunden ist.