JP2003037194A

JP2003037194A - 半導体装置及び半導体装置の製造方法

Info

Publication number: JP2003037194A
Application number: JP2001225071A
Authority: JP
Inventors: Satoshi Miyawaki; 聡宮脇; Kiyomi Naruge; 清実成毛; Kazuhito Narita; 一仁成田; Shigeto Sakagami; 栄人坂上
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2001-07-25
Filing date: 2001-07-25
Publication date: 2003-02-07
Anticipated expiration: 2021-07-25
Also published as: JP4301749B2

Abstract

(57)【要約】【課題】メモリセルの周辺回路のトランジスタ（Ｔ
ｒ）のパターン面積を増大させずに、このＴｒの素子領
域の素子分離領域１０７と対向する面にＭＯＳ構造を形
成させること無く、メモリセルとこのＴｒを並行して製
造する。【解決手段】シリコン基板上のセル領域に、順にトン
ネル酸化膜と第１ゲート電極材と第１ＣＭＰストッパー
材を形成する。次に、シリコン基板上の周辺回路領域
に、順にゲート酸化膜と第２ゲート電極材と第２ＣＭＰ
ストッパー材を形成する。次に、基板上に素子領域と素
子分離領域を自己整合的に形成する。次に、セル領或の
第１ゲート電極材の表面に絶縁膜を形成し、この絶縁膜
の表面に第３ゲート電極材を堆積する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセル領域と
周辺回路領域を有する半導体装置の製造方法に関し、特
に、浮遊ゲートを有する不揮発性半導体記憶装置の製造
に使用される。

【０００２】

【従来の技術】浮遊ゲートを有する不揮発性半導体記憶
装置の従来の製造方法を説明する。この説明では、タン
グステンシリサイド（ＷＳｉ）を用いるポリサイドゲー
トの場合を説明する。

【０００３】（１）まず、メモリセル領域と周辺回路領
域となるシリコン（Ｓｉ）基板１０１の表面にトンネル
酸化膜１０２を形成する。図２２（ａ）（ｂ）に示すよ
うに、メモリセルのフローティングゲートとなるＦＧ１
ポリ（Ｐｏｌｙ）シリコン１０３、窒化シリコン（Ｓｉ
_３Ｎ_４）膜１０４と酸化シリコン（ＳｉＯ_２）膜１０５
を堆積する。

【０００４】（２）レジストパターニング法により、メ
モリセル領域と周辺回路領域の素子領域をレジストで覆
い、素子分離領域を露出させる。このレジストをマスク
として反応性イオンエッチング（ＲＩＥ）法によって、
素子分離領域の酸化シリコン膜１０５、窒化シリコン膜
１０４、ポリシリコン１０３とトンネル酸化膜１０２を
エッチングする。

【０００５】酸化シリコン膜１０５をマスクに基板１０
１をエッチングし溝部を形成する。酸化シリコン膜１０
７を堆積し溝部を埋めた後、ケミカルメカニカルポリッ
シング（ＣＭＰ）法によって酸化膜１０７をポリッシュ
し、図２２（ｃ）（ｄ）に示すように、窒化膜１０４の
表面を露出させる。溝部に埋め込まれた酸化膜１０７が
素子分離領域（ＳＴＩ（Shallow Trench Isolatio
n））になる。

【０００６】（３）窒化膜１０４をエッチング除去し、
ポリシリコン１０３の表面を露出させた後、メモリセル
のフローティングゲートとなるＦＧ２ポリ（Ｐｏｌｙ）
シリコン１０８を堆積する。その後、レジストパターニ
ングとＲＩＥによって、セル領域の素子分離領域１０７
上にＰＧ２ポリシリコン１０８のスリット１０９を形成
する。次いで、図２２（ｅ）（ｆ）に示すように、酸化
窒化シリコン膜（いわゆる、ＯＮＯ膜）１１０を成膜す
る。

【０００７】（４）レジストパターニングと、ＲＩＥに
より、周辺回路領域のＯＮＯ膜１１０、ポリシリコン１
０８と１０３をエッチング除去する。Ｗｅｔエッチング
によって、図２３（ａ）（ｂ）に示すように、周辺回路
領域のトンネル酸化膜１０２をエッチング剥離する。

【０００８】このエッチングの時、図２３（ｂ）の窓１
１８の部分を拡大した図２３（ｃ）に示すように、素子
分離領域の酸化膜１０７もエッチングされ幅１１９、１
２２だけ後退する。そして、素子領域の素子分離領域１
０７と接触する面が露出し、素子領域端で素子領域の角
１２０が露出する場合がある。

【０００９】（５）周辺回路領域の基板１０１の上に周
辺ゲート酸化膜１１１を熱酸化によって形成する。メモ
リセル領域と周辺回路領域に、メモリセルのコントロー
ルゲートとなるＣＧポリ（Ｐｏｌｙ）シリコン１１２と
タングステンシリコン（ＷＳｉ）１１３を堆積する。

【００１０】膜１１１の熱酸化の時、図２３（ｃ）の角
１２０の下方のシリコン１０１の露出面も酸化される。
ポリシリコン１１２の堆積の時、図２４（ｂ）の窓１１
８の部分を拡大した図２４（ｃ）に示すように、素子分
離領域の酸化膜１０７の後退した領域にもポリシリコン
１１２は埋め込まれる。すなわち、素子領域の素子分離
領域１０７と対向する面においても、メタル酸化物半導
体（ＭＯＳ）構造が構成される。このことにより、素子
領域の基板１０１の上面だけでなく、上記対向する面に
もチャネルが形成される。素子領域端１２３では凸状態
のチャネルを有するＴｒが形成される。この場合、ゲー
ト電極からの電界が集中し易い構造となり、通常のチャ
ネル発生部１２４でのチャネルの発生する電圧より低い
ゲート電圧でチャネルが形成される場合がある。このこ
とにより、素子（トランジスタ、Ｔｒ）のリーク電流が
生じ易いという問題があった。

【００１１】

【発明が解決しようとする課題】本発明は、上記問題に
鑑みて為されたものであり、その目的とするところは、
周辺Ｔｒのパターン面積を増大させることが無く、周辺
Ｔｒの素子領域の素子分離領域１０７と対向する面にＭ
ＯＳ構造を形成することが無く、メモリセルと周辺Ｔｒ
を並行して製造する半導体装置の製造方法を提供するこ
とにある。

【００１２】また、本発明の目的は、メモリセル領域と
周辺回路領域の間の領域において、パーティクルを発生
させることなく、基板に応力の集中しない半導体装置の
製造方法を提供することにある。

【００１３】本発明の目的は、メモリセル領域と周辺回
路領域の間の領域において、パーティクルを発生させる
ことなく、基板に応力の集中しない半導体装置を提供す
ることにある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の特徴は、シリコン基板上のセル領域に、順
にトンネル酸化膜と第１ゲート電極材とＣＭＰストッパ
ーとなる第１絶縁膜を形成する第１工程と、次に、シリ
コン基板上の周辺回路領域に、順にゲート酸化膜と第２
ゲート電極材とＣＭＰストッパーとなる第２絶縁膜を形
成する第２工程と、次に、セル領域と周辺回路領域に、
素子領域と素子分離領域を自己整合的に形成する第３工
程と、次に、第１ゲート電極材と第２ゲート電極材の上
に、第３ゲート電極材を堆積する第４工程と、次に、セ
ル領或の第３ゲート電極材を素子毎に分離する第５工程
と、次に、第３ゲート電極材の表面に第３絶縁膜を形成
する第６工程と、最後に、絶縁膜の表面に第４ゲート電
極材を堆積する第７工程とを有する半導体装置の製造方
法にある。

【００１５】この製造方法においては、素子分離領域を
形成する第３工程の前に、第２工程において、既にゲー
ト酸化膜と第２ゲート電極材が形成されているので、従
来例１の問題となるＭＯＳ構造が形成されることはな
い。

【００１６】

【発明の実施の形態】以下図面を参照して、本発明の実
施例を説明する。以下の図面の記載において、同一又は
類似の部分には同一又は類似の符号を付している。ただ
し、図面は模式的なものであり、現実のものとは異なる
ことに留意すべきである。また図面相互間においても互
いの寸法の関係や比率の異なる部分が含まれるのはもち
ろんである。

【００１７】（実施例１）まず、実施例１の半導体装置
の構造について説明する。半導体装置においては、図１
（ａ）（ｃ）図２（ａ）に示すような、不揮発性メモリ
セルが、浮遊ゲート３、１３を有する多電位の積層ゲー
ト１８を有する。図２（ａ）のＩＡ方向の断面図が図１
（ｃ）であり、ＩＢ方向の断面図が図１（ａ）である。

【００１８】そのセルのアレーの周辺回路に配置される
トランジスタ（Ｔｒ）が、ゲート酸化膜６上にポリ（Ｐ
ｏｌｙ）シリコン７と、ポリシリコン７の上に設けられ
たポリシリコン１３と、ポリシリコン１３上に設けられ
たポリ（Ｐｏｌｙ）シリコン１６を有し単電位の積層ゲ
ート１９を有する。図２（ｂ）のＩＩＡ方向の断面図が
図１（ｄ）であり、ＩＩＢ方向の断面図が図１（ｂ）で
ある。

【００１９】積層ゲート１８は、トンネル酸化膜２の上
に、フローティングゲートとなるポリシリコン３と１３
が積層されている。ポリシリコン１３の上には、ゲート
絶縁膜として酸化窒化シリコン（ＯＮＯ）膜が設けられ
ている。ＯＮＯ膜の上にはコントロールゲートとしてポ
リシリコン１６とタングステンシリサイド膜１７が積奏
されている。また、図１（ｃ）に示すように、積層ゲー
ト１８の右下と左下にはソースドレイン（Ｓ／Ｄ）拡散
層２１が設けられている。

【００２０】積層ゲート１９は、ゲート酸化膜６の上
に、ゲート電極となるポリシリコン７と１３と１６とタ
ングステンシリサイド膜１７が積層されている。なお、
積層ゲート１８と１９のポリシリコン１３と１６は同時
に成膜されたものである。同様に積層ゲート１８と１９
の膜１７も同時に成膜されたものである。また、図１
（ｄ）に示すように、積層ゲート１９の右下と左下には
ソースドレイン（Ｓ／Ｄ）拡散層２０が設けられてい
る。

【００２１】ポリシリコン７の積層ゲート１９のゲート
長Ｌ方向（図１（ｄ）の断面）は、ポリシリコン１３と
セルフアラインでパターニングされている。ポリシリコ
ン７のＴｒの積層ゲート１９のゲート幅Ｗ方向（図１
（ｂ）の断面）は、素子分離領域１２とセルフアライン
でパターニングされている。すなわち、積層ゲート１９
は、ポリシリコン７をパターニングし、このパターンに
セルフアラインに素子分離領域１２を形成し、ポリシリ
コン１３、１６とタングステンシリサイド１７を堆積し
た後、それぞれ（７、１３、１６、１７）をセルフアラ
インにゲート加工することで形成している。

【００２２】浮遊ゲートを有する不揮発性半導体記憶装
置の製造方法を詳細に説明する。すなわち、積層構造の
ゲート電極を有するメモリセルと、メモリセルの記録と
読み出し等の制御をする周辺回路を、同一チップ上に形
成する半導体メモリの製造方法について説明する。製造
方法の各工程における半導体装置の断面図を図３乃至５
に示す。そして、図３乃至５の左側にはメモリセル領域
を描き、右側には周辺回路領域を描いている。この説明
では、タングステンシリサイド（ＷＳｉ）を用いるポリ
サイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。

【００２３】（１）シリコン（Ｓｉ）基板１上のセル領
域に、順にトンネル酸化膜２と第１ゲート電極材３と第
１ＣＭＰストッパー材４を形成する。まず、メモリセル
領域と周辺回路領域となるシリコン基板１の表面にトン
ネル酸化膜２を熱酸化によって形成する。図３（ａ）
（ｂ）に示すように、酸化膜２上に、第１ゲート電極材
すなわちメモリセルのフローティングゲートとなるＦＧ
１ポリ（Ｐｏｌｙ）シリコン３、第１ＣＭＰストッパー
材となる第一窒化シリコン膜４と第一酸化シリコン膜
５を化学気相成長（ＣＶＤ）法により順に積層する。

【００２４】（２）シリコン基板１上の周辺回路領域
に、順にゲート酸化膜６と第２ゲート電極材７と第２Ｃ
ＭＰストッパー材８を形成する。まず、レジストパター
ニング法により、レジストでメモリセル領域を覆い、一
方、周辺回路領域を露出させる。このレジストをマスク
としてリアクティブイオンエッチング（ＲＩＥ）を行
う。このエッチングにより、周辺回路領域にある第一酸
化膜５と第一窒化膜４、ＦＧ１ポリシリコン３とトンネ
ル酸化膜２を除去する。レジスト剥離後、熱酸化を実施
して周辺回路領域に周辺ゲート酸化膜６を形成する。こ
の熱酸化の際に、メモリセル領域は窒化膜４により、ポ
リシリコン３、酸化膜２や基板１の上面がさらに酸化す
ることはない。この後、図３（ｃ）（ｄ）に示すよう
に、メモリセル領域と周辺回路領域に、周辺回路のトラ
ンジスタのゲート電極になるＰＧ１ポリシリコン７と第
二窒化シリコン膜８をＣＶＤ法で成膜する。

【００２５】（３）レジストパターニング法により、レ
ジストで周辺回路領域を覆い、メモリセル領域を露出さ
せる。このレジストをマスクとしてケミカルドライエッ
チング（ＣＤＥ）を行う。このエッチングにより、セル
領域にある第二窒化膜８とＰＧ１ポリシリコン７と第一
酸化膜５とを除去し、第一窒化膜４を露出させる。レジ
ストを剥離する。この後、図３（ｅ）（ｆ）に示すよう
に、メモリセル領域と周辺回路領域上に、ＣＭＰストッ
パー材となる第三窒化シリコン膜９と第二酸化シリコン
膜１０をＣＶＤ法で成膜する。このことにより、ＣＭＰ
ストッパー材４、８の補強ができる。

【００２６】（４）次に、セル領域と周辺回路領域に、
素子領域と素子分離領域を自己整合的に形成する。ま
ず、ＣＭＰストッパー材９、８、４とゲート電極材３、
７をパターニングする。まず、レジストパターニング法
により、レジストでメモリセル領域と周辺回路領域の素
子領域を覆い、素子分離領域を露出させる。このレジス
トをマスクとしてＲＩＥを行う。図４（ａ）（ｂ）に示
すように、第二酸化膜１０と、第三〜第一窒化膜９、
８、４と、ポリシリコン３、７と、酸化膜６、２をエッ
チングしパターニングする。そして、レジストを剥離す
る。

【００２７】（５）図４（ｃ）（ｄ）に示すように、第
二酸化膜１０をマスクにＳｉ基板１をエッチングし、溝
部１１を形成する。このことにより、ゲート電極材３、
７と自己整合的（セルフアライン）にＳｉ基板１に溝１
１を形成することができる。なお、（４）と（５）の工
程は、以下のように行ってもよい。レジストパターニン
グ法により、レジストでメモリセル領域と周辺回路領域
の素子領域を覆い、素子分離領域を露出させる。このレ
ジストをマスクとしてＲＩＥを行い、第二酸化膜１０を
エッチングしパターニングする。そして、レジストを剥
離する。次ぎに、第二酸化膜１０をマスクに、第三〜第
一窒化膜９、８、４と、ポリシリコン３、７と、酸化膜
６、２と、Ｓｉ基板１をエッチングし、溝部１１を形成
する。このことにより、レジストを用いたエッチングの
際に基板１を露出させることがない。

【００２８】（６）酸化シリコン膜１２をメモリセル領
域と周辺回路領域の全面に堆積し溝部を埋める。図５
（ａ）（ｂ）に示すように、ＣＭＰによって酸化膜１２
をポリッシュしこの表面を平坦にし、第三窒化シリコン
膜９の表面を露出させる。溝部１１に埋め込まれた酸化
膜１２が素子分離領域（Shallow Trench Isolation：Ｓ
ＴＩ）になる。

【００２９】（７）第１ゲート電極材３と第２ゲート電
極材７の上に、第３ゲート電極材１３を堆積する。ま
ず、メモリセル領域の積層の第三と第一の窒化膜９、４
と、周辺回路領域の第三と第二窒化膜９、８をエッチン
グ除去し、ポリシリコン３、７の表面を露出させる。メ
モリセル領域においてはフローティングゲートとなり周
辺回路領域においてはゲートとなるＦＧ２ポリシリコン
１３を堆積する。

【００３０】次に、セル領或の第３ゲート電極材１３を
素子毎に分離する。すなわち、レジストパターニングと
ＲＩＥによって、セル領域の素子分離領域１２上のポリ
シリコン１３を部分的にエッチング除去し、ポリシリコ
ン１３のスリット１４を形成する。次いで、図５（ｃ）
（ｄ）に示すように、メモリセル領域と周辺回路領域の
全面に絶縁膜となるＯＮＯ膜１５を堆積する。これらの
ことにより、ゲート電極１３上にインターポリ（Ｉｎｔ
ｅｒ−Ｐｏｌｙ）絶縁膜１５が形成できる。

【００３１】（８）レジストパターニング法により、レ
ジストでメモリセル領域を覆い、周辺回路領域を露出さ
せる。このレジストをマスクとしてＲＩＥを行う。この
ＲＩＥにより、ＯＮＯ膜１５を除去する。このことによ
り、ゲート直上でのコンタクトが可能になる。

【００３２】次に、セル領域ＯＮＯ膜１５および周辺領
域第３ゲート電極材１３の上に第４ゲート電極材１６を
堆積し、その上に第４ゲート電極材１６より導電率の高
い第５ゲート電極材１７を堆積する。まず、レジストを
剥離し、図５（ｃ）（ｄ）に示すように、メモリセル領
域と周辺回路領域にポリシリコン１６とＷＳｉ１７を堆
積する。このことにより、ポリシリコン１６上にＷＳｉ
１７を設けた２層構造のポリサイド電極を構成できる。
なお、第５ゲート電極材１７としては、ＷＳｉに限ら
ず、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサ
イド（ＣｏＳｉ）、チタンシリサイド（ＴｉＳｉ）、チ
タンナイトライド（ＴｉＮ）、タングステン（Ｗ）、チ
タン（Ｔｉ）等であってもよい。

【００３３】（９）図１（ａ）（ｃ）に示すように、レ
ジストパターニングとＲＩＥによって、セル領域のゲー
ト電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５
及びゲート電極材１３、３をパターニングし、セル領域
の積層ゲート電極１８を形成する。同じく図１（ｂ）
（ｄ）に示すように、レジストパターニングとＲＩＥに
よって、周辺回路領域のゲート電極材１７、１６、１
３、７をパターニングし、周辺回路領域の単層ゲート電
極１９を形成する。この後、それぞれのゲート電極１
８、１９をマスクにイオン注入を行う。次に、アニール
を行い注入した領域を活性化し、ソース／ドレイン（Ｓ
／Ｄ）拡散層２０、２１を形成する。そして、セル領域
と周辺回路領域の全面に層間絶縁膜２２を堆積する。

【００３４】この後、図示しないが、層間絶縁膜２２に
コンタクト孔を開口し、絶縁膜２２上にメタル配線を形
成し、パッシベーション膜を堆積する。最後に、パッシ
ベーション膜にパッド開口を行う。以上により不揮発性
半導体記憶装置を完成できる。

【００３５】従来例１に見られた素子領域の端での凸状
態のチャネルを有するＴｒの形成が回避され、信頼性の
向上が図れる。低電界でのドレインリークが抑制される
ので、Ｔｒの低しきい値の設定が可能となり、アクセス
速度の向上が図れる。

【００３６】加えて、周辺Ｔｒゲートはポリシリコンの
積層構造ではあるが、絶縁膜を挟まない構造となってお
り、従来技術２で必要となる下層電極へのコンタクト領
域が不要となって、パターン面積の増大を抑えられる。
つまりは、チッブサイズが小さく、製造コストが安くな
る。

【００３７】また、従来例１と２では、トンネル酸化
膜、ＯＮＯ膜、ゲート酸化膜の表面と、これらの膜の成
膜前の半導体装置の表面の上に、直接レジストを塗布す
る場合があるが、実施例１では直接塗布される場合はな
い。このことにより、これらの膜は良好な界面形成が可
能である。

【００３８】（実施例１の変形例）まず、実施例１の変
形例の半導体装置の構造について説明する。実施例１の
変形例の半導体装置のメモリセル領域の構造は、図６
（ａ）（ｃ）に示すように、実施例１の構造と同じであ
る。よってメモリセル領域の上面図は実施例１の上面図
をもって実施例１の変形例を表すことができ、図２
（ａ）のＩＡ方向の断面図が図６（ｃ）であり、ＩＢ方
向の断面図が図６（ａ）である。

【００３９】一方、周辺回路に配置されるトランジスタ
（Ｔｒ）が、ゲート酸化膜６上にポリ（Ｐｏｌｙ）シリ
コン７と、ポリシリコン７の上に設けられたポリシリコ
ン１３とを有し単電位の積層ゲート１９を有する。ただ
し、周辺領域の上面図は実施例１の上面図をもって実施
例１の変形例を表すことができ、図２（ｂ）のＩＩＡ方
向の断面図が図６（ｄ）であり、ＩＩＢ方向の断面図が
図６（ｂ）である。

【００４０】積層ゲート１９は、ゲート酸化膜６の上
に、ゲート電極となるポリシリコン７と１３とタングス
テンシリサイド膜１７が積層されている。なお、積層ゲ
ート１８と１９のポリシリコン１３は同時に成膜された
ものである。同様に積層ゲート１８と１９の膜１７も同
時に成膜されたものである。また、図６（ｄ）に示すよ
うに、積層ゲート１９の右下と左下にはソースドレイン
（Ｓ／Ｄ）拡散層２０が設けられている。

【００４１】ポリシリコン７の積層ゲート１９のゲート
長Ｌ方向（図１（ｄ）の断面）は、ポリシリコン１３と
セルフアラインでパターニングされている。ポリシリコ
ン７のＴｒの積層ゲート１９のゲート幅Ｗ方向（図１
（ｂ）の断面）は、素子分離領域１２とセルフアライン
でパターニングされている。すなわち、積層ゲート１９
は、ポリシリコン７をパターニングし、このパターンに
セルフアラインに素子分離領域１２を形成し、ポリシリ
コン１３とタングステンシリサイド１７を堆積した後、
ポリシリコン７、１３とタングステンシリサイド１７を
セルフアラインにゲート加工することで形成している。

【００４２】実施例１の変形例の半導体装置（浮遊ゲー
トを有する不揮発性半導体記憶装置）の製造方法を説明
する。なお、実施例１の変形例の製造方法は、実施例１
で説明した（１）から（６）までの製造方法は同じであ
る。そこで、（６）の次で、図５（ａ）、（ｂ）の次の
工程から説明する。各工程における半導体装置の断面図
を図７に示す。そして、図７の左側にはメモリセル領域
を描き、右側には周辺回路領域を描いている。この説明
では、タングステンシリサイド（ＷＳｉ）を用いるポリ
サイド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。

【００４３】（１）まず、図５（ａ）（ｂ）のメモリセ
ル領域の積層の第三と第一の窒化膜９、４と、周辺回路
領域の第三と第二窒化膜９、８をエッチング除去し、ポ
リシリコン３、７の表面を露出させる。次ぎに、図７
（ａ）（ｂ）に示すように、メモリセル領域においては
フローティングゲートとなり周辺回路領域においてはゲ
ートとなるＦＧ２ポリシリコン１３を堆積する。

【００４４】次に、セル領或の第３ゲート電極材１３を
素子毎に分離する。すなわち、レジストパターニングと
ＲＩＥによって、セル領域の素子分離領域１２上のポリ
シリコン１３を部分的にエッチング除去し、ポリシリコ
ン１３のスリット１４を形成する。次いで、メモリセル
領域と周辺回路領域の全面に絶縁膜となるＯＮＯ膜１５
と、第４ゲート電極材のメモリセルのコントロールゲー
トとなるＣＧポリシリコン１６を堆積する。これらのこ
とにより、ゲート電極１３上にインターポリ（Ｉｎｔｅ
ｒ−Ｐｏｌｙ）絶縁膜１５が形成できる。

【００４５】（２）レジストパターニング法により、レ
ジストでメモリセル領域を覆い、周辺回路領域を露出さ
せる。このレジストをマスクとしてＲＩＥを行う。この
ＲＩＥにより、周辺回路領域のＣＧポリシリコン１６と
ＯＮＯ膜１５を除去する。このことにより、ゲート直上
でのコンタクトが可能になる。

【００４６】次に、メモリセル領域の第４ゲート電極材
１６の上と、周辺領域の第３ゲート電極材１３の上に、
第３及び第４ゲート電極材１３、１６より導電率の高い
第５ゲート電極材１７を堆積する。まず、レジストを剥
離し、図７（ｃ）（ｄ）に示すように、メモリセル領域
と周辺回路領域にＷＳｉ１７を堆積する。このことによ
り、ポリシリコン１３、１６上にＷＳｉ１７を設けた２
層構造のポリサイド電極を構成できる。

【００４７】（３）図６（ａ）（ｃ）に示すように、レ
ジストパターニングとＲＩＥによって、セル領域のゲー
ト電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５
及びゲート電極材１３、３をパターニングし、セル領域
の積層ゲート電極１８を形成する。同じく図６（ｂ）
（ｄ）に示すように、レジストパターニングとＲＩＥに
よって、周辺回路領域のゲート電極材１７、１３、７を
パターニングし、周辺回路領域の単層ゲート電極１９を
形成する。この後もまた、実施例１と同様に実施し、不
揮発性半導体記憶装置を完成させることができる。

【００４８】実施例１と同様に素子領域の端での凸状態
のチャネルを有するＴｒの形成が回避され、信頼性の向
上が図れる。

【００４９】加えて、周辺Ｔｒゲートはポリシリコンの
積層構造ではあるが、絶縁膜を挟まない構造となってお
り、従来技術２で必要となる下層電極へのコンタクト領
域が不要となって、パターン面積の増大を抑えられる。
つまりは、チッブサイズが小さく、製造コストが安くな
る。

【００５０】また、実施例１の変形例１でも、トンネル
酸化膜、ＯＮＯ膜、ゲート酸化膜の表面と、これらの膜
の成膜前の半導体装置の表面の上に、直接レジストを塗
布する場合はない。このことにより、これらの膜は良好
な界面形成が可能である。

【００５１】（実施例２）実施例２の半導体装置の製造
方法について説明する。実施例２の半導体装置の製造方
法は、実施例１の変形例の製造方法（前半は実施例１
で、後半は実施例１の変形例の製造方法）を基本にして
いる。実施例１の変形例では、メモリセル領域と周辺領
域に注目した。実施例２では、メモリセル領域と周辺領
域に加え、新たに、メモリセル領域と周辺領域の間にい
わゆる境界領域を設けて、これら３つの領域を有する半
導体装置の製造方法について説明する。また、実施例２
の半導体装置の境界領域の構造について説明する。

【００５２】まず、実施例２の製造方法を説明する。製
造方法の各工程における半導体装置の断面図を図８及び
図９に示す。そして、図８及び図９の左側にはメモリセ
ル領域を描き、右側には周辺回路領域を描き、それらの
領域の間に境界領域を描いている。この説明では、タン
グステンシリサイド（ＷＳｉ）を用いるポリサイド（Ｐ
ｏｌｙｃｉｄｅ）ゲートの場合を説明する。

【００５３】（１）まず、メモリセル領域、境界領域と
周辺回路領域となるシリコン基板１の表面にトンネル酸
化膜２を熱酸化によって形成する。図８（ａ）に示すよ
うに、酸化膜２上に、第１ゲート電極材すなわちメモリ
セルのフローティングゲートとなるＦＧ１ポリ（Ｐｏｌ
ｙ）シリコン３、第１ＣＭＰストッパー材となる第一窒
化シリコン膜４と第一酸化シリコン膜５を化学気相成
長（ＣＶＤ）法により順に積層する。なお、メモリセル
領域と周辺回路領域については、図８（ａ）の断面図の
工程と同じ工程が、図３（ａ）（ｂ）に示されている。

【００５４】（２）シリコン基板１上の周辺回路領域と
境界領域に、順にゲート酸化膜６と第２ゲート電極材７
と第２ＣＭＰストッパー材８を形成する。まず、レジス
トパターニング法により、レジストでメモリセル領域を
覆い、一方、周辺回路領域と境界領域を露出させる。こ
のレジストをマスクとしてＲＩＥを行う。このエッチン
グにより、周辺回路領域と境界領域にある第一酸化膜５
と第一窒化膜４、ＦＧ１ポリシリコン３とトンネル酸化
膜２を除去する。レジスト剥離後、熱酸化を実施して周
辺回路領域と境界領域に周辺ゲート酸化膜６を形成す
る。この後、図８（ｂ）に示すように、メモリセル領
域、境界領域と周辺回路領域に、周辺回路のトランジス
タのゲート電極になるＰＧ１ポリシリコン７と第２窒化
シリコン膜８をＣＶＤ法で成膜する。なお、メモリセル
領域と周辺回路領域については、図８（ｂ）の断面図の
工程と同じ工程が、図３（ｃ）（ｄ）に示されている。

【００５５】（３）レジストパターニング法により、レ
ジストで周辺回路領域を覆い、メモリセル領域と境界領
域を露出させる。このレジストをマスクとしてＣＤＥを
行う。このエッチングにより、セル領域にある第二窒化
膜８とＰＧ１ポリシリコン７と第一酸化膜５とを除去
し、第一窒化膜４を露出させる。また、境界領域におい
ても、同様に膜８、７、５を除去し基板１を露出させ
る。レジストを剥離する。この後、図８（ｃ）に示すよ
うに、境界領域の露出した基板１を熱酸化して第３酸化
シリコン膜３１を形成する。メモリセル領域、境界領域
と周辺回路領域上に、ＣＭＰストッパー材となる第三窒
化シリコン膜９と第２酸化シリコン膜１０をＣＶＤ法で
成膜する。このことにより、ＣＭＰストッパー材４、８
の補強ができる。なお、メモリセル領域と周辺回路領域
については、図８（ｃ）の断面図の工程と同じ工程が、
図３（ｅ）（ｆ）に示されている。

【００５６】（４）次に、セル領域と周辺回路領域に、
素子領域と素子分離領域を自己整合的に形成する。ま
ず、ＣＭＰストッパー材９、８、４とゲート電極材３、
７をパターニングする。まず、レジストパターニング法
により、レジストでメモリセル領域と周辺回路領域の素
子領域を覆い、素子分離領域のレジストを除去する。こ
のレジストをマスクとしてＲＩＥを行う。図８（ｄ）に
示すように、第２酸化膜１０と、第３〜第１窒化膜９、
８、４と、ポリシリコン３、７と、酸化膜６、２をエッ
チングしパターニングする。そして、レジストを剥離す
る。なお、メモリセル領域と周辺回路領域については、
図８（ｄ）の断面図の工程と同じ工程が、図４（ａ）
（ｂ）に示されている。

【００５７】（５）第２酸化膜１０をマスクにＳｉ基板
１をエッチングし、メモリセル領域と周辺回路領域に図
４（ｃ）（ｄ）の溝部１１を形成する。このことによ
り、ゲート電極材３、７と自己整合的（セルフアライ
ン）にＳｉ基板１に溝１１を形成することができる。

【００５８】酸化シリコン膜１２をメモリセル領域、境
界領域と周辺回路領域の全面に堆積し溝部１１を埋め
る。図９（ａ）に示すように、ＣＭＰによって酸化膜１
２をポリッシュし、半導体装置の表面を平坦にし、第３
窒化シリコン膜９の表面を露出させる。溝部１１に埋め
込まれた酸化膜１２がＳＴＩになる。また、境界領域に
成膜された膜１２もＣＭＰによって完全には除去され
ず、残存した膜３２が残る。なお、メモリセル領域と周
辺回路領域については、図９（ａ）の断面図の工程と同
じ工程が、図５（ａ）（ｂ）に示されている。

【００５９】（６）図９（ａ）のメモリセル領域の積層
の第３と第１の窒化膜９、４と、周辺回路領域の第３と
第２窒化膜９、８をエッチング除去し、ポリシリコン
３、７の表面を露出させる。この窒化膜のエッチングの
際は、境界領域の外周部に位置し膜３２で覆われていな
い窒化膜９もエッチングされ、図９（ｂ）に示すスリッ
ト４６が形成される。なお、この窒化膜のエッチングの
際には、酸化シリコン膜も多少エッチングされる。そし
て、スリット４６の底に位置する酸化膜３１がエッチン
グされ、基板１が露出する。また、絶縁膜１２と３２は
上部のみがエッチングされる。

【００６０】次ぎに、メモリセル領域においてはフロー
ティングゲートとなり周辺回路領域においてはゲートと
なるＦＧ２ポリシリコン１３を堆積する。セル領或の第
３ゲート電極材１３を素子毎に分離する。すなわち、レ
ジストパターニングとＲＩＥによって、セル領域の素子
分離領域１２上のポリシリコン１３を部分的にエッチン
グ除去し、ポリシリコン１３のスリット１４を形成す
る。次いで、図９（ｂ）に示すように、メモリセル領
域、境界領域と周辺回路領域の全面に絶縁膜となるＯＮ
Ｏ膜１５と、第４ゲート電極材のメモリセルのコントロ
ールゲートとなるＣＧポリシリコン１６を堆積する。こ
れらのことにより、ゲート電極１３上にインターポリ
（Ｉｎｔｅｒ−Ｐｏｌｙ）絶縁膜１５が形成できる。な
お、メモリセル領域と周辺回路領域については、図９
（ｂ）の断面図の工程と同じ工程が、図７（ａ）（ｂ）
に示されている。

【００６１】（７）レジストパターニング法により、レ
ジストでメモリセル領域と境界領域のメモリセル領域側
を覆い、周辺回路領域と境界領域の周辺回路領域側を露
出させる。このレジストをマスクとしてＲＩＥを行う。
このＲＩＥにより、周辺回路領域と境界領域の周辺回路
領域側のＣＧポリシリコン１６とＯＮＯ膜１５を除去す
る。このことにより、ゲート直上でのコンタクトが可能
になる。

【００６２】次に、図９（ｃ）に示すように、メモリセ
ル領域と境界領域のメモリセル領域側の第４ゲート電極
材（ＷＳｉ）１６の上と、周辺領域と境界領域の周辺回
路領域側の第３ゲート電極材１３の上に、第３及び第４
ゲート電極材１３、１６より導電率の高い第５ゲート電
極材１７を堆積する。このことにより、ポリシリコン１
３、１６上にＷＳｉ１７を設けた２層構造のポリサイド
電極を構成できる。なお、メモリセル領域と周辺回路領
域については、図９（ｃ）の断面図の工程と同じ工程
が、図７（ｃ）（ｄ）に示されている。

【００６３】（８）図９（ｄ）の左側に示すように、レ
ジストパターニングとＲＩＥによって、セル領域のゲー
ト電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１５
及びゲート電極材１３、３をパターニングし、セル領域
の積層ゲート電極１８を形成する。同じく図９（ｄ）の
右側に示すように、レジストパターニングとＲＩＥによ
って、周辺回路領域のゲート電極材１７、１３、７をパ
ターニングし、周辺回路領域の単層ゲート電極１９を形
成する。なお、メモリセル領域と周辺回路領域について
は、図９（ｄ）の断面図の工程と同じ工程が、図６
（ｃ）（ｄ）に示されている。また、図９（ｄ）の断面
図は、図９（ｃ）のＩＡ―ＩＡ面とＩＩＡ―ＩＩＡ面の
断面図である。逆に、図９（ｃ）の断面図は、図９
（ｄ）のＩＢ―ＩＢ面とＩＩＢ―ＩＩＢ面の断面図であ
る。この後もまた、実施例１と同様に実施し、不揮発性
半導体記憶装置を完成させることができる。

【００６４】境界領域の基板が２段の溝形状にエッチン
グされることがないので、基板に大きな応力が発生する
ことがない。

【００６５】スリット４６の側壁の窒化膜を完全に除去
しなくても、後に異なる膜種のエッチングをすることが
なく、スリットを埋めてしまうのでパーティクルが発生
することがない。

【００６６】次ぎに、実施例２の半導体装置の境界領域
の構造について説明する。半導体装置においては、図１
０に示すような、境界領域を有する。

【００６７】基板１の上部には、その基板１の表面を含
むように拡散層３３と３４が設けられている。この拡散
層３３、３４の導伝型は、基板１と同じ導伝型であり、
基板１がｎ型半導体であれば拡散層もｎ型半導体であ
り、基板１がｐ型半導体であれば拡散層もｐ型半導体で
ある。この拡散層３３、３４では、ポリシリコン１３に
不純物が、Ｓ／Ｄ拡散層２０、２１の活性化の為の熱処
理の際などに、スリット４６を介して拡散し活性化し
た。従って、不純物濃度は、基板１より拡散層３３、３
４の方が高い。なお、基板の上層にウェルが形成されて
いる場合は、上記基板１をウェルに置き換えればよい。
従って、ウェルの導伝型と同じ導伝型のポリシリコン１
３を設けることになる。

【００６８】基板１の両端には、拡散層３３、３４の底
部より深く埋め込まれた絶縁体１２が配置されている。
絶縁体１２の上面の高さは基板１の表面の高さより高
い。

【００６９】拡散層３３と３４の間の基板１の表面上に
は、第３酸化シリコン膜３１が設けられている。第３酸
化シリコン膜３１の上には第３窒化シリコン膜９が膜３
１にちょうど重なるように設けられている。第３窒化シ
リコン膜９の上には、第２酸化膜３２が膜９にちょうど
重なるように設けられている。

【００７０】拡散層３３と絶縁体１２の間の基板１の表
面上には、酸化シリコン膜２が設けられている。膜２の
上にはポリシリコン膜３が膜２にちょうど重なるように
設けられている。膜３の上面の高さは、絶縁体１２の上
面の高さと等しい。

【００７１】拡散層３４と絶縁体１２の間の基板１の表
面上には、酸化シリコン膜６が設けられている。膜６の
上にはポリシリコン膜７が膜６にちょうど重なるように
設けられている。膜７の上面の高さは、絶縁体１２の上
面の高さと等しい。

【００７２】ポリシリコン１３は、スリット４６の内部
に配置され拡散層３３、３４の上に設けられる。また、
ポリシリコン１３は、ポリシリコン３、７と第２酸化膜
３２の上面の全面に設けられる。さらに、ポリシリコン
１３は、絶縁体１２の上面の一部にされる。ポリシリコ
ン１３は拡散層３３、３４を介して基板１に導通してい
る。

【００７３】ポリシリコン１３の上面の一部にはＯＮＯ
膜１５が設けられている。ＯＮＯ膜１５の絶縁体１２の
上方の端面は、ポリシリコン１３の端面と一致してい
る。

【００７４】ＯＮＯ膜１５の上には、ポリシリコン膜１
６が膜１５にちょうど重なるように設けられる。

【００７５】タングステンシリサイド膜１７は、膜１６
の上面の全面の上とポリシリコン１３の上面の上に設け
られる。膜１７の端面は、ポリシリコン１３の端面と一
致している。

【００７６】膜１７の上全面に絶縁膜２２が設けられ
る。絶縁体１２の上にも絶縁膜２２が設けられる。

【００７７】これらのことにより、膜１６は、膜１７を
介してポリシリコン１３に導通する。ポリシリコン１３
は基板１に導通する。よって、導電体である膜１６、１
７、１３、３、７を所定の基板（ウェル）１の電位に設
定できるので、これらの導電体１６、１７、１３、３、
７が関与する信号線の寄生容量を変動しにくくすること
ができる。そして、信号線からの信号の検出感度を高め
ることができる。

【００７８】（実施例２の変形例）実施例２の変形例の
半導体装置の境界領域の構造について説明する。半導体
装置においては、図１１に示すような、境界領域を有す
る。図１１の境界領域は、図１０の境界領域と比較し
て、膜１７が、ポリシリコン１３を介することなく基板
１と導通できる点で異なっている。その為に、図１１の
境界領域では、新たに、拡散層３５とプラグ３６、３７
と配線３８を有している。膜１７は、導体であるプラグ
３６、３７と配線３８により基板１に接続される。ま
た、拡散層３５の導伝型は、基板（ウェル）１、拡散層
３３、３４の導伝型と同じである。プラグ３６と基板１
のコンタクト抵抗を下げる為に不純物濃度は、基板１の
不純物濃度より高い。なお、拡散層３５は、基板１と異
なるウェルのＳ／Ｄ拡散層の形成と同時に形成すればよ
い。同様に、プラグ３６、３７と配線３８は、メモリセ
ル領域と周辺領域のプラグと配線の形成と同時に形成す
ればよい。

【００７９】（実施例３）実施例３の半導体装置の製造
方法を説明する。実施例１と２では、ＮＯＲ型の浮遊ゲ
ートを有する不揮発性半導体記憶装置が容易に形成でき
るのに対して、実施例３の半導体装置の製造方法では、
ＮＡＮＤ型の浮遊ゲートを有する不揮発性半導体記憶装
置が容易に形成できる。なお、実施例３の製造方法は、
実施例２で説明した（１）から（６）の図９（ｂ）の工
程までの製造方法は同じである。そこで、（６）の図９
（ｂ）の次の工程から説明する。各工程における半導体
装置の断面図を図１２に示す。そして、図１２の左側に
はメモリセル領域を描き、右側には周辺回路領域を描い
ている。中央には境界領域を描いている。この説明で
は、タングステンシリサイド（ＷＳｉ）を用いるポリサ
イド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。

【００８０】（１）図１２（ａ）に示すように、メモリ
セル領域、境界領域、周辺領域のポリシリコン１６の上
に、タングステンシリサイド膜１７を成膜する。このこ
とにより、ポリシリコン１６上にＷＳｉ１７を設けた２
層構造のポリサイド電極を構成できる。

【００８１】（２）図１２（ｂ）の左側に示すように、
レジストパターニングとＲＩＥによって、セル領域のゲ
ート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１
５及びゲート電極材１３、３をパターニングし、セル領
域の積層ゲート電極１８を形成する。同じく図１２
（ｂ）の右側に示すように、レジストパターニングとＲ
ＩＥによって、周辺回路領域の膜１７、１６、ＯＮＯ膜
１５とゲート電極材１３、７をパターニングし、周辺回
路領域の積層ゲート電極４０を形成する。なお、積層構
造が電極１８と４０で酷似しているので同時に、パター
ニングとＲＩＥを行うことができる。また、図１２
（ｂ）の断面図は、図１２（ａ）のＩＡ―ＩＡ面とＩＩ
Ａ―ＩＩＡ面の断面図である。逆に、図１２（ａ）の断
面図は、図１２（ｂ）のＩＢ―ＩＢ面とＩＩＢ―ＩＩＢ
面の断面図である。この後もまた、実施例１と同様に実
施し、不揮発性半導体記憶装置を完成させることができ
る。

【００８２】なお、積層電極４０にＯＮＯ膜１５が挟ま
れているので、外部電極と電極１３、７の導通を取るた
めに、図１３に示すようなゲート電極引き出し用パッド
４１を絶縁体１２の上に形成する。これには、パッド４
１の形状の多層電極４０を形成し、パッド４１上の膜１
７、１６、１５を除去すればよい。そして、絶縁膜２２
に形成したコンタクト孔４２にプラグを形成し、外部電
極に接続させる。

【００８３】境界領域の基板が２段の溝形状にエッチン
グされることがないので、基板に大きな応力が発生する
ことがない。

【００８４】スリット４６の側壁の窒化膜を完全に除去
しなくても、後に異なる膜種のエッチングをすることが
なく、スリットを埋めてしまうのでパーティクルが発生
することがない。

【００８５】実施例３の半導体装置の境界領域の構造に
ついて説明する。半導体装置においては、図１４に示す
ような境界領域を有する。図１４の境界領域は、図１０
の境界領域と比較して、膜１５と１６が、ポリシリコン
１３、膜１７とちょうど重なるように形成されている点
で異なっている。その為に、ＯＮＯ膜１５によって、膜
１６、１７は、ポリシリコン１３に導通することができ
ない。しかし、ポリシリコン１３は、拡散層１３を介し
て基板１に導通することができる。したがって、ポリシ
リコン１３の電位は常に基板１の電位に設定することが
できる。膜１６と１７の電位は常に基板１の電位に設定
できるわけではない。

【００８６】（実施例３の変形例１）実施例３の変形例
１の半導体装置の境界領域の構造について説明する。半
導体装置においては、図１５に示すような、境界領域を
有する。図１５の境界領域は、図１４の境界領域と比較
して、膜１７と１６が、ポリシリコン１３と導通できる
点で異なっている。その為に、図１５の境界領域では、
新たに、プラグ４３、４４と配線４５を有している。膜
１７は、導体であるプラグ４３、４４と配線４５により
ポリシリコン１３に接続される。なお、ポリシリコン１
３の上面は、プラグ４３と絶縁膜２２に接している。プ
ラグ４３、４４と配線４５は、メモリセル領域と周辺領
域のプラグと配線の形成と同時に形成すればよい。これ
らのことにより、ポリシリコン１３だけでなく、膜１７
と１６の電位も常に基板１の電位に設定することができ
る。

【００８７】（実施例３の変形例２）実施例３の変形例
２の半導体装置の境界領域の構造について説明する。半
導体装置においては、図１６に示すような、境界領域を
有する。図１６の境界領域は、図１４の境界領域と比較
して、膜１７と１６が、基板１と導通できる点で異なっ
ている。導通の方法及び導通の為の構造は、図１１と同
じで、新たに、拡散層３５とプラグ３６、３７と配線３
８を設けるものである。このことにより、ポリシリコン
１３だけでなく、膜１７と１６の電位も常に基板１の電
位に設定することができる。

【００８８】（実施例３の変形例３）実施例３の変形例
３の半導体装置の境界領域の構造について説明する。半
導体装置においては、図１７に示すような、境界領域を
有する。図１７の境界領域も、図１４の境界領域と比較
して、膜１７と１６が、基板１と導通できる点で異なっ
ている。導通の方法及び導通の為の構造は、図１５と図
１６の方法と構造を組み合わせたものである。このこと
により、ポリシリコン１３だけでなく、膜１７と１６の
電位も常に基板１の電位に設定することができる。

【００８９】（実施例４）実施例４の半導体装置の製造
方法について説明する。実施例４の半導体装置の製造方
法は、実施例２の製造方法を基本にしている。実施例４
でも、実施例２と同様に、メモリセル領域と周辺領域と
境界領域の３つの領域を有する半導体装置の製造方法に
ついて説明する。また、実施例４の半導体装置の境界領
域の構造についても説明する。

【００９０】まず、実施例４の製造方法を説明する。製
造方法の各工程における半導体装置の断面図を図１８乃
至図２０に示す。そして、図１８乃至図２０の左側には
メモリセル領域を描き、右側には周辺回路領域を描き、
それらの領域の間に境界領域を描いている。この説明で
は、タングステンシリサイド（ＷＳｉ）を用いるポリサ
イド（Ｐｏｌｙｃｉｄｅ）ゲートの場合を説明する。

【００９１】（１）まず、メモリセル領域、境界領域と
周辺回路領域となるシリコン基板１の表面にトンネル酸
化膜２を熱酸化によって形成する。図１８（ａ）に示す
ように、酸化膜２上に、ＦＧ１ポリシリコン３、第一窒
化シリコン膜４をＣＶＤ法により順に積層する。

【００９２】（２）基板１上の周辺回路領域と境界領域
に、順にゲート酸化膜６と第２ゲート電極材７と第２Ｃ
ＭＰストッパー材８を形成する。まず、レジストパター
ニング法により、レジストでメモリセル領域を覆い、一
方、周辺回路領域と境界領域を露出させる。このレジス
トをマスクとしてＲＩＥを行う。周辺回路領域と境界領
域にある第一窒化膜４、ポリシリコン３と酸化膜２を除
去する。レジスト剥離後、熱酸化を実施して周辺回路領
域と境界領域に周辺ゲート酸化膜６を形成する。この
後、図１８（ｂ）に示すように、メモリセル領域、境界
領域と周辺回路領域に、ＰＧ１ポリシリコン７と第２窒
化シリコン膜８をＣＶＤ法で成膜する。

【００９３】（３）レジストで周辺回路領域を覆い、メ
モリセル領域と境界領域を露出させる。このレジストを
マスクとしてＣＤＥを行う。セル領域では、第二窒化膜
８とＰＧ１ポリシリコン７を除去し、第一窒化膜４を露
出させる。境界領域では、同様に膜８、７、６を除去し
基板１を露出させる。レジストを剥離する。この後、図
１８（ｃ）に示すように、メモリセル領域、境界領域と
周辺回路領域上に第２酸化シリコン膜１０をＣＶＤ法で
成膜する。

【００９４】（４）次に、セル領域と周辺回路領域に、
素子領域と素子分離領域を自己整合的に形成する。図１
９（ａ）に示すように、酸化膜１０とＣＭＰストッパー
材８、４とゲート電極材３、７と酸化膜２、６をパター
ニングする。

【００９５】（５）第２酸化膜１０をマスクにＳｉ基板
１をエッチングし、メモリセル領域と周辺回路領域に溝
部を形成する。このことにより、ゲート電極材３、７と
自己整合的（セルフアライン）にＳｉ基板１に溝１１を
形成することができる。

【００９６】酸化シリコン膜１２をメモリセル領域、境
界領域と周辺回路領域の全面に堆積し溝部１１を埋め
る。図１９（ｂ）に示すように、ＣＭＰによって酸化膜
１２をポリッシュし、窒化シリコン膜４、８の表面を露
出させる。溝部１１に埋め込まれた酸化膜１２がＳＴＩ
になる。また、境界領域に成膜された膜１２もＣＭＰに
よって完全には除去されず、残存した膜３２が残る。

【００９７】（６）図１９（ｂ）の窒化膜４と８をエッ
チング除去し、ポリシリコン３、７の表面を露出させ
る。実施例４では実施例２のようなスリット４６は形成
されない。なお、この窒化膜のエッチングの際には、酸
化シリコン１２、３２も多少エッチングされる。しか
し、基板１が露出することはない。

【００９８】次ぎに、ＦＧ２ポリシリコン１３を堆積す
る。セル領或の第３ゲート電極材１３を素子毎に分離
し、スリット１４を形成する。次いで、図１９（ｃ）に
示すように、メモリセル領域、境界領域と周辺回路領域
の全面に、ＯＮＯ膜１５とＣＧポリシリコン１６を堆積
する。

【００９９】（７）レジストパターニング法により、レ
ジストでメモリセル領域と境界領域のメモリセル領域側
を覆い、周辺回路領域と境界領域の周辺回路領域側を露
出させる。このレジストをマスクとしてＲＩＥを行う。
このＲＩＥにより、周辺回路領域と境界領域の周辺回路
領域側のＣＧポリシリコン１６とＯＮＯ膜１５を除去す
る。このことにより、ゲート直上でのコンタクトが可能
になる。

【０１００】次に、図２０（ａ）に示すように、メモリ
セル領域と境界領域のメモリセル領域側の第４ゲート電
極材（ＷＳｉ）１６の上と、周辺領域と境界領域の周辺
回路領域側の第３ゲート電極材１３の上の、いわゆる全
面に、第５ゲート電極材（ＷＳｉ）１７を堆積する。こ
のことにより、ポリシリコン１３、１６上にＷＳｉ１７
を設けた２層構造のポリサイド電極を構成できる。

【０１０１】（８）図２０（ｂ）の左側に示すように、
レジストパターニングとＲＩＥによって、セル領域のゲ
ート電極材１６、１７とＩｎｔｅｒ−Ｐｏｌｙ絶縁膜１
５及びゲート電極材１３、３をパターニングし、セル領
域の積層ゲート電極１８を形成する。同じく図２０
（ｂ）の右側に示すように、レジストパターニングとＲ
ＩＥによって、周辺回路領域のゲート電極材１７、１
３、７をパターニングし、周辺回路領域の単層ゲート電
極１９を形成する。また、図２０（ｂ）の断面図は、図
２０（ａ）のＩＡ―ＩＡ面とＩＩＡ―ＩＩＡ面の断面図
である。逆に、図２０（ａ）の断面図は、図２０（ｂ）
のＩＢ―ＩＢ面とＩＩＢ―ＩＩＢ面の断面図である。こ
の後もまた、実施例２と同様に実施し、不揮発性半導体
記憶装置を完成させることができる。

【０１０２】境界領域の基板が２段の溝形状にエッチン
グされることがないので、基板に大きな応力が発生する
ことがない。

【０１０３】スリットが形成されないので、スリット内
に埋め込まれた異なる膜種のエッチング際のパーティク
ルが発生することがない。

【０１０４】実施例４の半導体装置の境界領域の構造に
ついて説明する。半導体装置においては、図２１に示す
ような、境界領域を有する。図２１の境界領域は、実施
例２の図１０の境界領域と比較して、拡散層３３、３４
とスリット４６が存在しない点で異なっている。また、
膜３２の下部で基板１の上方に窒化膜９が存在しない点
で異なっている。拡散層３３、３４とスリット４６が存
在しないために、膜１３、１６、１７と基板１との導通
を目的として、図１１と同じに拡散層３５とプラグ３
６、３７と配線３８を設けている。このことにより、ポ
リシリコン１３と膜１７、１６の電位を常に基板１の電
位に設定することができる。

【０１０５】（実施例５）実施例５の半導体装置の製造
方法について説明する。実施例５の半導体装置の製造方
法は、例えば、浮遊ゲートを有する不揮発性半導体記憶
装置の製造過程において、メモリセル領域と周辺回路領
域の間の領域（いわゆる境界領域）について説明する。
この説明では、メモリセル領域と周辺回路領域の間に、
素子分離領域としてＳＴＩを設ける場合を説明する。

【０１０６】（１）まず、メモリセル領域と周辺回路領
域となるシリコン（Ｓｉ）基板１０１の表面にトンネル
酸化膜１０２を形成する。図２５（ａ）に示すように、
メモリセルのフローティングゲートとなるＦＧ１ポリ
（Ｐｏｌｙ）シリコン１０３と窒化シリコン（Ｓｉ_３Ｎ
_４）膜１０４を堆積する。

【０１０７】（２）レジストパターニング法により、メ
モリセル領域をレジストで覆い、周辺領域を露出させ
る。このレジストをマスクとしてＲＩＥ法によって、周
辺領域の窒化シリコン膜１０４、ポリシリコン１０３と
トンネル酸化膜１０２をエッチングする。周辺回路領域
の基板１０１の上に周辺ゲート酸化膜１１１を熱酸化に
よって形成する。図２５（ｂ）に示すように、メモリセ
ル領域と周辺回路領域に、周辺回路のゲート電極となる
ポリ（Ｐｏｌｙ）シリコン１１２と窒化シリコン膜１１
３を堆積する。

【０１０８】（３）レジストパターニング法により、周
辺領域をレジストで覆い、メモリセル領域を露出させ
る。このレジストをマスクとしてＲＩＥ法によって、メ
モリセル領域の窒化シリコン膜１１３とポリシリコン１
１２をエッチングする。この時、膜１０４、１０３で形
成される段差の側面に形成された膜１１３、１１２は、
エッチングされにくく、残差として残りパーティクルの
原因となる場合があった。そこで、十分にエッチングを
行うと、図２５（ｃ）に示すように、レジストの覆われ
ていない膜１１１もエッチングされ、基板１０１が露出
したスリット１４７が形成される。

【０１０９】（４）図２５（ｄ）に示すように、ＳＴＩ
を形成する領域１４８以外の領域にレジスト膜１４６を
設ける。レジスト１４６をマスクに基板１０１までＲＩ
Ｅ法でエッチングを行う。図２６（ａ）に示すように、
スリット１４７の位置には溝１４９より深い溝１５０が
形成される。これらの溝１４９、１５０に絶縁体１５１
を埋め込むと、図２６（ｂ）に示すように、溝１５０の
内部にボイド１５２が発生し、応力が集中しやすいこの
２段の溝１４９、１５０の構造にあって、溝１５０に集
中する応力を緩和し、基板１０１に発生する場合がある
欠陥を低減できる。

【０１１０】

【発明の効果】以上述べたように、本発明によれば、周
辺Ｔｒのパターン面積を増大させることが無く、周辺Ｔ
ｒの素子領域の素子分離領域１０７と対向する面にＭＯ
Ｓ構造を形成することが無く、メモリセルと周辺Ｔｒを
並行して製造する半導体装置の製造方法を提供すること
ができる。

【０１１１】また、本発明によれば、メモリセル領域と
周辺回路領域の間の領域において、パーティクルを発生
させることなく、基板に応力の集中しない半導体装置の
製造方法を提供することができる。

【０１１２】本発明によれば、メモリセル領域と周辺回
路領域の間の領域において、パーティクルを発生させる
ことなく、基板に応力の集中しない半導体装置を提供す
ることができる。

【図面の簡単な説明】

【図１】実施例１の半導体装置のメモリセル領域と周辺
回路領域の断面図である。

【図２】実施例１の半導体装置のメモリセル領域と周辺
回路領域の上方からの透視図である。

【図３】実施例１の半導体装置の製造途中のメモリセル
領域と周辺回路領域の断面図（その１）である。

【図４】実施例１の半導体装置の製造途中のメモリセル
領域と周辺回路領域の断面図（その２）である。

【図５】実施例１の半導体装置の製造途中のメモリセル
領域と周辺回路領域の断面図（その３）である。

【図６】実施例１の変形例の半導体装置のメモリセル領
域と周辺回路領域の断面図である。

【図７】実施例１の変形例の半導体装置の製造途中のメ
モリセル領域と周辺回路領域の断面図である。

【図８】実施例２の半導体装置の製造途中のメモリセル
領域、周辺回路領域とそれらの境界領域の断面図（その
１）である。

【図９】実施例２の半導体装置の製造途中のメモリセル
領域、周辺回路領域とそれらの境界領域の断面図（その
２）である。

【図１０】実施例２の半導体装置の境界領域の断面図で
ある。

【図１１】実施例２の変形例の半導体装置の境界領域の
断面図である。

【図１２】実施例３の半導体装置の製造途中のメモリセ
ル領域、周辺回路領域とそれらの境界領域の断面図であ
る。

【図１３】実施例３の半導体装置の製造途中の境界領域
の断面図と上方からの透視図である。

【図１４】実施例３の半導体装置の境界領域の断面図で
ある。

【図１５】実施例３の変形例１の半導体装置の境界領域
の断面図である。

【図１６】実施例３の変形例２の半導体装置の境界領域
の断面図である。

【図１７】実施例３の変形例３の半導体装置の境界領域
の断面図である。

【図１８】実施例４の半導体装置の製造途中のメモリセ
ル領域、周辺回路領域とそれらの境界領域の断面図（そ
の１）である。

【図１９】実施例４の半導体装置の製造途中のメモリセ
ル領域、周辺回路領域とそれらの境界領域の断面図（そ
の２）である。

【図２０】実施例４の半導体装置の製造途中のメモリセ
ル領域、周辺回路領域とそれらの境界領域の断面図（そ
の３）である。

【図２１】実施例４の半導体装置の境界領域の断面図で
ある。

【図２２】従来例に係る半導体装置の製造途中のメモリ
セル領域と周辺回路領域の断面図（その１）である。

【図２３】従来例に係る半導体装置の製造途中のメモリ
セル領域と周辺回路領域の断面図（その２）である。

【図２４】従来例に係る半導体装置の製造途中のメモリ
セル領域と周辺回路領域の断面図（その３）である。

【図２５】実施例５に係る半導体装置の製造途中のメモ
リセル領域、周辺回路領域とそれらの境界領域の断面図
（その１）である。

【図２６】実施例５に係る半導体装置の製造途中のメモ
リセル領域、周辺回路領域とそれらの境界領域の断面図
（その２）である。

【符号の説明】

１、１０１、シリコン基板２、１０２、トンネル酸化膜３、１０３、ＦＧ１ポリシリコン４第１窒化シリコン膜５第１酸化シリコン膜６、１１１、周辺ゲート酸化膜７ＰＧ１ポリシリコン８第２窒化シリコン膜９第３窒化シリコン膜１０第２酸化シリコン膜１１溝１２、１０７酸化シリコン膜（素子分離領域）１３、１０８、ＦＧ２ポリシリコン１４、１０９、スリット１５、１１０、ＯＮＯ膜１６、１１２、ＣＧポリシリコン１７、１１３、タングステンシリサイド（ＷＳｉ）膜１８多電位の積層ゲート１９単電位の積層ゲート２０、２１Ｓ／Ｄ拡散層２２層間絶縁膜３１第３酸化シリコン膜３２残存した第２酸化膜３３、３４、３５拡散層３６、３７プラグ３８配線３９層間絶縁膜４０積層ゲート電極４１ゲート電極用パッド４２コンタクト孔４３、４４プラグ４５配線４６スリット１０４、窒化シリコン膜１０５、酸化シリコン膜１１８窓１１９、１２１、１２２エッチング幅１２０素子領域の角１２３凸状態のＴｒのチャネル発生部１２４通常のＴｒのチャネル発生部１４５コンタクト領域１４６レジスト膜１４７スリット１４８素子分離用の開口パターン１４９上段の溝１５０下段の溝１５１素子分離領域（絶縁物、ＳＴＩ）１５２ボイド

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 29/792 (72)発明者成毛清実神奈川県川崎市幸区小向東芝町１番地株式会社東芝マイクロエレクトロニクスセンター内 (72)発明者成田一仁三重県四日市市山之一色町800番地株式会社東芝四日市工場内 (72)発明者坂上栄人三重県四日市市山之一色町800番地株式会社東芝四日市工場内Ｆターム(参考） 5F032 AA34 AA44 CA17 CA23 DA23 DA25 DA33 DA53 DA78 DA80 5F033 HH04 HH18 HH19 HH25 HH26 HH27 HH28 HH33 JJ01 JJ04 JJ28 KK01 PP06 QQ08 QQ09 QQ10 QQ11 QQ13 QQ37 QQ48 QQ49 RR04 RR06 SS11 TT02 VV06 VV16 XX03 XX19 XX34 5F083 EP23 EP55 EP56 EP76 EP77 GA09 GA19 GA27 GA30 JA04 JA35 JA40 JA53 MA01 MA19 NA01 PR03 PR12 PR21 PR29 PR40 PR45 PR55 5F101 BA07 BA29 BA36 BB05 BD34 BD35 BF09 BH02 BH03 BH04 BH14 BH19 BH21

Claims

【特許請求の範囲】

【請求項１】シリコン基板上のセル領域に、順にトン
ネル酸化膜と第１ゲート電極材と第１絶縁膜を形成する
第１工程と、前記シリコン基板上の周辺回路領域に、順にゲート酸化
膜と第２ゲート電極材と第２絶縁膜を形成する第２工程
と、前記セル領域と前記周辺回路領域に、素子領域と素子分
離領域を自己整合的に形成する第３工程と、前記第１ゲート電極材と前記第２ゲート電極材の上に、
第３ゲート電極材を堆積する第４工程と、前記セル領或の前記第３ゲート電極材を前記素子毎に分
離する第５工程と、前記第３ゲート電極材の表面に第３絶縁膜を形成する第
６工程と、前記絶縁膜の表面に第４ゲート電極材を堆積する第７工
程とを有することを特徴とする半導体装置の製造方法。
【請求項２】前記第６工程の後に、前記周辺回路領域の前記第３絶縁膜を除去する第８工程
を実施することを特徴とする請求項１に記載の半導体装
置の製造方法。
【請求項３】前記第７工程の後に、前記周辺回路領域の第４ゲート電極材と前記第３絶縁膜
を除去する第９工程を実施することを特徴とする請求項
１に記載の半導体装置の製造方法。
【請求項４】前記第２工程と前記第３工程の間に、前記第１ＣＭＰストッパー材及び前記第２ＣＭＰストッ
パー材の上に第３ＣＭＰストッパー材を堆積する第１０
工程を実施することを特徴とする請求項１乃至３のいず
れか１つに記載の半導体装置の製造方法。
【請求項５】前記第７工程の後に、前記第４ゲート電極材の上に前記第４ゲート電極材より
導電率の高い第５ゲート電極材を堆積する第１１工程を
実施することを特徴とする請求項１乃至４のいずれか１
つに記載の半導体装置の製造方法。
【請求項６】前記第１工程が、前記シリコン基板上の前記周辺回路領域と、前記シリコ
ン基板上の前記セル領域と前記周辺回路領域の間の境界
領域に、前記トンネル酸化膜と前記第１ゲート電極材と
前記第１絶縁膜を形成し、除去することを含み、前記第２工程が、前記シリコン基板上の前記セル領域と前記境界領域に、
前記ゲート酸化膜と前記第２ゲート電極材と前記第２絶
縁膜を形成し、除去することを含み、前記第２工程の後に、前記境界領域に、第４絶縁膜を形成することを特徴とす
る請求項１に記載の半導体装置の製造方法。
【請求項７】前記第６工程の後に、前記境界領域の一部と前記周辺回路領域の前記第３絶縁
膜を除去し、前記第４ゲート電極材と前記第３ゲート電極材の上に前
記第４ゲート電極材より導電率の高い第５ゲート電極材
を堆積することを特徴とする請求項６に記載の半導体装
置の製造方法。
【請求項８】前記第７工程の後に、前記境界領域の一部と前記周辺回路領域の第４ゲート電
極材と前記第３絶縁膜を除去し、前記第４ゲート電極材と前記第３ゲート電極材の上に前
記第４ゲート電極材より導電率の高い第５ゲート電極材
を堆積することを特徴とする請求項６に記載の半導体装
置の製造方法。
【請求項９】シリコン基板と、前記基板の表面上に設けられた絶縁膜と、前記絶縁膜の全面の上に設けられた第１ポリシリコンと
を有することを特徴とする半導体装置。
【請求項１０】前記基板の上部で、前記基板の表面を
含み、前記絶縁膜の端面に接し、前記第１ポリシリコン
の下面に上面が接し、前記基板と同じ導伝型で前記基板
より不純物濃度の高い複数の拡散層と、前記第１ポリシリコンの上面に設けられたＯＮＯ膜と、前記ＯＮＯ膜の上に、前記ＯＮＯ膜に重なるように設け
られた第２ポリシリコンと、前記第２ポリシリコンの上面の全面の上に設けられ、端
面が前記第１ポリシリコンの端面と一致し、前記第１ポ
リシリコンより導伝率の高い膜とを有することを特徴と
する請求項９に記載の半導体装置。
【請求項１１】前記ＯＮＯ膜が、前記第１ポリシリコンの上面の一部に設けられることを
特徴とする請求項１０に記載の半導体装置。
【請求項１２】前記ＯＮＯ膜が、前記第１ポリシリコンの上面の全面に設けられることを
特徴とする請求項１０に記載の半導体装置。
【請求項１３】前記導伝率の高い膜が、前記第１ポリシリコンに導体を介して接続することを特
徴とする請求項１０乃至請求項１２のいずれか１つに記
載の半導体装置。
【請求項１４】前記導伝率の高い膜が、前記基板に導体を介して接続することを特徴とする請求
項１０乃至請求項１３のいずれか１つに記載の半導体装
置。