CN1812062A - 形成半导体结构的方法 - Google Patents
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Abstract
本发明是有关于一种形成半导体结构的方法，是用来改善闸极控制与末端覆盖结构，此方法包括以下步骤。一闸极介电层在具有一主动区的基材上形成。一闸电极层在闸极介电层上形成。一第一光阻在闸电极层上形成。闸电极层与闸极介电层随后被蚀刻以形成闸极结构与空置图案。第一光阻随后被移除。一第二光阻形成用以覆盖闸极结构。未受第二光阻保护的空置图案被移除。第二光阻其后亦被移除。通过本发明MOS元件的关键尺寸得以控制。而桥接与线末缩短效应得以免除。由于对元件设计尺寸的正确掌握，在不需要复杂调整技术如光学近接校正(OPC)的情况下，N/P ratio得以控制。故整体晶片速度与效能皆改善。
Description
技术领域
本发明涉及一种半导体元件，特别是涉及一种利用空置图案(dummypatterns)以达到闸极关键尺寸的控制与末端覆盖结构(endcap)的改善的一种形成半导体结构的方法。
背景技术
薄膜中图案效应(pattern effect)的存在是众所周知的。在不同的图案密度下微负载效应(micro-loading-effect)将会发生且使图案尺寸的均匀性降级。当高密度的图案与低密度的图案同时进行蚀刻或研磨时，则微负载效应的现象将会产生。此肇因在薄膜不同部位的蚀刻/研磨率的差异，使蚀刻/研磨过程产生的反应量区域性的增加或减少，且蚀刻过程中大量低挥发性反应产物的对流造成了蚀刻率的不均匀。有效图案密度的巨大变异已被发现将导致严重的且不必要的效应产生，如图案尺寸的误差与厚度的变异。
为了抵销此种效应，在电路布局完毕并将空置图案置入低图案密度区域的一种名为虚填充(dummy fill)的布局设计手法已被发展。空置图案的置入有助于在晶圆上达成有效图案密度的均匀性，从而避免问题的发生。
传统上，此空置图案被放在适当的地方。若是空置图案具传导性，则会与内层金属线路形成寄生电容。寄生电容因充电与放电时间的关系，将会导致电阻电容时间延迟(RC time delay)。而因为不必要的寄生电容，在先进制程下的内层介电层(ILD)微缩结构与高运作频率将产生严重的效能降级。在集成电路工艺目前的发展阶段，在数字集成电路领域中对更高速切换电路的需求与日俱增。当集成电路的切换速度需求踏入更高的频率时，寄生电容的迟滞效应成为日渐严重的问题。
既然空置图案不被移除，则不能在主动区或是氧化定义(oxidedefined；OD)区形成。剩余的空置图案不仅增加寄生电容，使元件效能降级，更影响了后续的制程。一种传统方法是将空置图案置放在主动区周围而非主动区上。但因为不能将空置图案置放在有需要的区域，空置图案只能发挥有限的效果。如此的配置亦增加调整空置图案的困难度。另一种将空置图案置于伪主动区(dummy active regions)，或不具氧化元件与主动元件的区域的方式也被致力研究过。然而，结果一般来说不能被证明满足所需。
而另一种效应亦影响半导体制程。当两元件彼此过于接近时，将产生光学近接效应(optical proximity effects)。由于极相近的标线特征其间光线衍射(diffraction)与干涉(interference)之故，导致微影制程中影像的线宽被邻近的特征影响，因此产生光学近接效应。
微负载效应与近接效应影响了金属氧化物半导体(MOS)元件的闸极结构。关键尺寸或是MOS元件的闸极长度，将严重的偏离原先的设计。例如，当在元件密度高的区域中一元件的关键尺寸的目标尺寸为80nm时，则在一独立区内的MOS元件其关键尺寸可以达到110nm，或在某些情况下超过目标尺寸30nm。n型金属氧化物半导体(nMOS)与p型金属氧化物半导体(pMOS)闸极的误差亦会不同，而造成nMOS的驱动电流与pMOS的驱动电流的N/P比值(N/P ratio)不协调，并使电路设计复杂化。
在闸极形成过程中缺乏制程控制亦会导致末端覆盖结构(endcap)出现问题。图1绘示包括二个MOS元件的传统布局。闸极2与主动区6形成第一元件8。闸极4与主动区7形成第二元件5。闸极2与闸极4分别具有延伸出主动区6与7的末端覆盖结构9与末端覆盖结构11。因微负载效应或近接效应之故，末端覆盖结构9与11的长度可能比设计值长或短。当末端覆盖结构9与11比设计值长时，多晶硅闸极2与4可能因缩短而导致元件失效。而相反地，如图2所绘示末端覆盖结构9与11比设计值短时，若末端覆盖结构9与11的长度缩入主动区6与7时，则不能有效的控制元件的通道并关掉元件。如此，在元件8与5的源极与汲极间将存在重大的遗漏电流。
由此可见，上述现有的半导体结构在制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决半导体结构存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般制造方法又没有适切的制造方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体结构的方法，便成了当前业界极需改进的目标。
有鉴于上述现有的半导体结构存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的形成半导体结构的方法，能够改进一般现有的半导体结构，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的半导体结构存在的缺陷，而提供一种新的形成半导体结构的方法，所要解决的技术问题是使其提供一种利用空置图案，以控制闸极的关键尺寸与改善末端覆盖结构的方法。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种形成半导体结构的方法，该方法至少包括：形成一闸极介电层在具有一主动区的基材上；以及形成一闸电极层在该闸极介电层上；以及蚀刻该闸电极层与该闸极介电层以形成一闸极结构与一空置图案，其中该空置图案的至少一部份位于该主动区；以及形成一光阻，覆盖于该闸极结构；以及蚀刻该空置图案；以及移除该光阻。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的形成半导体结构的方法，其中复数个空置图案以具有不均匀间隔的方式形成。
前述的形成半导体结构的方法，其更包括：在该闸极结构形成前，形成一抗反射层(anti-reflective coating；ARC)在闸电极层上；以及在该光阻移除后移除该抗反射层。
前述的形成半导体结构的方法，其中所述的光阻自该闸极结构的边上延伸出约10nm到150nm的长度。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种形成半导体结构的方法，该方法至少包括：形成一闸极介电层在一基材上；以及形成一闸电极层在该闸极介电层上；以及蚀刻该闸电极层与该闸极介电层以形成一第一闸极结构、一第二闸极结构与空置图案，其中至少一个该些空置图案的至少一部份位于主动区上，且该第一闸极结构与该第二闸极结构藉一连结部分相连接；以及形成一光阻覆盖于该第一闸极结构与该第二闸极结构，该光阻具有一间隙使该第一闸极结构与该第二闸极结构间的该连结部分外露；以及蚀刻该些空置图案与该连结部分；以及移除该光阻。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的形成半导体结构的方法，其中所述的些空置图案具有非均匀的间隔。
前述的形成半导体结构的方法，其更包括：在该第一闸极结构与该第二闸极结构形成前，先形成一抗反射层在该闸电极层上；以及在该光阻移除后移除该抗反射层。
前述的形成半导体结构的方法，其中所述的抗反射层是选自于有机材料与无机材料所构成的群组。
前述的形成半导体结构的方法，其中所述的该些空置图案包括与该闸极结构相同的材料。
前述的形成半导体结构的方法，其中所述的光阻自该第一闸极结构延伸出约10nm到约150nm的长度。
前述的形成半导体结构的方法，其中所述的光阻自该第二闸极结构延伸出约10nm到约150nm的长度。
前述的形成半导体结构的方法，其中所述的光阻的该间隙的宽度大于约50nm。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种形成半导体结构的方法，该方法至少包括：提供具有一第一主动区的一基材；以及在该第一主动区上形成一第一闸极结构，同时形成至少一部份位于第一主动区上的一第一空置图案；以及其中该第一闸极结构包括与该些空置图案相同的材料；以及形成一光阻覆盖于该第一闸极结构；以及蚀刻未受光阻保护的该些空置图案；以及移除该光阻。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的形成半导体结构的方法，其更包括：形成一第二闸极结构在该基材的一第二主动区上，同时形成至少一部份位于该第二主动区上的一第二空置图案；以及其中该第二闸极结构与该些第二空置图案是和该第一闸极结构与该些第一空置图案一起形成的；以及其中该第一闸极结构与该第二闸极结构以一连结部分相连接；以及其中该光阻同时覆盖于第二闸极结构，并且在该第一闸极结构与该第二闸极结构间具有一间隙，使该连结部分外露。
前述的形成半导体结构的方法，其中所述的光阻的该间隙其宽度大于约50nm。
前述的形成半导体结构的方法，其中所述的光阻自该第一与第二主动区延伸出超过约50nm的长度。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
根据本发明的一态样，一闸极介电层在具有主动区的基材上形成，一闸电极层在闸极介电层上形成。第一光阻在闸电极层上形成。随后第一光阻经曝光与显影。闸电极层与闸极介电层随后被蚀刻，因此形成闸极结构与空置图案，其中至少一个空置图案的至少一部份位于主动区上。第一光阻随后移除。之后形成第二光阻用以覆盖闸极结构，而使空置图案外露。未受第二光阻保护的空置图案随后被移除。
根据本发明的另一态样，形成位置极相近的二个MOS元件。此二个MOS元件的末端覆盖结构彼此相邻。当闸极结构与空置图案形成时，闸极结构是相连接的。在第一闸极结构与第二闸极结构之间具有间隙的第二光阻形成，用以包覆闸极结构。未受第二光阻保护的空置图案随后被蚀刻。闸极结构未受保护的部分亦被蚀刻以使闸极结构分离。本实施例因此具有控制良好的末端覆盖结构。
借由上述技术方案，本发明形成半导体结构的方法至少具有下列优点：
本发明的较佳实施例，MOS元件的关键尺寸得以控制。而桥接与线末缩短效应得以免除。由于对元件设计尺寸的正确掌握，在不需要复杂调整技术如光学近接校正(OPC)的情况下，N/P ratio得以控制。故整体晶片速度与效能皆改善。
综上所述，本发明特殊的形成半导体结构的方法，其具有上述诸多的优点及实用价值，并在同类制造方法中未见有类似的设计公开发表或使用而确属创新，其不论在制造方法上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的半导体结构具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1绘示一传统半导体结构的俯视图，其MOS元件的末端覆盖结构彼此相邻。
图2绘示一传统半导体结构的俯视图，其MOS元件的末端覆盖结构彼此相邻，且末端覆盖结构回缩到主动区内。
图3到图9绘示一制造MOS晶体管的实施例，其制程各中间阶段的截面图与俯视图。
图10到图12绘示另一制造MOS晶体管的实施例，其制程各中间阶段的俯视图，其中二个MOS元件末端覆盖结构彼此相邻。
2、4：闸极 6、7、20：主动区
9、11、54、56：末端覆盖结构 13：ARC
15：开口18、 40：空置图案
23：间隙壁 26：金属硅化物
41、51：MOS元件 46：第一主动区
48：第二主动区 WE：长度
5：第一元件 8：第二元件
10：基材 12：闸极介电层
14：闸电极层 16、42、43：闸极结构
19、22、50：光阻 24：源/汲极区
28：蚀刻停止层 44：点
47：间隙 D：宽度
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的形成半导体结构的方法其具体实施方式、制造方法、步骤、特征及其功效，详细说明如后。
本较佳实施例的制造与使用将在以下的叙述被详细讨论。然而，本发明提供许多可具体实施的发明观念。在此讨论的特定实施例仅仅用以作为本发明的说明，而非用以限定本发明。
本发明的较佳实施例以图3至图12来说明，图中相同的元件符号用以标示本发明不同视图中相同的元件，并据以说明本发明的实施例。每一说明图的编码可用A或B字母附加其后，其中A字母表示此图为一截面图，而B字母则表示其相对应的俯视图。
请参阅图3至图9所示，为MOS晶体管的实施例，其制造闸极结构制程中间各阶段的截面图与俯视图。图3绘示在一基材10上形成的层叠结构。基材10包括可以形成MOS元件的主动区。主动区的边界典型上以氧化层，例如浅沟槽隔离(shallow trench isolations)来定义。依照主动区所座落的位置，非氧化区(non-oxide region)可被归为能形成主动元件的主动区，或是没有主动元件在其上形成的伪主动区(dummy active region)。一闸极介电层12在基材10上形成。闸极介电层12热氧化或其他方式形成。闸极介电层12可以包括二氧化硅(SiO2)、氮氧化物(oxynitride)、氮化物(nitride)及高k值(high-k)材料。一闸电极层(gate electrode layer)14在闸极介电层12上形成，闸电极层14的材料多为多晶硅，尽管仍可以是包括钛、钨、钴、镍或其结合的金属或合金材料。
如图3所示，亦绘示在闸电极层14上形成的光阻19。因为闸极尺寸为一关键尺寸，故形成一抗反射层(anti-reflective coating；ARC)13为佳。图4则绘示在光阻19下所形成的一底部抗反射层(bottom anti-reflectivecoating；BARC)13。在其他实施例中，一顶部抗反射层(Top anti-reflectivecoating；TARC)亦可在光阻19之上形成。ARC 13可以吸收光并提供关键尺寸的控制。BARC13的材料选用端视光阻19的材料，并可以是有机材料或非有机材料，诸如以低压化学气相沉积法(LPCVD)或等离子体化学气相沉积法(PECVD)形成的氮氧化硅(SiOxNy)或氮化硅(SiN)，与氧化物。
如图4所示，绘示闸极结构16与空置图案18的形体。开口(opening)15在光阻19与BARC13中形成。而形成此开口的合适制程端视光阻19与BARC13的材料选择而定。在此较佳实施例中，BARC13是有机材料且可溶于显影剂，因此光阻19与BARC13可在一次制程里完成曝光与显影步骤。在其他实施例中，BARC13是非有机或不可溶于显影剂的材料，因此需要包括二步骤的制程。光阻19先曝光与显影，随后BARC13从光阻19中的开口移除，如使形成开口15。外露的闸电极层14与闸极介电层12随后自开口15处开始蚀刻，形成闸极层叠结构16与空置图案18。闸极层叠结构16与空置图案18皆包括一闸极氧化层12、一闸电极层14、与一BARC13。蚀刻闸电极层14与闸极介电层12的方法是一广为人知的技艺。
如图5A所示，绘示剥除或蚀刻光阻19留下的结构。如图5B则绘示图5A的俯视图。而至少一个空置图案18其图案的一部份会形成在主动区20之上。既然空置图案18可以在主动区形成，则配置空置图案以使有效元件密度在晶片中实质上能够均匀的目的，将变的容易达成。而结果显示此较佳实施例能有效减少微负载效应的产生。典型上，在显影后检视发现关键尺寸的误差不超过约2nm，也就是说当关键尺寸的目标值是80nm时，实际完成后的关键尺寸将介于约78nm到约82nm。
为了标示上的清晰，图5B中只绘示了二个空置图案。在实际设计上，空置图案的数量与其间的间隙是会变动的，且可以由空置图案通用系统(dummy pattern utility system)加以产生与调整。因nMOS与pMOS元件对微负载效应的反应不同，在nMOS中与在pMOS中的空置图案间隙也随之不同。而不均匀的间隙更能增加关键尺寸的正确性并且降低误差。
以上所讨论的较佳实施例揭示了形成闸极结构的一种方法。其他方法亦可以应用在另一较佳实施例中。若微影、蚀刻、或化学机械研磨(CMP)制程被包括进来，则会产生微负载效应，因此最好形成空置图案。空置图案材料的选择则是与闸电极材料相同为佳。
空置图案18随后被移除，因会影响后续的制程且可能造成元件效能的下降。如图6A所示，绘示一覆盖闸极结构16的光阻22。光阻22以自闸极结构16延伸出约10nm到约150nm为佳，以确保闸极结构16被完整包覆。光阻22的目的在于移除空置图案18时，对闸极结构提供保护。故光阻22的尺寸与位置精度并不是如此重要，只要能在不覆盖到空置图案18的状况下保护闸极结构16即可。如图6B所示，绘示图6A中结构的俯视图。其中闸极结构16已完整的被包覆，而空置图案18则未受包覆。
空置图案18随后被蚀刻。因闸极结构16已被光阻22完整包覆，故未被蚀刻而得以保留先前制程所形成的尺寸大小。
如图7A所示，绘示光阻22被移除后的闸极结构。如图7B所示，绘示图7A的俯视图。BARC 13在元件闸极图案形成后被剥除。如图8绘示的留下来的元件诸如闸极间隙壁(gate spacer)、源极和汲极等，用已知方法形成。一对间隙壁23沿着闸电极层14的边墙形成，间隙壁23用以作为如后所述的源/汲极形成步骤的自行对准罩幕(self-aligning mask)。间隙壁23可用广为人知的方法，诸如毯覆式沉积或选择性沉积，以沉积一层介电层在基材10与闸极结构16之上的区域，随后以非等向性蚀刻自水平表面移除介电层并留下间隙壁23。在此较佳实施例中，可对间隙壁23旁的基材10上的区域进行掺杂，以形成部份或全部的晶体管源极与汲极区24。在其他的实施例中，形成源极与汲极区24的其他方法可以被使用。
如图9所示，绘示一金属硅化物26与蚀刻停止层(etch stop layer)28的形体。金属硅化物26形成在源极与汲极区24之上，且以高于闸电极层14为佳。在一较佳实施例中，金属硅化物26是一硅化金属，通过使用诸如钛、钴、镍、钨或其他类似材质，先沉积一薄金属层在包括源极和汲极区24与闸电极层14之上。此元件随后被加热，使得硅化反应在金属与硅的接触地带发生。在反应之后，一层氮化金属在硅化物与金属中间形成。未反应的金属则通过不对金属硅化物，二氧化硅，与硅基材起作用的蚀刻剂选择性的移除。
蚀刻停止层28随后以毯覆式沉积法沉积在元件之上。蚀刻停止层28可以低压化学气相沉积法(LPCVD)法形成，但其他的化学气相沉积法诸如电将化学气相沉积法(PECVD)及热化学气相沉积法(thermal CVD)亦可被应用。
请参阅图10到图12所示，绘示本发明的另一较佳实施例。如图1所绘示，在两元件的末端覆盖结构的位置太过接近的情况中，诸如桥接效应(bridging)与多重线末缩短效应(poly line end shortening)会发生，而造成元件失效或效能降级。故闸极末端覆盖结构的尺寸须小心控制。
如图10所示，绘示在闸极结构42与43及空置图案40形成以后，此较佳实施例的俯视图。形成闸极结构42与43以及空置图案40的方法，已在图3到图5的叙述中描述过，因此不在本实施例中重复。MOS元件41的闸极结构42以至少一部份位于第一主动区46之上的形式形成。MOS元件51的闸极结构43以至少一部份位于第二主动区48之上的形式形成。第一主动区与第二主动区实际上可以是同一主动区或两分离的主动区。闸极结构42与43相连接于点44。如同前述，将空置图案引入主动区有助于使闸极42与43的关键尺寸，更趋近于目标尺寸。MOS元件41与51可以是nMOS-pMOS型态，二个nMOS型态，或二个pMOS型态，或是其他组合。既然空置图案40可在主动区46与48上形成，元件密度便更加的均匀，而闸极结构42与43的关键尺寸将获得较佳的控制。
如图11所示，绘示形成光阻50以保护闸极结构42与43。而光阻50自闸极结构42与43延伸出约10nm到约150nm的长度为佳，以确保闸极结构42与43被完整包覆，此与先前所讨论的实施例相类似。一间隙47在被光阻覆盖的闸极结构42与43之间形成。在此实施例中，虽然间隙47的宽度D是一设计考量且可根据布局图而改变，但宽度D的尺寸大于约50nm，且以介于约50nm到500nm为佳。为防止在后续制程中经由间隙47产生过度蚀刻，而使闸极末端回缩至主动区46与48内，光阻50自主动区46与48延伸出一段大于50nm的WE长度为佳，而大于200nm则更佳。
空置图案40随后被蚀刻且光阻50被移除。如图12所示，绘示移除光阻50后的最后结构。闸极结构未受光阻50保护的连接部分亦被蚀刻，使闸极42与43不再连接。藉此实施例，末端覆盖结构54与56得已被控制，使肇因于微影与蚀刻的桥接与缩短效应不发生。
留下的MOS元件其组成部分诸如间隙壁、源/汲极等随后形成。此部份制程在前一实施例已加以描述而不在此重复。
通过应用本发明的实施例，MOS元件的关键尺寸得以控制。典型上，在80nm技术下，关键尺寸的误差将小于2nm，桥接与线末缩短的效应亦能避免。由于对既定设计的尺寸的正确控制，使得在不使用复杂的调整技术如光学近接修正(OPC)与液相磊晶法(LPE)的情况下，N/P ratio将能更完整的被控制。整体晶片的速度与效能亦得以改善。虽然本发明的实施例仅讨论普通MOS元件的制程，但亦有益于其他MOS元件如双闸极晶体管、侧向扩散MOS等。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (16)
1、一种形成半导体结构的方法，其特征在于该方法至少包括：
形成一闸极介电层在具有一主动区的基材上；以及
形成一闸电极层在该闸极介电层上；以及
蚀刻该闸电极层与该闸极介电层以形成一闸极结构与一空置图案，其中该空置图案的至少一部份位于该主动区；以及
形成一光阻，覆盖于该闸极结构；以及
蚀刻该空置图案；以及
移除该光阻。
2、根据权利要求1所述的方法，其特征在于其中复数个空置图案以具有不均匀间隔的方式形成。
3、根据权利要求1所述的方法，其特征在于其更包括：
在该闸极结构形成前，形成一抗反射层在闸电极层上；以及
在该光阻移除后移除该抗反射层。
4、根据权利要求1所述的方法，其特征在于其中所述的光阻自该闸极结构的边上延伸出约10nm到150nm的长度。
5、一种形成半导体结构的方法，其特征在于该方法至少包括：
形成一闸极介电层在一基材上；以及
形成一闸电极层在该闸极介电层上；以及
蚀刻该闸电极层与该闸极介电层以形成一第一闸极结构、一第二闸极结构与空置图案，其中至少一个该些空置图案的至少一部份位于主动区上，且该第一闸极结构与该第二闸极结构藉一连结部分相连接；以及
形成一光阻覆盖于该第一闸极结构与该第二闸极结构，该光阻具有一间隙使该第一闸极结构与该第二闸极结构间的该连结部分外露；以及
蚀刻该些空置图案与该连结部分；以及
移除该光阻。
6、根据权利要求5所述的方法，其特征在于其中所述的些空置图案具有非均匀的间隔。
7、根据权利要求5所述的方法，其特征在于其更包括：
在该第一闸极结构与该第二闸极结构形成前，先形成一抗反射层在该闸电极层上；以及
在该光阻移除后移除该抗反射层。
8、根据权利要求7所述的方法，其特征在于其中所述的抗反射层是选自于有机材料与无机材料所构成的群组。
9、根据权利要求5所述的方法，其特征在于其中所述的些空置图案包括与该闸极结构相同的材料。
10、根据权利要求5所述的方法，其特征在于其中所述的光阻自该第一闸极结构延伸出约10nm到约150nm的长度。
11、根据权利要求5所述的方法，其特征在于其中所述的光阻自该第二闸极结构延伸出约10nm到约150nm的长度。
12、根据权利要求5所述的方法，其特征在于其中所述的光阻的该间隙的宽度大于约50nm。
13、一种形成半导体结构的方法，其特征在于该方法至少包括：
提供具有一第一主动区的一基材；以及
在该第一主动区上形成一第一闸极结构，同时形成至少一部份位于第一主动区上的一第一空置图案；以及
其中该第一闸极结构包括与该些空置图案相同的材料；以及
形成一光阻覆盖于该第一闸极结构；以及
蚀刻未受光阻保护的该些空置图案；以及
移除该光阻。
14、根据权利要求13所述的方法，其特征在于其更包括：
形成一第二闸极结构在该基材的一第二主动区上，同时形成至少一部份位于该第二主动区上的一第二空置图案；以及
其中该第二闸极结构与该些第二空置图案是和该第一闸极结构与该些第一空置图案一起形成的；以及
其中该第一闸极结构与该第二闸极结构以一连结部分相连接；以及
其中该光阻同时覆盖于第二闸极结构，并且在该第一闸极结构与该第二闸极结构间具有一间隙，使该连结部分外露。
15、根据权利要求14所述的方法，其特征在于其中所述的光阻的该间隙其宽度大于约50nm。
16、根据权利要求14所述的方法，其特征在于其中所述的光阻自该第一与第二主动区延伸出超过约50nm的长度。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008227076A (ja) * | 2007-03-12 | 2008-09-25 | Nec Electronics Corp | 半導体装置 |
| KR101286644B1 (ko) * | 2007-11-08 | 2013-07-22 | 삼성전자주식회사 | 더미 게이트부를 포함한 반도체 소자 및 그 제조방법 |
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| KR102279711B1 (ko) | 2014-03-11 | 2021-07-21 | 삼성전자주식회사 | 반도체 장치의 레이아웃 방법, 포토 마스크 및 이를 이용하여 제조된 반도체 장치 |
| US9607988B2 (en) | 2015-01-30 | 2017-03-28 | Qualcomm Incorporated | Off-center gate cut |
| US11063006B1 (en) * | 2020-02-21 | 2021-07-13 | Nanya Technology Corporation | Semiconductor device structure with fine patterns forming varied height spacer and method for forming the same |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183345A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 半導体装置 |
| TW329563B (en) | 1996-06-01 | 1998-04-11 | Winbond Electronics Corp | The manufacturing method for load resistors of SRAM |
| KR100192521B1 (ko) * | 1996-07-19 | 1999-06-15 | 구본준 | 반도체장치의 제조방법 |
| JP3495869B2 (ja) * | 1997-01-07 | 2004-02-09 | 株式会社東芝 | 半導体装置の製造方法 |
| SE519628C2 (sv) | 1997-03-04 | 2003-03-18 | Ericsson Telefon Ab L M | Tillverkningsförfarande för halvledarkomponent med deponering av selektivt utformat material,vilket är ogenomträngligt för dopjoner |
| US6103592A (en) | 1997-05-01 | 2000-08-15 | International Business Machines Corp. | Manufacturing self-aligned polysilicon fet devices isolated with maskless shallow trench isolation and gate conductor fill technology with active devices and dummy doped regions formed in mesas |
| JP3466874B2 (ja) | 1997-06-11 | 2003-11-17 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6287904B1 (en) * | 2000-01-27 | 2001-09-11 | Advanced Micro Devices, Inc. | Two step mask process to eliminate gate end cap shortening |
| JP2002270538A (ja) * | 2001-03-12 | 2002-09-20 | Matsushita Electric Ind Co Ltd | ゲート電極の形成方法 |
| US6461906B1 (en) | 2001-03-14 | 2002-10-08 | Macronix International Co., Ltd. | Method for forming memory cell by using a dummy polysilicon layer |
| TW567575B (en) * | 2001-03-29 | 2003-12-21 | Toshiba Corp | Fabrication method of semiconductor device and semiconductor device |
| US6492073B1 (en) | 2001-04-23 | 2002-12-10 | Taiwan Semiconductor Manufacturing Company | Removal of line end shortening in microlithography and mask set for removal |
| US6624068B2 (en) * | 2001-08-24 | 2003-09-23 | Texas Instruments Incorporated | Polysilicon processing using an anti-reflective dual layer hardmask for 193 nm lithography |
| US6787469B2 (en) | 2001-12-28 | 2004-09-07 | Texas Instruments Incorporated | Double pattern and etch of poly with hard mask |
| US6944844B2 (en) * | 2002-04-03 | 2005-09-13 | Synopsys, Inc. | System and method to determine impact of line end shortening |
| JP3759924B2 (ja) * | 2002-11-21 | 2006-03-29 | 松下電器産業株式会社 | 半導体装置 |
| US7432179B2 (en) * | 2004-12-15 | 2008-10-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Controlling gate formation by removing dummy gate structures |
| US7795080B2 (en) * | 2007-01-15 | 2010-09-14 | Sandisk Corporation | Methods of forming integrated circuit devices using composite spacer structures |
| US7821039B2 (en) * | 2008-06-23 | 2010-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout architecture for improving circuit performance |
| US7939384B2 (en) | 2008-12-19 | 2011-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Eliminating poly uni-direction line-end shortening using second cut |
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-
2008
- 2008-08-18 US US12/193,538 patent/US8105929B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101752315B (zh) * | 2008-12-19 | 2013-06-12 | 台湾积体电路制造股份有限公司 | 集成电路结构的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI268545B (en) | 2006-12-11 |
| TW200620415A (en) | 2006-06-16 |
| CN100454500C (zh) | 2009-01-21 |
| US20080305599A1 (en) | 2008-12-11 |
| US8105929B2 (en) | 2012-01-31 |
| US7432179B2 (en) | 2008-10-07 |
| US20060128082A1 (en) | 2006-06-15 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
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Granted publication date: 20090121 |