JPH01255271A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01255271A JPH01255271A JP63084269A JP8426988A JPH01255271A JP H01255271 A JPH01255271 A JP H01255271A JP 63084269 A JP63084269 A JP 63084269A JP 8426988 A JP8426988 A JP 8426988A JP H01255271 A JPH01255271 A JP H01255271A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に静電界に強い
ＥＰＲＯＭおよびＥＥＰＲＯＭに関する。
ＥＰＲＯＭおよびＥＥＰＲＯＭに関する。
従来、フローティングゲートを有するＥＰＲＯＭおよび
ＥＥＰＲＯＭでは第１層のゲート電極であるフローティ
ングゲートと第２層のゲート電極であるコントロールゲ
ートは共にポリシリコンから成っていた。
ＥＥＰＲＯＭでは第１層のゲート電極であるフローティ
ングゲートと第２層のゲート電極であるコントロールゲ
ートは共にポリシリコンから成っていた。
上述した従来をＥＰＲＯＭおよびＥＥＰＲＯＭでは、第
１層のゲート電極がポリシリコンであるため、第２層の
ゲート電極との間に形成すべき厚さ数百人の５ｉｎ２膜
を均一にすることが困難であるという欠点があった。ポ
リシリコンの熱酸化によって５ｉＯｚ膜を形成する際に
、ポリシリコンの結晶粒と結晶粒界または、結晶粒のサ
イズばらつき等に由来して、酸化レートに結晶粒サイズ
の範囲でばらつきが生じ、形成されたＳｉｎ、膜の厚さ
不均一と表面の凹凸をもたらしていたからである。この
ため、集積回路装置の使用時に第１層ゲートと第２層ゲ
ートの間にかかる電圧で、電界集中によるＳｉＯ□膜が
破壊されやすいという欠点がある。
１層のゲート電極がポリシリコンであるため、第２層の
ゲート電極との間に形成すべき厚さ数百人の５ｉｎ２膜
を均一にすることが困難であるという欠点があった。ポ
リシリコンの熱酸化によって５ｉＯｚ膜を形成する際に
、ポリシリコンの結晶粒と結晶粒界または、結晶粒のサ
イズばらつき等に由来して、酸化レートに結晶粒サイズ
の範囲でばらつきが生じ、形成されたＳｉｎ、膜の厚さ
不均一と表面の凹凸をもたらしていたからである。この
ため、集積回路装置の使用時に第１層ゲートと第２層ゲ
ートの間にかかる電圧で、電界集中によるＳｉＯ□膜が
破壊されやすいという欠点がある。
本発明のＥＰＲＯＭおよびＥＥＰＲＯＭは単結晶シリコ
ンの第１層ゲート電極を有している。このため、第１層
ゲート電極の表面を酸化して得られるＳｉＯ□膜が均一
なものとなり、装置使用時にかかる電圧によって破壊さ
れることがない。
ンの第１層ゲート電極を有している。このため、第１層
ゲート電極の表面を酸化して得られるＳｉＯ□膜が均一
なものとなり、装置使用時にかかる電圧によって破壊さ
れることがない。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明のＥＰＲＯＭの一実施例
を示す製造工程断面図である。第１図（ａ）において、
■はＰ型シリコン基板、２はフィールド酸化膜、３は厚
さ４００人の酸化膜、４はＳｉ基板に達する開口である
。
を示す製造工程断面図である。第１図（ａ）において、
■はＰ型シリコン基板、２はフィールド酸化膜、３は厚
さ４００人の酸化膜、４はＳｉ基板に達する開口である
。
次に第１図（ｂ）は厚さ２０００人のアモルファスシリ
コン膜５を表面に成膜したものである。これをスキャニ
ングレーザビームによってアニールすると、開口４のＳ
ｉ基板を種結晶としてエビタキンアル結晶成長が起き、
アモルファスシリコン膜５が単結晶シリコン膜に変わる
。現在の技術では１００μｍ口程度の粒界のない単結晶
が出来る。
コン膜５を表面に成膜したものである。これをスキャニ
ングレーザビームによってアニールすると、開口４のＳ
ｉ基板を種結晶としてエビタキンアル結晶成長が起き、
アモルファスシリコン膜５が単結晶シリコン膜に変わる
。現在の技術では１００μｍ口程度の粒界のない単結晶
が出来る。
次に第１図（ｃ）は、上記単結晶シリコン膜５にリンを
１×１０１９／ｃｒＡドープする。６は厚さ４００人の
５ｉｆ２膜、７はリンをドープした厚さ５０００人のポ
リシリコン膜である。Ｓ ｉ Ｏ２膜６の形成のための
熱酸化において、下地膜５が単結晶シリコンであるため
、均一な膜厚・膜質のＳ ｉ Ｏ２膜が形成される。
１×１０１９／ｃｒＡドープする。６は厚さ４００人の
５ｉｆ２膜、７はリンをドープした厚さ５０００人のポ
リシリコン膜である。Ｓ ｉ Ｏ２膜６の形成のための
熱酸化において、下地膜５が単結晶シリコンであるため
、均一な膜厚・膜質のＳ ｉ Ｏ２膜が形成される。
次に第１図（ｄ）は、ＥＰＲＯＭの完成した断面図であ
る。ゲート電極バタン形成以後の製造工程は従来のもの
と変わらない。
る。ゲート電極バタン形成以後の製造工程は従来のもの
と変わらない。
第２図は本発明実施例２の断面図であり、第１の実施例
の第１図（ｂ）に相当する。１０１はＰ型シリコン基板
、１０２はフィルド酸化膜、１０３はゲート酸化膜、１
０４は酸化膜につけた段差、１０５はアモルファスシリ
コン膜である。
の第１図（ｂ）に相当する。１０１はＰ型シリコン基板
、１０２はフィルド酸化膜、１０３はゲート酸化膜、１
０４は酸化膜につけた段差、１０５はアモルファスシリ
コン膜である。
この後、アモルファスシリコン膜を形成して、スキャニ
ングレーザビームでアニールすると、上記段差により、
（１００）配向性をもつ単結、晶ンリコン膜に変わる。
ングレーザビームでアニールすると、上記段差により、
（１００）配向性をもつ単結、晶ンリコン膜に変わる。
以後の製造工程は実施例１と同じである。
以上説明したように、本発明は、ＥＰＲＯＭないしはＥ
ＥＰＲＯＭの第１ゲート電極（フローティングゲート電
極）に単結晶シリコンを用いることにより、第２ゲート
電極（コントロールゲート電極）との間のＳ ｉＯ２膜
を、均一・均質なものとすることができて、集積回路装
置使用時の電圧によって上記５ｉＯｚ膜が破壊されるこ
とが無いという効果がある。
ＥＰＲＯＭの第１ゲート電極（フローティングゲート電
極）に単結晶シリコンを用いることにより、第２ゲート
電極（コントロールゲート電極）との間のＳ ｉＯ２膜
を、均一・均質なものとすることができて、集積回路装
置使用時の電圧によって上記５ｉＯｚ膜が破壊されるこ
とが無いという効果がある。
第１図（ａ）〜（ｃ）は、本発明の実施例１の製造工程
断面図であり、第１図（ｄ）は、完成断面図である。第
２図は実施例２の製造工程断面図である。 １．１０１・・・・・・シリコン基板、２，１０２・・
・・・・フィールド酸化膜、３，１０３・・・・・・ゲ
ート酸化膜、４・・・・・・開口、１０４・・・・・・
５ｉＯｚ膜の段差、５゜１０５・・・・・・アモルファ
スシリコン膜・後に単結晶膜に変わる、６・・・・・・
層間ＳｉＯ□膜、７・・・・・・コントロールゲート用
ポリシリコン膜、８・・・・・・ソースおよびドレイン
、９・・・・・・ＢＰＳＧ膜、ＩＯ・・・・・・金属配
線。 代理人 弁理士 内 原 晋 ３、！１
断面図であり、第１図（ｄ）は、完成断面図である。第
２図は実施例２の製造工程断面図である。 １．１０１・・・・・・シリコン基板、２，１０２・・
・・・・フィールド酸化膜、３，１０３・・・・・・ゲ
ート酸化膜、４・・・・・・開口、１０４・・・・・・
５ｉＯｚ膜の段差、５゜１０５・・・・・・アモルファ
スシリコン膜・後に単結晶膜に変わる、６・・・・・・
層間ＳｉＯ□膜、７・・・・・・コントロールゲート用
ポリシリコン膜、８・・・・・・ソースおよびドレイン
、９・・・・・・ＢＰＳＧ膜、ＩＯ・・・・・・金属配
線。 代理人 弁理士 内 原 晋 ３、！１
Claims (1)
- 単結晶シリコンのフローティングゲートを有する電気的
書込可能な記憶素子を含む半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084269A JPH01255271A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63084269A JPH01255271A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255271A true JPH01255271A (ja) | 1989-10-12 |
Family
ID=13825735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63084269A Pending JPH01255271A (ja) | 1988-04-05 | 1988-04-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255271A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196673A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 不揮発性半導体記憶装置とその製造方法 |
| DE4345007A1 (de) * | 1993-01-20 | 1994-07-21 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitereinrichtung mit einer einkristallinen Siliziumschicht |
| US8652902B2 (en) | 2011-03-03 | 2014-02-18 | Imec | Floating gate semiconductor memory device and method for producing such a device |
-
1988
- 1988-04-05 JP JP63084269A patent/JPH01255271A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03196673A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 不揮発性半導体記憶装置とその製造方法 |
| DE4345007A1 (de) * | 1993-01-20 | 1994-07-21 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitereinrichtung mit einer einkristallinen Siliziumschicht |
| US8652902B2 (en) | 2011-03-03 | 2014-02-18 | Imec | Floating gate semiconductor memory device and method for producing such a device |
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