JPH01212481A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPH01212481A JPH01212481A JP63037824A JP3782488A JPH01212481A JP H01212481 A JPH01212481 A JP H01212481A JP 63037824 A JP63037824 A JP 63037824A JP 3782488 A JP3782488 A JP 3782488A JP H01212481 A JPH01212481 A JP H01212481A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアモルファス半導体と多結晶薄膜の特性を活用
した薄膜半導体装置の製造方法に関する。
した薄膜半導体装置の製造方法に関する。
アモルファス半導体は、結晶体に比較して光学的に優れ
た特性をもっている反面、電子正孔の移動度等の電気特
性が結晶体には及ばない。このアモルファス半導体の電
気特性の欠点を改善する方法として真空熱処理による多
結晶化があるが、この場合、光学的特性が劣化する０例
えばアモルファスシリコンでは加熱にするとダングリン
グボンドに結合している水素原子が熱によって離脱し、
欠陥密度が増加する。
た特性をもっている反面、電子正孔の移動度等の電気特
性が結晶体には及ばない。このアモルファス半導体の電
気特性の欠点を改善する方法として真空熱処理による多
結晶化があるが、この場合、光学的特性が劣化する０例
えばアモルファスシリコンでは加熱にするとダングリン
グボンドに結合している水素原子が熱によって離脱し、
欠陥密度が増加する。
よって、光学的特性を利用する例えば光センサと、電気
特性を利用する例えばＦＥＴとをアモルファス半導体で
同一基板上形成した半導体装置では、ＦＥＴ部の特性が
劣化する。反対に両機能部を多結晶体で形成すれば光セ
ンサ部の性能が良好とならない、このため、両機能部が
同時に良好な性能を発揮する半導体装置を製造すること
が困難であった。
特性を利用する例えばＦＥＴとをアモルファス半導体で
同一基板上形成した半導体装置では、ＦＥＴ部の特性が
劣化する。反対に両機能部を多結晶体で形成すれば光セ
ンサ部の性能が良好とならない、このため、両機能部が
同時に良好な性能を発揮する半導体装置を製造すること
が困難であった。
また、光センサをアモルファス半導体で、ＦＥＴを多結
晶体で各々個別に製造した後、これらを合体する方法も
考えられるが、その方法によって形成される装置は信頼
性とコストの点で難点がある。
晶体で各々個別に製造した後、これらを合体する方法も
考えられるが、その方法によって形成される装置は信頼
性とコストの点で難点がある。
そこで光センサ等を形成するアモルファス半導体膜とＦ
ＥＴ等を形成する多結晶膜とを同一基板に形成した薄膜
半導体装置の製造方法が提案されている。この製造方法
では、基板上にプラズマＣＶＤでアモルファス半導体膜
を形成し、そのアモルファス半導体膜の所定部分（ＦＥ
Ｔとなる部分）をレーザ照射で多結晶化した後、電極等
のパターン形成を行っている。
ＥＴ等を形成する多結晶膜とを同一基板に形成した薄膜
半導体装置の製造方法が提案されている。この製造方法
では、基板上にプラズマＣＶＤでアモルファス半導体膜
を形成し、そのアモルファス半導体膜の所定部分（ＦＥ
Ｔとなる部分）をレーザ照射で多結晶化した後、電極等
のパターン形成を行っている。
ところが、上記の製造方法では、上記のパターン形成を
レーザ照射で多結晶化した部分に一致させて行う必要が
あるため次のような問題があった。
レーザ照射で多結晶化した部分に一致させて行う必要が
あるため次のような問題があった。
（１）、パターンを形成する際に複雑な位置合わせ工程
が必要となる。
が必要となる。
（２）０作成が極めて困難な高精密度のパターンを必要
とする。
とする。
この場合、位置合わせを容易に行うために必要以外の部
分を多結晶化して余裕を持たせる方法も考えられるが、
そのようにすればレーザ照射工程に長時間を要し新な問
題が発生する。
分を多結晶化して余裕を持たせる方法も考えられるが、
そのようにすればレーザ照射工程に長時間を要し新な問
題が発生する。
本発明はこのような事情に鑑みてなされたもので、上記
の種々の問題を一掃する薄膜半導体装置の製造方法を提
供することである。
の種々の問題を一掃する薄膜半導体装置の製造方法を提
供することである。
このために、本発明の薄膜半導体装置の製造方法は、ア
モルファス半導体でなる第１素子部と多結晶薄膜でなる
第２素子部とを同一基板上に形成する薄膜半導体装置の
製造方法であって、上記基板の片側全面にアモルファス
半導体膜を形成する工程と、該アモルファス半導体膜の
表面に所定のパターンの電極を形成する工程と、上記ア
モルファス半導体膜にお１才る電極の内の隣接する電極
間にレーザを照射して多結晶膜に変成する工程とを有す
るようにした。
モルファス半導体でなる第１素子部と多結晶薄膜でなる
第２素子部とを同一基板上に形成する薄膜半導体装置の
製造方法であって、上記基板の片側全面にアモルファス
半導体膜を形成する工程と、該アモルファス半導体膜の
表面に所定のパターンの電極を形成する工程と、上記ア
モルファス半導体膜にお１才る電極の内の隣接する電極
間にレーザを照射して多結晶膜に変成する工程とを有す
るようにした。
以下、本発明の一実施例の薄膜半導体装置の製造方法に
ついて説明する。第１図（ａ） （ｂ） （ｃ） （ｄ
） （ｅ）はその製造方法の説明図である。まず、ガラ
ス或いはセラミック等からなる基板１の上側全面にプラ
ズマＣＶＤ法によってアモルファスシリコン膜２を積層
形成する（第１図（ａｌ参照）、このプラズマＣＶＤ法
の代表的作成条件は次のとうりである。
ついて説明する。第１図（ａ） （ｂ） （ｃ） （ｄ
） （ｅ）はその製造方法の説明図である。まず、ガラ
ス或いはセラミック等からなる基板１の上側全面にプラ
ズマＣＶＤ法によってアモルファスシリコン膜２を積層
形成する（第１図（ａｌ参照）、このプラズマＣＶＤ法
の代表的作成条件は次のとうりである。
原料ガス ・・・・・・モノシラン（ＳｉＨ＊）原
料ガスの流量・・・・・・５〜３０ （ＳＣＣＭ）圧力
・・・＝ ０．０５〜Ｏ，ｌ （Ｔｏｒｒ）
電源 ＝ １３．５６ＭＨｚ 、 ０．０１
〜０．０５稠／ａａ 基板温度 ・・・・・・２００〜３００℃次に、こ
のようにして形成されたアモルファスシリコン膜２の上
側全面に真空蒸着によってアルミニュウム等の金属の導
体膜３を積層形成する（第１図山））。その後、該導体
膜３をフォトリソエツチングにより所定のパターンに加
工して電極３ ａ ｓ３ｂ、３ｃにする。すなわち、電
極３ａ、３ｃはアモルファスシリコン膜２の両端部に、
電ｔｉ３ｂその中間部に各々形成される（第１図（０）
参照）。
料ガスの流量・・・・・・５〜３０ （ＳＣＣＭ）圧力
・・・＝ ０．０５〜Ｏ，ｌ （Ｔｏｒｒ）
電源 ＝ １３．５６ＭＨｚ 、 ０．０１
〜０．０５稠／ａａ 基板温度 ・・・・・・２００〜３００℃次に、こ
のようにして形成されたアモルファスシリコン膜２の上
側全面に真空蒸着によってアルミニュウム等の金属の導
体膜３を積層形成する（第１図山））。その後、該導体
膜３をフォトリソエツチングにより所定のパターンに加
工して電極３ ａ ｓ３ｂ、３ｃにする。すなわち、電
極３ａ、３ｃはアモルファスシリコン膜２の両端部に、
電ｔｉ３ｂその中間部に各々形成される（第１図（０）
参照）。
その後、電極３ｂと３Ｃの間のアモルファスシリコン膜
２部分をレーザのスキャン照射によって熱処理してアモ
ルファスシリコン中の水素を追い出して多結晶膜２′に
変成する（第２図（ｄ）参照）。
２部分をレーザのスキャン照射によって熱処理してアモ
ルファスシリコン中の水素を追い出して多結晶膜２′に
変成する（第２図（ｄ）参照）。
この場合、電極３ｂ、３０部はマスクの機能を果たす。
また、レーザはそのビーム径がある幅を有しスキャンが
容易にオーバラップできる所謂ボケの状態が好ましい。
容易にオーバラップできる所謂ボケの状態が好ましい。
次に、このようにして形成された多結晶シリコン膜２”
の上面及び電極３ｂ、３ｃの相互に対向する各々の縁部
にプラズマＣＶＤ法によりシリコン酸化膜（Ｓｔ（ｈ）
等の絶縁膜４を形成し、さらに該絶縁膜４の上面に真空
蒸着法等により導体膜を積層形成して電極５をパターン
形成する。
の上面及び電極３ｂ、３ｃの相互に対向する各々の縁部
にプラズマＣＶＤ法によりシリコン酸化膜（Ｓｔ（ｈ）
等の絶縁膜４を形成し、さらに該絶縁膜４の上面に真空
蒸着法等により導体膜を積層形成して電極５をパターン
形成する。
以上のように形成された半導体装置Ａは、アモルファス
シリコン膜２が形成されている側が光センサとなり、光
りを良好な特性で感知すると共に、多結晶シリコン膜２
°が形成されている側が電気的に駆動するＦＥＴとなる
。すなわち、電極３ａは例えば電源端子、３ｂはソース
、３Ｃはドレイン、電極５はゲートとなる。
シリコン膜２が形成されている側が光センサとなり、光
りを良好な特性で感知すると共に、多結晶シリコン膜２
°が形成されている側が電気的に駆動するＦＥＴとなる
。すなわち、電極３ａは例えば電源端子、３ｂはソース
、３Ｃはドレイン、電極５はゲートとなる。
以上から本発明によれば、電極パターンを形成する際の
複雑な位置合わせ工程と高密度のパターンの作成を解消
し、製造工程の簡略化と薄膜半導体装置の品質の向上が
図れる。
複雑な位置合わせ工程と高密度のパターンの作成を解消
し、製造工程の簡略化と薄膜半導体装置の品質の向上が
図れる。
第１図（ａ） （ｂ） （ｃ） （ｄ） （ｅ）は本発
明の一実施例のｌｌ膜半導体装置の製造工程を示す説明
図である。 １・・・基板、２・・・アモルファスシリコン膜、２′
・・・多結晶シリコン膜、３・・・導体、３ａ、３ｂ、
３ｃ・・・電極、４・・・絶縁膜、５・・・電極。
明の一実施例のｌｌ膜半導体装置の製造工程を示す説明
図である。 １・・・基板、２・・・アモルファスシリコン膜、２′
・・・多結晶シリコン膜、３・・・導体、３ａ、３ｂ、
３ｃ・・・電極、４・・・絶縁膜、５・・・電極。
Claims (1)
- （１）、アモルファス半導体でなる第１素子部と多結晶
薄膜でなる第２素子部とを同一基板上に形成する薄膜半
導体装置の製造方法であって、 上記基板の片側全面にアモルファス半導体膜を形成する
工程と、該アモルファス半導体膜の表面に所定のパター
ンの電極を形成する工程と、上記アモルファス半導体膜
における電極の内の隣接する電極間にレーザを照射して
多結晶膜に変成する工程とを有する薄膜半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037824A JPH01212481A (ja) | 1988-02-20 | 1988-02-20 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037824A JPH01212481A (ja) | 1988-02-20 | 1988-02-20 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01212481A true JPH01212481A (ja) | 1989-08-25 |
Family
ID=12508272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63037824A Pending JPH01212481A (ja) | 1988-02-20 | 1988-02-20 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01212481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214684B1 (en) * | 1995-09-29 | 2001-04-10 | Canon Kabushiki Kaisha | Method of forming a semiconductor device using an excimer laser to selectively form the gate insulator |
-
1988
- 1988-02-20 JP JP63037824A patent/JPH01212481A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6214684B1 (en) * | 1995-09-29 | 2001-04-10 | Canon Kabushiki Kaisha | Method of forming a semiconductor device using an excimer laser to selectively form the gate insulator |
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