KR101116263B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 터널 절연막, 제1 두께의 제1 도전막, 및 제1 하드 마스크막을 순차적으로 적층한 후, 제1 하드 마스크막 상부에 보조 패턴을 형성하고, 보조 패턴 측벽에 제1 스페이서를 형성하는 단계; 제1 스페이서 사이에 제2 하드 마스크 패턴을 형성한 후, 보조 패턴 및 제1 스페이서를 제거하는 단계; 제2 하드 마스크 패턴 사이에 노출된 제1 하드 마스크 막을 식각하여 제1 하드 마스크 패턴을 형성한 후, 제1 하드 마스크 패턴 사이에 노출된 제1 도전막을 제1 두께보다 얇은 제2 두께만큼 식각하여 제1 도전 패턴의 상단을 형성하는 단계; 제1 하드 마스크 패턴의 측벽 및 제1 도전 패턴 상단의 측벽에 제2 스페이서를 형성한 후, 제2 스페이서 사이에 노출된 제1 도전막을 식각하여 제1 도전 패턴의 상단보다 넓은 폭을 가진 제1 도전 패턴의 하단을 형성하는 단계; 제1 도전 패턴의 하단 사이에서 노출된 터널 절연막 및 반도체 기판을 식각하여 트렌치를 형성한 후, 트렌치 내부에 소자 분리막을 형성하는 단계; 제1 도전 패턴의 표면을 따라 유전체막을 형성한 후, 유전체막 상에 제2 도전막을 형성하는 단계를 포함한다.
커플링 비율, 2단 플로팅 게이트, 종횡비, 트렌치

Description

반도체 소자의 제조 방법{Manufacturing method of a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트의 높이를 높게 형성하더라도 종횡비를 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 데이터를 저장하는 다수의 셀을 포함한다. 각각의 셀은 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트 패턴을 포함하며 프로그램 및 소거 동작 통해 데이터가 저장 또는 삭제된다. 예를 들어 반도체 기판의 벌크(bulk)에 0V가 인가되고, 콘트롤 게이트에 20V이상의 고전압이 인가되면, 터널 절연막 양단에 전압이 유도되어 전자가 기판으로부터 플로팅 게이트로 이동하여 프로그램 동작을 수행할 수 있다. 반면, 콘트롤 게이트에 0V가 인가되고 벌크에 -20V가 인가되면, 콘트롤 게이트와 기판 사이의 전압차에 의해 플로팅 게이트에 주입된 전자가 기판으로 방출되어 소거 동작을 수행할 수 있다.
이와 같은 셀의 동작 특성은 게이트 패턴 구조와 연관이 있다. 특히, 수학 식 1로 표기되는 커플링 비율(coupling ratio)은 메모리 셀의 동작 특성 및 메모리 셀의 효율을 결정하는 중요한 인자가 된다.
α = Cono / Ctotal ( Ctotal = Cono + Ctox )
(α: 커플링 비율, Cono : 플로팅 게이트와 콘트롤 게이트 간의 캐패시턴스, Ctox : 기판과 플로팅 게이트 간의 캐패시턴스)
보다 상세히 하면, 커플링 비율은 그 값이 높으면 낮은 동작 전압에서 적은 프로그램 횟수만으로 프로그램 및 소거 동작이 가능하기 때문에 소자의 동작 속도에 직접적인 영향을 준다. 이에 따라 커플링 비율이 높은 반도체 소자는 낮은 동작 전압을 통해 동작이 가능하므로 높은 동작 전압을 위한 트랜지스터를 요하지 않는 등 전반적인 반도체 소자의 구성을 단순화할 수 있게 한다. 그러나 최근 반도체 소자가 고집적화됨에 따라 반도체 소자를 구성하는 패턴들이 줄어듦으로써 커플링 비율 또한 줄어들고 있는 추세이다. 이러한 고집적화에 대응하여 커플링 비율을 높이기 위해서는 Cono의 값을 증대시켜야 한다. Cono의 값을 증대시키는 방법으로는 플로팅 게이트와 콘트롤 게이트가 접촉하는 면적을 증대시키는 방법 및 유전율이 높은 재료를 이용하여 유전체막을 형성하는 방법이 있다. 플로팅 게이트와 콘트롤 게이트가 접촉하는 면적을 증대시키는 방법으로는 플로팅 게이트의 높이를 높게 형성하는 방법과, 플로팅 게이트를 소자 분리영역까지 확장하여 형성하는 방법이 있다. 이러한 방법들 중 플로팅 게이트를 소자 분리영역까지 확장하여 형성하는 방법은 노광 공정 및 식각 공정의 한계로 인하여 실질적으로 적용하기 어렵 다. 또한 유전율이 높은 유전체막을 도입하는 방법은 유전율이 높은 물질의 전기적인 특성이 기존 유전체막으로 이용되고 있는 ONO(oxide-nitride-oxide)구조의 전기적 특성에 비해 현저히 떨어지므로 실제 반도체 소자의 제조에 이용하기가 쉽지 않다. 이에 따라 커플링 비율을 증가시키기 위해 플로팅 게이트의 높이를 증가시키는 방법이 가장 일반적으로 사용되고 있다.
그러나 플로팅 게이트의 높이를 증가시키면 소자 분리막 형성시 갭-필(gap-fill) 특성이 저하된다. 이하, 도 1을 참조하여 갭-필 특성 저하에 대해 상세히 설명한다.
도 1을 참조하면, 플로팅 게이트 형성을 위한 하드 마스크 패턴(14)을 통해 플로팅 게이트용 폴리 실리콘(12)막 뿐 아니라 반도체 기판(10)의 소자 분리영역에 트렌치(15)가 형성된다. 보다 상세히 하면 플로팅 게이트를 형성하기 위해 먼저, 반도체 기판(10)상에 터널 절연막(11), 폴리 실리콘막(12), 식각 정지막(13)을 순차적으로 형성한 후, 식각 정지막(13) 상에 하드 마스크 패턴(14)을 형성한다. 이러한 하드 마스크 패턴(14) 사이에 노출된 식각 정지막(13), 폴리 실리콘막(12), 터널 절연막(11), 반도체 기판(10)을 식각하여 트렌치(15)를 형성한다. 이 후, 액티브 영역을 정의하는 소자 분리막을 형성하기 위해 트렌치(15) 내부를 절연물로 채운다. 트렌치(15) 내부를 절연물로 채우기 위해서 트렌치(15) 뿐 아니라 트렌치(15) 상부의 터널 절연막(11), 폴리 실리콘막(12), 식각 정지막(13), 하드 마스크 패턴(14) 사이의 공간도 절연물로 채워야 한다. 이때, 절연물의 갭-필 특성 향상을 위해 트렌치(15)의 깊이(B) 및 터널 절연막(11), 폴리 실리콘막(12), 식각 정 지막(13), 하드 마스크 패턴(14)의 높이의 총합(B)과 트렌치(15)의 폭(A)의 비를 의미하는 종횡비(aspect ratio)는 6이하의 범위를 만족하는 것이 바람직하다. 그러나 반도체 소자가 고집적화에 대응하여 트렌치(15)의 폭(A)이 감소하면 종횡비가 증가되며, 이러한 종횡비 증가는 플로팅 게이트의 높이(C)의 증가에 의해 더욱 심화되어 6이하의 범위를 만족하기 어려워진다. 이에 따라 플로팅 게이트의 높이(C) 증가에는 제한이 따른다. 이러한 제한을 극복하기 위하여 소자 분리막용 절연물의 갭-필 특성을 향상시키기 위해 PSZ(polysilazane) 등 점성이 있는 물질들이 제시되고 있지만, PSZ등은 기존 소자 분리막 재료에 비해 스트레스 및 결함이 많아 셀 구동에 악영향을 끼치기 때문에 적용하기 어렵다. 뿐만 아니라 PSZ등의 물질은 점성이 있으며 구조가 치밀하지 못하여 어닐링(annealing)공정 등 부수적인 공정을 요구하므로 반도체 소자의 제조 공정을 복잡하게 하는 문제가 있고, 셀의 데이터 유지특성(retention) 및 프로그램/소거 반복 특성(cycling) 저하를 야기하므로 문제가 있다.
본 발명은 플로팅 게이트의 높이를 높게 형성하더라도 종횡비를 개선할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판상에 터널 절연막, 제1 두께의 제1 도전막, 및 제1 하드 마스크막을 순차적으로 적층한 후, 제1 하드 마스크막 상부에 보조 패턴을 형성하고, 보조 패턴 측벽에 제1 스페이서를 형성하는 단계; 제1 스페이서 사이에 제2 하드 마스크 패턴을 형성한 후, 보조 패턴 및 제1 스페이서를 제거하는 단계; 제2 하드 마스크 패턴 사이에 노출된 제1 하드 마스크 막을 식각하여 제1 하드 마스크 패턴을 형성한 후, 제1 하드 마스크 패턴 사이에 노출된 제1 도전막을 제1 두께보다 얇은 제2 두께만큼 식각하여 제1 도전 패턴의 상단을 형성하는 단계; 제1 하드 마스크 패턴의 측벽 및 제1 도전 패턴 상단의 측벽에 제2 스페이서를 형성한 후, 제2 스페이서 사이에 노출된 제1 도전막을 식각하여 제1 도전 패턴의 상단보다 넓은 폭을 가진 제1 도전 패턴의 하단을 형성하는 단계; 제1 도전 패턴의 하단 사이에서 노출된 터널 절연막 및 반도체 기판을 식각하여 트렌치를 형성한 후, 트렌치 내부에 소자 분리막을 형성하는 단계; 제1 도전 패턴의 표면을 따라 유전체막을 형성한 후, 유전체막 상에 제2 도전막을 형성하는 단계를 포함한다.
제1 하드 마스크막을 형성하기 전, 제1 도전막 상부에 연마 정지층을 더 적층한다.
트렌치를 형성하는 단계에서 제2 스페이서의 폭이 좁아진다.
트렌치를 형성하는 단계 이 후, 상기 제2 스페이서를 제거하는 단계를 더 포함한다.
제1 두께는 500Å 내지 2000Å인 것이 바람직하다.
제1 하드 마스크 패턴은 산화물을 포함하고, 제2 스페이서는 실리콘 질화물을 포함한다.
보조 패턴을 형성하는 단계는 제1 하드 마스크막 상에 보조막을 형성하는 단계; 보조막 상에 포토레지스트 패턴을 형성하는 단계; 및 포토레지스트 패턴 사이에서 노출된 보조막을 식각하는 단계를 포함한다.
제2 하드 마스크 패턴을 형성하는 단계는 제2 스페이서 사이를 매립하도록 제2 하드 마스크 막을 형성하는 단계; 및 보조 패턴 및 제2 스페이서 상부의 제2 하드 마스크 막을 제거하는 단계를 포함한다.
보조 패턴 및 제1 스페이서는 실리콘 질화물을 포함한다.
제2 하드 마스크 패턴은 제1 하드 마스크막과 동일한 물질을 포함한다.
트렌치 내부에 소자 분리막을 형성하는 단계는 트렌치 내부를 절연물로 채우는 단계, 및 절연물을 식각하여 EFH(effective field oxide height)를 조절하는 단 계를 포함한다.
소자 분리막의 표면은 반도체 기판보다 돌출되고, 제1 도전 패턴의 하단 표면보다 낮게 형성된다.
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본 발명은 플로팅 게이트의 높이를 종래보다 높게 형성함과 더불어 플로팅 게이트 상단의 폭을 하단의 폭보다 좁게 형성하여 플로팅 게이트 상단 사이의 폭이 하단 사이의 폭보다 넓도록 한다. 이에 따라 본 발명은 플로팅 게이트와 콘트롤 게이트의 접촉 면적을 증대시킬 수 있으므로 커플링 비율을 개선할 수 있다. 뿐만 아니라 본 발명에서 플로팅 게이트 상단 사이의 폭이 플로팅 게이트 하단 사이의 폭보다 넓게 형성되므로 전체적인 종횡비가 개선되어 소자 분리막 형성시 갭-필 특성을 개선할 수 있다. 결과적으로 본 발명은 커플링 비율 증대를 통해 고집적화된 반도체 소자를 제조하더라도 반도체 소자의 동작 효율이 저하되는 것을 막을 수 있을 뿐 아니라, 갭-필 특성 개선을 통해 반도체 소자의 제조 공정 안정성을 향상시킬 수 있다. 또한 본 발명은 플로팅 게이트와 콘트롤 게이트의 접촉면적이 넓어지더라도 종횡비를 개선할 수 있으므로 갭-필 특성 향상을 위해 어닐링등 추가 공정을 요하는 소자 분리막 재료를 사용하지 않아도 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 순차적으로 나타내는 도면이다.
도 2a를 참조하면, 반도체 기판(200)상에 터널 절연막(210), 제1 도전막(220) 및 하드 마스크막(240)을 순차적으로 형성한 후, 하드 마스크막(240) 상에 포토레지스트 패턴(250)을 형성한다. 제1 도전막(220)은 플로팅 게이트를 형성하기 위한 도전막으로서 폴리 실리콘을 이용하여 형성한다. 하드 마스크막(240)은 실리콘 질화물 또는 산화물을 이용하여 형성한다. 또한, 제1 도전막(220)과 하드 마스크막(240) 사이에는 연마 정지막(230)을 더 형성할 수 있다. 연마 정지막(230)은 소자 분리막 형성을 위해 후속 공정에서 실시되는 화학적 기계적 연마(Chemical mechanical polishing : 이하, "CMP"라 함)에 의해 제1 도전막(220)이 손상되지 않도록 한다.
본 발명에 따른 제1 도전막(220)은 종래보다 높은 제1 두께(d1)로 형성된다. 제1 두께(d1)는 반도체 소자의 설계 구조에 따라 다양한 값을 가질 수 있으나, 후속 공정에서 형성되는 제1 도전 패턴 상단의 폭을 고려하여 500Å 내지 2000Å로 형성하는 것이 바람직하다.
도 2b를 참조하면, 포토레지스트 패턴 사이에서 노출된 하드 마스크 막이 식각되어 하드 마스크 패턴(240a)이 형성된다. 이 후 하드 마스크 패턴(240a) 사이에 노출된 연마 정지막(230)을 식각함으로써 연마 정지 패턴(230a)이 형성되고, 제1 도전막(220)이 노출된다. 노출된 제1 도전막(220)은 제1 두께(d1)보다 얇은 제2 두께(d2)만큼 식각된다. 이 후, 남은 포토레지스트 패턴을 제거한다. 이와 같은 식각 공정에 의해 하드 마스크 패턴(240a) 하부에 대응하는 제1 도전막(220)에는 제2 두께(d2)의 제1 도전 패턴 상단(220a)이 형성되고, 나머지 부분에는 제1 두께(d1) 및 제2 두께(d2)의 차인 제3 두께(d3)의 제1 도전막(220)이 남는다.
도 2c를 참조하면, 하드 마스크 패턴(240a), 연마 정지 패턴(230a) 및 제1 도전 패턴 상단(220a)의 측벽에 스페이서(260)를 형성한다. 스페이서(260)는 전체 구조 상부에 스페이서 막을 형성한 후, 스페이서 막이 하드 마스크 패턴(240a), 연마 정지 패턴(230a) 및 제1 도전 패턴 상단(220a)의 측벽에만 남도록 식각함으로써 형성할 수 있다. 식각 공정의 안정성을 위해 스페이서(260)는 하드 마스크 패턴(240a)과 식각 선택비가 다른 물질로 형성된다. 예를 들어 하드 마스크 패턴(240a)이 산화물을 포함할 경우, 스페이서(260)는 실리콘 질화물을 포함한다. 스페이서(260) 형성 후, 스페이서(260) 사이는 제1 폭(W1)으로 이격된다.
도 2d를 참조하면, 스페이서(260) 및 하드 마스크 패턴(240a)을 포함하는 식각 패턴(262) 사이에서 노출된 제3 두께의 제1 도전막 및 반도체 기판(200)을 식각한다. 이에 따라 반도체 기판(200)에 액티브 영역을 정의하는 트렌치(270)가 형성되며, 트렌치(270)에 나란하며 제1 도전 패턴의 상단(220a)보다 넓은 폭을 가지는 제1 도전 패턴의 하단(220b)이 형성된다. 즉, "凸" 형태의 제1 도전 패턴(221)이 형성된다. 이 때 제1 도전 패턴 하단(220b) 사이는 도 2c의 스페이서(260)와 동일한 제1 폭(W1)이격된다. 또한, 트렌치(270)를 형성하는 과정에서 스페이서(260)가 식각되어 스페이서(260) 사이의 폭은 제1 폭(W1)보다 넓은 제2 폭(W2)으로 이격된다. 즉, 제2 폭(W2)에 대한 제1 도전 패턴의 상단(220a), 연마 정지 패턴(230a), 및 제1 하드 마스크 패턴(240a)의 높이의 비를 의미하는 상부 종횡비는 제1 폭(W1)에 대한 트렌치(270)의 높이(D)를 의미하는 하부 종횡비보다 작아진다. 이에 따라 제1 도전 패턴의 상단(220a)에 의해 플로팅 게이트를 형성하기 위한 전체적인 제1 도전 패턴(221)의 높이가 증가하더라도 제1 폭(W1)보다 넓게 형성된 제2 폭(W2)에 의해 후속 공정에서 절연물로 채워져야할 폭의 평균은 종래보다 감소한다. 이에 따라 제1 폭(W1) 및 제2 폭(W2)의 평균에 대한 후속 공정에서 절연물로 채워져야할 높이 총합(E)의 비를 의미하는 전체 종횡비가 줄어들어 갭-필 특성이 개선될 수 있다. 후속 공정에서 소자 분리막 형성이 용이하도록 하기 위해 전체 종횡비는 낮을수록 좋으며, 그 최대값은 반도체 소자의 특성에 따라 4 내지 6 이하인 것이 바람직하다. 결과적으로 전체 종횡비의 최대값은 6이하인 것이 바람직하다. 이러한 종횡비는 제1 도전 패턴 하단(220b)보다 좁은 폭으로 형성된 제1 도전 패턴 상단(220a)에 의해 가능하다. 본 발명에서 제2 폭(W2)을 더 넓혀서 종횡비를 더욱 개선하기 위해 인산을 이용하여 스페이서(260)를 완전히 제거할 수도 있다.
도 2e를 참조하면, 트렌치 내부가 매립되도록 전체 구조 상부에 절연물을 증착한 후, 절연물이 트렌치 내부에만 남도록 CMP공정을 실시한다. 이후, EFH(effective field oxide height)를 조절하기 위해 식각 공정으로 트렌치 내부에 남은 절연물의 높이를 낮춰 소자 분리막(272)을 형성한다. 이에 따라 소자 분리막(272)의 표면은 반도체 기판(200)보다 돌출되고, 제1 도전 패턴 하단(220b)의 상면보다 낮게 형성된다.
도 2f를 참조하면, 소자 분리막(272) 형성 후, 남은 스페이서, 연마 정지 패턴 및 하드 마스크 패턴을 제거함에 따라 제1 도전 패턴 하단(220b) 및 제1 도전 패턴 상단(220a)을 포함하는 제1 도전 패턴(221)의 표면이 노출된다. 이 후 노출된 제1 도전 패턴(221)의 표면을 따라 유전체막(280)을 형성하고, 유전체막(280) 상부에 제2 도전막(290)을 형성한다. 제2 도전막(290)은 콘트롤 게이트를 형성하기 위한 것이다. 이 후, 소자 분리막(272)과 수직한 방향으로 제2 도전막(290), 유전체막(280) 및 제1 도전 패턴(221)을 식각하여 게이트 패턴을 완성한다.
이와 같이 본 발명은 하단(220b)보다 좁은 폭으로 형성되는 상단(220a)을 포함하는 플로팅 게이트에 의해 상단(220a)의 측벽 높이만큼 콘트롤 게이트와의 접촉 면적을 증대시켜 커플링 비율을 개선할 수 있다. 뿐만 아니라 본 발명은 제1 도전 패턴 하단(220b)보다 좁은 폭으로 형성되는 상단(220a)에 의해 전체적인 트렌치의 종횡비를 개선할 수 있어 일반적인 고밀도 플라즈마(High Density Plasma) 산화막으로 소자 분리막을 형성하더라도 갭-필 특성을 개선할 수 있다. 이에 따라 점성이 있는 절연물을 이용하지 않더라도 소자 분리막의 갭-필 특성을 개선할 수 있으므로 어닐링 등의 추가 공정을 삭제할 수 있다.
도 3a 내지 도 3e는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법에 관한 것이다. 도 3a 내지 도 3e에 도시된 실시 예는 소자 분리막을 형성하기 용이하도록 전체적인 트렌치의 종횡비 확보를 위해 제1 도전 패턴 상단을 노광 해상도 이하의 폭을 가지는 하드 마스크 패턴을 이용하여 형성해야 하는 경우 적용되는 것이다. 이에 따라 도 3a 내지 도 3e에서는 도 2a 내지 도 2f에서 상술한 실시 예와 하드 마스크 패턴의 형성 방법만 다를 뿐 그 이외의 내용은 동일하다.
도 3a를 참조하면, 반도체 기판(300)상에 터널 절연막(310), 제1 도전막(320), 제1 하드 마스크막(340) 및 보조막(350)을 순차적으로 형성한 후, 보조막(350) 상에 포토레지스트 패턴(360)을 형성한다. 제1 도전막(320)은 플로팅 게이트를 형성하기 위한 것으로 폴리 실리콘을 이용하여 형성된다. 제1 하드 마스크막(340)은 실리콘 질화물 또는 산화물을 이용하여 형성한다. 또한, 제1 도전막(320)과 제1 하드 마스크막(340) 사이에는 연마 정지막(330)을 더 형성할 수 있다. 연마 정지막(330)은 소자 분리막 형성을 위한 CMP공정에서 연마를 멈추도록 함으로써 제1 도전막(320)이 손상되지 않게 한다. 본 발명에 따른 제1 도전막(320)은 종래보다 높은 제1 두께(d1)로 형성된다. 제1 두께(d1)는 반도체 소자의 설계 구조에 따라 다양한 값을 가질 수 있으나, 후속 공정에서 형성되는 제1 도 전 패턴 상단의 폭을 고려하여 500Å 내지 2000Å로 형성하는 것이 바람직하다.
도 3b를 참조하면, 포토레지스트 패턴 사이에서 노출된 보조막(350)을 식각하여 보조 패턴(350a)을 형성한 후, 보조 패턴(350a) 측벽에 보조 패턴(350a)과 동일한 물질로 보조 스페이서(370)를 형성한다. 보조 스페이서(370)는 보조 패턴(350a) 사이의 공간이 매립되도록 전체구조 상부에 스페이서 막을 형성한 후, 스페이서 막이 보조 패턴(350a) 양측에만 남도록 식각함으로써 형성된다. 이에 따라 보조 스페이서(370)와 보조 패턴(350a)을 포함하는 보조 식각 패턴(372) 사이의 폭은 포토레지스트 패턴 형성시 노광 장비의 해상도에 의해 제한된 폭보다 더 좁아진다.
도 3c를 참조하면, 보조 식각 패턴(372) 사이의 공간이 매립되도록 제2 하드 마스크 막(380)을 형성한다. 제2 하드 마스크 막(380)은 보조 식각 패턴(372)과 식각 선택비가 다르며, 제1 하드 마스크막(340)과 동일한 물질을 이용하여 형성한다. 예를 들어 보조 식각 패턴(372)이 실리콘 질화물로 형성된 경우, 제2 하드 마스크 막(380) 및 제1 하드 마스크 막(340)은 산화물로 형성된다.
도 3d를 참조하면, CMP공정을 통해 보조 식각 패턴 상부의 제2 하드 마스크 막이 제거되고 보조 식각 패턴 사이에 제2 하드 마스크 패턴(380a)이 형성된다. 제2 하드 마스크 패턴(380a) 형성을 위한 CMP공정 진행시 보조 식각 패턴과 제2 하드 마스크 막은 서로 다른 식각 선택비를 가지므로 보조 식각 패턴이 연마 정지층 역할을 할 수 있다. 제2 하드 마스크 패턴(380a) 형성 후, 보조 식각 패턴을 제거한다. 보조 식각 패턴이 실리콘 질화물을 포함하는 경우, 보조 식각 패턴은 인산 을 이용하여 제거될 수 있다.
도 3e를 참조하면, 제2 하드 마스크 패턴(380a) 사이에서 노출된 제1 하드 마스크 막이 식각되어 제1 하드 마스크 패턴(340a)이 형성된다. 이 후 제1 하드 마스크 패턴(340a) 사이에 노출된 연마 정지막(330)을 식각함으로써 연마 정지 패턴(330a)이 형성되고, 제1 도전막(320)이 노출된다. 노출된 제1 도전막(320)은 제1 두께(d1)보다 얇은 제2 두께(d2)만큼 식각된다. 제2 하드 마스크 패턴(380a) 하부에 제1 하드 마스크 패턴(340a)을 더 형성하는 것은 제2 하드 마스크 패턴(380a) 형성 공정상 특징으로 인하여 제2 하드 마스크 패턴(380a)의 두께를 높게 형성할 수 없기 때문이다. 즉, 제2 하드 마스크 패턴(380a)의 두께는 제1 도전막(320)의 식각이 완료될 때까지 유지될 수 없으므로 식각 공정의 안정성을 위하여 제1 하드 마스크 패턴(340a)을 더 형성하는 것이다. 이후의 공정은 도 2c 내지 도 2f와 동일하다.
이와 같은 본 발명은 낸드 플래시 메모리의 셀 트랜지스터에서 커플링 비율을 확보하기 위한 방법뿐 아니라 각종 메모리, 비메모리 분야에서 두 증착 층 간의 접촉 면적을 확대하고자 하는 반도체 공정에 폭넓게 사용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 반도체 소자의 일부를 나타내는 단면도.
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들.
도 3a 내지 도 3e는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 단계적으로 나타내는 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
200, 300 : 반도체 기판 210, 310 : 터널 절연막
220, 320 : 제1 도전막 230, 330 : 연마 정지층
240, 340, 380 : 하드 마스크막 250, 360 : 포토 레지스트 패턴
220a, 320a : 제1 도전 패턴 상단 220b, 320b : 제1 도전 패턴 하단
240a, 340a, 380a : 하드 마스크 패턴
260, 370 : 스페이서 270 : 트렌치
262, 372 : 식각 패턴 221 : 제1 도전 패턴
272 : 소자 분리막 280 : 유전체막
290 : 제2 도전막 230a, 330a : 연마 정지 패턴

Claims (14)

  1. 반도체 기판상에 터널 절연막, 제1 두께의 제1 도전막, 및 제1 하드 마스크막을 순차적으로 적층한 후, 상기 제1 하드 마스크막 상부에 보조 패턴을 형성하고, 상기 보조 패턴 측벽에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서 사이에 제2 하드 마스크 패턴을 형성한 후, 상기 보조 패턴 및 상기 제1 스페이서를 제거하는 단계;
    상기 제2 하드 마스크 패턴 사이에 노출된 상기 제1 하드 마스크 막을 식각하여 제1 하드 마스크 패턴을 형성한 후, 상기 제1 하드 마스크 패턴 사이에 노출된 상기 제1 도전막을 상기 제1 두께보다 얇은 제2 두께만큼 식각하여 제1 도전 패턴의 상단을 형성하는 단계;
    상기 제1 하드 마스크 패턴의 측벽 및 상기 제1 도전 패턴 상단의 측벽에 제2 스페이서를 형성한 후, 상기 제2 스페이서 사이에 노출된 상기 제1 도전막을 식각하여 상기 제1 도전 패턴의 상단보다 넓은 폭을 가진 제1 도전 패턴의 하단을 형성하는 단계;
    상기 제1 도전 패턴의 하단 사이에서 노출된 상기 터널 절연막 및 상기 반도체 기판을 식각하여 트렌치를 형성한 후, 상기 트렌치 내부에 소자 분리막을 형성하는 단계;
    상기 제1 도전 패턴의 표면을 따라 유전체막을 형성한 후, 상기 유전체막 상에 제2 도전막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 하드 마스크막을 형성하기 전, 상기 제1 도전막 상부에 연마 정지층을 더 적층하는 반도체 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 트렌치를 형성하는 단계에서 상기 제2 스페이서의 폭이 좁아지는 반도체 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 트렌치를 형성하는 단계 이 후, 상기 제2 스페이서를 제거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 두께는 500Å 내지 2000Å인 반도체 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제1 하드 마스크 패턴은 산화물을 포함하고,
    상기 제2 스페이서는 실리콘 질화물을 포함하는 반도체 소자의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 보조 패턴을 형성하는 단계는
    상기 제1 하드 마스크막 상에 보조막을 형성하는 단계;
    상기 보조막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴 사이에서 노출된 보조막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2 하드 마스크 패턴을 형성하는 단계는
    상기 제2 스페이서 사이를 매립하도록 제2 하드 마스크 막을 형성하는 단계; 및
    상기 보조 패턴 및 상기 제2 스페이서 상부의 상기 제2 하드 마스크 막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 보조 패턴 및 상기 제1 스페이서는 실리콘 질화물을 포함하는 반도체 소자의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제2 하드 마스크 패턴은 상기 제1 하드 마스크막과 동일한 물질을 포함하는 반도체 소자의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 트렌치 내부에 소자 분리막을 형성하는 단계는
    상기 트렌치 내부를 절연물로 채우는 단계; 및
    상기 절연물을 식각하여 EFH(effective field oxide height)를 조절하는 단계를 포함하는 반도체 소자의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 소자 분리막의 표면은 상기 반도체 기판보다 돌출되고, 상기 제1 도전 패턴의 하단 표면보다 낮게 형성된 반도체 소자의 제조 방법.
  13. 삭제
  14. 삭제
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* Cited by examiner, † Cited by third party
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KR20070077969A (ko) * 2006-01-25 2007-07-30 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030058442A (ko) * 2001-12-31 2003-07-07 동부전자 주식회사 플래쉬 메모리 셀 제조 방법
KR20070077969A (ko) * 2006-01-25 2007-07-30 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법

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