KR20120031813A - 공극을 구비하는 소자분리막을 갖는 반도체 소자 및 그 제조방법 - Google Patents

공극을 구비하는 소자분리막을 갖는 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20120031813A
KR20120031813A KR1020100093422A KR20100093422A KR20120031813A KR 20120031813 A KR20120031813 A KR 20120031813A KR 1020100093422 A KR1020100093422 A KR 1020100093422A KR 20100093422 A KR20100093422 A KR 20100093422A KR 20120031813 A KR20120031813 A KR 20120031813A
Authority
KR
South Korea
Prior art keywords
insulating layer
insulating film
layer
film
capping
Prior art date
Application number
KR1020100093422A
Other languages
English (en)
Inventor
김동원
심재황
송두헌
나영섭
최봉현
김영재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100093422A priority Critical patent/KR20120031813A/ko
Publication of KR20120031813A publication Critical patent/KR20120031813A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

소자분리막 내의 공극들을 구비하는 반도체 소자가 제공된다. 상기 반도체 소자는 반도체 기판 내에 형성되어 복수의 활성영역들을 한정하는 트렌치를 구비한다. 상기 복수의 활성영역들 상에 부유게이트들이 위치하고, 상기 트렌치 내에 소자분리막이 배치된다. 상기 소자분리막은 그 내부에 최종 공극을 구비하고, 상기 최종 공극은 상기 부유게이트들의 바닥면 보다 낮은 레벨에 위치한다. 상기 반도체 소자의 제조방법들 역시 제공된다.

Description

공극을 구비하는 소자분리막을 갖는 반도체 소자 및 그 제조방법{Semiconductor devices having an isolation layer with air gap and methods of fabricating the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다. 상세하게는, 본 발명은 공극을 구비하는 소자분리막을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 활성영역들 사이에 형성되는 소자분리막의 폭은 점점 감소하고 있다. 따라서, 서로 인접한 활성영역들 사이의 기생 커패시턴스가 증가하여 반도체 소자가 오동작할 수 있다.
상기 기생 커패시턴스는 소자분리막의 유전상수와 밀접한 관련이 있을 수 있다. 즉, 상기 소자분리막의 유전상수가 감소하면, 활성영역들 사이의 기생 커패시턴스 역시 감소할 수 있다.
최근에, 활성영역들 사이의 기생 커패시턴스를 감소시키기 위하여 소자분리막 내에 공극을 형성하는 기술이 제안된 바 있다. 그러나, 종래의 기술에 따라 형성된 소자분리막은 불균일한 크기들을 갖는 공극들을 구비할 수 있다. 특히, 상기 공극들이 비휘발성 메모리 소자의 부유게이트들 사이의 영역 내로 연장하도록 형성되면, 후속 공정에서 제어게이트 전극을 형성한 후에도 인접한 플래쉬 메모리 셀들 사이의 상기 공극 내에 도전성 브릿지들 또는 도전성 스트링거들이 형성될 수 있다. 따라서, 상기 공극들을 균일한 크기로 형성하는 것이 요구된다.
본 발명이 해결하고자 하는 과제는 소자분리막 내에 1의 유전상수를 갖는 균일한 공극들을 구비하는 신뢰성 있는 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 일 실시예(an embodiment of the present invention)는 소자분리 영역을 갖는 반도체 소자에 관한 것이다. 상기 반도체 소자는 반도체 기판 내에 형성되어 복수의 활성영역들을 한정하는 트렌치, 상기 복수의 활성영역들 상에 위치하는 부유게이트들, 및 상기 트렌치 내에 형성된 소자분리막을 포함한다. 상기 소자분리막은 그 내부에 최종 공극을 구비하고, 상기 최종 공극은 상기 부유게이트들의 바닥면 보다 낮은 레벨에 위치한다.
몇몇 실시예들에 있어서, 상기 소자분리막은 상기 부유 게이트의 상부면보다 낮은 상부면을 가질 수 있다.
다른 실시예들에 있어서, 상기 소자분리막은 상기 트렌치 측벽과 바닥을 덮는 라이너 절연막, 상기 라이너 절연막을 덮는 캐핑절연막, 및 상기 캐핑절연막을 덮는 매립절연막을 포함할 수 있다. 이 경우에, 상기 최종 공극은 상기 매립절연막 및 상기 캐핑절연막 사이에 위치할 수 있다.
또 다른 실시예들에 있어서, 상기 반도체 소자는 상기 부유게이트들 및 상기 활성영역들 사이의 터널 절연막, 상기 부유게이트들을 덮고 상기 활성영역들을 가로지르는 복수의 제어게이트 전극들, 및 상기 제어게이트 전극들과 상기 부유게이트들 사이의 게이트 층간절연막을 더 포함할 수 있다.
본 발명의 다른 실시예는 소자분리 영역을 갖는 반도체 소자의 제조방법에 관한 것이다. 상기 방법은 반도체 기판 상에 터널절연막 및 도전막을 형성하는 것을 포함한다. 상기 도전막, 상기 터널절연막 및 상기 반도체 기판을 식각하여, 상기 반도체 기판 내에 활성영역들을 한정하는 트렌치를 형성한다. 그 결과, 상기 활성영역들 상에 각각 도전막 패턴들이 형성된다. 상기 트렌치를 갖는 반도체 기판 상에 캐핑절연막을 형성하여 상기 트렌치 내에 상기 캐핑절연막에 의해 덮여진 예비 공극을 제공한다. 상기 캐핑절연막을 전면 식각하여 적어도 상기 도전막 패턴들 사이의 상기 캐핑절연막을 제거한다. 상기 전면 식각된 캐핑절연막을 가지는 반도체 기판 상에 매립절연막을 형성하여 상기 트렌치 내에 최종 공극을 제공한다. 상기 최종 공극은 상기 도전막 패턴들의 바닥면보다 낮은 위치에 형성된다.
몇몇 실시예들에 있어서, 상기 방법은 상기 캐핑절연막을 형성하기 전에, 상기 트렌치를 포함한 기판 전면에 라이너 절연막을 콘포말하게 형성하는 것을 더 포함할 수 있다.
다른 실시예들에 있어서, 상기 캐핑절연막을 전면 식각하는 것은 상기 캐핑절연막을 갖는 반도체 기판을 NH4F 플라즈마와 반응시켜 변형된 캐핑절연막을 형성하는 것을 포함할 수 있다. 상기 변형된 캐핑절연막은 적어도 상기 도전막 패턴의 바닥면 보다 낮은 레벨까지 형성될 수 있다. 상기 캐핑절연막을 전면 식각하는 것은, 상기 변형된 캐핑절연막을 100℃ 이상으로 열처리하여 상기 변형된 캐핑절연막을 제거하는 것을 더 포함할 수 있다.
또 다른 실시예들에 있어서, 상기 방법은 상기 매립절연막을 리세스시켜, 상기 도전막 패턴을 노출시키는 것을 더 포함할 수 있다. 상기 리세스된 매립절연막의 상부면은 상기 도전막 패턴의 상부면보다 낮게 형성될 수 있다. 이에 더하여, 상기 방법은 상기 리세스된 매립절연막을 갖는 반도체 기판 상에 게이트 층간절연막 및 제어게이트 전극막을 차례로 형성하는 것과, 상기 제어게이트 전극막, 상기 게이트 층간절연막 및 상기 도전막 패턴을 패터닝하여 상기 활성영역들을 가로지르는 제어게이트 전극 및 상기 제어게이트 전극과 상기 활성영역들 사이의 부유게이트들을 형성하는 것을 더 포함할 수 있다.
상술한 본 발명의 실시예들에 따르면, 활성영역들을 한정하는 소자분리막 내에 1의 유전상수를 갖는 공극들이 형성된다. 따라서, 서로 인접한 활성영역들 사이의 기생 커패시턴스가 현저히 감소되어 반도체 소자의 성능을 개선시킬 수 있다.
또한, 상기 공극들은 활성영역들의 표면보다 낮은 위치에 균일하게 형성될 수 있다. 그 결과, 상기 활성영역들 상에 배치되는 부유게이트들 및 상기 부유게이트들 사이에 위치하는 제어게이트 전극을 형성하기 위하여 상기 소자분리막을 리세스시킬지라도, 상기 공극들이 노출되는 것을 방지할 수 있다. 따라서, 상기 공극들 내에 도전성 브릿지 또는 도전성 스트링거들이 형성되는 방지할 수 있다. 즉, 본 발명의 실시예들에 따르면, 서로 인접하는 플래쉬 메모리 셀들 사이에 기생 전류 경로가 형성되는 것을 방지할 수 있으므로, 플래쉬 메모리 소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 2a 내지 도 10a는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들을 설명하기 위하여 도 1의 I-I`에 따라 취해진 단면도들이다.
도 2b 내지 도 10b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법들을 설명하기 위하여 도 1의 II-II`에 따라 취해진 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되는 것이 아니라 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 또한, 도 10a 및 도 10b는 각각 도 1의 I-I` 및 II-II`에 따라 취해진 단면도들이다.
도 1, 도 10a 및 도 10b를 참조하여 본 발명의 실시예에 따른 반도체 소자를 설명하기로 한다.
도 1, 도 10a 및 도 10b를 참조하면, 반도체 기판(1) 내에 트렌치(1t)가 제공된다. 상기 트렌치(1t)는 상기 반도체 기판(1) 내에 복수의 활성영역들(1a)을 한정한다. 상기 활성영역들(1a) 상에 부유게이트들(5f)이 위치할 수 있고, 상기 트렌치(1t) 내에 소자분리막이 제공될 수 있다. 상기 소자분리막은 상기 트렌치(1t)의 바닥면 및 측벽들을 덮는 라이너 절연막(11), 상기 라이너 절연막(11)을 덮는 캐핑절연막(13) 및 상기 캐핑절연막(13)을 덮는 매립절연막(17r)을 포함할 수 있다. 상기 소자분리막은 상기 부유게이트들(5f)의 상부면보다 낮은 상부면을 가질 수 있다. 즉, 상기 매립절연막(17r)의 상부면은 상기 부유게이트들(5f)의 상부면보다 낮은 레벨에 위치할 수 있다.
상기 캐핑절연막(13) 및 상기 매립절연막(17r) 사이에 1의 유전상수를 갖는 최종 공극(19)이 제공된다. 상기 최종 공극(19)은 상기 부유게이트들(5f)의 바닥면들보다 낮은 레벨에 균일하게 위치할 수 있다.
상기 소자분리막은 상기 트렌치(1t)의 내벽을 따라서 형성된 측벽 절연막(9)을 더 포함할 수 있다. 즉, 상기 측벽 절연막(9)은 상기 라이너 절연막(11) 및 상기 트렌치(1t)의 내벽 사이에 개재될 수 있다. 상기 측벽 절연막(9)은 상기 라이너 절연막(11) 및 상기 캐핑절연막(13)에 기인하는 스트레스를 완화시키는 물질막, 예를 들면 열산화막일 수 있다.
다른 실시예에서, 상기 부유게이트들(5f) 및 상기 활성영역들(1a) 사이에 터널 절연막(3)이 개재될 수 있다. 상기 터널 절연막(3)은 열산화막일 수 있다. 또한, 상기 부유게이트들(5f) 상에 제어게이트 전극(23)이 배치될 수 있다. 상기 제어게이트 전극(23)은 상기 활성영역들(1a)의 상부를 가로지르도록 연장할 수 있다. 상기한 바와 같이, 상기 소자분리막이 리세스되어 상기 부유게이트들(5f)의 상부면보다 낮은 상부면을 갖는 경우에, 상기 제어게이트 전극(23)은 상기 부유게이트들(5f)의 상부면들 및 측벽들을 덮을 수 있다. 상기 부유게이트들(5f) 및 상기 제어게이트 전극(23) 사이에는 게이트 층간절연막(21)이 개재될 수 있다.
이제, 도 2a 내지 도 10a와 아울러서 도 2b 내지 도 10b를 참조하여 도 1의 반도체 소자를 제조하는 방법을 설명하기로 한다.
도 1, 도 2a 및 도 2b를 참조하면, 반도체 기판(1) 상에 터널 절연막(3) 및 도전막을 차례로 형성하고, 상기 도전막 상에 상기 도전막의 소정영역들을 노출시키는 하드 마스크(7)를 형성한다. 상기 터널 절연막(3)은 열산화막으로 형성할 수 있고, 상기 도전막은 폴리실리콘막으로 형성할 수 있다. 또한, 상기 하드 마스크(7)는 CVD 산화막으로 형성할 수 있다.
상기 하드 마스크(7)를 식각 마스크로 사용하여 상기 도전막, 상기 터널 절연막(3) 및 상기 반도체 기판(1)을 식각하여 활성영역들(1a)을 한정하는 트렌치(1t)를 형성한다. 그 결과, 상기 활성영역들(1a) 상에 각각 적층된 도전막 패턴들(5)이 형성된다.
도 1, 도 3a 및 도 3b를 참조하면, 상기 트렌치(1t)를 갖는 기판 상에 라이너 절연막(11)을 콘포말하게 형성할 수 있다. 상기 라이너 절연막(11)은 고온 산화막(HTO; high temperature oxide) 또는 중온 산화막(MTO; medium temperature oxide)으로 형성할 수 있다.
상기 라이너 절연막(11)을 형성하기 전에, 상기 트렌치(1t)의 내벽에 측벽 절연막(9)을 형성할 수 있다. 상기 측벽 절연막(9)은 열산화막으로 형성할 수 있다. 상기 측벽 절연막(9)은 상기 트렌치(1t)를 형성하기 위한 식각 공정 동안 상기 반도체 기판(1)에 가해진 식각 손상을 치유하기 위하여 형성할 수 있다. 이에 더하여, 상기 측벽 절연막(9)은 상기 라이너 절연막(11)의 스트레스가 상기 반도체 기판(1)에 가해지는 것을 완화시키는 역할을 할 수 있다.
도 1, 도 4a 및 도 4b를 참조하면, 상기 라이너 절연막(11)을 갖는 기판 상에 캐핑절연막(13)을 형성한다. 상기 캐핑절연막(13)은 TEOS(tetra-ethyl-otho-silicate)막과 같은 절연막으로 형성할 수 있다. 상기 캐핑절연막(13)은 상기 트렌치(1t)의 폭의 1/2보다 큰 두께로 형성할 수 있다. 이 경우에, 상기 트렌치(1t) 내에 상기 캐핑절연막(13)에 의해 둘러싸여진 제1 및 제2 예비 공극들(15a, 15b)이 형성될 수 있다.
도 4a에 도시된 바와 같이, 상기 예비 공극들(15a, 15b)은 상기 반도체 기판(1)의 전면에 걸쳐서 불균일한 크기로 형성될 수 있다. 즉, 상기 예비 공극들(15a, 15b)은 서로 다른 크기로 형성될 수 있다. 예를 들면, 상기 제1 예비 공극(15a)은 상기 제2 예비 공극(15b)보다 큰 크기를 갖도록 형성되어 상기 도전막 패턴들(5) 사이의 영역으로 연장할 수 있다.
도 1, 도 5a 및 도 5b를 참조하면, 상기 캐핑절연막(13)을 특정 가스에 의한 플라즈마, 예를 들면 NH4F 플라즈마에 노출시키어, 적어도 상기 캐핑절연막(13)의 일 부분을 변형시킬 수 있다. 즉, 상기 캐핑절연막(13)이 상기 NH4F 플라즈마와 화학적으로 반응하여 변형된 캐핑절연막(13a)을 형성한다. 상기 캐핑절연막(13) 및 상기 NH4F 플라즈마와의 화학적 반응은 상기 변형된 캐핑절연막(13a)의 최하부면이 적어도 상기 도전막 패턴들(5)의 바닥면과 동일한 높이를 가질 때까지 지속될 수 있다. 이 경우에, 상기 변형된 캐핑절연막(13a)과 접촉하는 상기 라이너 절연막(11)의 일부 및 상기 측벽 절연막(9)의 일부 역시 변형될 수 있다. 그 결과, 도 5a에 도시된 바와 같이, 상기 변형된 캐핑절연막(13a)과 접촉하는 변형된 라이너 절연막(11a)이 형성될 수 있고, 상기 변형된 라이너 절연막(11a)과 접촉하는 변형된 측벽 절연막(9a)이 형성될 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 변형된 캐핑절연막(13a)을 갖는 반도체 기판을 100℃ 또는 그보다 높은 온도로 가열하여 상기 변형된 캐핑절연막(13a), 상기 변형된 라이너 절연막(11a) 및 상기 변형된 측벽 절연막(9a)을 제거할 수 있다. 상기 변형된 절연막들(13a, 11a, 9a)이 제거되는 동안, 상기 하드 마스크(7) 역시 제거될 수 있다. 그 결과, 상기 도전막 패턴들(5)의 상부면 및 측벽들이 노출될 수 있다. 결과적으로, 상기 캐핑절연막(13)은 상기 NH4F 플라즈마 공정 및 상기 열처리 공정에 의해 전면식각될 수 있다.
상기 절연막들(13, 11, 9) 및 상기 하드 마스크(7)가 실리콘 산화막일 경우에, 상기 NH4F 플라즈마 공정은 상기 절연막들(13, 11, 9)의 일부 및 상기 하드 마스크(7)를 SiF 화합물로 변화시키고 상기 SiF 화합물은 상기 열처리 공정에 의해 기화되어 제거될 수 있다. 상기 변형된 절연막들(13a, 11a, 9a)이 제거된 후에, 상기 예비 공극들(15a, 15b)은 도 6a에 도시된 바와 같이 열린 형태를 가질 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 상기 변형된 절연막들(13a, 11a, 9a)이 제거된 결과물의 전면 상에 매립절연막(17)을 형성할 수 있다. 상기 매립절연막(17)은 CVD 기술을 사용하여 언도우프트 산화막(USG; undoped silicate glass)으로 형성할 수 있다. 상기 매립절연막(17)은 상기 도전막 패턴들(5) 사이의 간격의 1/2보다 큰 두께로 형성할 수 있다. 이 경우에, 상기 매립절연막(17)은 상기 열려진 예비 공극들(15a, 15b)을 덮도록 형성될 수 있다. 그 결과, 상기 도전막 패턴들(5) 사이의 영역들은 상기 매립절연막(17)으로 채워지고, 상기 트렌치(1t) 내에 최종 공극들(19)이 균일하게 형성될 수 있다. 즉, 상기 최종 공극들(19)은 반도체 기판(1)의 전체에 걸쳐서 상기 도전막 패턴들(5)의 바닥면들보다 낮은 위치에 형성될 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 상기 매립절연막(17)을 평탄화시키어 상기 도전막 패턴들(5)의 상부면을 노출시킨다. 이에 따라, 상기 도전막 패턴들(5) 사이의 영역 내에 잔존하는 매립절연막 패턴(17a)이 형성될 수 있다. 상기 매립절연막(17)을 평탄화시키는 것은 화학기계적 연마(CMP; chemical mechanical polishing) 공정을 사용하여 진행할 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 상기 매립절연막 패턴(17a)을 식각하여 상기 도전막 패턴들(5)의 측벽들을 노출시키는 리세스된 매립절연막 패턴(17r)이 형성될 수 있다. 상기 리세스된 매립절연막 패턴(17r)은 상기 도전막 패턴들(5)의 바닥면들보다 높은 상부면을 갖도록 형성될 수 있다. 이는 상기 리세스된 매립절연막 패턴(17r)을 형성하는 동안 상기 최종 공극들(19)이 노출되는 것을 방지하기 위함이다. 상기 트렌치(1t) 내에 잔존하는 측벽 절연막(9), 라이너 절연막(11), 캐핑절연막(13)과 아울러서 상기 리세스된 매립절연막 패턴(17r)은 소자분리막을 구성한다.
계속해서, 상기 리세스된 매립절연막 패턴(17r)을 갖는 기판의 전면 상에 게이트 층간절연막(21)을 형성한다. 상기 게이트 층간절연막(21)은 실리콘 산화막, 산화막/질화막/산화막(ONO)막, 또는 고유전체막으로 형성할 수 있다.
도 1, 도 10a 및 도 10b를 참조하면, 상기 게이트 층간절연막(21) 상에 도전막, 즉 제어게이트 전극막을 형성한다. 상기 제어게이트 전극막은 폴리실리콘막 또는 폴리사이드막(polycide)으로 형성할 수 있다. 상기 제어게이트 전극막, 상기 게이트 층간절연막(21) 및 상기 도전막 패턴들(5)을 패터닝하여 상기 활성영역들(1a)의 상부를 가로지르는 제어게이트 전극(23)과 아울러서 상기 제어게이트 전극(23) 및 상기 활성영역들(1a) 사이에 개재된 부유게이트들(5f)을 형성한다.
상기 부유게이트들(5f)을 형성한 다음에, 상기 제어게이트 전극(23)을 이온주입 마스크로 사용하여 상기 활성영역들(1a) 내로 불순물 이온들을 주입하여 소스 영역(25s) 및 드레인 영역(25d)을 형성한다.
이상 본 발명이 상술한 실시예들을 예로 하여 설명되었으나, 본 발명은 상기 실시예들에 한정되지 않으며 본 발명의 기술적 사상 내에서 여러가지의 변형이 가능함은 명백하다.
1 : 반도체기판
1a : 활성영역
1t : 트렌치
3 : 터널절연막
5 : 도전막패턴
5f : 부유게이트
7 : 하드마스크
9 : 측벽절연막
9a : 변형된 측벽절연막
11 : 라이너 절연막
11a :변형된 라이너 절연막
13 : 캐핑절연막
13a : 변형된 캐핑절연막
15a : 제 1 예비 공극
15b : 제 2 예비 공극
17 : 매립절연막
17a : 매립절연막 패턴
17r : 리세스된 매립절연막 패턴
19 : 최종 공극
21 : 게이트 층간절연막
23 : 제어게이트 전극
25s : 소스
25d : 드레인

Claims (10)

  1. 반도체 기판 내에 형성되어 복수의 활성영역들을 한정하는 트렌치;
    상기 복수의 활성영역들 상에 위치하는 부유게이트들; 및
    상기 트렌치 내에 형성된 소자분리막을 포함하되,
    상기 소자분리막은 그 내부에 최종 공극을 구비하고, 상기 최종 공극은 상기 부유게이트들의 바닥면 보다 낮은 레벨에 위치하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소자분리막은 상기 부유 게이트의 상부면보다 낮은 상부면을 갖는 반도체 소자.
  3. 제 1 항에 있어서, 상기 소자분리막은
    상기 트렌치 측벽과 바닥을 덮는 라이너 절연막;
    상기 라이너 절연막을 덮는 캐핑절연막; 및
    상기 캐핑절연막을 덮는 매립 절연막을 포함하되,
    상기 최종 공극은 상기 매립절연막 및 상기 캐핑절연막 사이에 위치하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 부유게이트들 및 상기 활성영역들 사이의 터널 절연막;
    상기 부유게이트들을 덮고 상기 활성영역들을 가로지르는 복수의 제어게이트 전극들; 및
    상기 제어게이트 전극들과 상기 부유게이트들 사이의 게이트 층간절연막을 더 포함하는 반도체 소자.
  5. 반도체 기판 상에 터널절연막 및 도전막을 형성하고,
    상기 도전막, 상기 터널절연막 및 상기 반도체 기판을 식각하여, 상기 반도체 기판 내에 활성영역들을 한정하는 트렌치를 형성하되, 상기 활성영역들 상에 각각 도전막 패턴들이 형성되고,
    상기 트렌치를 갖는 반도체 기판 상에 캐핑절연막을 형성하여, 상기 트렌치 내에 상기 캐핑절연막에 의해 덮여진 예비 공극을 제공하고,
    상기 캐핑절연막을 전면 식각하여, 적어도 상기 도전막 패턴들 사이의 상기 캐핑절연막을 제거하고,
    상기 전면 식각된 캐핑절연막을 가지는 반도체 기판 상에 매립절연막을 형성하여, 상기 트렌치 내에 최종 공극을 제공하는 것을 포함하되,
    상기 최종 공극은 상기 도전막 패턴들의 바닥면보다 낮은 위치에 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 5 항에 있어서,
    상기 캐핑절연막을 형성하기 전에, 상기 트렌치를 포함한 기판 전면에 라이너 절연막을 콘포말하게 형성하는 것을 더 포함하는 반도체 소자 제조방법.
  7. 제 5 항에 있어서,
    상기 캐핑절연막을 전면 식각하는 것은 상기 캐핑절연막을 갖는 반도체 기판을 NH4F 플라즈마와 반응시켜 변형된 캐핑절연막을 형성하는 것을 포함하되,
    상기 변형된 캐핑절연막은 적어도 상기 도전막 패턴의 바닥면 보다 낮은 레벨까지 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 7 항에 있어서,
    상기 캐핑절연막을 전면 식각하는 것은, 상기 변형된 캐핑절연막을 100℃ 이상으로 열처리하여, 상기 변형된 캐핑절연막을 제거하는 것을 더 포함하는 반도체 소자 제조방법.
  9. 제 5 항에 있어서,
    상기 매립 절연막을 리세스시켜, 상기 도전막 패턴을 노출시키는 것을 더 포함하되, 상기 리세스된 매립절연막의 상부면은 상기 도전막 패턴의 상부면보다 낮게 형성되는 반도체 소자 제조방법.
  10. 제 9 항에 있어서,
    상기 리세스된 매립절연막을 갖는 반도체 기판 상에 게이트 층간절연막 및 제어게이트 전극막을 차례로 형성하고,
    상기 제어게이트 전극막, 상기 게이트 층간절연막 및 상기 도전막 패턴을 패터닝하여, 상기 활성영역들을 가로지르는 제어게이트 전극 및 상기 제어게이트 전극과 상기 활성영역들 사이의 부유게이트들을 형성하는 것을 더 포함하는 반도체 소자 제조방법.
KR1020100093422A 2010-09-27 2010-09-27 공극을 구비하는 소자분리막을 갖는 반도체 소자 및 그 제조방법 KR20120031813A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100093422A KR20120031813A (ko) 2010-09-27 2010-09-27 공극을 구비하는 소자분리막을 갖는 반도체 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100093422A KR20120031813A (ko) 2010-09-27 2010-09-27 공극을 구비하는 소자분리막을 갖는 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20120031813A true KR20120031813A (ko) 2012-04-04

Family

ID=46135168

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100093422A KR20120031813A (ko) 2010-09-27 2010-09-27 공극을 구비하는 소자분리막을 갖는 반도체 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR20120031813A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379122B2 (en) 2014-06-19 2016-06-28 Samsung Electronics Co., Ltd. Memory device and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379122B2 (en) 2014-06-19 2016-06-28 Samsung Electronics Co., Ltd. Memory device and method of fabricating the same

Similar Documents

Publication Publication Date Title
KR100799024B1 (ko) 낸드 플래시 메모리 소자의 제조방법
KR100663366B1 (ko) 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
KR100696382B1 (ko) 반도체 소자 및 그 제조방법
KR100922989B1 (ko) 플래시 메모리 소자 및 그것의 제조방법
EP2948982B1 (en) Non-volatile memory cells with enhanced channel region effective width, and method of making same
KR100649974B1 (ko) 리세스드 플로팅게이트를 구비한 플래시메모리소자 및 그의제조 방법
KR100894772B1 (ko) 반도체 메모리 소자 및 그것의 제조 방법
KR20120067634A (ko) 반도체 소자 제조 방법
US8803218B2 (en) Nonvolatile memory device and method for fabricating the same
US8486808B2 (en) Manufacturing method of semiconductor device having vertical transistor
KR101149012B1 (ko) 부유게이트를 갖는 비휘발성 메모리소자의 형성방법 및관련된 소자
US8691703B2 (en) Method of manufacturing semiconductor device
CN1992231B (zh) 制造闪存器件的方法
US7514741B2 (en) Nonvolatile semiconductor memory device and related method
KR20080099460A (ko) 비휘발성 메모리 소자 및 그 제조방법
JP2010087159A (ja) 不揮発性半導体記憶装置およびその製造方法
KR20070091833A (ko) 비휘발성 기억 소자 및 그 형성 방법
KR20100041968A (ko) 반도체 소자의 제조 방법
KR100655283B1 (ko) 이이피롬 장치 및 그 제조 방법
KR100946116B1 (ko) 플래시 메모리 소자의 소자 분리막 형성 방법
US20100163953A1 (en) Semiconductor device and method of manufacturing the same
KR100914810B1 (ko) 반도체 장치 및 그 제조 방법
KR100880341B1 (ko) 플래시 메모리 소자의 소자 분리막 형성 방법
US7554150B2 (en) Non-volatile memory device and method of manufacturing the same
KR20120031813A (ko) 공극을 구비하는 소자분리막을 갖는 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid