CN112582536B - 一种半导体器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制备方法，先在衬底上形成金属层和存储堆叠层，再通过双重图案化工艺形成多个沟槽和多个独立的存储单元，然后采用解耦等离子体氧化工艺在所述存储单元的侧壁形成黏附增强层，最后在所述黏附增强层的表面形成填充所述沟槽的隔热材料。采用这种解耦等离子体氧化工艺的方式，可以形成致密的氧化层，在保护存储单元的同时可以增强与隔热材料之间的黏附性。
Description
技术领域
本发明总体上涉及电子器件，并且更具体的，涉及一种半导体器件及其制备方法。
背景技术
半导体存储器是信息技术的基础，在全球范围内具有数千亿美金的市场。作为下一代的非易失半导体存储器的候选者，相变存储器(Phase Change Random AccessMemory,PCRAM)由于高速读取、高可擦写次数、非易失性、元件尺寸小、功耗低、抗强震动和抗辐射等优点，得到广泛的关注。
相变存储器是一种基于相变材料的半导体存储器，所述相变材料就是在非晶态和多晶态之间可以进行电转换的材料。相变存储器的基本原理是利用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻，实现信息的写入、擦除和读出的操作。
在目前已经投产的3D PCM存储结构中，WL和BL都是由20nm的Line和Space组成的重复图形。存储单元位于BL和WL的交叉处，而形成多个存储单元后，如何增强存储单元侧壁的材料和隔热材料之间的黏附性是亟待解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，旨在提高存储单元侧壁的保护材料和隔热材料之间的黏附性，且能够简化工艺，同时降低成本。
一方面，本发明提供一种半导体器件的制备方法，包括：
提供衬底；
在所述衬底上上由下至上依次堆叠形成金属层和存储堆叠层；
由上至下刻蚀所述存储堆叠层和金属层以在垂直于所述衬底的纵向形成贯穿所述金属层和存储堆叠层的多个沟槽，所述多个沟槽将所述金属层分成多条地址线，且将所述存储堆叠层分成多个独立的存储单元；
采用解耦等离子体氧化工艺在所述存储单元的侧壁形成黏附增强层；
在所述多个沟槽中填充隔热材料。
进一步优选的，形成所述黏附增强层的步骤之前，还包括：在所述存储单元的侧壁沉积保护层；形成所述黏附增强层的步骤，包括：对所述保护层进行解耦等离子体氧化处理，以形成所述黏附增强层。
进一步优选的，所述保护层的材料包括氮化硅，所述黏附增强层的材料包括氧化硅。
进一步优选的，所述黏附增强层的厚度为4-5nm。
进一步优选的，形成所述存储堆叠层的步骤包括：在所述金属层上依次形成第一导体层、选通材料层、第二导体层、相变材料层和第三导体层。
进一步优选的，形成所述多个沟槽的步骤，包括：
在所述存储堆叠层的表面形成硬掩膜层；
利用双重图案化工艺，先刻蚀所述第三导体层和相变材料层以形成第一沟槽，再刻蚀所述第二导体层、选通材料层、第一导体层和金属层以形成与所述第一沟槽连通的第二沟槽，所述第一沟槽在垂直于所述地址线的横向上的宽度大于所述第二沟槽在所述横向上的宽度。
进一步优选的，形成所述第二沟槽的步骤之前，还包括：在图案化的硬掩膜层、刻蚀后的第三导体层和刻蚀后的相变材料层的侧壁形成氧化层。
进一步优选的，还包括：
对所述隔热材料进行平坦化处理，使所述隔热材料的顶表面与所述硬掩膜层的顶表面齐平。
另一方面，本发明提供一种半导体器件，包括：
衬底；
位于所述衬底上的金属层和位于所述金属层上的存储堆叠层；
在垂直于所述衬底的纵向贯穿所述金属层和存储堆叠层的多个沟槽，所述多个沟槽将所述金属层分成多条地址线，且将所述存储堆叠层分成多个存储单元；
位于所述存储单元侧壁的黏附增强层；
填充在所述多个沟槽中的隔热材料。
进一步优选的，还包括位于所述存储单元侧壁和所述黏附增强层之间的保护层。
进一步优选的，所述保护层的材料包括氮化硅，所述黏附增强层的材料包括氧化硅。
进一步优选的，所述黏附增强层的厚度为4-5nm。
进一步优选的，所述存储堆叠层包括：依次位于所述金属层上的第一导体层、选通材料层、第二导体层、相变材料层和第三导体层。
本发明的有益效果是：提供一种半导体器件及其制备方法，先在衬底上形成金属层和存储堆叠层，再通过双重图案化工艺形成多个沟槽和多个独立的存储单元，然后采用解耦等离子体氧化工艺在所述存储单元的侧壁形成黏附增强层，最后在所述黏附增强层的表面形成填充所述沟槽的隔热材料。采用这种解耦等离子体氧化工艺的方式，可以形成致密的氧化层，在保护存储单元的同时可以增强与隔热材料之间的黏附性。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1是本发明第一实施例提供的半导体器件的制备方法的流程示意图；
图2a-2g是本发明第一实施例提供的半导体器件制备过程中的结构示意图；
图3是本发明第二实施例提供的半导体器件的制备方法的流程示意图；
图4a-4c是本发明第二实施例提供的半导体器件制备过程的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，虽然这里可使用术语第一、第二等描述各种组件，但这些组件不应受限于这些术语。这些术语用于使一个组件区别于另一个组件。例如，第一组件可以称为第二组件，类似地，第二组件可以称为第一组件，而不背离本发明的范围。
应当理解，当称一个组件在另一个组件“上”、“连接”另一个组件时，它可以直接在另一个组件上或者连接另一个组件，或者还可以存在插入的组件。其他的用于描述组件之间关系的词语应当以类似的方式解释。
如本文所使用的，术语“半导体器件”是指一种在横向定向的衬底上具有垂直定向的阵列结构的半导体器件，使得阵列结构相对于衬底在垂直方向上延伸。如本文所使用的，术语“纵向”是指垂直于衬底的方向；术语“横向”是指平行于衬底的一个方向。
如本文所使用的，术语“层”是指具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上方和/或其下方具有一个或多个层。层可以包括多个层，例如，互连层可以包括一个或多个导体和接触层和一个或多个电介质层。
需要说明的是，本发明实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更复杂。
请参阅图1，图1是本发明第一实施例提供的半导体器件的制备方法的流程示意图，该半导体器件的制备方法包括以下步骤S1-S5。请结合图2a-2g，图2a-2g是本发明第一实施例提供的半导体器件制备过程中的结构示意图。
首先请参见图1中的步骤S1-S2和图2a。
步骤S1：提供衬底10。
在本实施例中，衬底10可以是单晶硅、非晶硅中的一种，所述衬底10的材质也可以是硅锗化合物，所述衬底10还可以是绝缘体上硅(Silicon on Insulator，SOI)或硅上外延结构。
步骤S2：在所述衬底10上由下至上依次堆叠形成金属层30和存储堆叠层40。
在本实施例中，可以先在衬底10上形成介质层20，然后在介质层20中形成外围电路(图中未示出)，所述外围电路与所述金属层30连接。其中金属层30的示例性材料为钨。形成所述存储堆叠层40的步骤可以包括：可以使用一种或多种薄膜沉积工艺在所述金属层30上依次形成第一导体层41、选通材料层42、第二导体层43、相变材料层44和第三导体层45。所述工艺包括但不限于化学气相沉积(Chemical Vapor Deposition,CVD)、原子层沉积(Atom Layer Deposition,ALD)、物理气相沉积(Physical Vapor Deposition,PVD)、等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition,PECVD)、任何其他适当沉积工艺或其任何组合。
其中，第一导体层41、第二导体层43和第三导体层45中的每者可以包括非晶碳，选通材料层42可以包括ZnxTey、GexTey、NbxOy、SixAsy、AsxTey等。相变材料层44可以包括诸如基于硫族化物的材料，硫族化物包含形成周期表的第VIA族的部分的四个元素氧(O)、硫(S)、硒(Se)及碲(Te)中的任一者。相变材料层44的材料，例如，硫族元素与更具电正性的元素或自由基的化合物、硫族化物与其它材料(诸如过渡金属)的组合及硫族化物合金。硫族化物合金通常含有来自元素周期表的第IVA族之一或多个元素，诸如锗(Ge)及锡(Sn)。通常，硫族化物合金包括锑(Sb)、镓(Ga)、铟(In)及银(Ag)中之一或多者的组合。相关技术文献中已描述了许多基于相变的存储器材料，包含以下各项的合金：Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te及Te/Ge/Sb/S。
应当理解，在一些实施例中，可以交换选通材料层42和相变材料层44的位置顺序。
请参见图1中的步骤S3和图2a-2d。
步骤S3：由上至下刻蚀所述存储堆叠层40和金属层30以在垂直于所述衬底10的纵向形成贯穿所述金属层30和存储堆叠层40的多个沟槽70，所述多个沟槽70将所述金属层30分成多条地址线30'，且将所述存储堆叠层40分成多个独立的存储单元40'。
在本实施例中，所述地址线30'是用于传输地址信息的，所述地址线30'可以为字线或者位线。在一优选实施例中，所述地址线30'为位线。
具体的，形成所述沟槽70的步骤可以包括：1)如图2a所示，先使用一种或多种薄膜沉积工艺在所述存储堆叠层40上沉积硬掩膜层50，所述工艺包括但不限于上述任一种沉积工艺或其任何组合。2)利用双重图案化工艺，如图2b所示，先刻蚀硬掩膜层50、第三导体层45和相变材料层44以形成第一沟槽71，所述硬掩膜层50变成图案化的硬掩膜层50'；如图2d所示，再刻蚀所述第二导体层43、选通材料层42、第一导体层41和金属层30以形成与所述第一沟槽71连通的第二沟槽72，所述第一沟槽71在垂直于所述地址线30'的横向上的宽度W1大于所述第二沟槽72在所述横向上的宽度W2。刻蚀后的第三导体层45'、刻蚀后的相变材料层44'、刻蚀后的第二导体层43'、选通材料层42'和第一导体层41'组成存储单元40'。
在本实施例中，在形成第二沟槽72之前，如图2c所示，还可以在图案化的硬掩膜层50'、刻蚀后的第三导体层45'和刻蚀后的相变材料层44'的侧壁形成氧化层60；然后可以以所述图案化的硬掩膜层50'和所述氧化层60作为硬掩膜层，对下面的第二导体层43、选通材料层42、第一导体层41和金属层30进行刻蚀。优选的，W1和W2的差值等于所述氧化层60的厚度。
请参见图1中的步骤S4和图2e。
步骤S4：采用解耦等离子体氧化(Decoupled Plasma Oxidation,DPO)工艺在所述存储单元40'的侧壁形成黏附增强层80。
在本实施例中，黏附增强层80的材料包括氧化硅(SiO2)，所述黏附增强层80的厚度可以为7-8nm。
在本实施例中，可以通过将沟槽70暴露于包含氧气(O2)、氧化氮(NO)、一氧化二氮(N2O)等中的至少一种等离子体中，来在DPO反应器中生长黏附增强层80。另外，等离子体可以包含氮气(N2)和/或惰性气体(例如，氩(Ar)、氦(He)等)。
请参见图1中的步骤S5和图2f-2g。
步骤S5：在所述多个沟槽70中填充隔热材料90。
在本实施例中，隔热材料90是一种包含碳(C)、氮(N)、(O)的特殊材料，其具有良好的填充性和隔热效果。可以通过旋涂的方式将所述隔热材料90像倒水一样倒进所述沟槽70中。如图2f所示，在填充隔热材料90的过程中，不仅在所述黏附增强层80的表面形成所述隔热材料90，还会在所述图案化的硬掩膜层50'的上方形成所述隔热材料90。如图2g所示，该半导体器件的制备方法还可以包括：对所述隔热材料90进行平坦化处理，使所述隔热材料90的顶表面与所述图案化的硬掩膜层50'的顶表面齐平。可以采用化学机械研磨(ChemicalMechanical Planarization,CMP)工艺，以所述图案化的硬掩膜层50'作为停止层，使所述半导体器件的表面平坦化，同时保证所述图案化的硬掩膜层50'下面的第三导体层45'不被研磨掉。
本发明实施例提供的半导体器件的制备方法，通过双层图案化工艺形成沟槽70，以形成地址线30'和存储单元40'，然后通过解耦等离子体氧化工艺直接在所述存储单元40'的侧壁形成含氧的黏附增强层80，最后在所述沟槽70内填充隔热材料。该黏附增强层80的致密性大，不仅能保护存储单元40'中的材料不被氧化，还能够增加与所述隔热材料90之间的黏附性。
在其他实施例中，也可以先在存储单元40'的侧壁形成保护层，再通过特殊工艺处理(比如化学键重新组合)使所述保护层更加致密，以保护所述存储单元40'不被氧化。为了增强存储单元40'侧壁的保护层和隔热材料之间的黏附性，可以通过原子层沉积工艺沉积一层氧化层，由于在两层存储单元的结构中，需要四次原子层沉积工艺来形成所述氧化层。所以本发明实施例的方案相对于其他实施例来说，不需要所述特殊工艺处理，且不需要额外增加四次所述原子层沉积工艺，进而还可以简化工艺、降低成本。
请参阅图3，图3是本发明第二实施例提供的半导体器件的制备方法的流程示意图，该方法包括以下步骤S100-S600。请同时参阅图4a-4c，图4a-4c是本发明第二实施例提供的半导体器件制备过程的结构示意图。图4a-4c中的有些结构因与第一实施例采用相同的方法形成，所以继续使用与第一实施例相同的结构标号。
步骤S100：提供衬底10。
步骤S200：在所述衬底10上由下至上依次堆叠形成金属层30和存储堆叠层40。
步骤S300：由上至下刻蚀所述存储堆叠层40和金属层30以在垂直于所述衬底10的纵向形成贯穿所述金属层30和存储堆叠层40的多个沟槽70，所述多个沟槽70将所述金属层30分成多条地址线30'，且将所述存储堆叠层40分成多个独立的存储单元40'。
在本实施例中，步骤S100-300与第一实施例中的步骤S1-S3相同，因此在此实施例中不再赘述，步骤S300完成后的结构如图2d所示。
请参见图3中的步骤S400和图4a。
步骤S400：在所述存储单元40'的侧壁沉积保护层701。
在本实施例中，可以采用脉冲式的等离子体(Pulse Plasma,PP)沉积工艺在所述存储单元40'的侧壁生长所述保护层701，所述保护层701的材料可以为含氮的材料，比如氮化硅。应当理解，也可以采用包括但不限于上述任一种沉积工艺或其任何组合来形成所述保护层701。所述保护层701的厚度可以为10nm，应当理解，这个厚度可以根据需要来调整。
请参见图3中的步骤S500和图4b。
步骤S500：对所述保护层701进行解耦等离子体氧化(Decoupled PlasmaOxidation,DPO)处理，以形成所述黏附增强层702。
在本实施例中，可以对所述保护层701的表面进行DPO处理，当所述保护层701的厚度为10nm时，可以通过控制DPO处理的时间和/或速率来控制氧化的时间，比如可以根据实际生产要求控制氧化的厚度为3nm，那么形成的黏附增强层702的厚度大约为3nm。形成的黏附增强层702可以为氧化物，比如氧化硅或氧化硅与其他氧化物的组合。所述黏附增强层702的厚度可以为4-5nm，就可以达到很好的黏附效果。
请参见图3中的步骤S600和图4c。
步骤S600：在所述多个沟槽70中填充隔热材料90。
在本实施例中，可以采用第一实施例的方法和材料来形成所述隔热材料90，形成后的结构如图4c所示。
本发明提供的第二实施例，在形成沟槽70和存储单元40'之后，先形成位于所述存储单元40'侧壁的保护层701，该保护层701可以保护存储单元40'中的材料不被氧化和不会漏电，再对保护层701的表面进行DPO处理，不仅可以使表面更加致密，还能在表明生成含氧的材料，从而可以增强隔热材料90与所述保护层701之间的黏附性。最重要的是，相对于通过单独增加一道原子层沉积工艺来沉积一层氧化层来提高黏附性(在两层堆叠的结构中，就需要增加四次原子层沉积工艺)，本发明实施例提供的制备方法，可以简化工艺，节约成本，并可以同时增加致密性和黏附性。
本发明实施例还提供了一种半导体器件，该半导体器件可以由上述第一实施例的制备方法来形成，也可以由上述第二实施例的制备方法来形成，因此本发明实施例提供的半导体器件的结构如图2g或4c所示。
请继续参阅图2g，该半导体器件100包括：衬底10，位于所述衬底10上的金属层30和位于所述金属层30上的存储堆叠层40，在垂直于所述衬底10的纵向贯穿所述金属层30和存储堆叠层40的多个沟槽70，所述多个沟槽70将所述金属层30分成多条地址线30'，且将所述存储堆叠层40分成多个独立的存储单元40'，位于所述存储单元40'侧壁的黏附增强层80，位于所述黏附增强层80的表面且填充所述沟槽70的隔热材料90。其中，所述存储堆叠层40包括：依次位于所述金属层30上的第一导体层41、选通材料层42、第二导体层43、相变材料层44和第三导体层45。在本实施例中，所述黏附增强层80的材料包括氧化硅，所述黏附增强层80的厚度大约为4-5nm。
请继续参阅图4c，该半导体器件200包括：衬底10，位于所述衬底10上的金属层30和位于所述金属层30上的存储堆叠层40，在垂直于所述衬底10的纵向贯穿所述金属层30和存储堆叠层40的多个沟槽70，所述多个沟槽70将所述金属层30分成多条地址线30'，且将所述存储堆叠层40分成多个独立的存储单元40'，位于所述存储单元40'侧壁的保护层701，位于所述保护层701表面的黏附增强层702，位于所述黏附增强层702的表面且填充所述沟槽70的隔热材料90。其中，所述存储堆叠层40包括：依次位于所述金属层30上的第一导体层41、选通材料层42、第二导体层43、相变材料层44和第三导体层45。在本实施例中，所述保护层701的材料包括氮化硅，所述黏附增强层702的材料包括氧化硅，所述黏附增强层702的厚度大约为4-5nm。
本发明实施例提供的半导体器件100和200，由于DPO工艺形成的黏附增强层致密性增大，所以可以增强对存储单元40'中材料的保护，同时DPO工艺形成的黏附增强层含氧，且隔热材料90中也含氧，所以可以增强存储单元40'侧壁与隔热材料90之间的黏附性。
以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。
Claims (13)
1.一种半导体器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上由下至上依次堆叠形成金属层和存储堆叠层；
利用双重图案化工艺，由上至下刻蚀所述存储堆叠层和金属层以在垂直于所述衬底的纵向形成贯穿所述金属层和存储堆叠层的多个沟槽，所述多个沟槽将所述金属层分成多条地址线，且将所述存储堆叠层分成多个独立的存储单元；
采用解耦等离子体氧化工艺在所述存储单元的侧壁和所述地址线的侧壁形成黏附增强层；
在所述多个沟槽中填充隔热材料。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，形成所述黏附增强层的步骤之前，还包括：在所述存储单元的侧壁沉积保护层；形成所述黏附增强层的步骤，包括：对所述保护层进行解耦等离子体氧化处理，以形成所述黏附增强层。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述保护层的材料包括氮化硅，所述黏附增强层的材料包括氧化硅。
4.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述黏附增强层的厚度为4-5nm。
5.根据权利要求1所述的半导体器件的制备方法，其特征在于，形成所述存储堆叠层的步骤包括：在所述金属层上依次形成第一导体层、选通材料层、第二导体层、相变材料层和第三导体层。
6.根据权利要求5所述的半导体器件的制备方法，其特征在于，形成所述多个沟槽的步骤，包括：
在所述存储堆叠层的表面形成硬掩膜层；
利用双重图案化工艺，先刻蚀所述第三导体层和相变材料层以形成第一沟槽，再刻蚀所述第二导体层、选通材料层、第一导体层和金属层以形成与所述第一沟槽连通的第二沟槽，所述第一沟槽在垂直于所述地址线的横向上的宽度大于所述第二沟槽在所述横向上的宽度。
7.根据权利要求6所述的半导体器件的制备方法，其特征在于，形成所述第二沟槽的步骤之前，还包括：在图案化的硬掩膜层、刻蚀后的第三导体层和刻蚀后的相变材料层的侧壁形成氧化层。
8.根据权利要求6所述的半导体器件的制备方法，其特征在于，还包括：
对所述隔热材料进行平坦化处理，使所述隔热材料的顶表面与所述硬掩膜层的顶表面齐平。
9.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底上的金属层和位于所述金属层上的存储堆叠层；
在垂直于所述衬底的纵向贯穿所述金属层和存储堆叠层的多个沟槽，所述多个沟槽将所述金属层分成多条地址线，且将所述存储堆叠层分成多个独立的存储单元；
位于所述存储单元侧壁和所述地址线侧壁的黏附增强层；
填充在所述多个沟槽中的隔热材料。
10.根据权利要求9所述的半导体器件，其特征在于，还包括位于所述存储单元侧壁和所述黏附增强层之间的保护层。
11.根据权利要求10所述的半导体器件，其特征在于，所述保护层的材料包括氮化硅，所述黏附增强层的材料包括氧化硅。
12.根据权利要求9所述的半导体器件，其特征在于，所述黏附增强层的厚度为4-5nm。
13.根据权利要求9所述的半导体器件，其特征在于，所述存储堆叠层包括：依次位于所述金属层上的第一导体层、选通材料层、第二导体层、相变材料层和第三导体层。
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